JP7429110B2 - 半導体装置および半導体装置の制御方法 - Google Patents
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Description
前記メモリセルは、第1トランジスタを含む複数のトランジスタを備え、
前記スイッチ回路は、前記第1トランジスタと電気的に接続された第2トランジスタを備え、
前記第2トランジスタは、前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ワードゲートと、前記半導体基板上に前記第1ゲート絶縁膜よりも膜厚が厚い第2ゲート絶縁膜を介して形成された第1カップリングゲートを備え、
前記第2トランジスタの前記第1ワードゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第1ワードゲートの下の前記半導体基板を導電状態にする第2電圧が供給され、
前記第2トランジスタの前記第1カップリングゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第1カップリングゲートの下の前記半導体基板を導電状態にする第2電圧が供給され、前記第2電圧は前記第1電圧よりも高い電圧値である、半導体装置。
<実施の形態1に係る半導体装置の回路構成>
図1は本発明の実施の形態1によるメモリ装置を含む半導体装置1の構成例を示す回路図である。図1に示す本実施の形態1の説明では、Xで示した方向を横方向(左右方向又は行方向とも呼ぶ)、Yで示した方向を縦方向(上下方向又は列方向とも呼ぶ)として説明する。半導体装置1のその他の回路図及び平面図の説明でも同様とする。
次に第1スイッチに高耐圧MOSトランジスタを用いた場合の比較例の半導体装置を説明する。図2は比較例の半導体装置1の回路図である。比較例では第1スイッチ221に高耐圧MOSトランジスタ30を用いる。比較例の半導体装置1は高耐圧MOSトランジスタ30のゲート電極31が第1スイッチのワードゲートドライバD1bに電気的に接続されている。従ってワードゲートドライバD1bからゲート電極31に高耐圧MOSトランジスタ30の閾値電圧よりも高い電圧を供給することで、ゲート電極31の下の半導体基板が導電状態になる。よって、高耐圧MOSトランジスタ30のソース電極32及びドレイン電極33が導通しソース線10とグランド電極GNDが電気的に接続される。またワードゲートドライバD1bからゲート電極31に高耐圧MOSトランジスタ30の閾値電圧よりも低い電圧を供給することで、ゲート電極31の下の半導体基板が非導電状態になる。従って、高耐圧MOSトランジスタ30のソース電極32及びドレイン電極33の間が非導通となるので、ソース線10とグランド電極GNDの間が絶縁される。図2の比較例の回路図に関するその他の説明は、先に説明した、図1の実施の形態1の説明と同じなので省略する。
そこで本特許出願の発明者は、第1スイッチ22を、高い絶縁耐圧を有しながら、かつ従来例の高耐圧MOSトランジスタ30よりも小型化することを考えた。その結果発明者は、半導体装置1の第1スイッチ22を、メモリセル11を構成する第1トランジスタ15と同じ構造を持つ第2トランジスタ26で構成する発想を思いついた。図5は、図1の半導体装置1におけるメモリセル11及び第1スイッチ22のデバイス構造を示す断面図である。半導体基板34は第1導電型の(例えばp型)の半導体材料(例えばシリコン)からなる。実施の形態1のメモリセル11及び第1スイッチ22は、第1MOSトランジスタ16(符号16は符号16aと16bを含む。その他の符号も以下の図5に関する説明では、サフィックスを除いた上位概念の符号を使用する)と第2MOSトランジスタ17(17は17aと17bを含む)で構成される第1トランジスタ15及び第2トランジスタ26を有する。第1MOSトランジスタ16は半導体基板34と、ワードゲート19(19は19aと19bを含む)と、第1ゲート絶縁膜43及びビット電極27(27は27aと27bを含む)とで構成される。第2MOSトランジスタ17は半導体基板34と、フローティングゲート44と、第2ゲート絶縁膜45と、カップリングゲート20(20は20aと20bを含む)及びソース電極18(18は18aと18bを含む)とを有する。第1MOSトランジスタ16のビット電極27と異なる側の辺は、第2MOSトランジスタ17のソース電極18と異なる側の辺と近接して設けられている。第1MOSトランジスタ16のビット電極27と異なる側の辺と第2MOSトランジスタ17のソース電極18と異なる側の辺の半導体基板は、例えばビット電極27やソース電極18のような、高濃度の不純物拡散層は形成されていない。しかし、第1MOSトランジスタ16のワードゲート19及び第2MOSトランジスタ17のカップリングゲート20のそれぞれに閾値電圧以上の電圧を加えると、ワードゲート19とカップリングゲート20が近接しているため、ワードゲート19の下の半導体基板34に形成される電導領域とカップリングゲート20の半導体基板34に形成される電導領域が繋がる。従って、ソース電極18とビット電極27の間に電流を流すことができる。従ってメモリセル11及び第1スイッチ22の第1トランジスタ15は、図1に示すように、第1MOSトランジスタ16a(16b)と第2MOSトランジスタ17a(17b)が電気的に接続された回路と等価な回路構成を有する。カップリングゲート20は層間絶縁膜37によりフローティングゲート44から絶縁される。実施形態1のメモリセル11はフローティングゲートに蓄えられた電荷の量が所定の量を超えたか否かにより1ビットのデータを記憶する。第2MOSトランジスタ17に流れる電流はフローティングゲートに蓄えられた電荷により値が変わる。従って実施形態1では、ビット電極27とソース電極18間に流れる電流21をセンス回路6で測定することによりメモリセル11に書き込まれたデータを読むことができる。第2MOSトランジスタ17のソース電極18上には層間絶縁膜46を介して消去ゲート47が形成される。実施の形態1では、消去ゲート47は、フローティングゲート44及びカップリングゲート20と絶縁されて形成される。そして消去ゲート47は、フローティングゲート44に近接して形成されるので、消去ゲート47に高い電圧を加えることにより、フローティングゲート44に蓄積された電荷を消去ゲート47を介して外部の回路に移動させることができる。従って、消去ゲート47に電圧を加えることによりメモリセル11に記憶されたデータを消去することができる。
しかしメモリセル11は、比較例の高耐圧MOSトランジスタ30と異なり、ワードゲート19bと、カップリングゲート20の2つのゲート電極を有する。従って図6に示す半導体装置1の回路のように、単純に第1スイッチ22をメモリセル11と同じ構成にすることを考えた場合、第1スイッチ22のワードゲート19bと、カップリングゲート20に加える電圧を検討する必要がある。第1スイッチ22のワードゲート19bとカップリングゲート20に加える電圧によって第1スイッチ22が正しく機能しない問題があるからである。また第1スイッチ22のワードゲート19bとカップリングゲート20に加える電圧によって第1スイッチ22に定格を超えた電圧が加わり、第1スイッチ22が絶縁破壊を起こしたり、劣化したりする問題もある。
そこで本特許出願の発明者は、図1に示す実施の形態1において、第1スイッチ22のワードゲート19bにカップリングゲート20bよりも低い電圧を加えることにより、ワードゲート19bの下の第1ゲート絶縁膜43の絶縁破壊を防止することを考えた。また発明者は、第1スイッチ22のカップリングゲート20bにワードゲート19bよりも高い電圧を加えることによりカップリングゲート20bの下の半導体基板2に十分な導電領域を形成し、第1スイッチ22に流す電流量を増やすことを考えた。
次に実施の形態1の、メモリセル11の各ゲート電極及び第1スイッチ22の各ゲート電極に加える電圧の時間的関係を説明する。図8は半導体装置1の、メモリセル11及び第1スイッチ22の各ゲート電極に加える電圧のタイミングチャートである。なお、図8はメモリセル11のデータ読み出しモードの期間の、タイミングチャートを示す。図8の横軸は時間の経過を示す。図8の縦軸は電圧のレベルを示す。図8では、VWG1はメモリセル11のワードゲート19aの電圧、VWG2は第1スイッチ22のワードゲート19bの電圧、VCG1はメモリセル11のカップリングゲート20aの電圧、VCG2は第1スイッチ22のカップリングゲート20bの電圧を示す。
図9は本発明の実施の形態1による第1スイッチ22及びメモリセル11の構造を示す平面図である。図5は図9に示す第1スイッチ22及びメモリセル11のQからR間の断面図である。図9に示す本実施の形態の説明では、紙面上から見た面を、半導体基板34の第1主面35として描いている。以下で説明する平面図も同様とする。実施の形態1では、半導体基板34の第1主面に半導体装置1が形成される。図9は半導体装置のメモリセル領域72とソースドライバ領域71が隣接する部分を拡大した平面図である。実施の形態1では、ワードゲート19a、カップリングゲート20a、ソース電極18a及び消去ゲート47とが、それぞれX方向に延びている。また実施の形態1では、ワードゲート19b、カップリングゲート20a、ソース電極18a及び消去ゲート47とが、Y方向に並んで配置されている。ワードゲート19aの一方の長辺に隣接して、複数のビット電極27aがワードゲート19bの伸びる方向(X方向)に配置されている。隣り合う2つのビット電極27aの間には素子分離領域77aが設けられる。実施の形態1では、ビット電極27a、ワードゲート19a、カップリングゲート20a及びソース電極18aにより一つのメモリセル11を構成している。また実施の形態1では、ビット電極27b、ワードゲート19b、カップリングゲート20b及びソース電極18bにより一つの第1スイッチ22を構成している。隣り合う2つのビット電極27bの間にも素子分離領域77bが設けられる。実施の形態1ではワードゲート19b、19a、カップリングゲート20a、20b及び消去ゲート47は導電物質であれば良く、例えばポリシリコン等で形成できる。消去ゲート47は消去ゲートドライバ回路DEに電気的に接続され、電圧が与えられる。ソース電極18a、18b及び複数のビット電極27aは導電体であれば良く、例えば半導体基板34に不純物をドープした拡散層で形成される。また、素子分離領域77a、77bは隣り合う2つのビット電極27a、27bを絶縁できる材料であればよい。例えば素子分離領域77a、77bは、ビット電極27a、27bに対し反対の導電型の拡散層で形成される。実施の形態1では、複数のメモリセル11がX方向及びY方向にマトリックス状に並べられてメモリセルアレイ領域72を形成している。また、メモリセル11とグランド電極GNDの間に複数の第1スイッチ22が電気的に接続されている。従って実施の形態1では、メモリセル11とグランド電極GNDの間に多くの電流を流すことができる。複数の第1スイッチ22は、メモリセルアレイ領域72の外側にあるソースドライバ領域71に、設けられる。
メモリセル11のビット電極27aはビット線9に接続される。ビット線9はコラム制御回路4に電気的に接続される。第1スイッチ22のビット電極27bはローカルグランド配線81に接続される。ローカルグランド配線81は共通グランド配線82に電気的に接続される。共通グランド配線82はグランド電極に電気的に接続される。従って、ロウ制御回路5及びソースドライバ制御回路8により第1スイッチ22を導通状態に制御することにより、ソース電極18bから、第1スイッチ22、ローカルグランド配線81及び共通グランド配線82を通って、グランド電極GNDにセル電流21を流すことができる。実施の形態1ではソース電極18aを中心にして、一つの行74の複数のメモリセル11とそれに隣り合う行75の複数のメモリセル11が線対称に配置されている。またソース電極18aを中心にして、一つの行74の複数の第1スイッチ22とそれに隣り合う行75の複数の第1スイッチ22が線対称に配置されている。従って一つのソース電極18aを接続する配線を、一つの行74と隣り合う行75の複数のメモリセル11と、複数の第1スイッチ22に共通に接続することができ、ソース電極18aを接続する配線の数を減らしている。さらに、ソース電極18aからグランド電極GNDに流す電流21を一つの行74の複数の第1スイッチ22と、それに隣り合う行75の複数の第1スイッチ22を介して流すので、電流21を流す経路が増える。
実施の形態1の主な効果を説明すると以下の通りである。実施の形態1によれば、第1スイッチ22に、メモリセルの第1トランジスタと同じ構成の第2トランジスタを用いる。従って、第1スイッチ22の占有面積を小さくすることができ、半導体装置全体の大きさを縮小することができる。
<実施の形態2に係る半導体装置の回路構成>
次に実施の形態2に係る半導体装置1の回路構成を図10を用いて説明する。実施の形態2の半導体装置1はメモリセル11のカップリングゲート20aと第1スイッチ22のカップリングゲート20bが電気的に分離されている点で、実施の形態1と大きく異なる。実施の形態2に係る半導体装置1では、メモリセル11のカップリングゲート20aはロウ制御回路5内に設けた第1カップリングゲートドライバD3bに電気的に接続される。それに対し、第1スイッチ22のカップリングゲート20bはソースドライバ制御回路8内に設けた第2カップリングゲートドライバD4に電気的に接続される。従って実施の形態2に係る半導体装置1は実施の形態1に比べて、第2カップリングゲートドライバD4設ける領域が必要となり半導体装置1のチップ面積が大きくなる。
図11は本発明の実施の形態2による第1スイッチ22及びメモリセル11の構造を示す平面図である。図11に示す実施の形態2では、第1スイッチ22のカップリングゲート20bは共通カップリングゲート配線83に接続部材84を介して電気的に接続される。共通カップリングゲート配線83は導電物質であれば良く、例えば銅やアルミニウム等の金属材料で形成できる。接続部材78は、例えばタングステンや、チタン等の金属材料を用いることが出来る。
実施の形態2の主な効果を説明すると以下の通りである。実施の形態2の半導体装置1によれば、第1スイッチ22のカップリングゲート20bに、メモリセル11と異なる制御電圧を加えることが出来る。従って第1スイッチ22のカップリングゲート20bにメモリセル11のカップリングゲート20aより低い電圧を供給することができる。よって、22カップリングゲート20bに隣接するワードゲート19bの下の第1ゲート絶縁膜43の絶縁破壊が防止できる。
Claims (11)
- 半導体基板上にメモリセルと、前記メモリセルの外側に配置され、前記メモリセルと電気的に接続されたスイッチ回路と、が形成された半導体チップを有し、
前記メモリセルは、第1トランジスタを含む複数のトランジスタを備え、
前記スイッチ回路は、前記第1トランジスタと電気的に接続された第2トランジスタを備え、
前記第2トランジスタは、前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ワードゲートと、前記半導体基板上に前記第1ゲート絶縁膜よりも膜厚が厚い第2ゲート絶縁膜を介して形成された第1カップリングゲートを備え、
前記第2トランジスタの前記第1ワードゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第1ワードゲートの下の前記半導体基板を導電状態にする第1電圧が供給され、
前記第2トランジスタの前記第1カップリングゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第1カップリングゲートの下の前記半導体基板を導電状態にする第2電圧が供給され、前記第2電圧は前記第1電圧よりも高い電圧値である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1トランジスタは、前記半導体基板上に第3ゲート絶縁膜を介して形成された第2ワードゲートと、前記半導体基板上に前記第3ゲート絶縁膜よりも膜厚が厚い第4ゲート絶縁膜を介して形成された第2カップリングゲートを備え、
前記第1トランジスタの第1ソース電極は、前記第2トランジスタの第2ソース電極と電気的に接続され、
前記第1トランジスタの前記第2ワードゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第2ワードゲートの下の前記半導体基板を導電状態にする第3電圧が供給され、
前記第1トランジスタの前記第2カップリングゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第2カップリングゲートの下の前記半導体基板を導電状態にする第4電圧が供給され、前記第4電圧は前記第3電圧よりも高い電圧値であり、
前記第2電圧は前記第4電圧よりも電圧値が低い、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1トランジスタは、前記半導体基板上に第3ゲート絶縁膜を介して形成された第2ワードゲートと、前記半導体基板上に前記第3ゲート絶縁膜よりも膜厚が厚い第4ゲート絶縁膜を介して形成された第2カップリングゲートを備え、
前記第1トランジスタの第1ソース電極は、前記第2トランジスタの第2ソース電極と電気的に接続され、
前記第1トランジスタの前記第2ワードゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第2ワードゲートの下の前記半導体基板を導電状態にする第3電圧が供給され、
前記第1トランジスタの前記第2カップリングゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第2カップリングゲートの下の前記半導体基板を導電状態にする第4電圧が供給され、前記第4電圧は前記第3電圧よりも高い電圧値であり、
前記第2電圧は前記第4電圧と電圧値が同じである、半導体装置。 - 請求項3に記載の半導体装置において、
前記第2カップリングゲートは、前記第2ワードゲートに前記第3電圧の供給を停止した後も、前記第4電圧が供給され、
前記第1カップリングゲートは、前記第2ワードゲートに前記第3電圧の供給を停止した後も、前記第2電圧が供給される、半導体装置。 - 半導体基板上にメモリセルと、前記メモリセルの外側に配置され、前記メモリセルと電気的に接続されたスイッチ回路と、が形成された半導体チップを有し、
前記メモリセルは、第1トランジスタを含む複数のトランジスタを備え、
前記スイッチ回路は、前記第1トランジスタと電気的に接続された第2トランジスタを備え、
前記第1トランジスタは、前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ワードゲートと、前記半導体基板上に前記第1ゲート絶縁膜よりも膜厚が厚い第2ゲート絶縁膜を介して形成された第1カップリングゲートを備え、
前記第2トランジスタは、前記半導体基板上に第3ゲート絶縁膜を介して形成された第2ワードゲートと、前記半導体基板上に前記第3ゲート絶縁膜よりも膜厚が厚い第4ゲート絶縁膜を介して形成された第2カップリングゲートを備え、
前記第1トランジスタの第1ソース電極は、前記第2トランジスタの第2ソース電極と電気的に接続され、
前記半導体チップには、
前記第1ワードゲートに第1電圧を供給する第1ドライバ回路と、
前記第2ワードゲートに第2電圧を供給する第2ドライバ回路と、
前記第1カップリングゲートに前記第1電圧よりも電圧値が高い第3電圧を供給する第3ドライバ回路と、
前記第2カップリングゲートに前記第2電圧よりも電圧値が高い第4電圧を供給する第4ドライバ回路がさらに形成されている、半導体装置。 - 請求項5に記載の半導体装置において、
前記第2ドライバ回路は、前記第1ドライバ回路が前記第1ワードゲートに前記第1電圧を供給する前に、前記第2ワードゲートに前記第2電圧を供給し、
さらに前記第2ドライバ回路は、前記第1ドライバ回路が前記第1ワードゲートに前記第1電圧の供給を停止した後、前記第2ワードゲートに前記第2電圧の供給を停止する、
半導体装置。 - 請求項6に記載の半導体装置において、
前記第3ドライバ回路と前記第4ドライバ回路は共通のカップリングゲートドライバ回路で構成され、
当該カップリングゲートドライバ回路から電圧値が同じ前記第3電圧及び前記第4電圧をそれぞれ前記第1カップリングゲート及び前記第2カップリングゲートに供給する、半導体装置。 - 請求項6に記載の半導体装置において、
前記第4ドライバ回路は前記第3電圧よりも低い電圧値の前記第4電圧を前記第2カップリングゲートに供給する、半導体装置。 - 半導体装置の制御方法であって、
前記半導体装置は、
半導体基板上にメモリセルと、前記メモリセルの外側に配置され、前記メモリセルと電気的に接続されたスイッチ回路と、が形成された半導体チップを有し、
前記メモリセルは、第1トランジスタを含む複数のトランジスタを備え、
前記スイッチ回路は、前記第1トランジスタと電気的に接続された第2トランジスタを備え、
前記第1トランジスタは、前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ワードゲートと、前記半導体基板上に前記第1ゲート絶縁膜よりも膜厚が厚い第2ゲート絶縁膜を介して形成された第1カップリングゲートを備え、
前記第2トランジスタは、前記半導体基板上に第3ゲート絶縁膜を介して形成された第2ワードゲートと、前記半導体基板上に前記第3ゲート絶縁膜よりも膜厚が厚い第4ゲート絶縁膜を介して形成された第2カップリングゲートを備え、
前記第1トランジスタの第1ソース電極は、前記第2トランジスタの第2ソース電極と電気的に接続され、
前記メモリセルがデータ読み出し状態に切り替わったときに、前記第2ワードゲートに当該第2ワードゲートの下の前記半導体基板を導電状態にする第1電圧を加える工程と、
前記第2ワードゲートに前記第1電圧を加えた後に、前記第1ワードゲートに当該第1ワードゲートの下の前記半導体基板を導電状態にする第2電圧を加える工程と、
前記第1ワードゲートに前記第2電圧を加えた後に、前記第1ワードゲートに当該第1ワードゲートの下の前記半導体基板を非導電状態にする第3電圧を加える工程と、
前記第1ワードゲートに前記第3電圧を加えた後でかつ、前記メモリセルがデータ読み出し状態を終了するときに、前記第2ワードゲートに当該第2ワードゲートの下の前記半導体基板を非導電状態にする第4電圧を加える工程とを有する、半導体装置の制御方法。 - 請求項9に記載の半導体装置の制御方法であって、
前記メモリセルがデータ読み出し状態に切り替わったときであって、前記第1ワードゲートに前記第2電圧を加える前に、前記第2カップリングゲートに当該第2カップリングゲートの下の前記半導体基板を導電状態にする第5電圧を加える工程と、
前記メモリセルがデータ読み出し状態に切り替わったときであって、前記第1ワードゲートに前記第2電圧を加える前に、前記第1カップリングゲートに当該第1カップリングゲートの下の前記半導体基板を導電状態にする第6電圧を加える工程と、
前記第1ワードゲートに前記第3電圧を加えた後に、前記第2カップリングゲートに当該第2カップリングゲートの下の前記半導体基板を非導電状態にする第7電圧を加える工程と、
前記第1ワードゲートに前記第3電圧を加えた後に、前記第1カップリングゲートに当該第1カップリングゲートの下の前記半導体基板を非導電状態にする第8電圧を加える工程とを有する、半導体装置の制御方法。 - 請求項10に記載の半導体装置の制御方法であって、
前記第2カップリングゲートに前記第5電圧を加える工程は、前記第1カップリングゲートに前記第6電圧を加える工程と同時であって、前記第6電圧と同じ電圧値の前記第5電圧を前記第2カップリングゲートに加え、
前記第2カップリングゲートに前記第7電圧を加える工程は、前記第1カップリングゲートに前記第8電圧を加える工程と同時であって、前記第8電圧と同じ電圧値の前記第7電圧を前記第2カップリングゲートに加える、半導体装置の制御方法。
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