TW201803079A - 半導體裝置 - Google Patents
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Abstract
本發明之課題係提高半導體裝置之可靠度。 本發明之半導體裝置包含有抗熔絲元件FU，該抗熔絲元件由半導體基板SUB、形成於半導體基板之第1導電型的阱區域PW、隔著閘極絕緣膜GIf形成於半導體基板上之閘極電極Gf；在閘極電極之兩端形成於阱區域內之與第1導電型相反的第2導電型之源極區域S1及源極區域S2。於抗熔絲元件寫入時，將第1寫入電位Vpp1供至閘極電極，將第1基準電位GND供至阱區域，將中間電位Vs供至源極區域S1及S2，中間電位Vs低於第1寫入電位Vpp1且高於第1基準電位GND。
Description
本發明係有關於一種半導體裝置，可適合利用於例如具有形成於半導體基板之抗熔絲元件的半導體裝置。
具有由形成於半導體基板之半導體元件構成的記憶體之半導體裝置有具有包含抗熔絲元件之記憶單元的半導體裝置。在此種半導體裝置中，對抗熔絲元件之閘極電極與源極汲極區域之間施加高電壓，將抗熔絲元件之閘極絕緣膜進行絕緣破壞，藉此，將資料寫入至記憶單元。在此寫入動作中，藉將抗熔絲元件之閘極絕緣膜進行絕緣破壞，作為閘極漏電流之讀取電流在寫入動作之前後增加。
又，抗熔絲元件之閘極絕緣膜的絕緣破壞由於僅限1次，故以該抗熔絲元件形成之記憶單元的寫入稱為OTP(One Time Program：一次性編程)。又，由抗熔絲元件構成之記憶體元件稱為OTP(One Time Programmable：一次性可編程)記憶體元件，可用於ROM(Read Only Memory：唯讀記憶體)等。
抗熔絲元件記載於例如日本專利公開公報2006-59919號(專利文獻1)、日本專利公開公報2011-119640號(專利文獻2)、日本專利公開公報2009-54662號(專利文獻3)、或日本專利公開公報2009-200497號(專利文獻4)等。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本專利公開公報2006-59919號 [專利文獻2] 日本專利公開公報2011-119640號 [專利文獻3] 日本專利公開公報2009-54662號 [專利文獻4] 日本專利公開公報2009-200497號
[發明欲解決之問題] 本案發明人在複數個具有MOS構造之抗熔絲元件的記憶單元配置成行列狀之半導體裝置中，終至了解到以下之問題。
抗熔絲元件具有隔著閘極絕緣膜形成於半導體基板(或阱區域)之表面的閘極電極、在閘極電極之兩端形成於半導體基板之表面的1對源極區域。
記憶單元之寫入是藉對所選擇之抗熔絲元件的閘極絕緣膜施加預定電壓而於閘極絕緣膜形成絕緣破壞區域，進一步於絕緣破壞區域形成低電阻之細絲，而使兩者導通。接著，在寫入動作結束後進行之讀取動作中，當對閘極電極施加讀取電壓時，在寫入單元，預定以上之電流(單元電流)通過細絲而流至閘極電極與一對源極區域之間。另一方面，在非寫入單元，僅閘極漏電之微小電流流過，使此因寫入之有無而產生的單元電流之變化具有位元資訊之功能。
當對複數之記憶單元進行寫入時，在複數之記憶單元間寫入狀態有所不同，而可清楚明白讀取時之單元電流有大範圍之分佈。亦即，複數之記憶單元中，存在單元電流低之位元，而引起寫入產率降低。
亦即，在具有抗熔絲元件之半導體裝置中，要求抑制單元電流分佈之擴展，以提高寫入產率。
其他之問題與新特徵應可從本說明書之記述及附加圖式明瞭。 [用以解決問題之手段]
一實施形態之半導體裝置包含有抗熔絲元件，該抗熔絲元件由半導體基板、第1導電型之第1半導體區域、閘極電極、第2及第3半導體區域構成，該第1導電型之第1半導體區域形成於半導體基板；該閘極電極隔著閘極絕緣膜形成於半導體基板上；該第2及第3半導體區域為與第1導電型相反之第2導電型，且在閘極電極之兩端形成於第1半導體區域內。又，於抗熔絲元件寫入時，將第1電位供至閘極電極，將第2電位供至第1半導體區域，將第3電位供至第2半導體區域及第3半導體區域，第3電位低於第1電位且高於第2電位。 [發明之功效]
根據一實施形態，藉提高寫入產率，可提高半導體裝置之可靠度。
[用以實施發明之形態] 在以下之實施形態中，為了方便而有其必要時，分割成複數之段或實施形態來說明，除了特別明示之情形外，該等並非彼此無關，有其中一者係另一者之一部分或全部的變形例、細節、補充說明等之關係。
又，在以下之實施形態中，提及要件之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見限定為特定數之情形等外，並非限定在該特定數，可為特定數以上，亦可為以下。
再者，在以下之實施形態中，其構成要件(亦包含要件步驟等)除了特別明示之情形及認為原理上顯而易見為必要之情形等外，未必為必要是無須贅言的。
同樣地，在以下之實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上顯而易見並非如此之情形等外，包含實質上與其形狀等近似或類似者等。此點上述數值及範圍亦相同。
又，在用以說明實施形態之所有圖中，對同一構件原則上附上同一符號，而省略其重複之說明。此外，為了易觀看圖式，即使為平面圖，亦有附上剖面線之情形。
(實施形態) 本實施形態之半導體裝置具有配置成行列狀之複數個記憶單元，各記憶單元(亦稱為位元)以選擇電晶體及抗熔絲元件構成。本實施形態之半導體裝置係藉在複數之寫入單元中，縮小單元電流分佈，減低單元電流低之位元，而使寫入產率提高。
首先，就經本案發明人所確認之相關技術的半導體裝置之技術課題，使用圖9~圖12來說明。
圖9係顯示相關技術之抗熔絲元件與寫入時之供給電位的截面圖。圖10及圖11係顯示相關技術之抗熔絲元件的寫入結構之截面圖。圖12係顯示相關技術之抗熔絲元件與讀取時的供給電位之截面圖。
如圖9所示，抗熔絲元件FU具有p型半導體基板SUB、形成於半導體基板SUB之主面側的p型阱區域PW、隔著閘極絕緣膜GIf形成於阱區域PW之表面上的閘極電極Gf、在閘極電極Gf之兩端形成於阱區域PW內之源極區域S1及S2、形成於閘極電極Gf之側壁上的側壁絕緣膜SW。在此，半導體基板SUB由例如單晶矽基板或於單晶矽基板上形成有磊晶層之磊晶基板構成，阱區域PW係p型半導體區域，源極區域S1及S2係n型半導體區域。閘極絕緣膜GIf係例如由氧化矽膜構成之絕緣膜，閘極電極Gf係例如由含有作為雜質之磷(P)的多晶矽膜構成之導體膜。側壁絕緣膜SW係例如由氮化矽膜及包夾該氮化矽膜之2層氧化矽膜構成的積層構造之絕緣膜。
圖9顯示寫入後之抗熔絲元件FU，於閘極絕緣膜GIf之一部分形成有細絲FM。亦即，寫入前之記憶單元或非寫入之記憶單元未形成抗熔絲元件FM，閘極絕緣膜GIf在閘極電極Gf與半導體基板SUB(或阱區域PW)之間佈及全區。
抗熔絲元件FU寫入時，對閘極電極Gf施加第1寫入電位Vpp1，對源極區域S1及S2以及阱區域PW施加第1基準電位GND。第1寫入電位Vpp1為例如6V，第1基準電位GND為0V。
如圖10及圖11所示，寫入製程由2個階段組成。首先，如圖10所示，在第1階段中，藉閘極電極Gf與阱區域PW之電位差，於閘極絕緣膜GIf形成絕緣破壞區域。絕緣破壞區域從閘極電極Gf至阱區域PW，在絕緣破壞區域，寫入電流從閘極電極Gf流至阱區域PW。如圖11所示，藉寫入電流持續流至高電阻之絕緣破壞區域，絕緣破壞區域形成高溫，磊晶層EP從半導體基板SUB往閘極電極Gf成長。亦即，以絕緣破壞區域為中心，於其周圍形成由矽層構成之磊晶層EP，磊晶層EP從半導體基板SUB至閘極電極Gf。再者，藉閘極電極Gf所含之磷(P)擴散至磊晶層EP，而於閘極絕緣膜GIf中形成連結半導體基板SUB與閘極電極Gf之n型半導體層(導體層)。將此n型半導體層(導體層)稱為細絲FM。前述絕緣破壞區域形成後之細絲FM形成製程為第2階段。細絲FM之電阻比絕緣破壞區域低。
如圖9所示，由於寫入時，半導體基板SUB與源極區域S1及S2為相同電位，故絕緣破壞區域、換言之細絲FM之形成位置的控制不易。亦即，細絲FM在連結源極區域S1及S2之方向，形成於閘極電極Gf之中央部、源極區域S1側或源極區域S2側等。在圖9中，顯示了細絲FM形成於源極區域S1側之例。
在寫入時，為形成低電阻之細絲FM，於形成前述絕緣破壞區域及細絲FM後，亦使寫入電流持續流動，寫入電流Iw1從細絲FM流至源極區域S1側，寫入電流Iw2從細絲FM流入流至源極區域S2側。在此，細絲FM之形成位置偏移至(靠近)源極區域S1側時，細絲FM與源極區域S1之間的電場比細絲FM與源極區域S2之間的電場高。亦即，藉於細絲FM與源極區域S1之間產生高電場，而產生許多熱電子e，如圖9以黑點所示，許多熱電子e被捕捉至源極區域S1側之閘極絕緣膜GIf或側壁絕緣膜SW。熱電子e亦被捕捉至源極區域S2側之閘極絕緣膜GIf，但其量少於源極區域S1側。
接著，如圖12所示，在讀取時，對閘極電極Gf施加讀取電位Vr(例如1.5V)，對源極區域S1及S2以及阱區域PW施加第1基準電位GND。接著，在「寫入單元」，藉形成於閘極電極Gf與源極區域S1之間的寄生電晶體PTr1，使單元電流Ir1流動，藉形成於閘極電極Gf與源極區域S2之間的寄生電晶體PTr2，使單元電流Ir2流動，藉此，可檢測記憶單元之寫入狀態。亦即，當單元電流Ir1及Ir2之和為預定電流值以上時，便判定為「寫入單元」，當不到預定電流值時，則判定為「非寫入單元」。
然而，如圖12所示，由於大量之熱電子e被捕捉至源極區域S1側之閘極絕緣膜GIf及側壁絕緣膜SW，故寄生電晶體PTr1之閾值上升，單元電流Ir1減低。再者，由於比起源極區域S1及S2之中間地點，細絲FM更靠近源極區域S1側來形成，故比起細絲FM形成於源極區域S1及S2之中間地點的情形，寄生電晶體PTr2之通道長度增加，藉此，單元電流Ir2亦減低。亦即，可清楚明白比起源極區域S1及S2之中間地點，細絲FM更偏移至源極區域S1側來形成時，因上述熱電子e及通道長度增加之影響，單元電流(單元電流Ir1及Ir2之和)大幅減低，故「寫入單元」或「非寫入單元」之判定並不易。此係指記憶單元的寫入產率降低之義。當然，細絲FM偏移至源極區域S2側時，單元電流亦同樣地減低。
本實施形態之半導體裝置係藉使細絲FM之形成位置為源極區域S1及S2之中間地點，而使抗熔絲元件之寫入單元的單元電流增加，並且縮小寫入單元之單元電流分佈，而使寫入產率提高。
＜半導體裝置之構造＞ 圖1係本實施形態之半導體裝置的記憶單元部之等效電路圖。圖2係本實施形態之半導體裝置的記憶單元部之主要部分平面圖。圖3係沿著圖2之A-A´線及B-B´線的截面圖。圖4係本實施形態之半導體裝置寫入時的供給電位之隨時間變化圖。圖5係顯示本實施形態之半導體裝置的抗熔絲元件與寫入時之供給電位的截面圖。圖6係顯示本實施形態之半導體裝置的抗熔絲元件與讀取時之供給電位的截面圖。圖7係顯示本實施形態之半導體裝置的「寫入單元」之單元電流的累積機率分佈的曲線圖。圖8係比較例之記憶單元部的等效電路圖。
圖1係記憶單元部之等效電路圖，顯示了配置成行列狀之4個記憶單元MC(MC00、MC01、MC10及MC11)。
記憶單元MC以選擇電晶體(電晶體元件)ST、抗熔絲元件(抗熔絲、抗熔絲電晶體)FU構成。各記憶單元MC連接於在X方向延伸之字線WL0或WL1、在與X方向直交之Y方向延伸的位元線BL0或BL1、在Y方向延伸之源極線SL0或SL1。又，於記憶單元MC連接有將預定電位供至形成選擇電晶體ST及抗熔絲元件FU之阱區域的供電線PWF。源極線SL0及SL1係與供電線PWF在電性上獨立之配線，可將不同於供電線PWF之電位的電位供至源極線SL0及SL1。如圖1所示，例如記憶單元MC00連接於字線WL0、位元線BL0及源極線SL0，還連接於在X方向延伸之供電線PWF。此外，亦可使供電線PWF於Y方向、或X方向及Y方向延伸。
圖2係圖1所示之4個記憶單元MC的平面圖。於X方向相鄰之記憶單元MC00及MC01彼此為鏡面對稱配置。於Y方向相鄰之記憶單元MC00及M10具有彼此相等之配置。此外，於Y方向相鄰之記憶單元MC00及MC10亦可為鏡面配置。該等配置對在X方向及Y方向排列之記憶單元MC同樣適用。
又，由於各記憶單元MC具有相等之結構，故以下，用記憶單元MC00來說明其結構。
記憶單元MC00以選擇電晶體ST及抗熔絲元件FU構成。選擇電晶體ST具有閘極電極Gs及配置於閘極電極Gs之兩端的1對源極汲極區域SDs。抗熔絲元件具有閘極電極Gf與配置於閘極電極Gf之兩端的源極區域S1及S2。
選擇電晶體ST形成於活性區域ACTs內，抗熔絲元件形成於活性區域ACTf內。活性區域ACTs及ACTf之周圍以元件分離膜STI包圍。活性區域ACTs及ACTf呈大約長方形。在此，大約長方形包含角部為圓角之長方形或橢圓形。
選擇電晶體ST之活性區域ACTs其長邊於X方向延伸，閘極電極Gs於Y方向延伸成與活性區域ACTs交叉。抗熔絲元件FU之活性區域ACTf其長邊於Y方向延伸，閘極電極Gf於X方向延伸成與活性區域ACTf交叉。
選擇電晶體ST之源極汲極區域SDs其中一者藉由插栓電極PG及配線W1連接於位元線BL0。選擇電晶體ST之源極汲極區域SDs其中另一者藉由配線W1及插栓電極PG連接於抗熔絲元件FU之閘極電極Gf。選擇電晶體ST之閘極電極Gs藉由插栓電極PG及配線W1連接於在X方向延伸之字線WL0。又，抗熔絲元件FU之源極區域S1及S2藉由插栓電極PG連接於在Y方向延伸之源極線SL0。在此，配線W1以第1層金屬配線層構成，源極線SL0以於Y方向延伸之配線W1構成。配線W2以第2層金屬配線層構成，字線WL0以於X方向延伸之配線W2構成。配線W3以第3層金屬配線層構成，位元線BL0以於Y方向延伸之配線W3構成。
又，供電區域PTAP係用以將所期電位供至阱區域PW之區域。在Y方向每預定位元數(例如4位元或8位元)便配置有供電區域PTAP。供電區域PTAP具有形成於在X方向延伸之活性區域ACTpw內之p型半導體區域。p型半導體區域係濃度比p型阱區域PW高之半導體區域，與p型阱區域PW連接。p型半導體區域藉由插栓電極PG及配線W1連接於以配線W2形成且在X方向延伸之供電線PWF。供電線PWF與形成有p型半導體區域之活性區域ACTpw重疊。在此，顯示了供電線PWF於X方向延伸之例，此時，即使將源極線SL0與供電線PWF分開設置，記憶單元部之面積亦不致擴大。惟，供電線PWF亦可以配線W3形成且於Y方向延伸。又，亦可以於X方向延伸之配線W2及於Y方向延伸之配線W3兩者形成供電線PWF。惟，重要的是供電線PWF與源極線SL0電性隔離，而宜以與源極線SL0不同之層形成。
圖3顯示了構成記憶單元MC00之n通道型選擇電晶體ST及n通道型抗熔絲元件FU之主要部分截面圖。選擇電晶體ST形成於形成在p型半導體基板SUB之主面的p型阱區域PW。又，選擇電晶體ST形成於被由氧化矽膜等絕緣膜構成之元件分離膜STI包圍的活性區域ACTs內。選擇電晶體ST具有隔著閘極絕緣膜GIs形成於半導體基板SUB之主面上的閘極電極Gs、及在閘極電極Gs之兩端形成於阱區域PW(或半導體基板SUB)之1對源極汲極區域SDs。
閘極絕緣膜GIs以氧化矽膜、氮氧化矽膜、氮化矽膜、High-k絕緣膜或該等之積層膜構成。閘極電極Gs以含有磷(P)等n型雜質之多晶矽膜構成。源極汲極區域SDs以稱為「延伸層」之較低濃度的n型半導體區域NMs及較高濃度之n型半導體區域NHs構成，半導體區域NMs及半導體區域NHs含有磷(P)或砷(As)等n型雜質。又，在半導體區域NMs之下部，為抑制空乏層從源極汲極區域SDs延伸，而形成有稱為「環狀層」之p型半導體區域PM。
又，於閘極電極Gs之側壁(側面)上形成有側壁絕緣膜SW。側壁絕緣膜SW自下層起以氧化矽膜、氮化矽膜及氧化矽膜之3層構造構成，但不限於此。配置於閘極電極Gs之兩端的半導體區域NHs不與閘極電極Gs重疊，而對閘極電極Gs偏位大約側壁絕緣膜SW之寬度量。半導體區域NMs介在半導體區域NHs與閘極電極Gs之間，半導體區域NMs之一部分與閘極電極Gs重疊。
如圖3所示，選擇電晶體ST以複數層之絕緣膜IL1、IL2、IL3及IL4覆蓋，於主要由氧化矽膜構成之複數層的絕緣膜IL1、IL2、IL3及IL4之內部形成有插栓電極PG、PG2及PG3以及配線W1、W2及W3。插栓電極PG係設在形成於絕緣膜IL1之通路開口內的圓柱形金屬導體層，以氮化鎢(TiW)膜或氮化鈦(TiN)膜等阻擋膜與鎢(W)等主導體膜之積層構造構成。沿著形成於絕緣膜IL1之通路開口的側壁及底部配置阻擋膜，並於其內側配置有主導體膜。配線W1係形成於絕緣膜IL2內之配線溝內的銅配線，銅配線以由鉭(Ta)、鈦(Ti)及該等之氮化物等構成的阻擋膜與由銅或銅合金構成之主導體膜的積層構造構成。配線W1具有單鑲嵌構造。
配線W2係形成於絕緣膜IL3內之配線溝內的銅配線，配線W2藉由形成於絕緣膜IL3內之通路開口內的插栓電極PG2連接於下層之配線W1。配線W2及插栓電極PG2具有雙鑲嵌構造，且形成一體。亦即，沿著配線溝與通路開口之側壁及底部，形成由鉭(Ta)、鈦(Ti)及該等之氮化物等構成的阻擋膜，於配線溝及通路開口內之阻擋膜上形成有由銅或銅合金構成之主導體膜。此外，配線W3亦為與配線W2相同之構造，而省略其說明。
如圖3所示，選擇電晶體ST之源極汲極區域SDs其中一者藉由插栓電極PG、配線W1、插栓電極PG2、配線W2及插栓電極PG3連接於以配線W3形成之位元線BL0。此外，在圖2中，省略了插栓電極PG2、配線W2及插栓電極PG3之圖形。又，選擇電晶體ST之源極汲極區域SDs其中另一者藉由插栓電極PG連接於配線W1。
抗熔絲元件FU形成於形成在p型半導體基板SUB之主面的p型阱區域PW。又，抗熔絲元件FU形成於被元件分離膜STI包圍之活性區域ACTf內。抗熔絲元件FU具有隔著閘極絕緣膜GIf形成於半導體基板SUB之主面上的閘極電極Gf、在閘極電極Gf之兩端形成於阱區域PW(或半導體基板SUB)之源極區域S1及S2。
閘極絕緣膜GIf以氧化矽膜、氮氧化矽膜、氮化矽膜、High-k絕緣膜或該等之積層膜構成。由於記憶單元MC00為「寫入單元」，故在閘極絕緣膜GIf，由導體層構成之細絲FM從閘極電極Gf形成至阱區域PW之表面、換言之為半導體基板SUB之主面(表面)。閘極電極Gf以含有磷(P)等n型雜質之多晶矽膜構成。源極區域S1及S2以半導體區域NHf構成，n型半導體區域NHf含有磷(P)或砷(As)等n型雜質。半導體區域NHf具有與半導體區域NHs相等之雜質濃度。又，於源極區域S1及源極區域S2之間的阱區域PW之表面形成有n型半導體區域NMf。又，於閘極電極Gf之側壁(側面)上形成有前述側壁絕緣膜SW。再者，源極區域S1及S2分別藉由插栓電極PG連接於以配線W1構成之源極線SL0。此外，抗熔絲元件FU未形成前述選擇電晶體ST之「延伸層」及「環狀層」。
在此，形成為將閘極絕緣膜GIf斷開之細絲FM在連結源極區域S1及S2之方向，位於源極區域S1及S2之中間地點、換言之為閘極電極Gf之中央部。
接著，就對記憶單元MC進行寫入之情形作說明。如圖1所示，對選擇字線WL0施加「High(以下稱為H)」，對非選擇字線WL1施加「Low(以下稱為L)」，對選擇位元線BL0施加「H」，對非選擇位元線BL1施加「L」，對選擇源極線SL0施加「H」，對非選擇源極線SL1施加「L」。
圖4係對記憶單元MC00進行寫入時之選擇字線WL0、選擇位元線BL0及選擇源極線SL0的供給電位之隨時間變化圖。首先使選擇字線WL0從第1基準電位GND上升至第2基準電位Vdd(「H」)。之後，使選擇源極線SL0從第1基準電位GND上升至中間電位Vs(「H」)。(惟，亦可先使選擇源極線SL0上升後使選擇字線WL0上升。)然後，使選擇位元線BL0從第1基準電位GND上升至第1寫入電位Vpp1(「H」)，在時間T1之期間，對選擇位元線BL0持續施加第1寫入電位Vpp1。此製程相當於前述第1階段。亦即，在第1階段，於抗熔絲元件FU之閘極絕緣膜GIf形成絕緣破壞區域。接著，在第2階段，在時間T2之期間，對選擇位元線BL0施加第2寫入電位Vpp2。在此第2階段，於抗熔絲元件FU之閘極絕緣膜GIf中形成由導電層構成之細絲FM。在此，例如第1基準電位GND為0V，第2基準電位Vdd為1.5V，第1寫入電位Vpp1為6V，第2寫入電位Vpp2為4V，中間電位Vs為3V。又，對圖1所示之供電線PWF施加了第1基準電位GND之0V，形成有抗熔絲元件FU之阱區域PW固定在第1基準電位GND之0V。此外，顯示了對選擇位元線BL0供給第1寫入電位Vpp1後，供給低於第1寫入電位Vpp1的第2寫入電位Vpp2之例，本實施形態不限於此，亦可對選擇位元線BL0僅供給第1寫入電位Vpp1。
在此，重要的是可對抗熔絲元件FU之源極區域S1及S2與形成有抗熔絲元件FU之阱區域PW分開地供給預定電位。
又，重要的是中間電位Vs高於第1基準電位GND，且低於第1寫入電位Vpp1(GND＜Vs＜Vpp1)。
再者，重要的是第2寫入電位Vpp2低於第1寫入電位Vpp1(Vpp2＜Vpp1)。
又，第2寫入電位Vpp2宜高於中間電位Vs(Vpp2＞Vs)。
再者，重要的是在對選擇位元線BL0施加第1寫入電位Vpp1前，對選擇源極線SL0施加中間電位Vs。又，重要的是在選擇位元線SL0之電位上升至第1寫入電位Vpp1前，先使選擇源極線SL0之電位上升至中間電位Vs。
圖5顯示了對記憶單元MC00進行寫入時之記憶單元MC00的抗熔絲元件FU之各部的電位。如圖5所示，由於在與阱區域PW之第1基準電位GND分開地對源極區域S1及S2施加中間電位Vs的狀態下，對閘極電極Gf施加第1寫入電位Vpp1，故形成於閘極絕緣膜GIf之細絲FM形成於源極區域S1及S2之中間地點。換言之，在連結源極區域S1及S2之方向，細絲FM形成於閘極電極Gf之中央部。這是因為對源極區域S1及S2兩者施加了相等之中間電位Vs，故閘極電極Gf與阱區域PW之間的電位差在閘極電極Gf之中央部最高，而於中央部形成絕緣破壞區域。亦即，重要的是源極區域S1及S2配置於閘極電極Gf之兩端。
說明了對記憶單元MC00之寫入製程，由於對其他記憶單元之寫入亦是同樣地進行，故「寫入單元」之細絲FM形成於閘極電極Gf之中央部。
由於細絲FM形成於閘極電極Gf之中央部，故不致如前述於細絲FM與其中一源極區域S1或S2之間產生高電場，而可減低被捕捉至閘極絕緣膜GIf或側壁絕緣膜SW之熱電子e。
圖6顯示了讀取時之「寫入單元」的抗熔絲元件FU之各部的電位。誠如前述，讀取時，對閘極電極Gf施加讀取電位Vr(例如1.5V)，對源極區域S1及S2以及阱區域PW施加第1基準電位GND，根據寄生電晶體PTr1之單元電流Ir1與寄生電晶體PTr2之單元電流Ir2的和，判定「寫入單元」或「非寫入單元」。
誠如上述，由於可減低被捕捉至閘極絕緣膜GIf或側壁絕緣膜SW之熱電子e，故可防止或減低寄生電晶體PTr1或PTr2之閾值上升。又，由於可使寄生電晶體PTr1及PTr2之通道長度大致相等，故可防止單元電流Ir1或Ir2因通道長度之偏差而減低。
亦即，由於藉於閘極電極Gf之中央部形成細絲FM，可增加單元電流Ir1及Ir2，故可減低單元電流低之位元，而可提高寫入產率。
此外，在本實施形態中，令選擇電晶體ST及抗熔絲元件FU為n通道型而作了說明，亦可令兩者為p通道型。
＜本實施形態之半導體裝置的特徵＞ 由於可對抗熔絲元件FU之源極區域S1及S2與形成有抗熔絲元件FU之阱區域PW分開地供給預定電位，故可於閘極電極Gf之中央部形成「寫入單元」之細絲FM。因而，由於可增加讀取時之單元電流Ir1及Ir2，故可減低單元電流低之位元，而可提高寫入產率。如圖7(b)所示，在本實施形態中，可減低單元電流低之位元。圖7(a)相當於比較例，其係在寫入製程中對抗熔絲元件FU之源極區域S1及S2供給與阱區域PW之電位相等的第1基準電位GND之例。
寫入時，與阱區域PW之第1基準電位GND分開地對源極區域S1及S2施加高於第1基準電位GND且低於第1寫入電位Vpp1之中間電位Vs，藉此，可於閘極電極Gf之中央部形成形成於閘極絕緣膜GIf的細絲FM。由於可使讀取時之寄生電晶體PTr1及PTr2的通道長度大約相同，故可增加讀取時之單元電流。又，由於可減低被捕捉至閘極絕緣膜GIf或側壁絕緣膜SW之熱電子e，故可增加讀取時之單元電流。
由於在寫入時之第2階段，藉對閘極電極Gf施加低於第1寫入電位Vpp1之第2寫入電位Vpp2，可更減低被捕捉至閘極絕緣膜GIf或側壁絕緣膜SW之熱電子e，故可增加讀取時之單元電流。
在寫入時之第2階段，對閘極電極Gf供給高於源極區域S1及S2之中間電位Vs的第2寫入電位Vpp2，使寫入電流Iw1及Iw2從閘極電極Gf流至源極區域S1及S2，藉此，可於閘極絕緣膜GIf中形成由n型導體層構成之低電阻的細絲FM。因而，可增加讀取時之單元電流，而提高讀取特性。相對於此，例如在專利文獻1之編程時的電位關係中，由於不會有本實施形態之寫入電流流動，故不會於絕緣破壞區域形成磊晶層EP，而不易形成由導體層構成的細絲FM。
寫入時，使選擇源極線SL0上升後，使選擇位元線BL0上升，藉此，可防止細絲FM之形成位置從中央部偏移至源極區域S1或S2之側。
藉將源極線SL0連接於連接在位元線BL0之複數的記憶單元MC00及MC10，可防止非選擇單元之干擾。圖8係比較例之記憶單元部的等效電路圖。在圖8中，源極線SL0連接於連接在字線WL0之複數的記憶單元MC00及MC01。如圖8所示，由於對選擇記憶單元MC00進行寫入之際，在非選擇記憶單元MC01中，在抗熔絲元件FU之閘極電極與源極區域S1及S2之間產生電位差，故有寫入非選擇記憶單元MC01之抗熔絲元件FU的危險性。
＜變形例1＞ 變形例1係上述實施形態之變形例，記憶單元之選擇電晶體以P通道型MISFET構成。圖13係變形例1之半導體裝置的記憶單元部之主要部分平面圖。圖14係沿著圖13之C-C´線及D-D´線的截面圖。
圖13係上述實施形態之圖2的變形例，顯示了4個記憶單元MC(MC100、MC101、MC110及MC111)。各記憶單元MC之配置與上述實施形態相同。以下，就不同於圖2之部分作說明。
記憶單元MC由以p通道型MISFET形成之選擇電晶體ST1、以n通道型MISFET形成之抗熔絲元件FU1構成。
如圖13所示，於Y方向延伸之p型半導體區域亦即阱區域PW與於Y方向延伸之n型半導體區域亦即阱區域NW在X方向交互配置。於X方向相鄰之記憶單元MC100及MC101之2個抗熔絲元件FU1配置於共通之阱區域PW內。此外，雖圖中未示，但於X方向相鄰之2個記憶單元MC的2個選擇電晶體ST1亦配置於共通之阱區域NW。藉構成此種配置，可減低X方向之阱區域PW及NW之數，而使記憶單元部高積體化。
如圖13所示，於阱區域PW及NW形成有供電區域PTAP1及NTAP1。在Y方向每預定位元數(例如4位元或8位元)便配置有供電區域PTAP1及NTAP1。
供電區域PTAP1具有形成於在X方向延伸之活性區域ACTpw內的p型半導體區域。p型半導體區域係濃度比p型阱區域PW高之半導體區域，與p型阱區域PW連接。p型半導體區域藉由插栓電極PG、配線W1、插栓電極PG2(圖中未示)、配線W2及插栓電極PG3，連接於由在Y方向延伸之第3層金屬配線層構成的供電線PWF1(配線W3)。
於Y方向延伸之供電線PWF1配置於相鄰且在Y方向延伸之源極線SL0及SL1之間。供電線PWF1以第3層金屬配線層亦即配線W3構成，源極線SL0及SL1以第1層金屬配線層亦即配線W1構成。藉以不同於源極線SL0及SL1之配線層形成，可將記憶單元部高積體化。
供電區域NTAP1具有形成於在X方向延伸之活性區域ACTnw內的n型半導體區域。n型半導體區域係濃度比n型阱區域NW高之半導體區域，與n型阱區域NW連接。n型半導體區域藉由插栓電極PG、配線W1、插栓電極PG2(圖中未示)、配線W2及插栓電極PG3連接於由在Y方向延伸之第3層金屬配線層構成的供電線NWF1(配線W3)。
在Y方向延伸之供電線NWF1配置於選擇電晶體ST1上。藉將供電線NWF1配置成與選擇電晶體ST1重疊，可將記憶單元部高積體化。
如圖14所示，選擇電晶體ST1形成於形成在p型半導體基板SUB之主面的n型阱區域NW。選擇電晶體ST1之閘極電極Gs含有硼(B)等p型雜質。選擇電晶體ST1之源極汲極區域SDs以濃度較低之p型半導體區域PMs及濃度較高之p型半導體區域PHs構成，半導體區域PMs及半導體區域PHs含有硼(B)等p型雜質。又，在半導體區域PMs之下部，為抑制空乏層從源極汲極區域SDs延伸，而形成稱為「環狀層」之n型半導體區域NM。
＜變形例2＞ 變形例2係上述變形例1之圖13的變形例。圖15係變形例2之半導體裝置的記憶單元部之主要部分平面圖。比起圖13，在圖15中，主要是選擇電晶體之尺寸在Y方向擴大這點及於X方向相鄰之記憶單元的抗熔絲元件在Y方向配置成1列這點不同。
圖15顯示了於X方向及Y方向配置成行列狀之8個記憶單元MC(MC200、MC201、MC202、MC203、MC210、MC211、MC212及MC213)。
記憶單元MC由以p通道型MISFET形成之選擇電晶體ST2及以n通道型MISFET形成之抗熔絲元件FU2構成。
在Y方向，選擇電晶體ST2之活性區域ACTs具有抗熔絲元件FU2之活性區域ACTf的大約2倍之長度。由於可使選擇電晶體ST2之啟動電流增大，故可進行記憶單元MC之高速寫入及高速讀取。
又，相鄰之記憶單元MC200及MC201之2個抗熔絲元件FU2配置成在Y方向重疊。再者，相鄰之記憶單元MC200及MC201之2個抗熔絲元件FU2的源極區域S1及S2連接於1條源極線SL0。因而，X方向之記憶單元部可高積體化。
此外，選擇電晶體ST2為p通道型，亦可為n通道型。
以上，將由本案發明人所創作之發明依據其實施形態具體地作了說明，本發明不限前述實施形態，在不脫離其要旨之範圍可進行各種變更是無須贅言的。
ACTf‧‧‧活性區域
ACTs‧‧‧活性區域
ACTnw‧‧‧活性區域
ACTpw‧‧‧活性區域
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
e‧‧‧熱電子
EP‧‧‧磊晶層
FM‧‧‧細絲
FU‧‧‧抗熔絲元件(抗熔絲、抗熔絲電晶體)
FU1‧‧‧抗熔絲元件(抗熔絲、抗熔絲電晶體)
FU2‧‧‧抗熔絲元件(抗熔絲、抗熔絲電晶體)
GIs‧‧‧閘極絕緣膜
GIf‧‧‧閘極絕緣膜
Gs‧‧‧閘極電極
Gf‧‧‧閘極電極
GND‧‧‧第1基準電位
IL1‧‧‧絕緣膜
IL2‧‧‧絕緣膜
IL3‧‧‧絕緣膜
IL4‧‧‧絕緣膜
Ir1‧‧‧單元電流
Ir2‧‧‧單元電流
Iw1‧‧‧寫入電流
Iw2‧‧‧寫入電流
MC‧‧‧記憶單元
MC00‧‧‧記憶單元
MC01‧‧‧記憶單元
MC10‧‧‧記憶單元
MC11‧‧‧記憶單元
MC100‧‧‧記憶單元
MC101‧‧‧記憶單元
MC110‧‧‧記憶單元
MC111‧‧‧記憶單元
MC200‧‧‧記憶單元
MC201‧‧‧記憶單元
MC202‧‧‧記憶單元
MC203‧‧‧記憶單元
MC210‧‧‧記憶單元
MC211‧‧‧記憶單元
MC212‧‧‧記憶單元
MC213‧‧‧記憶單元
NHs‧‧‧半導體區域
NMs‧‧‧半導體區域
NHf‧‧‧半導體區域
NMf‧‧‧半導體區域
NM‧‧‧半導體區域
NTAP1‧‧‧供電區域
NTAP2‧‧‧供電區域
NW‧‧‧阱區域
NWF1‧‧‧供電線
PG‧‧‧插栓電極
PG2‧‧‧插栓電極
PG3‧‧‧插栓電極
PHs‧‧‧半導體區域
PMs‧‧‧半導體區域
PM‧‧‧半導體區域
PTAP‧‧‧供電區域
PTAP1‧‧‧供電區域
PTAP2‧‧‧供電區域
PTr1‧‧‧寄生電晶體
PTr2‧‧‧寄生電晶體
PW‧‧‧阱區域
PWF‧‧‧供電線
PWF1‧‧‧供電線
S1‧‧‧源極區域
S2‧‧‧源極區域
SDs‧‧‧源極汲極區域
SL0‧‧‧源極線
SL1‧‧‧源極線
ST‧‧‧選擇電晶體(電晶體元件)
ST1‧‧‧選擇電晶體(電晶體元件)
ST2‧‧‧選擇電晶體(電晶體元件)
STI‧‧‧元件分離膜
SUB‧‧‧半導體基板
SW‧‧‧側壁絕緣膜
T1‧‧‧時間
T2‧‧‧時間
Vdd‧‧‧第2基準電位
Vpp1‧‧‧第1寫入電位
Vpp2‧‧‧第2寫入電位
Vr‧‧‧讀取電位
Vs‧‧‧中間電位
WL0‧‧‧字線
WL1‧‧‧字線
W1‧‧‧配線
W2‧‧‧配線
W3‧‧‧配線
X‧‧‧方向
Y‧‧‧方向
ACTs‧‧‧活性區域
ACTnw‧‧‧活性區域
ACTpw‧‧‧活性區域
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
e‧‧‧熱電子
EP‧‧‧磊晶層
FM‧‧‧細絲
FU‧‧‧抗熔絲元件(抗熔絲、抗熔絲電晶體)
FU1‧‧‧抗熔絲元件(抗熔絲、抗熔絲電晶體)
FU2‧‧‧抗熔絲元件(抗熔絲、抗熔絲電晶體)
GIs‧‧‧閘極絕緣膜
GIf‧‧‧閘極絕緣膜
Gs‧‧‧閘極電極
Gf‧‧‧閘極電極
GND‧‧‧第1基準電位
IL1‧‧‧絕緣膜
IL2‧‧‧絕緣膜
IL3‧‧‧絕緣膜
IL4‧‧‧絕緣膜
Ir1‧‧‧單元電流
Ir2‧‧‧單元電流
Iw1‧‧‧寫入電流
Iw2‧‧‧寫入電流
MC‧‧‧記憶單元
MC00‧‧‧記憶單元
MC01‧‧‧記憶單元
MC10‧‧‧記憶單元
MC11‧‧‧記憶單元
MC100‧‧‧記憶單元
MC101‧‧‧記憶單元
MC110‧‧‧記憶單元
MC111‧‧‧記憶單元
MC200‧‧‧記憶單元
MC201‧‧‧記憶單元
MC202‧‧‧記憶單元
MC203‧‧‧記憶單元
MC210‧‧‧記憶單元
MC211‧‧‧記憶單元
MC212‧‧‧記憶單元
MC213‧‧‧記憶單元
NHs‧‧‧半導體區域
NMs‧‧‧半導體區域
NHf‧‧‧半導體區域
NMf‧‧‧半導體區域
NM‧‧‧半導體區域
NTAP1‧‧‧供電區域
NTAP2‧‧‧供電區域
NW‧‧‧阱區域
NWF1‧‧‧供電線
PG‧‧‧插栓電極
PG2‧‧‧插栓電極
PG3‧‧‧插栓電極
PHs‧‧‧半導體區域
PMs‧‧‧半導體區域
PM‧‧‧半導體區域
PTAP‧‧‧供電區域
PTAP1‧‧‧供電區域
PTAP2‧‧‧供電區域
PTr1‧‧‧寄生電晶體
PTr2‧‧‧寄生電晶體
PW‧‧‧阱區域
PWF‧‧‧供電線
PWF1‧‧‧供電線
S1‧‧‧源極區域
S2‧‧‧源極區域
SDs‧‧‧源極汲極區域
SL0‧‧‧源極線
SL1‧‧‧源極線
ST‧‧‧選擇電晶體(電晶體元件)
ST1‧‧‧選擇電晶體(電晶體元件)
ST2‧‧‧選擇電晶體(電晶體元件)
STI‧‧‧元件分離膜
SUB‧‧‧半導體基板
SW‧‧‧側壁絕緣膜
T1‧‧‧時間
T2‧‧‧時間
Vdd‧‧‧第2基準電位
Vpp1‧‧‧第1寫入電位
Vpp2‧‧‧第2寫入電位
Vr‧‧‧讀取電位
Vs‧‧‧中間電位
WL0‧‧‧字線
WL1‧‧‧字線
W1‧‧‧配線
W2‧‧‧配線
W3‧‧‧配線
X‧‧‧方向
Y‧‧‧方向
圖1係本實施形態之半導體裝置的記憶單元部之等效電路圖。 圖2係本實施形態之半導體裝置的記憶單元部之主要部分平面圖。 圖3係沿著圖2之A-A´線及B-B´線的截面圖。 圖4係本實施形態之半導體裝置寫入時的供給電位之隨時間變化圖。 圖5係顯示本實施形態之半導體裝置的抗熔絲元件與寫入時之供給電位的截面圖。 圖6係顯示本實施形態之半導體裝置的抗熔絲元件與讀取時之供給電位的截面圖。 圖7係顯示本實施形態之半導體裝置的「寫入單元」之單元電流的累積機率分佈的曲線圖。 圖8係比較例之記憶單元部的等效電路圖。 圖9係顯示相關技術之抗熔絲元件與寫入時之供給電位的截面圖。 圖10係顯示相關技術之抗熔絲元件的寫入結構之截面圖。 圖11係顯示相關技術之抗熔絲元件的寫入結構之截面圖。 圖12係顯示相關技術之抗熔絲元件與讀取時的供給電位之截面圖。 圖13係變形例1之半導體裝置的記憶單元部之主要部分平面圖。 圖14係沿著圖13之C-C´線及D-D´線的截面圖。 圖15係變形例2之半導體裝置的記憶單元部之主要部分平面圖。
e‧‧‧熱電子
FM‧‧‧細絲
FU‧‧‧抗熔絲元件(抗熔絲、抗熔絲電晶體)
GIf‧‧‧閘極絕緣膜
Gf‧‧‧閘極電極
GND‧‧‧第1基準電位
Iw1、Iw2‧‧‧寫入電流
PW‧‧‧阱區域
S1、S2‧‧‧源極區域
SUB‧‧‧半導體基板
SW‧‧‧側壁絕緣膜
Vpp1‧‧‧第1寫入電位
Vpp2‧‧‧第2寫入電位
Vs‧‧‧中間電位
Claims (16)
- 一種半導體裝置，包含抗熔絲元件，該抗熔絲元件由下列構件構成： 半導體基板； 第1導電型之第1半導體區域，形成於該半導體基板； 閘極電極，隔著閘極絕緣膜形成於該半導體基板上；及 第2及第3半導體區域，其為與該第1導電型相反之第2導電型，且在該閘極電極之兩端形成於該第1半導體區域內； 於該抗熔絲元件寫入時，將第1電位供至該閘極電極，將第2電位供至該第1半導體區域，將第3電位供至該第2半導體區域及該第3半導體區域，該第3電位低於該第1電位且高於該第2電位。
- 如申請專利範圍第1項之半導體裝置，其中， 於該寫入時，包含下列階段： (a)第1階段，其於該閘極絕緣膜之一部分形成從該閘極電極至該半導體基板之絕緣破壞區域；及 (b)第2階段，其於該絕緣破壞區域形成導體層。
- 如申請專利範圍第2項之半導體裝置，其中， 在該(b)中，將低於該第1電位且高於該第2電位之第4電位供至該閘極電極。
- 如申請專利範圍第3項之半導體裝置，其中， 該第4電位高於該第3電位。
- 如申請專利範圍第1項之半導體裝置，其中， 於該閘極電極之側壁上形成有側壁絕緣膜。
- 一種半導體裝置，包含： 半導體基板，其具有主面； 記憶單元，其於該主面中，沿著彼此直交之第1方向與第2方向配置成行列狀，並具有抗熔絲元件； 字線，連接於排列在該第1方向之該記憶單元，並延伸於該第1方向； 位元線，連接於排列在該第2方向之該記憶單元，並延伸於該第2方向； 源極線，連接於該記憶單元； 供電線，連接於該記憶單元； 該抗熔絲元件具有： 第1半導體區域，其為第1導電型，形成於該半導體基板； 第1閘極電極，隔著第1閘極絕緣膜形成於該主面上；及 第2及第3半導體區域，其為與該第1導電型相反之第2導電型，且在該第1閘極電極之兩端形成於該第1半導體區域內； 該源極線連接於該第2半導體區域及該第3半導體區域， 該供電線連接於該第1半導體區域， 該源極線，係與該供電線電性隔離，而可將不同於該第1半導體區域之電位供至該第2半導體區域及該第3半導體區域。
- 如申請專利範圍第6項之半導體裝置，其中， 在將資訊寫入至該記憶單元之際，將第1電位供至該第1閘極電極，將第2電位供至該第1半導體區域，將第3電位供至該第2半導體區域及該第3半導體區域，該第3電位低於該第1電位且高於該第2電位。
- 如申請專利範圍第6項之半導體裝置，其中， 該源極線延伸於該第2方向，並連接於排列在該第2方向之該記憶單元。
- 如申請專利範圍第6項之半導體裝置，其中， 該記憶單元具有選擇電晶體，該選擇電晶體包含隔著第2閘極絕緣膜形成於該半導體基板之該主面上的第2閘極電極、以及形成於該第2閘極電極之兩端的第4及第5半導體區域， 該第2閘極電極連接於該字線， 該第4半導體區域連接於該位元線， 該第5半導體區域連接於該第1閘極電極。
- 如申請專利範圍第9項之半導體裝置，其更包含在該半導體基板之該主面中周圍被元件分離膜所包圍之第1及第2活性區域， 該抗熔絲元件形成於該第1活性區域，與該第1活性區域交叉之該第1閘極電極延伸於該第1方向， 該選擇電極晶體形成於該第2活性區域，與該第2活性區域交叉之該第2閘極電極延伸於該第2方向。
- 如申請專利範圍第9項之半導體裝置，其中， 該第4半導體區域及該第5半導體區域為該第2導電型，形成於該第1半導體區域內， 該供電線延伸於該第1方向。
- 如申請專利範圍第9項之半導體裝置，更包含： 第6半導體區域，其為該第2導電型，且在該第1方向與該第1半導體區域相鄰，並延伸於該第2方向； 該第4半導體區域及該第5半導體區域為該第1導電型，形成於該第6半導體區域內。
- 一種半導體裝置，包含： 半導體基板，具有主面； 第1記憶單元及第2記憶單元，在該主面中於該第1方向相鄰配置； 字線，連接於該第1記憶單元及該第2記憶單元，並延伸於該第1方向； 第1位元線，延伸於和該第1方向直交之第2方向，並連接於該第1記憶單元； 第2位元線，延伸於該第2方向，並連接於該第2記憶單元； 源極線，在該第1位元線與該第2位元線之間延伸於該第2方向，並連接於該第1記憶單元及該第2記憶單元；及 供電線，連接於該第1記憶單元及該第2記憶單元； 該第1記憶單元具有第1選擇電晶體及第1抗熔絲元件， 該第2記憶單元具有第2選擇電晶體及第2抗熔絲元件， 該第1選擇電晶體具有隔著第1閘極絕緣膜形成於該半導體基板之主面的第1閘極電極、及配置於該第1閘極電極之兩端的1對第1半導體區域， 第1抗熔絲元件具有隔著第2閘極絕緣膜形成於該半導體基板之該主面的第2閘極電極、及配置於該第2閘極電極之兩端的1對第2半導體區域， 該第2選擇電晶體具有隔著第3閘極絕緣膜形成於該半導體基板之該主面的第3閘極電極、及配置於該第3閘極電極之兩端的1對第3半導體區域， 第2抗熔絲元件具有隔著第4閘極絕緣膜形成於該半導體基板之該主面的第4閘極電極、及配置於該第4閘極電極之兩端的1對第4半導體區域， 該第1閘極電極及該第3閘極電極延伸於該第2方向， 該第2閘極電極及該第4閘極電極延伸於該第1方向， 在該第1方向，該第1抗熔絲元件及該第2抗熔絲元件配置於該第1選擇電晶體與該第2選擇電晶體之間， 該第1抗熔絲元件與該第2抗熔絲元件於該第2方向排列配置。
- 如申請專利範圍第13項之半導體裝置，其中， 該1對第2半導體區域及該1對第4半導體區域連接於該源極線。
- 如申請專利範圍第14項之半導體裝置，其中， 該第1閘極電極及該第3閘極電極連接於該字線， 該1對第1半導體區域其中一者連接於該第1位元線，該1對第1半導體區域其中另一者連接於該第2閘極電極， 該1對第3半導體區域其中一者連接於該第2位元線，該1對第3半導體區域其中另一者連接於該第4閘極電極。
- 如申請專利範圍第14項之半導體裝置，其中， 該1對第2半導體區域及該1對第4半導體區域，係形成於在該半導體基板所形成之第5半導體區域內， 該供電線連接於該第5半導體區域， 該源極線與該供電線電性隔離，而可將不同於該第5半導體區域之電位供至該1對第2半導體區域及該1對第4半導體區域。
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