CN107564886A - 半导体器件 - Google Patents

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Abstract

提供了一种能够提高可靠性的半导体器件。该半导体器件设置有反熔丝元件，反熔丝元件包括半导体衬底、形成在半导体衬底中的第一导电类型的阱区、和通过栅极绝缘膜形成在半导体衬底之上的栅电极、以及在栅电极的两端处形成在阱区内的与第一导电类型相反的第二导电类型的源极区域。当写入熔丝元件中时，第一写入电位被施加给栅电极，第一参考电位被施加给阱区，中间电位被施加给源极区域，以及中间电位低于第一写入电位且高于第一参考电位。

Description

半导体器件
相关申请的交叉参考
2016年6月30日提交的日本专利申请第2016-130389号的包括说明书、附图和摘要的公开结合于此作为参考。
技术领域
本发明涉及一种半导体器件，更具体地，其优选应用于在半导体衬底中包括熔丝元件的半导体器件。
背景技术
具有由形成在半导体衬底中的半导体元件形成的存储器的半导体器件包括具有存储单元的半导体器件，该存储单元包括反熔丝元件(anti-fuse element)。该半导体器件通过在反熔丝元件的栅电极与源极和漏极区域之间施加高电压来将数据写入存储单元，以介质地击穿反熔丝元件的栅极绝缘膜。在该写入操作中，根据反熔丝元件的栅极绝缘膜的介质击穿，作为栅极泄露电流的读电流在写入操作之前和之后增加。
反熔丝元件的栅极绝缘膜的介电击穿仅执行一次，因此写入包括上述反熔丝元件的存储单元被称为一次性编程(OTP)。包括反熔丝元件的存储元件被称为一次性可编程(OTP)存储元件并用于只读存储器(ROM)。
例如，在日本未审查专利申请公开第2006-59919号、日本未审查专利申请公开第2011-119640号、日本未审查专利申请公开第2009-54662号和日本未审查专利申请公开第2009-200497号中公开了反熔丝元件。
发明内容
在具有包括以矩阵形状布置的MOS结构的反熔丝元件的多个存储单元的半导体器件中，本发明的发明人等人发现了以下问题。
反熔丝元件包括通过栅极绝缘膜形成在半导体衬底的表面(或阱区域)上的栅电极、以及在栅电极的两端处形成在半导体衬底的表面上的一对源极区域。
在写入存储单元的过程中，向所选反熔丝元件的栅极绝缘膜施加预定电压，以在栅极绝缘膜中形成介电击穿区域，并且进一步在介电击穿区域中形成较低阻抗的细丝，因此使这二者导电。在写入操作之后执行的读取操作中，当向栅电极施加读取电压时，预定电流和更多(单元电流)通过写入单元中的细丝在栅电极和一对源极区域之间流动。另一方面，在非写入单元中，流动非常小的栅极泄露电流。由写入引起的单元电流的变化被处理作为位信息。
已经发现在写入多个存储单元的过程中，多个存储元件之间的写入状态不同，并且读取时间处的单元电流范围较大。话句话说，在多个存储单元中，存在具有较低单元电流的位，这引发了写入收益(writing yield)的劣化。
需要具有反熔丝元件的半导体器件，以便抑制单元电流分布的扩展以提高写入收益。
其他问题和新颖特征将从说明书的描述和附图中变得清楚。
根据一个实施例的半导体器件具有反熔丝元件，反熔丝元件包括：半导体衬底；第一导电类型的第一半导体区域，形成在半导体衬底中；栅电极，通过栅极绝缘膜形成在半导体衬底之上；以及第二导电类型的第二和第三半导体区域，第二导电类型与形成在第一半导体区域中的第一导电类型相反，第二和第三半导体区域位于栅电极的两端。当写入反熔丝元件时，第一电位被提供给栅电极，第二电位被提供给第一半导体区域，第三电位被提供给第二半导体区域和第三半导体区域，并且第三电位低于第一电位且高于第二电位。
根据一个实施例，可以通过写入收益的改进来提高半导体器件的可靠性。
附图说明
图1是根据一个实施例的半导体器件中的存储单元的等效电路图。
图2是根据该实施例的半导体器件中的存储单元的重要部分的顶视平面图。
图3是沿着图2的线A-A’和线B-B’截取的截面图。
图4是根据该实施例的半导体器件中的在写入时提供的每个电位的定时图。
图5是示出根据该实施例的半导体器件中的反熔丝元件以及在写入时提供的每个电位的截面图。
图6是示出根据该实施例的半导体器件中的反熔丝元件以及在读取时提供的每个电位的截面图。
图7是示出根据该实施例的半导体器件中的“写入单元”的单元电流的累积概率分布的示图。
图8是作为比较示例的存储单元的等效电路图。
图9是示出现有技术中的反熔丝元件以及在写入时提供的每个电位的截面图。
图10是示出现有技术中的反熔丝元件的写入机制的截面图。
图11是示出现有技术中的反熔丝元件的写入机制的截面图。
图12是示出现有技术中的反熔丝元件以及在读取时提供的每个电位的截面图。
图13是根据修改示例1的半导体器件中的存储单元的重要部分的顶视平面图。
图14是沿着图13的线C-C’和线D-D’截取的截面图。
图15是根据修改示例2的半导体器件中的存储单元的重要部分的顶视平面图。
具体实施方式
如果为了方便需要的话，以下实施例将被划分为多个部分或形式来进行描述；除非另有指定，否则它们彼此相关，并且一个以修改示例的部分或整体与另一个相关来作为细节或补充描述。
此外，在以下实施例中，当提到元件等的数字(包括数字、数值、量和范围)时，数字不限于具体数字，而是可以大于或小于特定数字，除非特别指定，或者除非原理上该数字明显限于具体数字。
此外，在以下实施例中，不需要说，组成元件(包括操作步骤)不总是必要的，除非特别指定，或者除非原理上明确需要考虑。
类似地，在以下实施例中，当提到组成元件的形状和位置关系时，包括它们的近似形状，除非明确指定，或者除非原理上明显具有不同的形状和位置关系。这同样适用于上述数字和范围。
此外，在用于描述实施例的所有附图中，相同的参考符号被指定给相同的部件，并且省略它们的重复描述。此外，即使在顶视平面图中，也可以给出阴影以使附图更容易查看。
实施例
根据一个实施例的半导体器件包括以矩阵形状布置的多个存储单元，每个存储单元(也称为位)都包括选择晶体管和反熔丝元件。根据该实施例的半导体器件通过缩窄多个写单元中的单元电流分布来提高写入收益，从而减少具有较低单元电流的位。
首先，将通过使用图9至图12描述被发明人确认的现有技术中的半导体器件的技术问题。
图9是示出现有技术中的反熔丝元件以及在写入时提供的每个电位的截面图。图10和图11是示出现有技术中的反熔丝元件的写入机制的截面图。图12是示出现有技术中的反熔丝元件和在读取时提供的每个电位的截面图。
如图9所示，反熔丝元件FU包括p型半导体衬底SUB、形成在半导体衬底SUB的主面上的p型阱区域PW、通过栅极绝缘膜GIf形成在阱区PW的表面上的栅电极Gf、在栅电极Gf的两端处形成在阱区域PW内的源极区域S1和S2、以及形成在栅电极Gf的侧壁上的侧壁绝缘膜SW。这里，半导体衬底SUB例如由单晶硅衬底或外延衬底(具有形成在单晶硅衬底上的外延层)形成，阱区PW是p型半导体区域，以及源极区域S1和S2是n型半导体区域。栅极绝缘膜GIf是例如由氧化硅制成的绝缘膜，以及栅电极Gf是例如由包含磷(P)作为掺杂物的多晶硅制成的导电膜。侧壁绝缘膜SW是堆叠绝缘膜，其例如包括氮化硅膜以及夹置该膜的两个氧化硅膜。
图9示出了写入之后的反熔丝元件FU，并且细丝FM形成在栅极绝缘膜GIf的一部分中。换句话说，在写入或非写入存储单元之前在存储单元中不形成细丝FM，但是栅极绝缘膜Gif覆盖栅电极Gf与半导体衬底SUB(或阱区PW)之间的整体。
当写入反熔丝元件FU中时，第一写入电位Vpp1被施加给栅电极Gf，并且第一参考电位GND被施加给源极区域S1和S2以及阱区PW。第一写入电位Vpp例如为6V，并且第一参考电位GND为0V。
如图10和图11所示，写入处理包括两个阶段。首先，如图10所示，在第一阶段，根据栅电极Gf与阱区PW之间的电位差，在栅极绝缘膜GIf中形成介电击穿区域。介电击穿区域的范围是从栅电极Gf到阱区PW，并且写入电流在介电击穿区域中从栅电极Gf到阱区PW流动。如图11所示，写入电流保持在高电阻的介电击穿区域中流动，介电击穿区域变得高温，并且因此，外延层EP从半导体衬底SUB生长到栅电极Gf。换句话说，由硅层制成的外延层EP形成在介电击穿区域周围，范围是从半导体衬底SUB到栅电极Gf。此外，包括在栅电极Gf中的磷(P)扩散到外延层EP中，以在栅极绝缘膜GIf中形成连接半导体衬底SUB和栅电极Gf的n型半导体层(导电层)。该n型半导体层(导电层)被称为细丝FM。形成上述介电击穿区域之后的细丝FM形成处理是第二阶段。细丝FM与介电击穿区域相比具有较低的电阻。
如图9所示，由于在写入时半导体衬底SUB的电位等于源极区域S1和S2的电位，所以介电击穿区域，换句话说细丝FM难以控制其形成位置。具体地，在耦合源极区域S1和S2的方向上，在源极区域S1或源极区域S2侧面上，细丝FM将形成在栅电极Gf的中间部分中。图9示出了在源极区域S1的侧面上形成细丝FM的示例。
在写入期间，即使在形成上述介电击穿区域和细丝FM之后，写入电流保持流动，以形成较低电阻的细丝FM：写入电流Iw1从细丝FM流动到源极区域S1的一侧，并且电流Iw2从细丝FM流动到源极区域S2的一侧。这里，当细丝FM的形成位置偏移(接近)源极区域S1的一侧时，细丝FM与源极区域S1之间的电场大于细丝FM与源极区域S2之间的电场。换句话说，高电场发生在细丝FM与源极区域S1之间，因此生成大量的热电子e，如图9的黑点所示，热电子e被大量地捕获到源极区域S1的一侧上的栅极绝缘膜GIf或侧壁绝缘膜SW中。尽管热电子e也被捕获到源极区域S2的一侧上的栅极绝缘膜GIf中，但量小于源极区域S1的一侧上的量。
如图12所示，在读取期间，读取电位Vr(例如，1.5V)被施加给栅电极Gf，并且第一参考电位GND被施加给源极区域S1和S2以及阱区PW。在“写入单元”中，单元电流Ir1根据形成在栅电极Gf与源极区域S1之间的寄生晶体管PTr1流动，并且单元电流Lr2根据形成在栅电极Gf与源极区域S2之间的寄生晶体管PTr2流动，因此检测存储单元的写入状态。简而言之，当单元电流Ir1和Ir2的总和变为预定电流值以上时，其被确定为“写入单元”，并且当其变得小于预定值时，其被确定为“非写入单元”。
然而，如图12所示，由于大量的热电子e被捕获到源极区域S1的一侧上的栅极绝缘膜GIf和侧壁绝缘膜SW中，所以寄生晶体管PTr1的阈值上升，以减小单元电流Ir1。此外，由于细丝FM被形成为从源极区域S1和S2之间的中间点开始更接近源极区域S1，所以与在源极区域S1和S2之间的中间点中形成细丝FM的情况相比，寄生晶体管PTr2的沟道长度进一步增加，并且单元电流Ir2也降低。当细丝FM被形成为从源极区域S1和S2之间的中间点开始偏离源极区域S1的一侧，则单元电流(单元电流Ir1和Ir2的总和)根据上述热电子e和上述沟道长度的增加而急剧降低，这使得难以确定“写入单元”或“非写入单元”。这意味着存储单元的写入收益的劣化。不需要说，当细丝FM偏离源极区域S2的一侧时，单元电流类似地降低。
根据本实施例的半导体器件，细丝FM形成在源极区域S1和S2之间的中间位置处，以增加反熔丝元件中的写入单元的单元电流并且缩窄写入单元的单元电流分布，因而提高写入收益。
<半导体器件的结构>
图1是根据该实施例的半导体器件中的存储单元的等效电路图。图2是根据该实施例的半导体器件中的存储单元的重要部分的顶视平面图。图3是沿着图2的线A-A’和B-B’截取的截面图。图4是在根据该实施例的半导体器件中在写入时提供的每个电位的定时图。图5是示出在根据该实施例的半导体器件中的反熔丝元件以及写入时提供的每个电位的截面图。图6是示出在根据该实施例的半导体器件中的反熔丝元件以及读取时提供的每个电位的截面图。图7是示出根据该实施例的半导体器件中的“写入单元”的单元电流的累积概率分布的示图。图8是作为比较示例的存储单元的等效电路图。
图1是存储单元的等效电路图，示出以矩阵形状布置的四个存储单元MC(MC00、MC01、MC10和MC11)。
存储单元MC包括选择晶体管(晶体管元件)ST和反熔丝元件(反熔丝、反熔丝晶体管)FU。存储单元MC耦合至沿X方向延伸的字线WL0或WL1、沿垂直(正交)于X方向的Y方向延伸的位线BL0或BL1以及沿Y方向延伸的源极线SL0或SL1。此外，用于向形成选择晶体管ST和反熔丝元件FU的阱区提供预定电位的馈电线PWF耦合至存储单元MC。源极线SL0和SL1是与馈电线PWF电独立的布线，并且不同于馈电线PWF的电位的电位可以被提供给源极线SL0和SL1。如图1所示，例如，存储单元MC00耦合至字线WL0、位线BL0和源极线SL0，进一步到达沿X方向延伸的馈电线PWF。馈电线PWF可以在Y方向上延伸，或者在X方向和Y方向上延伸。
图2是图1所示的四个存储单元MC的顶视平面图。在X方向上相邻的存储单元MC00和MC01以镜像对称方式进行布置。在Y方向上相邻的存储单元MC00和MC10具有相同的布置。这里，在Y方向上相邻的存储单元MC00和MC10可以为镜像布置。该布置被用于在X方向和Y方向上布置的存储单元MC。
每个存储单元MC都具有相同的结构；以下，将使用存储单元MC00来描述上述结构。
存储单元MC00包括选择晶体管ST和反熔丝元件FU。选择晶体管FU包括栅电极Gs以及在栅电极Gs的两端处布置的一对源极和漏极区域SD。反熔丝元件包括栅电极Gf以及在栅电极Gf的两端处布置的源极区域S1和S2。
选择晶体管ST形成在有源区域ACTs内，并且反熔丝元件形成在有源区域ACTf内。有源区域ACTs和ACTf被元件隔离膜STI环绕。有源区域ACTs和ACTf具有基本为矩形的形状。这里，基本为矩形的形状包括具有圆形边角或椭圆形的矩形。
选择晶体管ST的有源区域ACTs的长侧沿X方向延伸，并且栅电极Gs沿Y方向延伸以与有源区域ACTs相交。反熔丝元件FU的有源区域ACTf的长侧沿Y方向延伸，并且栅电极Gf沿X方向延伸以与有源区域ACTf相交。
选择晶体管ST的源极和漏极区域SD中的一个通过插塞电极PG和布线W1耦合至位线BL0。选择晶体管ST的源极和漏极区域SD中的另一个通过插塞电极PG、布线W1和插塞电极PG耦合至反熔丝元件FU的栅电极Gf。选择晶体管ST的栅电极Gs通过插塞电极PG和布线W1耦合至沿X方向延伸的字线WL0。此外，反熔丝元件FU的源极区域S1和S2通过插塞电极PG耦合至沿Y方向延伸的源极线SL0。这里，通过第一层中的金属布线层形成布线W1，并且通过沿Y方向延伸的布线W1来形成源极线SL0。通过第二层中的金属布线层形成布线W2，并且通过沿X方向延伸的布线W2形成字线WL0。通过第三层中的金属布线层形成布线W3，并且通过沿Y方向延伸的布线W3形成位线BL0。
电源馈送区域PTAP是用于向阱区PW提供期望电位的区域。针对每一个预定的位数(例如，4位或8位)，在Y方向上布置电源馈送区域PTAP。电源馈送区域PTAP包括形成在沿X方向延伸的有源区域ACTpw内的p型半导体区域。p型半导体区域具有比p型阱区PW更高的浓度并且耦合至p型阱区PW。p型半导体区域经由插塞电极PG和布线W1通过布线W2形成并且耦合至沿X方向延伸的馈电线PWF。馈电线PWF与形成p型半导体区域的有源区域ACTpw重叠。这里，示出沿X方向延伸的馈电线PWF的示例，并且在这种情况下，即使源极线SL0与馈电线PWF独立地设置，但存储单元的面积绝没有放大。然而，馈电线PWF可以通过布线W3形成且沿Y方向延伸。此外，馈电线PWF可以通过沿X方向延伸的布线W2和沿Y方向延伸的布线W3来形成。然而，馈电线PWF必须与源极线SL0电分离，并且优选地，其应该形成在与源极线SL0分离的层中。
图3示出了形成存储单元MC00的n沟道类型选择晶体管ST和n沟道类型反熔丝元件FU的重要部分的截面。选择晶体管ST形成在p型阱区PW中，p型阱区PW形成在p型半导体衬底SUB的主面上。此外，选择晶体管ST形成在被通过诸如氧化硅膜的绝缘膜形成的元件隔离膜STI环绕的有源区域ACT内。选择晶体管ST包括通过栅极绝缘膜GI形成在半导体衬底SUB的主面上的栅电极Gs以及在栅电极Gs的两端处形成在阱区PW(或半导体衬底SUB)中的一对源极和漏极区域SDs。
栅极绝缘膜GIs由氧化硅膜、氮氧化硅膜、氮化硅膜、高k绝缘膜或它们的堆叠膜形成。栅电极Gs由包括诸如磷(P)的n型掺杂物的多晶硅膜形成。源极和漏极区域SDs通过相对较低浓度的n型半导体区域NMs(称为“延伸层”)和相对较高浓度的n型半导体区域NHs来形成，并且半导体区域NMs和半导体区域NHs包含诸如磷(P)或砷(As)的n型掺杂物。此外，在半导体区域NMs下方，形成称为“晕环层”的p型半导体区域PM，以抑制耗尽层从源极和漏极区域SDs的扩展。
侧壁绝缘膜SW形成在栅电极Gs的侧壁(横向表面)上。侧壁绝缘膜SW形成在从底部开始包括氧化硅膜、氮化硅膜和氧化硅膜的三层结构中；然而，其不限于此。布置在栅电极Gs的两端处的半导体区域NHs不与栅电极Gs重叠，但是它们与栅电极Gs偏离侧壁绝缘膜SW的宽度。半导体区域NMs插入半导体区域NHs与栅电极Gs之间，并且半导体区域NMs的一部分与栅电极Gs重叠。
如图3所示，选择晶体管ST被绝缘膜IL1、IL2、IL3和IL4的多层覆盖，并且主要由氧化硅膜制成的多个绝缘膜IL1、IL2、IL3和IL4包含插塞电极PG、PG2和PG3以及布线W1、W2和W3。插塞电极PG是设置在绝缘膜IL1中形成的过孔开口内的柱状金属导电层，其形成在包括诸如氮化钨(TiW)或氮化钛(TiN)膜的阻挡膜和诸如钨(W)的主导电膜的堆叠结构中。阻挡膜被布置在绝缘膜IL1中形成的过孔开口的侧壁和底部上，并且主导电膜向内布置。布线W1是形成在绝缘膜IL2的布线凹槽内的铜布线，并且铜布线形成在包括由钽(Ta)、钛(Ti)或它们的氮化物制成的阻挡膜和由铜或铜合金制成的主导电膜的堆叠结构中。布线W1具有单镶嵌(damascene)结构。
布线W2是形成在绝缘膜IL3的布线凹槽内的铜布线，并且布线W2通过形成在绝缘膜IL3的过孔开口内的插塞电极PG2耦合至下部布线W1。布线W2和插塞电极PG2具有双镶嵌结构，并且它们集成形成。换句话说，由钽(Ta)、钛(Ti)或它们的氮化物制成的阻挡膜形成在布线凹槽和过孔开口的侧壁和底部上，并且由铜或铜合金制成的主导电膜形成在布线凹槽和过孔开口内的阻挡膜上。布线W3具有与布线W2相同的结构，并且省略其描述。
如图3所示，选择晶体管ST的源极和漏极区域SDs中的一个通过插塞电极PG、布线W1、插塞电极PG2、布线W2和插塞电极PG3耦合至由布线W3形成的位线BL0。在图2中，省略插塞电极PG2、布线W2和插塞电极PG3的图案。此外，选择晶体管ST的源极和漏极区域SDs中的另一个通过插塞电极PG耦合至布线W1。
反熔丝元件FU形成在p型阱区PW中，p型阱区PW形成在p型半导体衬底SUB的主面中。此外，反熔丝元件FU形成在被元件隔离膜STI环绕的有源区域ACTf。反熔丝元件FU包括通过栅极绝缘膜GIf形成在半导体衬底SUB的主面上的栅电极Gf以及在栅电极Gf的两端处形成在阱区PW(或半导体衬底SUB)中的源极区域S1和S2。
栅极绝缘膜GIf由氧化硅膜、氮氧化硅膜、氮化硅膜、高k绝缘膜或它们的堆叠膜形成。由于存储单元MC00是“写入单元”，所以由导电膜制成的细丝FM从栅电极Gf到阱区PW的表面形成在栅极绝缘膜GIf中，换句话说，遍及在半导体衬底SUB的主表面之上。栅电极Gf由多晶硅膜形成，其包括诸如磷(P)的n型掺杂物。源极区域S1和S2通过半导体区域NHf形成，并且n型半导体区域NHf包含诸如磷(P)或砷(As)的n型掺杂物。半导体区域NHf具有与半导体区域NHs相同的掺杂物浓度。此外，n型半导体区域NMf形成在源极区域S1和源极区域S2之间的阱区PW的表面上。此外，上述侧壁绝缘膜SW形成在栅电极Gf的侧壁(横向表面)上。此外，源极区域S1和S2通过对应的插塞电极PG耦合至由布线W1形成的源极线SL0。上述选择晶体管ST的“延伸层”和“晕环层”不形成在反熔丝元件FU中。
这里，在耦合源极区域S1和S2的方向上，形成为与栅极绝缘膜GIf去耦的细丝FM被定位在源极区域S1和S2之间的中间点，换句话说，位于栅电极Gf的中间。
接下来，将描述写入存储单元MC00的情况。如图1所示，“高(以下称为L)”被施加给选择字线WL0，“低(以下称为L)”被施加给非选择字线WL1，“H”被施加给选择位线BL0，“L”被施加给非选择位线BL1，“H”被施加给选择源极线SL0，以及“L”被施加给非选择源极线SL1。
图4是在写入存储单元MC00时提供给选择字线WL0、选择位线BL0和选择源极线SL0的每个电位的定时图。首先，选择字线WL0从第一参考电位GND上升到第二参考电位Vdd(“H”)。然后，选择源极线SL0从第一参考电位GND上升到中间电位Vs(“H”)。(然而，在首先上升选择源极线SL0之后，选择字线WL0将上升)。然后，选择位线BL0从第一参考电位GND上升到第一写入电位Vpp1(“H”)，并且在时间T1期间，其保持向选择位线BL0施加第一写入电位Vpp1。该处理对应于上述第一阶段。简而言之，在第一阶段中，在反熔丝元件FU的栅极绝缘膜Gf中形成介电击穿区域。接下来，在第二阶段中，在时间T2期间，第二写入电位Vpp2被施加给选择位线BL0。在第二阶段中，由导电膜制成的细丝FM形成在反熔丝元件FU的绝缘膜GIf中。这里，例如，第一参考电位GND被定义为0V，第二参考电位Vdd被定义为1.5V，第一写入电位Vpp1被定义为6V，第二写入电位Vpp2被定义为4V，以及中间电位Vs被定义为3V。第一参考电位GND 0V被施加给图1所示的馈电线PWF，并且形成反熔丝元件FU的阱区PW被固定在第一参考电位GND 0V。示出了在提供第一写入电位Vpp1之后向选择位线BL0提供低于第一写入电位Vpp1的第二写入电位Vpp2的示例；然而，实施例不限于此，而是可以仅将第一写入电位Vpp1提供给选择位线BL0。
这里，重要的是，向反熔丝元件FU的源极区域S1和S2提供预定电位，而与形成反熔丝元件FU的阱区PW无关。
此外，重要的是，中间电位Vs高于第一参考电位GND且低于第一写入电位Vpp1(GND＜Vs＜Vpp1)。
此外，重要的是，第二写入电位Vpp2低于第一写入电位Vpp1(Vpp2＜Vpp1)。
此外，优选地，第二写入电位Vpp2高于中间电位Vs(Vpp2＞Vs)。
此外，重要的是，在第一写入电位Vpp1施加给选择位线BL0之前，中间电位Vs被施加给选择源极线SL0。此外，还重要的是，在选择位线SL0的电位上升到第一写入电位Vpp1之前，选择源极线SL0的电位上升到中间电位Vs。
图5示出了在写入存储单元MC00时的存储单元MC00中的反熔丝元件FU的每个单位的每个电位。如图5所示，与阱区PW中的第一参考电位GND无关，第一写入电位Vpp1被施加给栅电极Gf，其中中间电位Vs被施加给源极区域S1和S2，因此，形成在栅极绝缘膜GIf中的细丝FM形成在源极区域S1和S2之间的中间点。换句话说，在耦合源极区域S1和S2的方向上，细丝FM形成在栅电极Gf的中间。这是因为：由于相等的中间电位Vs被施加给源极区域S1和S2，所以栅电极Gf与阱区PW之间的电位差在栅电极Gf的中间最大，从而在中间部分中形成介电击穿区域。简而言之，重要的是，源极区域S1和S2被布置在栅电极Gf的两端处。
尽管已经描述了写入存储单元MC00的写入处理，但类似地执行写入另一存储单元的处理；“写入单元”的细丝FM形成在栅电极Gf的中间。
如上所述，由于细丝FM形成在栅电极Gf的中间，所以在细丝FM与源极区域S1或S2之间不发生高电场；因此，可以减少在栅极绝缘膜GIf或侧壁绝缘膜SW中捕获的热电子e。
图6示出了读取时“写入单元”中的反熔丝元件FU的每个单位的每个电位。如上所述，在读取期间，读取电位Vr(例如，1.5V)被施加给栅电极Gf，第一参考电位GND被施加给源极区域S1和S2以及阱区PW，并且根据寄生晶体管PTr1的单元电流Ir1和寄生晶体管PTr2的单元电流Ir2的总和来确定是“写入单元”还是“非写入单元”。
如上所述，可以减少在栅极绝缘膜GIf或侧壁绝缘膜SW中捕获的热电子e，因此避免了寄生晶体管PTr1或PTr2的阈值的增加或者降低了其阈值。此外，由于寄生晶体管PTr1和PTr2的沟道长度可以相等，所以可以避免由沟道长度的偏差所引起的单元电流Ir1或Ir2的降低。
简而言之，通过在栅电极Gf的中间形成细丝FM，可以增加单元电流Ir1和Ir2，并且可以减少具有较低单元电流的位，从而提高写入收益。
在该实施例中，尽管选择晶体管ST和反熔丝元件FU被描述为n沟道类型，但它们均可以为p沟道类型。
<实施例的半导体器件的特性>
与形成反熔丝元件FU的阱区PW无关地，预定电位可以被提供给反熔丝元件FU的源极区域S1和S2；因此，“写入单元”的细丝FM可以形成在栅电极Gf的中间。因此，可以增加读取中的单元电流Ir1和Ir2，并且可以减少具有较低单元电流的位，因此提高了写入收益。如图7中的(b)所示，在该实施例中，可以减少具有较低单元电流的位。图7中的参考符号(a)对应于比较示例，其示出了在写入处理中将等于阱区PW的电位的第一参考电位GND提供给反熔丝元件FU的源极区域S1和S2的示例。
与阱区PW的第一参考电位GND无关地，在写入时将高于第一参考电位GND且低于第一写入电位Vpp1的中间电位Vs施加给源极区域S1和S2，这使得可以在栅电极Gf的中间形成在栅极绝缘膜GIf中形成的细丝FM。寄生晶体管PTr1和PTr2在读取时的沟道长度可以相等，因此增加了读取时的单元电流。此外，可以减少在栅极绝缘膜GIf或侧壁绝缘膜SW中捕获的热电子e，由此增加了读取中的单元电流。
在写入的第二阶段中，通过向栅电极Gf施加低于第一写入电位Vpp1的第二写入电位Vpp2，可以进一步减少在栅极绝缘膜GIf或侧壁绝缘膜SW中捕获的热电子e，因此增加了读取时的单元电流。
在写入的第二阶段中，通过向栅电极Gf提供高于源极区域S1和S2的中间电位Vs的第二写入电位Vpp2并且从栅电极Gf向源极区域S1和S2流动写入电流Iw1和Iw2，可以在栅极绝缘膜GIf内形成由n型导电层制成的具有低电阻的细丝FM。因此，可以增加读取中的单元电流，因此提高了读取特性。相反，在日本未审查专利申请公开第2006-59919号中，例如，根据编程时的电位关系，如该实施例的写入电流不流动；因此，在介电击穿区域中没有形成外延层EP，并且不能容易地形成由导电膜制成的细丝FM。
通过在写入时在提升选择源极线SL0之后提升选择位线BL0，可以避免细丝FM偏离中间部分到源极区域S1或S2的一侧。
通过将源极线SL0耦合至与位线BL0耦合的多个存储单元MC00和MC10，可以避免非选择单元的干扰。图8是作为比较示例的存储单元的等效电路图。在图8中，源极线SL0耦合至与字线WL0耦合的多个存储单元MC00和MC01。如图8所示，当写入选择存储单元MC00时，在非选择存储单元MC01的反熔丝元件FU的源极区域S1和S2与栅电极之间发生电位差；因此，存在将数据写入非选择存储单元MC01的反熔丝元件FU中的危险。
<修改示例1>
修改示例1是上述实施例的修改示例，其中，存储单元的选择晶体管通过P沟道类型MISFET形成。图13是根据修改示例1的半导体器件中的存储单元的重要部分的顶视平面图。图14是沿着图13的线C-C’和D-D’截取的截面图。
图13是上述图2中的实施例的修改示例，其示出了四个存储单元MC(MC100、MC101、MC110和MC111)。相应存储单元MC的布置与上述实施例的相同。以下，将描述与图2的不同点。
存储单元MC包括由p沟道类型MISFET形成的选择晶体管ST1以及由n沟道类型MISFET形成的反熔丝元件FU1。
如图13所示，沿着x方向交替地布置阱区PW和阱区NW，其中，阱区PW作为沿Y方向延伸的p型半导体区域，以及阱区NW作为沿Y方向延伸的n型半导体区域。在X方向上相邻的存储单元MC100和MC101的两个反熔丝元件FU1被配置在公共阱区PW内。尽管未示出，但在X方向上相邻的两个存储单元MC的两个选择晶体管ST1被布置在公共阱区NW内。根据上述布置，可以减少X方向上的阱区PW和NW的数量，由此高度集成存储单元。
如图13所示，电源馈送区域PTAP1和NTAP1形成在阱区PW和NW中。沿着Y方向每隔预定数量的位(例如，四位或八位)，布置电源馈送区域PTAP1和NTAP1。
电源馈送区域PTAP1包括形成在沿X方向延伸的有源区域ACTpw内的p型半导体区域。该p型半导体区域是浓度高于p型阱区PW的浓度且耦合至p型阱区PW的半导体区域。该p型半导体区域通过插塞电极PG、布线W1、插塞电极PG2(未示出)以及布线W2和插塞电极PG3耦合至由沿Y方向延伸的第三金属布线层制成的馈电线PWF1(布线W3)。
沿Y方向延伸的馈电线PWF1被布置在沿Y方向相邻延伸的源极线SL0和SL1之间。馈电线PWF1通过作为第三金属布线层的布线W3形成，并且源极线SL0和SL1通过作为第一金属布线层的布线W1形成。可以通过在不同的布线层中形成源极线SL0和SL1来高度集成存储单元。
电源馈送区域NTAP1包括形成在沿X方向延伸的有源区域ACTnw内的n型半导体区域。该n型半导体区域是浓度高于n型阱区NW的浓度且耦合至n型阱区NW的半导体区域。该n型半导体区域通过插塞电极PG、布线W1、插塞电极PG2(未示出)、布线W2和插塞电极PG3耦合至由沿着Y方向延伸的第三层的金属布线层制成的馈电线NWF1(布线W3)。
沿着Y方向延伸的馈电线NWF1被布置在选择晶体管ST1上。馈电线NWF1被布置为与选择晶体管ST1重叠，由此高度集成存储单元。
如图14所示，选择晶体管ST1形成在n型阱区NW上，其中n型阱区NW形成在p型半导体衬底SUB的主面上。选择晶体管ST1的栅电极Gs包含诸如硼(B)的p型掺杂物。选择晶体管ST1的源极和漏极区域SDs包括具有相对较低浓度的p型半导体区域PMs以及具有相对较高浓度的p型半导体区域PHs，并且半导体区域PMs和半导体区域PHs包含诸如硼(B)的p型掺杂物。此外，称为“晕环层”的n型半导体区域NM形成在半导体区域PMs下方以抑制耗尽层从源极和漏极区域SDs的延伸。
<修改示例2>
修改示例2是上述图13中的修改示例1的修改示例。图15是根据修改示例2的半导体器件中的存储单元的重要部分的顶视平面图。图15与图13的不同主要在于，选择晶体管在Y方向上扩大，并且在X方向上相邻的存储单元的反熔丝元件被布置在Y方向上的一条线中。
图15示出了在X方向和Y方向上以矩阵形状布置的八个存储单元MC(MC200、MC201、MC202、MC203、MC210、MC211、MC212和MC213)。
存储单元MC包括由p沟道类型MISFET形成的选择晶体管ST2以及由n沟道类型MISFET形成的反熔丝元件FU2。
在Y方向上，选择晶体管ST2的有源区域ACTs是反熔丝元件FU2的有源区域ACTf的两倍长。由于可以增大选择晶体管ST2的导通电流，所以可以高速地对存储单元MC执行数据写入和读取。
此外，相邻存储单元MC200和MC201中的两个反熔丝元件FU2被布置为在Y方向上彼此重叠。此外，相邻存储单元MC200和MC201的两个反熔丝元件FU2的源极区域S1和S2耦合至一条源极线SL0。因此，可以在X方向上高度集成存储单元。
尽管选择晶体管ST2是p沟道类型，但其也可以是n沟道类型。
如上所述，已经基于实施例具体描述了由发明人等人做出的本发明；然而，不需要说，本发明不限于上述实施例，而是在不背离精神的情况下可以进行各种修改。

Claims (16)

1.一种半导体器件，包括：
反熔丝元件，包括：
半导体衬底；
第一导电类型的第一半导体区域，形成在所述半导体衬底中；
栅电极，通过栅极绝缘膜形成在所述半导体衬底之上；以及
第二导电类型的第二半导体区域和第三半导体区域，在所述栅电极的两端处形成在所述第一半导体区域内，所述第二导电类型与所述第一导电类型相反，
其中当在所述反熔丝元件中写入时，第一电位被施加给所述栅电极，第二电位被施加给所述第一半导体区域，第三电位被提供给所述第二半导体区域和所述第三半导体区域，并且所述第三电位低于所述第一电位且高于所述第二电位。
2.根据权利要求1所述的器件，
其中所述写入包括：
第一阶段(a)，在所述栅极绝缘膜的一部分中，从所述栅电极到所述半导体衬底的范围内形成介电击穿区域，以及
第二阶段(b)，在所述介电击穿区域中形成导电层。
3.根据权利要求2所述的器件，
其中在上述阶段(b)中，低于所述第一电位且高于所述第二电位的第四电位被提供给所述栅电极。
4.根据权利要求3所述的器件，
其中所述第四电位高于所述第三电位。
5.根据权利要求1所述的器件，
其中侧壁绝缘膜形成在所述栅电极的侧壁之上。
6.一种半导体器件，包括：
半导体衬底，包括主面；
多个存储单元，每个存储单元均包括反熔丝元件，在相互正交的第一方向和第二方向上以矩阵形状布置在所述主面中；
字线，沿所述第一方向延伸，耦合至沿所述第一方向布置的存储单元；
位线，沿所述第二方向延伸，耦合至沿所述第二方向布置的存储单元；
源极线，耦合至所述存储单元；以及
馈电线，耦合至所述存储单元，
其中所述反熔丝元件包括：
第一导电类型的第一半导体区域，形成在所述半导体衬底中；
第一栅电极，通过第一栅极绝缘膜形成在所述主面之上；和
第二导电类型的第二半导体区域和第三半导体区域，在所述第一栅电极的两端处形成在所述第一半导体区域内，所述第二导电类型与所述第一导电类型相反，
其中所述源极线耦合至所述第二半导体区域和所述第三半导体区域，
其中所述馈电线耦合至所述第一半导体区域，并且
其中所述源极线与所述馈电线电分离，以便能够向所述第二半导体区域和所述第三半导体区域提供与所述第一半导体区域的电位不同的电位。
7.根据权利要求6所述的器件，
其中当向所述存储单元写入信息时，第一电位被提供给所述第一栅电极，第二电位被提供给所述第一半导体区域，第三电位被提供给所述第二半导体区域和所述第三半导体区域，并且所述第三电位低于所述第一电位且高于所述第二电位。
8.根据权利要求6所述的器件，
其中在所述第二方向上延伸，所述源极线耦合至在所述第二方向上布置的存储单元。
9.根据权利要求6所述的器件，
其中所述存储单元包括选择晶体管，所述选择晶体管包括第二栅电极以及第四半导体区域和第五半导体区域，所述第二栅电极通过第二栅极绝缘膜形成在所述半导体衬底的主面之上，所述第四半导体区域和所述第五半导体区域形成在所述第二栅电极的两端处，
其中所述第二栅电极耦合至所述字线，
其中所述第四半导体区域耦合至所述位线，并且
其中所述第五半导体区域耦合至所述第一栅电极。
10.根据权利要求9所述的器件，还包括：
第一有源区域和第二有源区域，在所述半导体衬底的主面中，被元件隔离膜环绕，
其中所述反熔丝元件形成在所述第一有源区域中，并且与所述第一有源区域交叉的所述第一栅电极沿所述第一方向延伸，并且
其中所述选择晶体管形成在所述第二有源区域中，并且与所述第二有源区域交叉的所述第二栅电极沿所述第二方向延伸。
11.根据权利要求9所述的器件，
其中所述第四半导体区域和所述第五半导体区域为所述第二导电类型，并且形成在所述第一半导体区域内，并且
其中所述馈电线沿所述第一方向延伸。
12.根据权利要求9所述的器件，还包括：
所述第二导电类型的第六半导体区域，在所述第一方向上与所述第一半导体区域相邻，并且在所述第二方向上延伸，
其中所述第四半导体区域和所述第五半导体区域是所述第一导电类型并且形成在所述第六半导体区域内。
13.一种半导体器件，包括：
半导体衬底，包括主面；
第一存储单元和第二存储单元，在所述主面中沿第一方向相邻布置；
字线，耦合至所述第一存储单元和所述第二存储单元，沿所述第一方向延伸；
第一位线，耦合至所述第一存储单元，沿正交于所述第一方向的第二方向延伸；
第二位线，耦合至所述第二存储单元，沿所述第二方向延伸；
源极线，耦合至所述第一存储单元和所述第二存储单元，在所述第二方向上延伸，位于所述第一位线和所述第二位线之间；以及
馈电线，耦合至所述第一存储单元和所述第二存储单元，
其中所述第一存储单元包括第一选择晶体管和第一反熔丝元件，
其中所述第二存储单元包括第二选择晶体管和第二反熔丝元件，
其中所述第一选择晶体管包括通过第一栅极绝缘膜形成在所述半导体衬底的主面中的第一栅电极以及布置在所述第一栅电极的两端处的一对第一半导体区域，
其中所述第一反熔丝元件包括通过第二栅极绝缘膜形成在所述半导体衬底的主面中的第二栅电极以及布置在所述第二栅电极的两端处的一对第二半导体区域，
其中所述第二选择晶体管包括通过第三栅极绝缘膜形成在所述半导体衬底的主面中的第三栅电极以及布置在所述第三栅电极的两端处的一对第三半导体区域，
其中所述第二反熔丝元件包括通过第四栅极绝缘膜形成在所述半导体衬底的主面中的第四栅电极以及布置在所述第四栅电极的两端处的一对第四半导体区域，
其中所述第一栅电极和所述第三栅电极沿所述第二方向延伸，
其中所述第二栅电极和所述第四栅电极沿所述第一方向延伸，
其中所述第一反熔丝元件和所述第二反熔丝元件沿所述第一方向布置在所述第一选择晶体管和所述第二选择晶体管之间，并且
其中所述第一反熔丝元件和所述第二反熔丝元件在所述第二方向上布置在一条线中。
14.根据权利要求13所述的器件，
其中所述一对第二半导体区域和所述一对第四半导体区域耦合至所述源极线。
15.根据权利要求14所述的器件，
其中所述第一栅电极和所述第三栅电极耦合至所述字线，
其中所述一对第一半导体区域中的一个半导体区域耦合至所述第一位线，并且所述一对第一半导体区域中的另一半导体区域耦合至所述第二栅电极，并且
其中所述一对第三半导体区域中的一个半导体区域耦合至所述第二位线，并且所述一对第三半导体区域中的另一半导体区域耦合至所述第四栅电极。
16.根据权利要求14所述的器件，
其中所述一对第二半导体区域和所述一对第四半导体区域形成在所述半导体衬底中形成的第五半导体区域内，
其中所述馈电线耦合至所述第五半导体区域，并且
其中所述源极线与所述馈电线电分离，以便能够向所述一对第二半导体区域和所述一对第四半导体区域提供与所述第五半导体区域的电位不同的电位。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020042078A1 (zh) * 2018-08-30 2020-03-05 深圳市为通博科技有限责任公司 存储单元、存储器件以及存储单元的操作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
WO2021157419A1 (ja) * 2020-02-04 2021-08-12 株式会社フローディア 半導体記憶装置
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674667B2 (en) * 2001-02-13 2004-01-06 Micron Technology, Inc. Programmable fuse and antifuse and method therefor
FR2843482A1 (fr) * 2002-08-12 2004-02-13 St Microelectronics Sa Procede de programmation d'un anti-fusible, et circuit de programmation associe
US6816427B2 (en) * 2002-11-27 2004-11-09 Novocell Semiconductor, Inc. Method of utilizing a plurality of voltage pulses to program non-volatile memory elements and related embedded memories
US7157782B1 (en) * 2004-02-17 2007-01-02 Altera Corporation Electrically-programmable transistor antifuses
JP4383987B2 (ja) 2004-08-18 2009-12-16 株式会社東芝 Ｍｏｓ型電気ヒューズとそのプログラム方法
US7544968B1 (en) * 2005-08-24 2009-06-09 Xilinx, Inc. Non-volatile memory cell with charge storage element and method of programming
US7671401B2 (en) * 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
JP4427534B2 (ja) * 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
KR100845407B1 (ko) * 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리
US7741697B2 (en) * 2007-04-17 2010-06-22 Applied Intellectual Properties Co., Ltd. Semiconductor device structure for anti-fuse
JP2009054662A (ja) * 2007-08-24 2009-03-12 Elpida Memory Inc アンチヒューズ素子及びこれを有する半導体装置
KR101051673B1 (ko) 2008-02-20 2011-07-26 매그나칩 반도체 유한회사 안티퓨즈 및 그 형성방법, 이를 구비한 비휘발성 메모리소자의 단위 셀
JP5590842B2 (ja) * 2009-09-29 2014-09-17 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体記憶装置の制御方法
JP2011119640A (ja) 2009-11-06 2011-06-16 Renesas Electronics Corp 半導体装置およびその製造方法
JP5466594B2 (ja) * 2010-07-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体記憶装置及びアンチヒューズのプログラム方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020042078A1 (zh) * 2018-08-30 2020-03-05 深圳市为通博科技有限责任公司 存储单元、存储器件以及存储单元的操作方法

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