WO2023236262A1 - 一种反熔丝阵列结构及其操作方法以及存储器 - Google Patents

一种反熔丝阵列结构及其操作方法以及存储器 Download PDF

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长鑫存储技术有限公司
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    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Definitions

  • An antifuse device is a semiconductor device composed of two conductive layers and a dielectric layer between the conductive layers. When not programmed, the conductive layer is separated by the dielectric layer, and both ends of the antifuse are open. During programming (applied high voltage), the dielectric layer is broken down by the high electric field, an electrical connection is formed between the conductive layers on both sides, and the antifuse is short-circuited (melted). This melting process is physically one-time, permanent, and irreversible. The two states of antifuse on and off can represent logic "0" and logic "1" respectively.
  • the current antifuse array structure composed of multiple antifuse devices has problems such as occupying a large chip area and poor uniformity, which is not conducive to the miniaturization development of the chip.
  • embodiments of the present disclosure provide an antifuse array structure, an operating method thereof, and a memory.
  • an antifuse array structure including: an antifuse array area and a selection circuit area; the antifuse array area includes a plurality of antifuse units, and the selection circuit area
  • the circuit area includes a plurality of selection transistors; wherein the selection circuit area is located on at least one side of the antifuse array area.
  • the plurality of antifuse units are arranged into multiple antifuse unit rows and multiple antifuse unit columns; wherein one of the selection transistors is electrically connected to one column of antifuse units, so The selection transistor is used to select an anti-fuse unit electrically connected to the anti-fuse unit array to perform a programming operation.
  • the antifuse array region includes: a plurality of first active regions, the plurality of first active regions are arranged parallel to each other and extend along a first direction; a plurality of antifuse unit gates lines, a plurality of the anti-fuse unit gate lines are arranged parallel to each other and extend along the second direction, and a plurality of the first active regions and the plurality of anti-fuse unit gate lines intersect with each other to define an array arrangement of multiple antifuse units.
  • the selection circuit area is located on one side of the antifuse array area in the first direction.
  • the selection circuit region includes: a plurality of second active regions, the plurality of second active regions are located on the same side of the antifuse array region in the first direction, and the plurality of second active regions are located on the same side of the antifuse array region in the first direction.
  • second active areas are arranged along the second direction; a selection transistor gate line extends along the second direction, and the selection transistor gate line covers each of the second active areas; parts of the district.
  • the width of the second active region along the second direction is the same as the width of the first active region along the second direction.
  • the selection circuit area includes a first selection circuit area and a second selection circuit area; the first selection circuit area is located on one side of the antifuse array area in the first direction, The second selection circuit area is located on the other side of the antifuse array area in the first direction.
  • the antifuse array area includes multiple columns of antifuse units, wherein the selection transistor electrically connected to the even columns of antifuse units is located in one of the antifuse array areas in the first direction. side; the selection transistor electrically connected to the odd column anti-fuse unit is located on the other side of the anti-fuse array area in the first direction.
  • a selection transistor gate line covers a partial area of each second active region located on one side of the antifuse array region in the first direction; a second selection transistor gate line, the second selection transistor gate The line extends along the second direction, and the second selection transistor gate line covers a partial area of each second active area located on the other side of the antifuse array area in the first direction; connecting The connecting member electrically connects the first selection transistor gate line and the second selection transistor gate line.
  • the width of the second active region along the second direction is greater than or equal to twice the width of the first active region along the second direction.
  • the method further includes: a plurality of bit lines located above the first active area, the plurality of bit lines are arranged parallel to each other and extend along the first direction, and each of the bit lines is electrically connected to a plurality of bit lines.
  • a first pole and a second pole of an antifuse unit, and each bit line is electrically connected to the bit line signal input terminal through a selection transistor.
  • the method further includes: a plurality of first contact plugs located on the first active area, and the first and second poles of the antifuse unit are connected to each other through the first contact plugs.
  • the bit line is electrically connected; a plurality of second contact plugs located on the second active area, the first electrode of the selection transistor is electrically connected to the bit line through the second contact plug, so The second pole of the selection transistor is electrically connected to the bit line signal input terminal through the second contact plug.
  • a method of operating an antifuse array structure including: providing an antifuse array structure as described in any one of the above embodiments; and modifying the antifuse array structure Perform programming operations or read operations.
  • the programming operation includes: selecting an anti-fuse cell to be programmed, applying a first voltage to the gate line of the anti-fuse cell to be programmed, leaving other anti-fuse cell gate lines floating; A second voltage is applied to the line; a third voltage is applied to the bit line signal input terminal electrically connected to the anti-fuse unit to be programmed, and the other bit line signal input terminals are left floating; wherein the first voltage is greater than the third voltage , and the difference between the first voltage and the third voltage can breakdown the gate dielectric layer of the antifuse unit, and the second voltage is the turn-on voltage of the selection transistor.
  • the read operation includes: applying a fourth voltage to the select transistor gate line;
  • Select the anti-fuse unit to be read apply a fifth voltage to the bit line signal input terminal electrically connected to the anti-fuse unit to be read, and leave other bit line signal input terminals floating;
  • a sixth voltage is applied to the unit gate line, and other anti-fuse unit gate lines are left floating or a seventh voltage is applied;
  • the fifth voltage is greater than the sixth voltage, the fifth voltage is equal to the seventh voltage, and the fourth voltage is a turn-on voltage of the selection transistor.
  • a memory including the antifuse memory array circuit as described in any one of the above embodiments.
  • the anti-fuse array is greatly reduced in the length and width directions, and the anti-fuse array is significantly reduced in size. area. Based on this structure, the layout of the antifuse unit gate lines and active areas can be more uniform, which helps to improve the uniformity of the antifuse array. At the same time, most of the selection transistor gate line control signals can be omitted, and only one set of selection transistor gate line control signals need to be retained.
  • Figure 1 is a schematic layout diagram of an antifuse array structure provided by an embodiment of the present disclosure
  • Figure 2 is a schematic structural diagram of an antifuse array structure provided by an embodiment of the present disclosure
  • Figure 3 is a schematic layout diagram of another antifuse array structure provided by an embodiment of the present disclosure.
  • Figure 4 is a schematic structural diagram of another antifuse array structure provided by an embodiment of the present disclosure.
  • FIG. 5 is a schematic flowchart of an operating method of an antifuse array structure provided by an embodiment of the present disclosure.
  • 20-selection circuit area 201-first selection circuit area; 202-second selection circuit area; 21-selection transistor; 22-second active area; 23-selection transistor gate line; 231-first selection transistor gate line ; 232-second selection transistor gate line; 24-second contact plug; 25-fourth contact plug; 26-second metal layer; 27-connector;
  • the antifuse array area includes: a plurality of first active areas 12, the plurality of first active areas 12 are arranged parallel to each other and extend along a first direction; a plurality of antifuses The unit gate lines 13 and the plurality of anti-fuse unit gate lines 13 are arranged parallel to each other and extend in the second direction. The plurality of first active areas 12 and the plurality of anti-fuse unit gate lines 13 intersect with each other to define an array arrangement. A plurality of antifuse units 11.
  • the selection circuit area 20 is located on one side of the antifuse array area 10 in the first direction. In this way, the overall layout is simple, the antifuse array structure occupies a small area, the process is simple, there are few interconnection lines, and the integration level is high.
  • the selection circuit area 20 includes: a plurality of second active areas 22 located on the same side of the antifuse array area 10 in the first direction, and a plurality of second active areas 22 .
  • the second active regions 22 are arranged along the second direction; the selection transistor gate lines 23 extend along the second direction, and the selection transistor gate lines 23 cover part of each second active region 22 .
  • the second active region is disposed on the substrate, and the substrate may be silicon, silicon germanium, germanium or other suitable semiconductors.
  • the second active region may be formed by doping n-type dopants such as phosphorus, arsenic, other n-type dopants, or combinations thereof; and may be formed by doping n-type dopants such as boron, indium, other p-type dopants, or combinations thereof; Dopants or p-type dopants combined therewith are used to form a P-type doped region.
  • the second active region may include source/drain doped regions.
  • the material of the selected transistor gate line includes, but is not limited to, polysilicon, titanium nitride, tungsten metal, or combinations thereof.
  • the width W2 of the second active region 22 along the second direction is the same as the width W1 of the first active region along the second direction.
  • the width of the second active region is the same as the width of the first active region, which is beneficial to the preparation of the mask and reduces the difficulty of the patterning process.
  • the antifuse array structure further includes: a plurality of bit lines 31 located above the first active area 12 .
  • the plurality of bit lines 31 are arranged parallel to each other and extend along the first direction.
  • the bit lines 31 are electrically connected to the first poles and the second poles of the plurality of antifuse units 11 , and each bit line 31 is electrically connected to the bit line signal input terminal 32 through a selection transistor 21 .
  • the embodiments of the present disclosure are electrically connected to a column of anti-fuse units through a selection transistor, so that one selection transistor is used to drive a column of anti-fuse units. Compared with the related art, one selection transistor controls one anti-fuse unit, which greatly saves control. number of signals.
  • the antifuse unit array is an 8*8 antifuse array structure, that is, the antifuse array structure includes 8 bit lines BL and 8 antifuse unit gate lines FG. Each bit Connect 8 antifuse units online.
  • FIG. 2 only shows 8 bit lines BL and 8 antifuse cell gate lines FG, in other embodiments, any other number of bit lines BL and antifuses of the antifuse cell gate lines FG may be included.
  • Array structure such as an antifuse array structure of 16 bit lines BL and 16 antifuse unit gate lines FG, 32 bit lines BL and 32 antifuse unit gate lines FG.
  • Ohmic contact can be achieved through a metal suicide layer to reduce series resistance.
  • the metal silicide layer includes silicides of iron, cobalt, nickel, platinum or their alloys, such as low resistivity nickel silicide, platinum silicide, cobalt silicide or their alloys.
  • the selection circuit area 20 includes a first selection circuit area 201 and a second selection circuit area 202; the first selection circuit area 201 is located in the antifuse array area 10 in the first direction. On one side of the anti-fuse array area 10 in the first direction, the second selection circuit area 202 is located. In this way, the area occupied by the selection circuit region is increased, thereby increasing the width of the second active region, thereby increasing the driving current of the selection transistor.
  • the antifuse array area 10 includes multiple columns of antifuse units 11, wherein the selection transistor 21 electrically connected to the even columns of antifuse units 11 is located in the antifuse array area 10. One side in one direction; the selection transistor 21 electrically connected to the odd-numbered antifuse unit 11 is located on the other side of the antifuse array area 10 in the first direction. In this way, the area on both sides of the antifuse array area is fully utilized, and the space utilization rate of the selection transistors located on both sides of the antifuse array area is high.
  • the symmetrical arrangement also makes the structure more stable, and the patterning process is easy to control and adjust.
  • the antifuse array area 10 includes 8 columns of antifuse units, and each column of antifuse units is electrically connected to BL0, BL1...BL7 respectively.
  • the selection transistors electrically connected to BL0, BL2, BL4, and BL6 are located in the antifuse One side of the array area; the selection transistors electrically connected to BL1, BL3, BL5, and BL7 are located on the other side of the antifuse array area.
  • the selection circuit area 20 includes: a plurality of second active areas 22 arranged on both sides of the antifuse array area 10 in the first direction. , the plurality of second active regions 22 on each side are arranged along the second direction; the first selection transistor gate line 231 extends along the second direction, and the first selection transistor gate line 231 covers A partial area of each second active region 22 located on one side of the antifuse array region 10 in the first direction; a second selection transistor gate line 232 extending along the second direction; The two selection transistor gate lines 232 cover part of each second active region 22 located on the other side of the antifuse array region 10 in the first direction; the connection member 27 is electrically connected to the first selection transistor gate.
  • the materials of the connector include conductive materials, which include but are not limited to tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), polysilicon, Doped silicon, metal silicides, metal alloys or any combination thereof.
  • the extending direction of the connecting piece may be parallel to the first direction.
  • the width W2 of the second active region along the second direction is greater than or equal to twice the width of the first active region along the second direction W1 . In this way, the driving current of the selection transistor can be increased.
  • Embodiments of the present disclosure also provide an operating method of an antifuse array structure, as shown in Figure 5, including:
  • step 501 is performed to provide an antifuse array structure as in any one of the above embodiments.
  • the selection circuit area 20 is located on one side of the antifuse array area 10 in the first direction.
  • the overall layout is simple, the antifuse array structure occupies a small area, the process is simple, there are few interconnection lines, and the integration level is high.
  • the selection circuit area 20 includes: a plurality of second active areas 22 located on the same side of the antifuse array area 10 in the first direction, and a plurality of second active areas 22 .
  • the second active regions 22 are arranged along the second direction; the selection transistor gate lines 23 extend along the second direction, and the selection transistor gate lines 23 cover part of each second active region 22 .
  • the antifuse array structure further includes: a plurality of bit lines 31 located above the first active area 12 .
  • the plurality of bit lines 31 are arranged parallel to each other and extend along the first direction.
  • the bit lines 31 are electrically connected to the first poles and the second poles of the plurality of antifuse units 11 , and each bit line 31 is electrically connected to the bit line signal input terminal 32 through a selection transistor 21 .
  • the embodiments of the present disclosure are electrically connected to a column of anti-fuse units through a selection transistor, so that one selection transistor is used to drive a column of anti-fuse units. Compared with the related art, one selection transistor controls one anti-fuse unit, which greatly saves control. number of signals.
  • the antifuse array structure further includes: a plurality of first contact plugs 14 located on the first active region 12 through which the first and second poles of the antifuse unit 11 pass.
  • the first contact plug 14 is electrically connected to the bit line 31;
  • a plurality of second contact plugs 24 are located on the second active area 22, and the first electrode of the selection transistor 21 is electrically connected to the bit line 31 through the second contact plugs 24.
  • connection, the second pole of the selection transistor 21 is electrically connected to the bit line signal input terminal 32 through the second contact plug 24 .
  • the selection circuit area 20 includes a first selection circuit area 201 and a second selection circuit area 202 ; the first selection circuit area 201 is located on one side of the antifuse array area 10 in the first direction. , the second selection circuit area 202 is located on the other side of the antifuse array area 10 in the first direction. In this way, the area occupied by the selection circuit region is increased, thereby increasing the width of the second active region, thereby increasing the driving current of the selection transistor.
  • the antifuse array area 10 includes multiple columns of antifuse units 11, wherein the selection transistor 21 electrically connected to the even columns of antifuse units 11 is located in the antifuse array area 10. One side in one direction; the selection transistor 21 electrically connected to the odd-numbered antifuse unit 11 is located on the other side of the antifuse array area 10 in the first direction. In this way, the area on both sides of the antifuse array area is fully utilized, and the space utilization rate of the selection transistors located on both sides of the antifuse array area is high.
  • the selection circuit area 20 includes: a plurality of second active areas 22 arranged on both sides of the antifuse array area 10 in the first direction. , the plurality of second active regions 22 on each side are arranged along the second direction; the first selection transistor gate line 231 extends along the second direction, and the first selection transistor gate line 231 covers A partial area of each second active region 22 located on one side of the antifuse array region 10 in the first direction; a second selection transistor gate line 232 extending along the second direction; The two selection transistor gate lines 232 cover part of each second active region 22 located on the other side of the antifuse array region 10 in the first direction; the connection member 27 is electrically connected to the first selection transistor gate. line 231 and the second select transistor gate line 232.
  • the width W2 of the second active region along the second direction is greater than or equal to twice the width of the first active region along the second direction W1 . In this way, the driving current of the selection transistor can be increased.
  • step 502 is performed to perform a programming operation or a reading operation on the antifuse array structure.
  • the programming operation includes: selecting an anti-fuse unit to be programmed, applying a first voltage to the gate line of the anti-fuse unit to be programmed, and leaving other anti-fuse unit gate lines floating; A second voltage is applied to the transistor gate line; a third voltage is applied to the bit line signal input terminal electrically connected to the antifuse unit to be programmed, and other bit line signal input terminals are left floating; wherein the first voltage is greater than the third voltage, and The difference between the first voltage and the third voltage can breakdown the gate dielectric layer of the antifuse unit, and the second voltage is the turn-on voltage of the selection transistor.
  • the gate dielectric layer may be an oxide layer, for example.
  • the antifuse unit to be programmed is the antifuse unit in the third column and fourth row of the antifuse unit array.
  • a first voltage is applied to the anti-fuse unit gate line to be programmed, and other anti-fuse unit gate lines are suspended.
  • the first voltage is applied to the anti-fuse unit gate line FG3 in the third column and fourth row, and the other anti-fuse unit gate lines FG0, FG1, FG2, FG4...FG7 are suspended.
  • the first voltage may be about 6V, for example.
  • a second voltage is applied to the gate line of the selection transistor, and the second voltage is the turn-on voltage of the selection transistor.
  • the read operation includes: applying a fourth voltage to the selection transistor gate line; selecting the anti-fuse unit to be read, and applying a fourth voltage to the bit line electrically connected to the anti-fuse unit to be read.
  • a fifth voltage is applied to the signal input terminal, and the other bit line signal input terminals are left floating;
  • a sixth voltage is applied to the anti-fuse unit gate line to be read, and the other anti-fuse unit gate lines are left floating or a seventh voltage is applied; wherein, The fifth voltage is greater than the sixth voltage, the fifth voltage is equal to the seventh voltage, and the fourth voltage is the turn-on voltage of the selection transistor.
  • a fourth voltage is applied to the gate line of the selection transistor, and the fourth voltage is the turn-on voltage of the selection transistor.
  • the fourth voltage may be equal to the second voltage.
  • a fifth voltage is applied to the bit line signal input terminal electrically connected to the anti-fuse unit to be read, and the other bit line signal input terminals are left floating.
  • a fifth voltage is applied to the bit line signal input end of the bit line BL2 electrically connected to the antifuse unit in the third column and the fourth row, and the other bit lines BL0, BL1, BL3...BL7 are suspended.
  • the third voltage may be about 1V, for example.
  • the antifuse array structure disposes the selection transistor at the periphery of the antifuse array area, so that the antifuse array is greatly reduced in the length and width directions, and the antifuse array is significantly reduced.
  • the area of the wire array Based on this structure, the layout of the antifuse unit gate lines and active areas can be more uniform, which helps to improve the uniformity of the antifuse array.
  • most of the selection transistor gate line control signals can be omitted, and only one set of selection transistor gate line control signals need to be retained.

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Abstract

本公开实施例公开了一种反熔丝阵列结构及其操作方法以及存储器，其中，所述反熔丝阵列结构，包括：反熔丝阵列区和选择电路区；所述反熔丝阵列区包括多个反熔丝单元，所述选择电路区包括多个选择晶体管；其中，所述选择电路区位于所述反熔丝阵列区的至少一侧。

Description

一种反熔丝阵列结构及其操作方法以及存储器
相关申请的交叉引用
本公开基于申请号为202210633192.4、申请日为2022年06月06日、发明名称为“一种反熔丝阵列结构及其操作方法以及存储器”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及集成电路技术领域，尤其涉及一种反熔丝阵列结构及其操作方法以及存储器。
背景技术
基于反熔丝(Anti-fuse)技术的一次可编程器件被广泛应用于DRAM、NAND等存储器中。反熔丝器件是一种由两个导电层及介于导电层之间的介质层构成的半导体器件。未编程时，导电层被介质层隔开，反熔丝两端断路。编程时(外加高压)，介质层被高电场击穿，两侧的导电层之间形成电连接，反熔丝短路(熔通)。这种熔通过程在物理上是一次性的、永久性的、不可逆的。利用反熔丝通、断两种状态可以分别代表逻辑“0”和逻辑“1”。但是，目前由多个反熔丝器件构成的反熔丝阵列结构存在占据芯片面积较大、均匀性差等问题，不利于芯片的小型化发展。
因此，如何优化反熔丝阵列结构为现阶段亟需解决的技术问题。
发明内容
有鉴于此，本公开实施例提供一种反熔丝阵列结构及其操作方法以及存储器。
根据本公开实施例的第一方面，提供了一种反熔丝阵列结构，包括：反熔丝阵列区和选择电路区；所述反熔丝阵列区包括多个反熔丝单元，所述选择电路区包括多个选择晶体管；其中，所述选择电路区位于所述反熔丝阵列区的至少一侧。
在一些实施例中，所述多个反熔丝单元排布为多个反熔丝单元行和多个反熔丝单元列；其中，一个所述选择晶体管对应电连接一列反熔丝单元，所述选择晶体管用于从所述反熔丝单元阵列中选择出与其电连接的反熔丝单元进行编程操作。
在一些实施例中，所述反熔丝阵列区包括：多个第一有源区，多个所述第一有源区相互平行排布且沿第一方向延伸；多个反熔丝单元栅线，多个所述反熔丝单元栅线相互平行排布且沿第二方向延伸，多个所述第一有源区与多个所述反熔丝单元栅线相互交叉以定义阵列排布的多个反熔丝单元。
在一些实施例中，所述选择电路区位于所述反熔丝阵列区在所述第一方向上的一侧。
在一些实施例中，所述选择电路区包括：多个第二有源区，所述多个第二有源区位于反熔丝阵列区在所述第一方向上的同一侧，所述多个第二有源区沿所述第二方向排布；选择晶体管栅线，所述选择晶体管栅线沿所述第二方向延伸，且所述选择晶体管栅线覆盖每一所述第二有源区的部分区域。
在一些实施例中，所述第二有源区沿所述第二方向的宽度与所述第一有源区沿所述第二方向的宽度相同。
在一些实施例中，所述选择电路区包括第一选择电路区和第二选择电路区；所述第一选择电路区位于所述反熔丝阵列区在所述第一方向上的一侧，所述第二选择电路区位于所述反熔丝阵列区在所述第一方向上的另一侧。
在一些实施例中，所述反熔丝阵列区包括多列反熔丝单元，其中，与偶数列反熔丝单元电连接的选择晶体管位于反熔丝阵列区在所述第一方向上的一侧；与奇数列反熔丝单元电连接的选择晶体管位于反熔丝阵列区在所述第一方向上的另一侧。
在一些实施例中，所述选择电路区包括：多个第二有源区，所述多个第二有源区排布在所述反熔丝阵列区在所述第一方向上的两侧，每一侧的所述多个第二有源区沿所述第二方向排布；第一选择晶体管栅线，所述第一选择晶体管栅线沿所述第二方向延伸，且所述第一选择晶体管栅线覆盖位于反熔丝阵列区在所述第一方向上的一侧的每一所述第二有源区的部分区域；第二选择晶体管栅线，所述第二选择晶体管栅线沿所述第二方向延伸，所述第二选择晶体管栅线覆盖位于反熔丝阵列区在所述第一方向上的另一侧的每一所述第二有源区的部分区域；连接件，所述连接件电连接所述第一选择晶体管栅线和所述第二选择晶体管栅线。
在一些实施例中，所述第二有源区沿所述第二方向的宽度大于或等于两倍的所述第一有源区沿所述第二方向的宽度。
在一些实施例中，还包括：位于所述第一有源区上方的多条位线，所述多条位线相互平行排布且沿第一方向延伸，每条所述位线电连接多个反熔丝单元的第一极和第二极，且每一所述位线通过一个选择晶体管与位线信号输入端电连接。
在一些实施例中，还包括：位于所述第一有源区上的多个第一接触插塞，所述反熔丝单元的第一极和第二极通过所述第一接触插塞与所述位线电连接；位于所述第二有源区上的多个第二接触插塞，所述选择晶体管的第一极通过所述第二接触插塞与所述位线电连接，所述选择晶体管的第二极通过所述第二接触插塞与位线信号输入端电连接。
根据本公开实施例的第二方面，提供一种反熔丝阵列结构的操作方法，包括：提供如上述实施例中任一项所述的反熔丝阵列结构；对所述反熔丝 阵列结构执行编程操作或读取操作。
在一些实施例中，所述编程操作包括：选择待编程的反熔丝单元，在待编程的反熔丝单元栅线施加第一电压，将其他反熔丝单元栅线悬空；在选择晶体管栅线施加第二电压；在与待编程的反熔丝单元电连接的位线信号输入端施加第三电压，将其他位线信号输入端悬空；其中，所述第一电压大于所述第三电压，且所述第一电压与所述第三电压的差值能够击穿所述反熔丝单元的栅介质层，所述第二电压为所述选择晶体管的开启电压。
在一些实施例中，所述读取操作包括：在选择晶体管栅线施加第四电压；
选择待读取的反熔丝单元，在与待读取的反熔丝单元电连接的位线信号输入端施加第五电压，将其他位线信号输入端悬空；在待读取的反熔丝单元栅线施加第六电压，将其他反熔丝单元栅线悬空或施加第七电压；其中，
所述第五电压大于所述第六电压，所述第五电压和所述第七电压相等，所述第四电压为所述选择晶体管的开启电压。
根据本公开实施例的第三方面，提供了一种存储器，包括如上述实施例中任一项所述的反熔丝存储阵列电路。
本公开实施例中，通过将包括多个选择晶体管的选择电路区设置于反熔丝阵列区的外围，使得反熔丝阵列在长度和宽度方向上得到极大地缩减，显著缩小了反熔丝阵列的面积。基于此结构中的反熔丝单元栅线和有源区的布局可以更加均匀，有助于提高反熔丝阵列的均匀性。同时，可以省去大多数的选择晶体管栅线控制信号，只需要保留一组选择晶体管栅线控制信号。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对 实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的一种反熔丝阵列结构的布局示意图；
图2为本公开实施例提供的一种反熔丝阵列结构的结构示意图；
图3为本公开实施例提供的另一种反熔丝阵列结构的布局示意图；
图4为本公开实施例提供的另一种反熔丝阵列结构的结构示意图；
图5为本公开实施例提供的一种反熔丝阵列结构的操作方法的流程示意图。
附图标记说明：
10-反熔丝阵列区；11-反熔丝单元；12-第一有源区；13-反熔丝单元栅线；14-第一接触插塞；15-第三接触插塞；16-第一金属层；
20-选择电路区；201-第一选择电路区；202-第二选择电路区；21-选择晶体管；22-第二有源区；23-选择晶体管栅线；231-第一选择晶体管栅线；232-第二选择晶体管栅线；24-第二接触插塞；25-第四接触插塞；26-第二金属层；27-连接件；
31-位线；32-位线信号输入端。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需 一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
通常，每个反熔丝器件包括反熔丝单元和与其电连接的选择晶体管，由选择晶体管栅极电压作为控制信号，以实现反熔丝单元的编程操作。然而，在包括多个反熔丝器件的反熔丝阵列结构中，每个与反熔丝单元电连接的选择晶体管均需要占据芯片有限的面积，同时位于反熔丝阵列结构中的选择晶体管会影响反熔丝单元的整体布局，这限制了芯片小型化、高集成度的发展。
基于此，本公开实施例提供了一种反熔丝阵列结构，图1为本公开实施例提供的反熔丝阵列结构的布局示意图；图2为本公开实施例提供的反熔丝阵列结构的结构示意图。
参见图1和图2，反熔丝阵列结构，包括：反熔丝阵列区10和选择电路区20；反熔丝阵列区10包括多个反熔丝单元11，选择电路区20包括多个选择晶体管21；其中，选择电路区20位于反熔丝阵列区10的至少一侧。
本公开实施例提供的反熔丝阵列结构将选择晶体管设置于反熔丝阵列区的外围，使得反熔丝阵列在长度和宽度方向上得到极大地缩减，显著缩小了反熔丝阵列的面积。基于此结构中的反熔丝单元栅线和有源区的布局可以更加均匀，有助于提高反熔丝阵列的均匀性。同时，可以省去大多数 的选择晶体管栅线控制信号，只需要保留一组选择晶体管栅线控制信号。
在本公开实施例中，反熔丝单元可以具有晶体管结构，晶体管包括栅极和位于栅极的两侧的两个掺杂区，这两个掺杂区分别为第一极和第二极，其中，第一极可以为源极，第二极可以为漏极；或者，第一极可以为漏极，第二极可以为源极。在实际操作中，相邻的反熔丝晶体管可以共用同一个掺杂区(作为第一极或第二极)，以提高空间利用率，使得位线同时与多个反熔丝单元的第一极和第二极电连接。如此，可以从两侧同时对反熔丝单元进行编程操作，提高了编程效率。在实际操作中，反熔丝单元可以包括金属氧化物半导体晶体管(MOS)，例如P型金属氧化物半导体晶体管(PMOS)或N型金属氧化物半导体晶体管(NMOS)等。需要说明的是，本公开的实施例包括但不限于此。反熔丝单元也可以具有电容结构，电容结构可以包括栅极和位于栅极一侧的掺杂区。以下，以反熔丝单元具有晶体管结构为例进行说明，但并不构成对本公开的实施例的限制。
在一些实施例中，参见图2，多个反熔丝单元11排布为多个反熔丝单元行和多个反熔丝单元列；其中，一个选择晶体管21对应电连接一列反熔丝单元11，选择晶体管21用于从反熔丝单元阵列中选择出与其电连接的反熔丝单元11进行编程操作。这里，反熔丝单元阵列的行延伸方向和列延伸方向可以相互垂直。
在一些实施例中，参见图2，反熔丝阵列区包括：多个第一有源区12，多个第一有源区12相互平行排布且沿第一方向延伸；多个反熔丝单元栅线13，多个反熔丝单元栅线13相互平行排布且沿第二方向延伸，多个第一有源区12与多个反熔丝单元栅线13相互交叉以定义阵列排布的多个反熔丝单元11。
在实际操作中，第一有源区设置于衬底上，衬底可以是硅、硅锗、锗或其他合适的半导体。第一有源区可以通过掺杂诸如磷、砷、其他n型掺杂剂或其组合的n型掺杂剂来形成N型掺杂区；并且可以通过掺杂诸如硼、 铟、其他p型掺杂剂或其组合的p型掺杂剂来形成P型掺杂区，在实际操作中，第一有源区域可以包括源/漏掺杂区。反熔丝单元栅线的材料包括但不限于多晶硅、氮化钛、金属钨或其组合。在实际操作中，第一方向即反熔丝单元阵列的列延伸方向，第二方向即反熔丝单元阵列的行延伸方向，第一方向可以和第二方向垂直，这可以进一步提高结构的集成度。
在一些实施例中，参见图1和图2，选择电路区20位于反熔丝阵列区10在所述第一方向上的一侧。如此，整体的布局简洁，反熔丝阵列结构占据的面积较小，工艺简单，互连线少，集成度高。
在一些实施例中，参见图2，选择电路区20包括：多个第二有源区22，多个第二有源区22位于反熔丝阵列区10在第一方向上的同一侧，多个第二有源区22沿第二方向排布；选择晶体管栅线23，选择晶体管栅线23沿第二方向延伸，且选择晶体管栅线23覆盖每一第二有源区22的部分区域。在实际操作中，第二有源区设置于衬底上，衬底可以是硅、硅锗、锗或其他合适的半导体。第二有源区可以通过掺杂诸如磷、砷、其他n型掺杂剂或其组合的n型掺杂剂来形成N型掺杂区；并且可以通过掺杂诸如硼、铟、其他p型掺杂剂或其组合的p型掺杂剂来形成P型掺杂区，在实际操作中，第二有源区域可以包括源/漏掺杂区。选择晶体管栅线的材料包括但不限于多晶硅、氮化钛、金属钨或其组合。
在一些实施例中，参见图2，第二有源区22沿第二方向的宽度W2与第一有源区沿第二方向的宽度W1相同。第二有源区的宽度和第一有源区的宽度相同，有利于掩膜的制备以及降低图案化工艺的难度。
在一些实施例中，参见图2，反熔丝阵列结构还包括：位于第一有源区12上方的多条位线31，多条位线31相互平行排布且沿第一方向延伸，每条位线31电连接多个反熔丝单元11的第一极和第二极，且每一位线31通过一个选择晶体管21与位线信号输入端32电连接。这里，位线的材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽 (TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。
本公开实施例通过一个选择晶体管与一列反熔丝单元电连接，使得采用一个选择晶体管驱动一列反熔丝单元，相对于相关技术中一个选择晶体管控制一个反熔丝单元，极大的节省了控制信号的数量。
具体地，结合图2，反熔丝单元阵列为8*8的反熔丝阵列结构，即该反熔丝阵列结构包括8根位线BL和8根反熔丝单元栅线FG，每个位线上连接8个反熔丝单元。尽管图2仅示出了，8根位线BL和8根反熔丝单元栅线FG，在其他实施例中可以包括任何其它数目的位线BL和反熔丝单元栅线FG的反熔丝阵列结构，例如16根位线BL和16根反熔丝单元栅线FG、32根位线BL和32根反熔丝单元栅线FG的反熔丝阵列结构。
在一些实施例中，参见图2，反熔丝阵列结构还包括：位于第一有源区12上的多个第一接触插塞14，反熔丝单元11的第一极和第二极通过第一接触插塞14与位线31电连接；位于第二有源区22上的多个第二接触插塞24，选择晶体管21的第一极通过第二接触插塞24与位线31电连接，选择晶体管21的第二极通过第二接触插塞24与位线信号输入端32电连接。
在一些实施例中，第一接触插塞的底部与反熔丝单元的第一极/第二极之间以及第二接触插塞的底部与选择晶体管的第一极/第二极之间均可以通过金属硅化物层实现欧姆接触，以降低串联电阻。金属硅化物层中包括铁、钴、镍、铂或它们合金的硅化物，例如低电阻率的硅化镍、硅化铂、硅化钴或其合金。
在一些实施例中，参见图2，反熔丝阵列结构还包括：第三接触插塞15，反熔丝单元栅线13通过第三接触插塞15与第一金属层16中的走线电连接；第四接触插塞25，选择晶体管栅线23通过第四接触插塞25与第二金属层26中的走线电连接。第一金属层16和第二金属层26可以为同一膜层，也可以为不同膜层。
在一些实施例中，参见图3和图4，选择电路区20包括第一选择电路 区201和第二选择电路区202；第一选择电路区201位于反熔丝阵列区10在第一方向上的一侧，第二选择电路区202位于反熔丝阵列区10在第一方向上的另一侧。如此，提高了选择电路区占据的面积，从而可以提高第二有源区的宽度，进而可以提高选择晶体管的驱动电流。
在一些实施例中，参见图4，反熔丝阵列区10包括多列反熔丝单元11，其中，与偶数列反熔丝单元11电连接的选择晶体管21位于反熔丝阵列区10在第一方向上的一侧；与奇数列反熔丝单元11电连接的选择晶体管21位于反熔丝阵列区10在第一方向上的另一侧。如此，充分利用了反熔丝阵列区两侧的面积，位于反熔丝阵列区两侧的选择晶体管的空间利用率较高。对称的排布方式也使得结构更加稳定，图案化工艺易于控制调节。例如，反熔丝阵列区10包括8列反熔丝单元，每列反熔丝单元分别电连接BL0、BL1…BL7，其中，与BL0、BL2、BL4、BL6电连接的选择晶体管位于反熔丝阵列区的一侧；与BL1、BL3、BL5、BL7电连接的选择晶体管位于反熔丝阵列区另一侧。
在一些实施例中，参见图4，选择电路区20包括：多个第二有源区22，多个第二有源区22排布在反熔丝阵列区10在第一方向上的两侧，每一侧的多个第二有源区22沿第二方向排布；第一选择晶体管栅线231，第一选择晶体管栅线231沿第二方向延伸，且第一选择晶体管栅线231覆盖位于反熔丝阵列区10在第一方向上的一侧的每一第二有源区22的部分区域；第二选择晶体管栅线232，第二选择晶体管栅线232沿第二方向延伸，第二选择晶体管栅线232覆盖位于反熔丝阵列区10在第一方向上的另一侧的每一第二有源区22的部分区域；连接件27，连接件27电连接第一选择晶体管栅线231和第二选择晶体管栅线232。连接件的材料包括导电材料，导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。连接件的延伸方向可以与第一方向平行。
在一些实施例中，参见图4，第二有源区沿第二方向的宽度W2大于或等于两倍的第一有源区沿第二方向W1的宽度。如此，可以提高选择晶体管的驱动电流。
本公开实施例还提供了一种反熔丝阵列结构的操作方法，如图5所示，包括：
步骤501：提供如上述实施例中任一项的反熔丝阵列结构；
步骤502：对反熔丝阵列结构执行编程操作或读取操作。
下面结合具体实施例对本公开实施例提供的反熔丝阵列结构的操作方法再作进一步详细的说明。
首先，参见图2和图4，执行步骤501，提供如上述实施例中任一项的反熔丝阵列结构。
在一些实施例中，参见图2，反熔丝阵列结构，包括：反熔丝阵列区10和选择电路区20；反熔丝阵列区10包括多个反熔丝单元11，选择电路区20包括多个选择晶体管21；其中，选择电路区20位于反熔丝阵列区10的至少一侧。
在一些实施例中，参见图2，多个反熔丝单元11排布为多个反熔丝单元行和多个反熔丝单元列；其中，一个选择晶体管21对应电连接一列反熔丝单元11，选择晶体管21用于从反熔丝单元阵列中选择出与其电连接的反熔丝单元11进行编程操作。
在一些实施例中，参见图2，反熔丝阵列区包括：多个第一有源区12，多个第一有源区12相互平行排布且沿第一方向延伸；多个反熔丝单元栅线13，多个反熔丝单元栅线13相互平行排布且沿第二方向延伸，多个第一有源区12与多个反熔丝单元栅线13相互交叉以定义阵列排布的多个反熔丝单元11。
在一些实施例中，参见图2，选择电路区20位于反熔丝阵列区10在第一方向上的一侧。如此，整体的布局简洁，反熔丝阵列结构占据的面积较 小，工艺简单，互连线少，集成度高。
在一些实施例中，参见图2，选择电路区20包括：多个第二有源区22，多个第二有源区22位于反熔丝阵列区10在第一方向上的同一侧，多个第二有源区22沿第二方向排布；选择晶体管栅线23，选择晶体管栅线23沿第二方向延伸，且选择晶体管栅线23覆盖每一第二有源区22的部分区域。
在一些实施例中，参见图2，第二有源区22沿第二方向的宽度W2与第一有源区沿第二方向的宽度W1相同。第二有源区的宽度和第一有源区的宽度相同，有利于掩膜的制备以及降低图案化工艺的难度。
在一些实施例中，参见图2，反熔丝阵列结构还包括：位于第一有源区12上方的多条位线31，多条位线31相互平行排布且沿第一方向延伸，每条位线31电连接多个反熔丝单元11的第一极和第二极，且每一位线31通过一个选择晶体管21与位线信号输入端32电连接。本公开实施例通过一个选择晶体管与一列反熔丝单元电连接，使得采用一个选择晶体管驱动一列反熔丝单元，相对于相关技术中一个选择晶体管控制一个反熔丝单元，极大的节省了控制信号的数量。
在一些实施例中，参见图2，反熔丝阵列结构还包括：位于第一有源区12上的多个第一接触插塞14，反熔丝单元11的第一极和第二极通过第一接触插塞14与位线31电连接；位于第二有源区22上的多个第二接触插塞24，选择晶体管21的第一极通过第二接触插塞24与位线31电连接，选择晶体管21的第二极通过第二接触插塞24与位线信号输入端32电连接。
在一些实施例中，参见图4，选择电路区20包括第一选择电路区201和第二选择电路区202；第一选择电路区201位于反熔丝阵列区10在第一方向上的一侧，第二选择电路区202位于反熔丝阵列区10在第一方向上的另一侧。如此，提高了选择电路区占据的面积，从而可以提高第二有源区的宽度，进而可以提高选择晶体管的驱动电流。
在一些实施例中，参见图4，反熔丝阵列区10包括多列反熔丝单元11， 其中，与偶数列反熔丝单元11电连接的选择晶体管21位于反熔丝阵列区10在第一方向上的一侧；与奇数列反熔丝单元11电连接的选择晶体管21位于反熔丝阵列区10在第一方向上的另一侧。如此，充分利用了反熔丝阵列区两侧的面积，位于反熔丝阵列区两侧的选择晶体管的空间利用率较高。
在一些实施例中，参见图4，选择电路区20包括：多个第二有源区22，多个第二有源区22排布在反熔丝阵列区10在第一方向上的两侧，每一侧的多个第二有源区22沿第二方向排布；第一选择晶体管栅线231，第一选择晶体管栅线231沿第二方向延伸，且第一选择晶体管栅线231覆盖位于反熔丝阵列区10在第一方向上的一侧的每一第二有源区22的部分区域；第二选择晶体管栅线232，第二选择晶体管栅线232沿第二方向延伸，第二选择晶体管栅线232覆盖位于反熔丝阵列区10在第一方向上的另一侧的每一第二有源区22的部分区域；连接件27，连接件27电连接第一选择晶体管栅线231和第二选择晶体管栅线232。
在一些实施例中，参见图4，第二有源区沿第二方向的宽度W2大于或等于两倍的第一有源区沿第二方向W1的宽度。如此，可以提高选择晶体管的驱动电流。
接着，执行步骤502，对反熔丝阵列结构执行编程操作或读取操作。
在一些实施例中，结合图2，编程操作包括：选择待编程的反熔丝单元，在待编程的反熔丝单元栅线施加第一电压，将其他反熔丝单元栅线悬空；在选择晶体管栅线施加第二电压；在与待编程的反熔丝单元电连接的位线信号输入端施加第三电压，将其他位线信号输入端悬空；其中，第一电压大于第三电压，且第一电压与第三电压的差值能够击穿反熔丝单元的栅介质层，第二电压为选择晶体管的开启电压。这里，栅介质层例如可以为氧化物层。
例如，结合图2，首先，选择待编程的反熔丝单元。示例性的，例如待编程的反熔丝单元为反熔丝单元阵列中第三列第四行的反熔丝单元。
接着，在待编程的反熔丝单元栅线施加第一电压，将其他反熔丝单元栅线悬空。示例性的，在第三列第四行的反熔丝单元栅线FG3施加第一电压，并将其他反熔丝单元栅线FG0、FG1、FG2、FG4…FG7悬空。第一电压例如可以为6V左右。
接下来，在选择晶体管栅线施加第二电压，第二电压为选择晶体管的开启电压。
然后，在与待编程的反熔丝单元电连接的位线信号输入端施加第三电压，将其他位线信号输入端悬空。示例性的，在与第三列第四行的反熔丝单元电连接的位线BL2的位线信号输入端施加第三电压，并将其他位线BL0、BL1、BL3…BL7悬空。第三电压例如可以为0V左右，第一电压与第三电压的差值能够击穿反熔丝单元的栅介质层，使得反熔丝单元击穿。
在一些实施例中，结合图2，读取操作包括：在选择晶体管栅线施加第四电压；选择待读取的反熔丝单元，在与待读取的反熔丝单元电连接的位线信号输入端施加第五电压，将其他位线信号输入端悬空；在待读取的反熔丝单元栅线施加第六电压，将其他反熔丝单元栅线悬空或施加第七电压；其中，第五电压大于第六电压，第五电压和第七电压相等，第四电压为选择晶体管的开启电压。
例如，结合图2，首先，在选择晶体管栅线施加第四电压，第四电压为选择晶体管的开启电压。在实际操作中，第四电压可以与第二电压相等。
选择待读取的反熔丝单元，示例性的，例如待读取的反熔丝单元为反熔丝单元阵列中第三列第四行的反熔丝单元。
接着，在与待读取的反熔丝单元电连接的位线信号输入端施加第五电压，将其他位线信号输入端悬空。示例性的，在与第三列第四行的反熔丝单元电连接的位线BL2的位线信号输入端施加第五电压，并将其他位线BL0、BL1、BL3…BL7悬空。第三电压例如可以为1V左右。
然后，在待读取的反熔丝单元栅线施加第六电压，将其他反熔丝单元 栅线悬空或施加第七电压。示例性的，在第三列第四行的反熔丝单元栅线FG3施加第六电压，并将其他反熔丝单元栅线FG0、FG1、FG2、FG4…FG7悬空或施加第七电压。第五电压大于第六电压，第五电压和第七电压相等。第六电压例如可以为0V左右，第七电压例如可以为1V左右。
本公开实施例还提供了一种存储器，存储器包括如上述任一实施例中的反熔丝存储阵列电路。例如，该存储器包括但不限于DRAM、NAND等存储器。
综上所述，本公开实施例提供的反熔丝阵列结构将选择晶体管设置于反熔丝阵列区的外围，使得反熔丝阵列在长度和宽度方向上得到极大地缩减，显著缩小了反熔丝阵列的面积。基于此结构中的反熔丝单元栅线和有源区的布局可以更加均匀，有助于提高反熔丝阵列的均匀性。同时，可以省去大多数的选择晶体管栅线控制信号，只需要保留一组选择晶体管栅线控制信号。
需要说明的是，本公开实施例提供的反熔丝阵列结构及其操作方法可以应用于任何包括该结构的集成电路中。各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。本领域技术人员能够对上述形成方法步骤顺序进行变换而并不离开本公开的保护范围，本公开实施例中的各步骤在不冲突的情况下，部分步骤可以同时执行，也可以调用先后顺序执行。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
工业实用性
本公开实施例中，通过将包括多个选择晶体管的选择电路区设置于反熔丝阵列区的外围，使得反熔丝阵列在长度和宽度方向上得到极大地缩减， 显著缩小了反熔丝阵列的面积。基于此结构中的反熔丝单元栅线和有源区的布局可以更加均匀，有助于提高反熔丝阵列的均匀性。同时，可以省去大多数的选择晶体管栅线控制信号，只需要保留一组选择晶体管栅线控制信号。

Claims (16)

  1. 一种反熔丝阵列结构，包括：
    反熔丝阵列区和选择电路区；
    所述反熔丝阵列区包括多个反熔丝单元，所述选择电路区包括多个选择晶体管；其中，
    所述选择电路区位于所述反熔丝阵列区的至少一侧。
  2. 根据权利要求1所述的结构，其中，
    所述多个反熔丝单元排布为多个反熔丝单元行和多个反熔丝单元列；
    其中，一个所述选择晶体管对应电连接一列反熔丝单元，所述选择晶体管用于从所述反熔丝单元阵列中选择出与其电连接的反熔丝单元进行编程操作。
  3. 根据权利要求2所述的结构，其中，所述反熔丝阵列区包括：
    多个第一有源区，多个所述第一有源区相互平行排布且沿第一方向延伸；
    多个反熔丝单元栅线，多个所述反熔丝单元栅线相互平行排布且沿第二方向延伸，多个所述第一有源区与多个所述反熔丝单元栅线相互交叉以定义阵列排布的多个反熔丝单元。
  4. 根据权利要求3所述的结构，其中，
    所述选择电路区位于所述反熔丝阵列区在所述第一方向上的一侧。
  5. 根据权利要求4所述的结构，其中，所述选择电路区包括：
    多个第二有源区，所述多个第二有源区位于反熔丝阵列区在所述第一方向上的同一侧，所述多个第二有源区沿所述第二方向排布；
    选择晶体管栅线，所述选择晶体管栅线沿所述第二方向延伸，且所述选择晶体管栅线覆盖每一所述第二有源区的部分区域。
  6. 根据权利要求5所述的结构，其中，
    所述第二有源区沿所述第二方向的宽度与所述第一有源区沿所述第二方向的宽度相同。
  7. 根据权利要求3所述的结构，其中，
    所述选择电路区包括第一选择电路区和第二选择电路区；
    所述第一选择电路区位于所述反熔丝阵列区在所述第一方向上的一侧，所述第二选择电路区位于所述反熔丝阵列区在所述第一方向上的另一侧。
  8. 根据权利要求7所述的结构，其中，
    所述反熔丝阵列区包括多列反熔丝单元，其中，与偶数列反熔丝单元电连接的选择晶体管位于反熔丝阵列区在所述第一方向上的一侧；与奇数列反熔丝单元电连接的选择晶体管位于反熔丝阵列区在所述第一方向上的另一侧。
  9. 根据权利要求8所述的结构，其中，所述选择电路区包括：
    多个第二有源区，所述多个第二有源区排布在所述反熔丝阵列区在所述第一方向上的两侧，每一侧的所述多个第二有源区沿所述第二方向排布；
    第一选择晶体管栅线，所述第一选择晶体管栅线沿所述第二方向延伸，且所述第一选择晶体管栅线覆盖位于反熔丝阵列区在所述第一方向上的一侧的每一所述第二有源区的部分区域；
    第二选择晶体管栅线，所述第二选择晶体管栅线沿所述第二方向延伸，所述第二选择晶体管栅线覆盖位于反熔丝阵列区在所述第一方向上的另一侧的每一所述第二有源区的部分区域；
    连接件，所述连接件电连接所述第一选择晶体管栅线和所述第二选择晶体管栅线。
  10. 根据权利要求9所述的结构，其中，
    所述第二有源区沿所述第二方向的宽度大于或等于两倍的所述第一有源区沿所述第二方向的宽度。
  11. 根据权利要求5或9所述的结构，其中，还包括：
    位于所述第一有源区上方的多条位线，所述多条位线相互平行排布且沿所述第一方向延伸，每条所述位线电连接多个反熔丝单元的第一极和第二极，且每一所述位线通过一个选择晶体管与位线信号输入端电连接。
  12. 根据权利要求11所述的结构，其中，还包括：
    位于所述第一有源区上的多个第一接触插塞，所述反熔丝单元的第一极和第二极通过所述第一接触插塞与所述位线电连接；
    位于所述第二有源区上的多个第二接触插塞，所述选择晶体管的第一极通过所述第二接触插塞与所述位线电连接，所述选择晶体管的第二极通过所述第二接触插塞与位线信号输入端电连接。
  13. 一种反熔丝阵列结构的操作方法，包括：
    提供如权利要求1-12任一项所述的反熔丝阵列结构；
    对所述反熔丝阵列结构执行编程操作或读取操作。
  14. 根据权利要求13所述的操作方法，其中，所述编程操作包括：
    选择待编程的反熔丝单元，在待编程的反熔丝单元栅线施加第一电压，将其他反熔丝单元栅线悬空；
    在选择晶体管栅线施加第二电压；
    在与待编程的反熔丝单元电连接的位线信号输入端施加第三电压，将其他位线信号输入端悬空；其中，
    所述第一电压大于所述第三电压，且所述第一电压与所述第三电压的差值能够击穿所述反熔丝单元的栅介质层，所述第二电压为所述选择晶体管的开启电压。
  15. 根据权利要求13所述的操作方法，其中，所述读取操作包括：
    在选择晶体管栅线施加第四电压；
    选择待读取的反熔丝单元，在与待读取的反熔丝单元电连接的位线信号输入端施加第五电压，将其他位线信号输入端悬空；
    在待读取的反熔丝单元栅线施加第六电压，将其他反熔丝单元栅线悬空或施加第七电压；其中，
    所述第五电压大于所述第六电压，所述第五电压和所述第七电压相等，所述第四电压为所述选择晶体管的开启电压。
  16. 一种存储器，包括如权利要求1-12中任一项所述的反熔丝存储阵列电路。
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