CN107112326A - 反熔丝存储器及半导体存储装置 - Google Patents

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Abstract

本发明提供一种反熔丝存储器及半导体存储装置，其中，反熔丝存储器(2b)中未使用如现有技术的控制电路，而设置有半导体接合结构的整流元件(3)，通过存储器栅极(G)和字线(WL1)的电压值，使从存储器栅极(G)向字线(WL1)施加电压成为反向偏置电压，通过该整流元件(3)能够阻断从存储器栅极(G)向字线(WL1)的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。

Description

反熔丝存储器及半导体存储装置
技术领域
本发明涉及反熔丝存储器及半导体存储装置。
背景技术
现有技术中，通过破坏绝缘膜来进行一次性数据写入的反熔丝存储器，人们知道的有具有美国专利第6,667,902号说明书(专利文献1)所示结构的反熔丝存储器。在该专利文献1中所示的反熔丝存储器由在阱上并列形成有开关晶体管和存储器电容的双晶体管构成。
实际上，由晶体管结构构成的开关晶体管中，在阱上通过开关栅极绝缘膜形成有开关栅极，在开关栅极上连接有字线，且在形成于阱表面的一个扩散区域连接有位线。另外，在与开关晶体管成对的存储器电容中，在阱上通过存储器栅极绝缘膜形成有存储器栅极，在该存储器栅极中连接有与开关栅极连接的字线不同的另外写入字线。
在进行数据写入动作时，存储器电容通过从写入位线向存储器栅极施加的破坏字电压和向开关晶体管的位线施加的绝缘破坏位电压之间的电压差来绝缘破坏存储器栅绝缘膜，与阱绝缘的存储器栅极通过存储器栅绝缘膜的绝缘破坏，可能会与阱表面、即存储器沟道被形成的区域相连接。
另外，在进行数据读取动作时，在向与想要读取的位线连接的写入字线施加电压时，如果在存储器栅绝缘膜破坏的情况下，施加在写入字线的电压通过存储器沟道施加在开关晶体管的另一扩散区域。另外，开关晶体管通过分别从与开关栅极连接的字线和与扩散区域连接的位线施加的电压处于导通状态，根据施加到位线的电压的变化能够判断成对的存储器电容中的存储器栅极和存储器沟道之间的电连接状态，能够判断有没有数据的写入。
现有技术文献
专利文献
专利文献1：美国专利第6,667,902号说明书
发明内容
发明要解决的课题
但是，由该结构构成的现有的反熔丝存储器中，与存储器电容不同地单独设置开关晶体管，因此与用于向该存储器电容施加破坏字电压的控制电路不同地还需要用于使开关晶体管导通截止的开关控制电路，相应的份就存在难以实现小型化的问题。
因此，本发明是考虑了上述问题点而做出的发明，其目的在于，提供一种与现有技术相比能够实现小型化的反熔丝存储器及半导体存储装置。
要解决课题的技术手段
为了解决所述课题，本发明的反熔丝存储器的特征在于，包括：存储器电容，其中，通过存储器栅绝缘膜设置有存储器栅极，在形成于阱上的一个扩散区域连接有位线；整流元件，设置在所述存储器栅极和字线之间，从所述字线向所述存储器栅极施加电压，另一方面，通过向所述存储器栅极和所述字线施加的电压值，阻断从所述存储器栅极向所述字线的电压施加。
另外，本发明的半导体存储装置，其特征在于，在多个字线和多个位线的各交叉部位配置有反熔丝存储器，所述反熔丝存储器为上述的反熔丝存储器。
发明的效果
根据本发明，不需要使用如现有技术中的控制电路，通过向存储器电容的存储器栅极和字线施加的电压值，通过整流元件能够阻断从存储器栅极向字线的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容施加电压的开关晶体管，并用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
附图的简要说明
图1为表示包括本发明的反熔丝存储器的半导体存储装置的电路结构和进行数据写入动作时的各部位电压的示意图；
图2为表示根据本发明的反熔丝存储器的截面结构的示意图；
图3为表示图1所示半导体存储装置中进行数据读取动作时的各部位电压的示意图；
图4A为表示图2所示的反熔丝存储器的另一实施方式的截面结构的示意图，图4B为表示与图4A一样根据另一实施方式的反熔丝存储器的截面结构的示意图；
图5为表示包括根据本发明的第二实施方式的反熔丝存储器的半导体存储装置的电路结构和进行数据写入动作时的各部位电压的示意图；
图6A为表示包括两个存储器电容的反熔丝存储器的截面结构的示意图，图6B为表示图6A所示的反熔丝存储器的另一实施方式的截面结构的示意图；
图7为表示包括根据本发明的第三实施方式的反熔丝存储器的半导体存储装置的电路结构和进行数据写入动作时的各部位电压的示意图；
图8为表示包括根据本发明的第四实施方式的反熔丝存储器的半导体存储装置的电路结构和进行数据写入动作时的各部位电压的示意图；
图9A为表示包括N型MOS晶体管结构的整流元件的另一实施方式的反熔丝存储器的电路结构的示意图，图9B为表示包括P型MOS晶体管结构的整流元件的另一实施方式的反熔丝存储器的电路结构的示意图；
图10为表示对于N型MOS晶体管结构的一个整流元件连接有多个存储器电容的反熔丝存储器的电路结构的示意图；
图11为表示具有由FinFET构成的存储器电容的反熔丝存储器结构的示意图。
发明的实施方式
下面，根据附图对本发明的实施方式进行详细描述。
下面是关于本发明的实施方式的说明。说明时按一下顺序进行。
<1.第一实施方式>
1-1.根据第一实施方式的半导体存储装置的结构
1-2.数据的写入动作
1-3.数据的读取动作
1-4.作用及效果
1-5.根据其他实施方式的整流元件
<2.第二实施方式>
2-1.根据第二实施方式的半导体存储装置的结构
2-2.数据的写入动作
2-2-1.对多个存储器电容，同时写入相同数据的情况
2-2-2.对多个存储器电容，依次写入相同数据的情况
2-3.数据的读取动作
2-4.作用及效果
2-5.根据另一实施方式的整流元件
<3.第三实施方式>
3-1.根据第三实施方式的半导体存储装置的结构
3-2.数据的写入动作
3-3.作用及效果
<4.第四实施方式>
4-1.根据第四实施方式的半导体存储装置的结构
4-2.数据的写入动作
4-3.作用及效果
<5.第五实施方式>
5-1.具有由N型MOS(Metal-Oxide-Semiconductor)晶体管构成的整流元件的反熔丝存储器
5-2.数据的写入动作
5-3.作用及效果
<6.第六实施方式>
6-1.具有由P型MOS晶体管构成的整流元件的反熔丝存储器
6-2.作用及效果
<7.其他实施方式>
7-1.由以N型MOS晶体管构成的整流元件和多个存储器电容构成的反熔丝存储器
7-2.由FinFET(Fin Field Effect Transistor：鳍式场效应晶体管)构成的存储器电容
7-3.其他
(1)第一实施方式
(1-1)根据第一实施方式的半导体存储装置的结构
图1中，1表示半导体存储装置，其结构中根据本发明的反熔丝存储器2a、2b、2c、2d以矩阵状地配置，在行方向上并排的反熔丝存储器2a、2b(2c、2d)中共用字线WL1(WL2)，且在列方向上并排的反熔丝存储器2a、2c(2b、2d)中共用位线BL1(BL2)。各反熔丝存储器2a、2b、2c、2d均具有相同结构，例如，第1行第1列的反熔丝存储器2a由整流元件3和存储器电容4构成，整流元件3具有PN接合二极管的半导体接合结构，存储器电容4包括通过存储器栅电压G和位线BL1的电压差来被绝缘破坏的存储器栅绝缘膜6。
在实施方式的情况下，整流元件3具有P型半导体区域和N型半导体区域接合的结构，P型半导体区域与字线WL1连接，且N型半导体区域与存储器电容4的存储器栅极G连接。由此，反熔丝存储器2a从字线WL1通过整流元件3向存储器电容4的存储器栅极G施加电压，另一方面，从该存储器栅极G向字线WL1的电压施加将在整流元件3中成为了反向偏置电压，可以阻断通过整流元件3从存储器栅极G向字线WL的电压施加。
这样的反熔丝存储器2a、2b、2c、2d在进行数据写入动作时，施加到字线WL1、WL2的电压通过整流元件3施加到存储器电容4的存储器栅极G，在存储器电容4中通过在存储器栅极G和位线BL1、BL2之间产生较大的电压差，由此存储器电容4的存储器栅极绝缘膜6会绝缘破坏，在该存储器电容4中可写入数据。
在此，对设置于半导体存储装置1的本发明的反熔丝存储器2a、2b、2c、2d进行详细说明。另外，在此下面对图1中例如第一行中并排的两个反熔丝存储器2a、2b进行关注而说明。如图2所示，在半导体存储装置1中，例如由Si构成的P型或N型阱S2形成在半导体基板S1上，在该阱S2表面形成有由绝缘部件形成的整流元件形成层ILb。另外，在阱S2表面以将整流元件形成层ILb介于中间并从该整流元件形成层ILb具有规定间隔形成有由绝缘部件形成的元件隔离层ILa、ILc。
此时，半导体存储装置1中将一个整流元件形成层ILb在两个反熔丝存储器2a、2b中共用，在整流元件形成层ILb和一个元件隔离层ILa之间可形成一个反熔丝存储器2a的存储器电容4，在整流元件形成层ILb和另一个元件隔离层ILc之间可形成另一个反熔丝存储器2b的存储器电容4。
实际上，在整流元件形成层ILb和一个元件隔离层ILa之间形成有存储器电容4，在该存储器电容4中，以与该元件隔离层ILa相邻接的方式在阱S2的表面形成有一个扩散区域5，在该扩散区域5和整流元件形成层ILb之间的阱S2上通过存储器栅绝缘膜6配置有存储器栅极G。
另外，在整流元件形成层ILb和另一个元件隔离层ILc之间也形成有存储器电容4，在该存储器电容4中，以与该元件隔离层ILc相邻接的方式在阱S2的表面形成有另一个扩散区域5，在该扩散区域5和整流元件形成层ILb之间的阱S2上通过存储器栅绝缘膜6配置有存储器栅极G。
在各扩散区域5分别立设有接触器C1，在该接触器C1的前端连接有相应的位线BL1、BL2。由此，例如在反熔丝存储器2a的存储器电容4中，可以从位线BL1通过接触器C1向扩散区域5施加规定的电压。除了该结构外，在整流元件形成层ILb中，在其表面可以形成整流元件3.在该实施方式的情况下，在整流元件形成层ILb的表面形成有P型半导体区域8和以该P型半导体区域8为中心并夹住该P型半导体区域8的方式形成的N型半导体区域7，通过该N型半导体区域和P型半导体区域8可形成具有构成PN接合二极管的半导体接合结构的整流元件3。
这时，在各反熔丝存储器2a、2b中，存储器电容4的存储器栅电极G由N型半导体构成，该存储器栅电极G端部和形成在整流元件形成层ILb上的整流元件3的N型半导体区域7的端部形成为一体。另外，在反熔丝存储器2a、2b中，这些整流元件3的N型半导体区域7和P型半导体区域8以及存储器电容4的各存储器栅极G形成在相同配线层(相同层)，整流元件3的N型半导体区域7和P型半导体区域8以及存储器电容4的存储器栅极G形成为相同的膜厚度。由此，在反熔丝存储器2a、2b中，整流元件3的N型半导体区域7、P型半导体区域8以及存储器电容4的存储器栅极G的各接合表面没有高度差，作为整体能够实现薄型化。另外，在反熔丝存储器2a、2b中，由于可以通过相同成膜工序形成整流元件3的N型半导体区域7、P型半导体区域8以及存储器电容4的存储器栅极G，因此与分别形成N型半导体区域7、P型半导体区域8以及存储器电容4的存储器栅极G的情况相比，能够实现制造工序的简略化。
另外，在整流元件3中，接触器C2立设在P型半导体区域8，P型半导体区域8通过接触器C2与配置在位线BL1、BL2上方的字线WL1连接。这样，例如在反熔丝存储器2a中，在向字线WL1施加相对于存储器栅极G为正的电压时，来自该字线WL1的电压可以通过接触器C2、整流元件3的P型半导体区域8和N型半导体区域7施加在各存储器电容4的存储器栅极G。另一方面，在反熔丝存储器2a中，在向存储器电容4的存储器栅极G施加有相对于字线WL1为正的电压时，该来自存储器栅极G的电压在整流元件3中将成为反向偏置电压，在N型半导体区域7和P型半导体区域8间被阻断。另外，在阱S2上形成的接触器C1、C2、整流元件3、存储器栅极G、位线BL1、BL2、字线WL1被层间绝缘层9覆盖。
顺便说明一下，具有这种结构的半导体存储装置1可以通过利用光刻技术、氧化或CVD(Chemical Vapor Deposition)等的成膜技术、蚀刻技术和离子注入法的通常的半导体制造工序形成，因此，在此省略对此的说明。
(1-2)数据的写入动作
下面，对在具有上述结构的半导体存储装置1中、例如仅在第2行第1列的反熔丝存储器2c写入数据时的数据写入动作进行说明。另外，在此，将写入数据的反熔丝存储器2c又称之为写入选择存储器2W，将不写入数据的反熔丝存储器2a、2b、2d还称之为写入非选择存储器2N。在这时，如图1所示，在半导体存储装置1中，0V的破坏位电压施加于连接有写入选择存储器2W的位线BL1(以下又称之为写入选择位线BLa)上，3V的非破坏位电压施加于仅连接有写入非选择存储器2N(反熔丝存储器2b、2d)的位线BL(以下又称之为写入非选择位线BLb)上。
另外，此时，在半导体存储装置1中，5V的破坏字电压施加于连接有写入选择存储器2W(反熔丝存储器2c)的字线WL2(以下又称之为写入选择字线WLa)上，0V的非破坏字电压施加于仅连接有写入非选择存储器2N(反熔丝存储器2a、2b)的字线W1(以下又称之为写入非选择字线WLb)上。在写入选择存储器2W中，从写入选择字线WLa向整流元件3的P型半导体区域8可被施加5V的破坏字电压，且从写入选择位线BLa向存储器电容4的一端的扩散区域5可被施加0V的破坏位电压。
这样，在写入选择存储器2W中，从整流元件3向存储器电容4的存储器栅极G被施加破坏字电压，且从位线BL1向扩散区域5被施加0V，由此存储器电容4的沟道(未图示)处于导通状态，沟道电位与位线BL1电位成同电位。这样，在写入选择存储器2W中，例如将内建电势作为0.7V时，沟道和存储器栅极G的电位差为4.3V，由此，存储器栅极G下部的存储器栅绝缘膜6可被绝缘破坏，由此存储器栅极G和扩散区域5通过沟道以低阻抗处于导通状态，数据处于写入状态。
另一方面，在与被施加5V的破坏字电压的写入选择字线WLa连接但不写入数据的其他列的反熔丝存储器2d中，3V的非破坏位电压通过写入非选择位线BLb施加于位于存储器电容4一端的扩散区域5。在存储器电容4中，存储器栅极G和扩散区域5之间的电位差变小，变成1.3V(将内建电势考虑为0.7V)。因此，在该反熔丝存储器2d中，即使在存储器电容4中存储器栅极G下部的存储器栅绝缘膜6没有被绝缘破坏，该存储器栅绝缘膜6不会绝缘破坏，照样处于绝缘状态，能够维持数据不被写入状态。
另外，在与被施加3V的非破坏位电压的写入非选择位线BLb连接、数据不被写入的其他反熔丝存储器2b中，在存储器栅绝缘膜6没有被绝缘破坏时，从写入非选择字线WLb通过整流元件3向存储器栅极G被施加0V的非破坏字电压，在存储器电容4中，存储器栅极G和连接有写入非选择位线BLb的扩散区域5之间的电位差变小，变成3V。
因此，在该反熔丝存储器2b中，即使在存储器电容4中存储器栅极G下部的存储器栅绝缘膜6没有被绝缘破坏，该存储器栅绝缘膜6不会绝缘破坏，照样处于绝缘状态，能够维持数据不被写入状态。
另外，在从写入非选择位线BLb被施加3V的非破坏位电压的反熔丝存储器2b中，即使例如存储器电容4的存储器栅绝缘膜6被绝缘破坏的情况下，由于0V的非破坏字电压施加于写入非选择字线WLb上，因此在存储器电容4中不形成沟道，写入非选择位线BLb的3V的非破坏位电压在存储器电容4中被阻断，因此，该非破坏位电压不会通过绝缘破坏的存储器栅绝缘膜6向存储器栅极G被施加。
但是，在存储器栅绝缘膜6的绝缘破坏的部位例如位于与连接有写入非选择位线BLb的扩散区域5特别接近的部位时，会存在下述担忧：位线BL2的电位在存储器电容4的沟道无法被阻断，施加到该扩散区域5的3V的非破坏位电压会施加到存储器栅极G。
即使在这种情况下，在本发明的反熔丝存储器2b中，通过在存储器电容4的存储器栅极G和字线WL1之间设置有以N型半导体区域7和P型半导体区域8具有PN接合二极管的半导体接合结构的整流元件3，即使从存储器栅极G向整流元件3施加3V的非破坏位电压，在该整流元件3中将成为从N型半导体区域7向P型半导体区域8的偏置电压，通过该整流元件3能够可靠地阻断从存储器栅极G向字线WL1的电压施加。
如果不具有这种根据整流元件3的阻断功能，则位线BL2的3V的非破坏位电压将通过反熔丝存储器2b传递到字线WL1上。这时，通过反熔丝存储器2b施加到字线WL1上的3V的电压将通过字线WL1会传递到共用该字线WL1的另一反熔丝存储器2a的存储器栅极G。因此，在反熔丝存储器2a的存储器栅绝缘膜6已被破坏时，位线BL1和字线WL1将短路而趋于同电位，其结果，一个位线BL1和另一位线BL2无法保持所期望的电位，这样会发生无法对反熔丝存储器进行正常数据写入动作的问题。
顺便说明一下，在不进行数据写入的反熔丝存储器2a中，该反熔丝存储器2a与0V的非破坏字电压被施加的写入非选择字线WLb和同样0V的非破坏位电压被施加的写入非选择位线BLb连接，由于在存储器电容4中存储器栅极G和扩散区域5之间的电压差为0V，因此即使在存储器栅绝缘膜6未被绝缘破坏，该存储器栅绝缘膜6不会被绝缘破坏，而照样保持绝缘状态，可维持数据不被写入的状态。这样，在半导体存储装置1中，矩阵状配置的反熔丝存储器2a、2b、2c、2d中能够仅对想要的反熔丝存储器2c写入数据。
(1-3)数据的读取动作
下面，对如图3所示在半导体存储装置1中例如仅对第2行第1列的反熔丝存储器2c的数据进行读取的情况进行说明，其中，与图1对应的部分赋予相同的符号。另外，在此，关于第1行第1列的反熔丝存储器2a、第1行第2列的反熔丝存储器2b、第2行第1列的反熔丝存储器2c各存储器栅绝缘膜6被绝缘破坏而处于数据被写入状态进行说明，关于第2行第2列的反熔丝存储器2d存储器栅绝缘膜6未被绝缘破坏而处于数据未被写入状态进行说明。
另外，在此，将读取数据的反熔丝存储器2c又称之为读取选择存储器2R，将不读取数据的反熔丝存储器2a、2b、2d又称之为读取非选择存储器2NR，此时，连接有读取选择存储器2R的位线BL1(以下又称之为读取选择位线BLc)和仅连接有读取非选择存储器2NR(反熔丝存储器2b、2d)的位线BL2(以下又称之为读取非选择位线BLd)开始被施加1.2V电压。此时，在连接有读取选择存储器2R的字线WL2(以下又称之为读取选择字线WLc)中，将被施加1.2V的读取选择字电压，且在仅连接有读取非选择存储器2NR(反熔丝存储器2a、2b)的字线WL1(以下又称之为读取非选择字线WLd)中，可被施加0V的读取非选择字电压。
然后，在读取选择位线BLc中可被施加0V的读取选择位电压。由此，在读取选择存储器2R中，从读取选择字线WLc向整流元件3的P型半导体区域8被施加1.2V的读取选择字电压，且从读取选择位线BLc向存储器电容4的一端的扩散区域5可被施加0V的读取选择位电压。
此时，在读取选择存储器2R中，存储器电容4的存储器栅绝缘膜6被绝缘破坏而处于数据被写入的状态，因此，通过读取选择字线WLc的1.2V的读取选择字电压在整流元件3中从P型半导体区域8到N型半导体区域7可施加正向偏置电压。由此，在读取选择存储器2R中，从整流元件3通过存储器电容4向读取选择位线BLc可施加读取选择字线WLc的读取选择字电压。
其结果，在读取选择位线BLc中可被施加1.2V的读取选择字电压在读取选择存储器2R(反熔丝存储器2c)减少内建电势的电压。由此，在读取选择位线BLc中通过读取选择存储器2R与读取选择字线WLc电连接，由此0V的读取选择位电压变成0.5V，电压值可发生变化。
顺便说明一下，在读取选择存储器2R中，存储器电容4的存储器栅绝缘膜6没有被绝缘破坏而处于数据未被写入的状态时，通过存储器电容4读取选择字线WLc和读取选择位线BLc之间的电连接将被阻断。由此，在读取选择位线BLc中，0V的读取选择位电压不会发生变化，可照样维持0V的状态。
在这样的半导体存储装置1中，通过检测施加于读取选择位线BLc的读取选择位电压是否发生变化，由此能够判断在读取选择存储器2R(反熔丝存储器2c)中是否写入有数据。
另外，在与读取选择位线BLc连接且不读取数据的反熔丝存储器2a中，0V的读取非选择字电压施加于读取非选择字线WLd上，由此，即使假设存储器电容4的存储器栅绝缘膜6被绝缘破坏，也不会对读取选择位线BLc的电压变化带来影响。
顺便说明一下，例如通过读取数据的反熔丝存储器2c读取选择位线BLc的电压值变为0.5V时，即使在共用该读取选择位线BLc的不读取数据的另一反熔丝存储器2a中存储器电容4的存储器栅绝缘膜6被绝缘破坏，在该反熔丝存储器2a中，由于在整流元件3中被施加反向偏置电压，所以0.5V的读取选择位电压在整流元件3中被阻断，能够防止该电压施加在读取非选择字线WLd上。
另外，在与施加有0V的读取非选择字电压的读取非选择字线WLd以及施加有1.2V的读取非选择位电压的读取非选择位线BLd连接的反熔丝存储器2b中，即使假设存储器栅绝缘膜6被绝缘破坏，由于在整流元件3中将成为反向偏置电压，通过整流元件3可阻断从读取非选择字线WLd向读取非选择位线BLd的电压施加。
另外，在与施加有1.2V的读取选择字电压的读取选择字线WLc以及施加有1.2V的读取非选择位电压的读取非选择位线BLd连接的反熔丝存储器2d中，即使假设存储器栅绝缘膜6被绝缘破坏，由于读取选择字线WLc和读取非选择位线BLd之间的电压值为相同，因此1.2V的读取选择字电压不会发生变化，对另一反熔丝存储器2c的读取动作不会带来影响。这样，在半导体存储装置1中，以矩阵状配置的反熔丝存储器2a、2b、2c、2d中能够仅读取想要的反熔丝存储器2c的数据。
(1-4)作用及效果
在上述结构中，例如在反熔丝存储器2c中，按照下述方式设置有存储器电容4和整流元件3，其中，存储器电容4是在阱S2上通过存储器栅绝缘膜6设有存储器栅极G，且在形成于阱S2表面的一个扩散区域5连接有位线BL1，整流元件3是设置在存储器栅极G和字线WL2之间，电压从字线WL2向存储器栅极G施加，而从存储器栅极G向字线WL2的电压施加将成为反向偏置电压，将阻断从存储器栅极G向字线WL2的电压施加。
另外，在反熔丝存储器2c中，在向存储器电容4写入数据时，施加到读取选择字线WLa的写入破坏字电压将通过整流元件3被施加到存储器电容4的存储器栅极G上，通过该存储器栅极G和读取选择位线BLa之间的电压差，存储器电容4的存储器栅绝缘膜6被绝缘破坏。
另一方面，不写入数据的数据非写入动作的反熔丝存储器2b中，在与存储器电容4连接的位线BL2中施加高电压的非破坏位电压时，例如即使存储器电容4的存储器栅绝缘膜6被绝缘破坏，0V的非破坏字电压将施加于写入非选择字线WLb上，因此，在存储器电容4中不形成沟道，在存储器电容4能够阻断从写入非选择位线BLb向字线WL1的电压施加。
此时，本发明的反熔丝存储器2b中，在存储器栅绝缘膜6的绝缘破坏发生在例如位于与连接有写入非选择位线BLb的扩散区域5特别接近的部位，假设写入非选择位线BLb的电位在存储器电容4的沟道无法被阻断，从写入非选择位线BLb向存储器电容4的存储器栅极G会被施加非破坏位电压，该非破坏位电压在整流元件3中成为反向偏置电压，因此能够通过该整流元件3可靠地阻断从存储器栅极G向字线WL1的电压施加。
因此，在反熔丝存储器2b中，不需要使用如现有技术中的控制电路，而设置半导体接合结构的整流元件3，该整流元件3是通过向存储器栅极G和字线WL1施加的电压值，从存储器栅极G向字线WL1的施加电压将成为反向偏置电压，通过该整流元件3能够阻断从存储器栅极G向字线WL1的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
另外，如图2所示，在反熔丝存储器2a、2b、2c、2d由于整流元件3的P型半导体区域8和N型半导体区域7与存储器电容4的存储器栅极G形成在相同层，因此，利用形成由单层结构构成的存储器电容4的存储器栅极G的通常半导体制造工序，在形成存储器栅极G的制造工序中也能够形成整流元件3的P型半导体区域8和N型半导体区域7。
(1-5)根据其他实施方式的整流元件
另外，本发明并不限于本实施方式，在本发明的主要内容的范围内可以进行变形实施，作为整流元件，虽然对适用由P型半导体区域8和N型半导体区域7接合的PN接合二极管的半导体接合结构构成的整流元件3的情况进行了说明，但是本发明并不限于此，也可以适用如与图2对应部分用相同符号表示的图4A所示(省略整流元件形成层ILb等)的、由在P型半导体区域13和N型半导体区域15之间设有本征半导体区域14的PIN(P-Intrinsic-N)接合二极管的半导体接合结构构成的整流元件11a、11b。
另外，这时，整流元件11a、11b形成在未图示的整流元件形成层ILb(图2)上，以接触器C2立设的P型半导体区域13为中心以夹住该P型半导体区域13的方式设有本征半导体区域14。另外，在整流元件11a、11b中，在各本征半导体区域14可以分别接合N型半导体区域15，形成由PIN接合二极管构成的半导体接合结构。
整流元件11a、11b具有下述结构：相对于由N型半导体构成的存储器电容4(图4A中未图示)的存储器栅极G的端部，一体地形成有N型半导体区域15的端部。这时，整流元件11a、11b的N型半导体区域15、本征半导体区域14、P型半导体区域13以及存储器电容4的存储器栅极G形成在相同配线层(相同层)上，形成为相同的膜厚度。由此，整流元件11a、11b的N型半导体区域15、本征半导体区域14、P型半导体区域13以及存储器电容4的存储器栅极G的各接合表面上不存在高度差，整体上能够实现薄型化。
在包括这种整流元件11a、11b的各反熔丝存储器中，同样施加于字线WL1的电压可通过接触器C2、整流元件11a、11b的P型半导体区域13、本征半导体区域14、N型半导体区域15施加于存储器电容4的存储器栅极G，另一方面，从存储器电容4的存储器栅极G的电压在整流元件11a、11b中成为反向偏置电压而在N型半导体区域15和P型半导体区域13间被阻断，能够获得与上述的实施方式相同的效果。
另外，与图4A对应部分用相同符号表示的图4B表示构成PN接合二极管的、根据另一实施方式的整流元件16a、16b。这时，在整流元件16a、16b中，在立设有接触器C2的P型半导体区域17的下部形成有绝缘区域18，并以与P型半导体区域17和绝缘区域18的端部接合的方式形成有N型半导体区域19。由此，整流元件16a、16b能够实现P型半导体区域17和N型半导体区域19接合的PN接合二极管的半导体接合结构。
另外，整流元件16a、16b也如上所述地具有下述结构：相对于由N型半导体构成的存储器电容的存储器栅极G的端部，一体地形成有N型半导体区域19的端部。这时，整流元件16a、16b的N型半导体区域19和存储器电容4的存储器栅极G形成在相同配线层(相同层)上，形成为相同的膜厚度。另外，由P型半导体区域17和绝缘区域18形成的膜厚度与N型半导体区域19的膜厚度相同。
由此，整流元件16a、16b的P型半导体区域17、N型半导体区域19、以及存储器电容4的存储器栅极G的各接合表面上不存在高度差，而且在整流元件16a、16b的下部侧也同样地绝缘区域18、N型半导体区域19、以及存储器电容4的存储器栅极G的各接合表面上不存在高度差，整体上能够实现薄型化。
在包括这种整流元件16a、16b的各反熔丝存储器中，同样施加于字线WL1的电压可通过接触器C2、整流元件16a、16b的P型半导体区域17和N型半导体区域19施加于存储器电容4的存储器栅极G，另一方面，从存储器电容4的存储器栅极G的电压在整流元件16a、16b中成为反向偏置电压而在N型半导体区域19和P型半导体区域17间被阻断，能够获得与上述的实施方式相同的效果。
(2)第二实施方式
(2-1)根据第二实施方式的半导体存储装置的结构
在与图1对应部分用相同符号表示的图5中，21表示根据第二实施方式的半导体存储装置，具有下述结构：在一个整流元件23上连接有两个存储器电容24a、24b的反熔丝存储器22a、22b、22c、22d以矩阵状配置。另外，该实施方式的情况下，虽然对设有两个存储器电容24a、24b的反熔丝存储器22a、22b、22c、22d进行说明，但是本发明不限于此，也可以设置三个存储器电容、四个存储器电容等其他多个存储器电容。
实际上，在该半导体存储装置21中，在各反熔丝存储器22a、22b、22c、22d中分别存储1位的数据，在各反熔丝存储器22a、22b、22c、22d中在多个存储器电容24a、24b可以存储相同数据。
在这时，在半导体存储装置21中，在行方向并排的反熔丝存储器22a、22b(22c、22d)中共用字线WL1(WL2)，且在列方向并排的反熔丝存储器22a、22c(22b、22d)中共用位线BL11、BL12(BL21、BL22)。
以矩阵状配置的多个反熔丝存储器22a、22b、22c、22d均具有相同结构，例如第1行第1列的反熔丝存储器22a由整流元件23和存储器电容24a、24b构成，其中，整流元件23具有PN接合二极管的半导体接合结构，存储器电容24a、24b包括通过存储器栅极Ga、Gb和字线WL1的电位差被绝缘破坏的存储器栅绝缘膜6a、6b。
在该实施方式的情况下，整流元件23与上述第一实施方式相同地具有P型半导体区域和N型半导体区域接合的结构，P型半导体区域与字线WL1连接，N型半导体区域与存储器电容24a、24b的各存储器栅极Ga、Gb连接。
由此，在反熔丝存储器22a中，从字线WL1通过整流元件23向存储器电容24a、24b的各存储器栅极Ga、Gb一律地施加相同电压，另一方面，从这些存储器电容24a、24b的各存储器栅极Ga、Gb向字线WL1的电压施加将在整流元件23中成为反向偏置电压，通过该整流元件23能够阻断从各存储器栅极Ga、Gb向字线WL1的电压施加。
这种反熔丝存储器22a中，施加在字线WL1的电压将通过整流元件23向存储器电容24a、24b的各存储器栅极Ga、Gb被一律地施加，通过在各存储器栅极Ga、Gb和位线BL11、BL12之间产生较大的电压差，由此在存储器电容24a、24b的各存储器栅绝缘膜6a、6b被绝缘破坏，在这些存储器电容24a、24b中可写入相同数据。
在此，与图2对应部分用相同符号表示的图6A为仅关注整流元件23的截面结构的截面图，这时，整流元件23具有下述结构：与例如WL1(图5)连接的接触器C2立设在P型半导体区域28，N型半导体区域29以包围该P型半导体区域28的下部和两端部的形式形成。另外，在整流元件23中，由N型半导体构成的存储器电容24a、24b的各存储器栅极Ga、Gb分别一体地形成在N型半导体区域29的端部。
这样，整流元件23实现了PN接合二极管的半导体接合结构，其中，与P型半导体区域28接合的N型半导体区域29接合在存储器电容24a、24b的各存储器栅极Ga、Gb，这样从存储器电容24a、24b的各存储器栅极Ga、Gb向字线WL1的电压施加可成为反向偏置电压。
另外，整流元件23的N型半导体区域29和P型半导体区域28以及存储器电容24a、24b的各存储器栅极Ga、Gb形成在相同配线层(相同层)上，N型半导体区域29和P型半导体区域28合起来的膜厚度与存储器电容24a、24b的各存储器栅极Ga、Gb的膜厚度相同。由此，整流元件23的N型半导体区域29和P型半导体区域28的接合表面或N型半导体区域29和存储器电容24a、24b的各存储器栅极Ga、Gb的接合表面上不存在高度差，整体上能够实现薄型化。
这样，在包括该整流元件23的反熔丝存储器22a中，同样施加于字线WL1的电压可通过接触器C2、整流元件23的P型半导体区域28和N型半导体区域29可一律地施加于存储器电容24a、24b的各存储器栅极Ga、Gb，另一方面，从存储器电容24a、24b的各存储器栅极Ga、Gb的电压在整流元件23中成为反向偏置电压而在N型半导体区域29和P型半导体区域28间被阻断，能够获得与上述的实施方式相同的效果。
然而，在现有技术的反熔丝存储器中会存在发生下述现象的担忧：即使对例如存储器电容的编程栅绝缘膜进行绝缘破坏来写入数据，但存在于存储器栅绝缘膜的绝缘破坏状态的导通路径会根据不同绝缘破坏的条件而通过经时变化来恢复，由此再次返回到高阻抗状态(以下又称之为绝缘不良)。因此，通常是在半导体存储装置中组装由复杂结构构成的错误更正电路，即使发生绝缘破坏的存储器栅绝缘膜的通过经时变化而再次处于高阻抗状态的现象，通过错误更正电路能够对从反熔丝存储器读取的数据进行数据错误检测并进行修正，能够从反熔丝存储器中读取正确的数据。
但是，在这样的设有现有的错误更正电路的半导体存储装置中，由于需要组装多个逻辑电路的错误更正电路，所以相应地构成复杂的结构，且为了判断从反熔丝存储器读取的数据是否有信赖感，需要进行通过增加多级逻辑运算进行的错误更正处理，相应地存在读取速度变慢的问题。
对此，在本发明的反熔丝存储器22a、22b、22c、22d中，在写入数据时，使多个存储器电容24a、24b的各存储器栅绝缘膜6a、6b绝缘破坏而将相同的数据写入在多个存储器电容24a、24b中。由此，反熔丝存储器22a、22b、22c、22d即使假设发生在一个存储器电容24a中绝缘破坏的存储器栅绝缘膜6a通过经时变化而再次返回到高阻抗状态的现象，也能够通过参考同样存储器栅绝缘膜6b被绝缘破坏的另一存储器电容24b的数据，读取正确的数据。
因此，在本发明的反熔丝存储器22a、22b、22c、22d中，不需要现有技术那样的具有复杂电路结构的错误更正电路，相应地，能够实现电路结构的简略化。而且，在本发明的反熔丝存储器22a、22b、22c、22d中，在读取数据时，由于一次全部地读取存储器电容24a、24b的数据，所以能够进行仅通过获得两个数据的逻辑和来是否数据被写入的正确数据的读取，因此，不需要像现有技术那样在错误更正电路中进行复杂逻辑运算，相应地电路的规模会变小，且能够防止数据读取速度的延迟。
(2-2)数据的写入动作
(2-2-1)对多个存储器电容，同时写入相同数据的情况
下面，对在具有上述结构的半导体存储装置21中、例如仅在第2行第1列的反熔丝存储器22c的存储器电容24a、24b同时写入数据的情况进行具体说明。此时，如图5所示，在半导体存储装置21中，在连接有用于写入数据的反熔丝存储器22c的成对的位线BL11、BL12(以下，又称之为写入选择位线BL1a、BL2a)上可分别被施加0V的破坏位电压，在仅连接有不写入数据的反熔丝存储器22b、22d的成对的位线BL21、BL22(以下，又称之为写入非选择位线BL1b、BL2b)上可分别被施加3V的非破坏位电压。
另外，此时，在半导体装置21中，在连接有读取选择存储器2W(反熔丝存储器22c)的字线WL2(读取选择字线WLa)中可被施加5V的破坏字电压，且在仅连接有读取非选择存储器2N(反熔丝存储器22a、22b)的字线WL1(读取非选择字线WLb)中可被施加0V的非破坏字电压。由此，在读取选择存储器2W中从读取选择字线WLa向整流元件23的P型半导体区域28中可被施加5V的破坏字电压，而且，在读取选择存储器2W中从写入选择位线BL1a、BL2a向对应的各存储器电容24a、24b的一端的扩散区域分别可被施加0V的破坏位电压。
由此，例如将内建电势作为0.7V时，在写入选择存储器2W(反熔丝存储器22c)的存储器电容24a、24b中，在从整流元件23向存储器栅极Ga、Gb分别被施加破坏字电压时，各存储器栅极Ga、Gb和扩散区域5之间分别可产生根据破坏位电压和破坏字电压的4.3V的电压差。这样，在写入选择存储器2W中，在存储器电容24a、24b各存储器栅极Ga、Gb下部的存储器栅绝缘膜6a、6b均被绝缘破坏，由此存储器栅极Ga、Gb和扩散区域5以低阻抗处于导通状态，可处于相同数据向存储器电容24a、24b被写入的状态。
另一方面，在与被施加5V的破坏字电压的写入选择字线WLa连接但不写入数据的其他列的反熔丝存储器22d中，3V的非破坏位电压从写入非选择位线BL1b、BL2b向位于对应的各存储器电容24a、24b的一端的扩散区域5。因此，在存储器电容24a、24b中，各存储器栅极Ga、Gb和扩散区域5之间的电位差变小，变成1.3V。因此，在该反熔丝存储器22d中，即使在存储器电容24a、24b中存储器栅极Ga、Gb下部的存储器栅绝缘膜6a、6b没有被绝缘破坏，该存储器栅绝缘膜6a、6b不会绝缘破坏，照样处于绝缘状态，能够维持数据不被写入状态。
另外，在共用被施加3V的非破坏位电压的写入非选择位线BL1b、BL2b且数据不被写入的另一反熔丝存储器22b中，在存储器电容24a、24b中即使各存储器栅极Ga、Gb下部的存储器栅绝缘膜6a、6b没有被绝缘破坏，该存储器栅绝缘膜6a、6b不会绝缘破坏，照样处于绝缘状态，能够维持数据不被写入状态。
另外，在从写入非选择位线BL1b、BL2b被施加3V的非破坏位电压的反熔丝存储器22b中，即使例如存储器电容24a、24b的存储器栅绝缘膜6a、6b被绝缘破坏的情况下，由于0V的非破坏字电压施加于写入非选择字线WLb上，因此在存储器电容4中不形成沟道，写入非选择位线BL1b、BL2b的3V的非破坏位电压在存储器电容4中被阻断，因此，该非破坏位电压不会通过绝缘破坏的存储器栅绝缘膜6a、6b向存储器栅极Ga、Gb被施加。
但是，在存储器栅绝缘膜6a、6b的绝缘破坏的部位例如位于与连接有位线BL21、BL22的扩散区域5特别接近的部位时，会存在下述担忧：位线BL21、BL22的电位在存储器电容4的沟道无法被阻断，施加到该扩散区域5的3V的非破坏位电压会施加到存储器栅极Ga、Gb。
即使在这种情况下，在本发明的反熔丝存储器22b中，通过N型半导体区域和P型半导体区域的半导体接合结构具有整流作用的整流元件23连接在存储器电容24a、24b的存储器栅极Ga、Gb，即使从各存储器栅极Ga、Gb向整流元件23施加3V的非破坏位电压，在该整流元件23中将成为从N型半导体区域向P型半导体区域的反向偏置电压，能够阻断向该P型半导体区域的电压施加。
顺便说明一下，在不进行数据写入的反熔丝存储器22a中，该反熔丝存储器22a与0V的非破坏字电压被施加的写入非选择字线WLb和0V的非破坏位电压被施加的写入非选择位线BL1b、BL2b连接，由于在存储器电容24a、24b中各存储器栅极Ga、Gb和扩散区域5之间的电压差为0V，因此即使在存储器栅绝缘膜6a、6b未被绝缘破坏，该存储器栅绝缘膜6a、6b不会被绝缘破坏，而照样保持绝缘状态，可维持数据不被写入的状态。这样，在半导体存储装置21中，矩阵状配置的反熔丝存储器22a、22b、22c、22d中能够仅对想要的反熔丝存储器22c的存储器电容24a、24b写入数据。
(2-2-2)对多个存储器电容，依次写入相同数据的情况
下面，对在具有上述结构的半导体存储装置21中、例如仅在第2行第1列的反熔丝存储器22c的存储器电容24a、24b依次写入相同数据的数据写入动作进行具体说明。此时，在半导体存储装置21中，在例如在在第2行第1列的反熔丝存储器22c上写入数据时，首先可绝缘破坏该反熔丝存储器22c的存储器电容24a的存储器栅绝缘膜6a而写入数据，然后继续绝缘破坏该反熔丝存储器22c的剩下的存储器电容24b的存储器栅绝缘膜6b而写入数据。
顺便说明一下，有关写入非选择存储器2N(反熔丝存储器22a、22b、22d)的说明，由于与上述“(2-2-1)对多个存储器电容，同时写入相同数据的情况”的情况相同，所以下面关注对存储器电容24a、24b依次写入相同数据的反熔丝存储器22c而进行说明。
此时，首先0V的破坏位电压施加于连接有用于数据写入的反熔丝存储器22的一个写入选择位线BL1a上，且在与该一个写入选择位线BL1a成对的另一写入选择位线BL2a上首先可被施加3V的非破坏位电压。
此时，在写入数据的反熔丝存储器22中，通过写入选择字线WLa向整流元件23被施加5V的破坏字电压，因此，在从一个写入选择位线BL1a被施加0V的破坏位电压的一个存储器电容24a中在存储器栅极Ga和扩散区域5之间产生4.3V的电压差，在该存储器电容24a中存储器栅极Ga下部的存储器栅绝缘膜60可被绝缘破坏。
另外，此时，在写入数据的反熔丝存储器22c中，首先从另一写入选择位线BL2a施加有3V的非破坏位电压的另一存储器电容24b中，在存储器栅极Gb和扩散区域5之间将产生1.3V的电压差，在存储器栅极Gb下部的存储器栅绝缘膜6b不会被绝缘破坏，能够维持绝缘状态。
这样，在写入数据的反熔丝存储器22c中，首先在一个存储器电容24a中，存储器栅极Ga下部的存储器栅绝缘膜6a被绝缘破坏，由此在存储器栅极Ga和扩散区域5以低阻抗处于导通状态，可处于仅在一个存储器电容24a数据被写入状态。
接着，在半导体存储装置21中，在与写入数据的反熔丝存储器22c连接的写入选择位线BL1a上与开始不同的施加3V的非破坏位电压，在与同样写入数据的反熔丝存储器22c连接的另一写入选择位线BL2a上与开始不同的施加0V的破坏位电压。
此时，例如将内建电势作为0.7V的情况下，在写入数据的反熔丝存储器22c中，5V的破坏字电压通过写入选择字线WLa施加在整流元件23上，因此，在从另一写入选择位线BL2a会施加0V的破坏位电压的另一存储器电容24b中于存储器栅极Gb和扩散区域5之间会产生4.3V的电压差，在该存储器电容24b中可绝缘破坏存储器栅极Gb下部的存储器栅绝缘膜6b。
由此，在写入数据的反熔丝存储器22c中，在一个存储器电容24a中首先写入数据后，在另一存储器电容24b中，存储器栅极Gb下部的存储器栅绝缘膜6b被绝缘破坏，由此存储器栅极Gb和扩散区域5以低阻抗处于导通状态，可处于在另一个存储器电容24b中数据被写入的状态。
这样，在半导体存储装置21中，在反熔丝存储器22c中写入数据时，首先可在该反熔丝存储器22c的一个存储器电容24a上写入数据，然后在该反熔丝存储器22c的另一个存储器电容24b上写入数据。
(2-3)数据的读取动作
下面，对在半导体存储装置21中对第2行第1列的反熔丝存储器22c的数据进行读取的情况简单进行说明。另外，关于在半导体存储装置21中对第2行第1列的反熔丝存储器22c的数据进行读取的数据读取动作，由于与上述的“(1-3)数据的读取动作”相同，所以在此仅关注该反熔丝存储器22c进行如下说明。
此时，在连接有读取数据的反熔丝存储器22c(读取选择存储器)的一个位线BL11(读取选择位线)和另一位线BL12(读取选择位线)上分别施加0V读取选择位电压，且在连接有读取数据的反熔丝存储器22c的字线WL2(读取选择字线)中可被施加1.2V的读取选择字电压。
由此，在读取数据的反熔丝存储器22c中，从读取选择字线的字线WL2向整流元件3的P型半导体区域被施加1.2的读取选择字电压，且从一个位线BL11向一个存储器电容24a的一端的扩散区域5被施加0V的读取选择位电压，同样从另一个位线BL12向另一个存储器电容24b的一端的扩散区域5被施加0V的读取选择位电压。
在此，例如在读取数据的反熔丝存储器22c中，存储器电容24a、24b的各存储器栅绝缘膜6a、6b分别被绝缘破坏而处于数据被希尔状态时，通过字线WL2的1.2V的读取选择字电压在整流元件23中会被施加从P型半导体区域8向N型半导体区域7的正向偏置电压。由此，在读取数据的反熔丝存储器22c中，来自字线WL2的读取选择字电压从整流元件23通过一个存储器电容24a施加在一个位线BL11上，且通过另一存储器电容24b还施加在另一位线BL12上。
其结果，在一个读取选择位线的位线BL11中，会被施加1.2V的读取选择字电压在读取数据的反熔丝存储器22c中减少内建电势的电压，由此0V的读取选择位电压变成0.5V，电压值可发生变化。
另外，此时，在另一读取选择位线的位线BL12中，也会被施加1.2V的读取选择字电压在读取数据的反熔丝存储器22c中减少内建电势的电压，由此0V的读取选择位电压变成0.5V，电压值可发生变化。
这样在半导体存储装置21中通过检测施加在位线BL11、BL12的各读取选择位电压是否发生变化，由此能够判断在读取数据的反熔丝存储器22c中是否数据被写入。
在此，在读取反熔丝存储器22c的数据时，在发生例如一个存储器电容24a中绝缘破坏的存储器栅绝缘膜6a通过经时变化而再次返回到高阻抗状态的现象时，通过在一个存储器电容24a的存储器栅绝缘膜6a会被阻断从字线WL2向位线BL11的电压施加，该位线BL11的电压照样为0V。
此时，反熔丝存储器22c中，除了一个存储器电容24a之外，进而在另一存储器电容24b中也是发生被绝缘破坏的存储器栅绝缘膜6b通过经时变化而再次返回到高阻抗状态的现象的可能性非常低。因此，在读取数据的反熔丝存储器22c中，与另一存储器电容24b连接的位线BL12中，会被施加1.2V的读取选择字电压在该反熔丝存储器22c中减少内建电势的电压，由此0V的读取选择位电压变成0.5V，电压值可发生变化。
由此，在半导体存储装置21中，如果连接在读取数据的反熔丝存储器22c的位线BL11、BL12的任意一个位线中发生读取选择位电压的变化，则可以判断为在该反熔丝存储器22c中数据已被写入。
这样，在本发明的反熔丝存储器22c中，即使不设置现有技术那样具有复杂电路结构的错误更正电路，也能够将写入在反熔丝存储器22c的数据正确地读取。另外，在本发明的反熔丝存储器22c中，在读取数据时，通过判断连接在存储器电容24a、24b的位线BL11、BL12的任意一个位线中是否发生电压的变化，由此能够读取正确的数据，因此不需要像现有技术那样在错误更正电路中进行复杂的逻辑计算，相应地能够使反熔丝存储器22c的规模变小，且能够迅速地进行数据的读取。
(2-4)作用及效果
在上述结构中，在反熔丝存储器22c中，按照下述方式设置有一个存储器电容24a及另一存储器电容24b和整流元件23，其中，存储器电容24a是在阱S2上通过存储器栅绝缘膜6a设有存储器栅极Ga，且在形成于阱S2表面的一个扩散区域5连接有一个位线BL11，存储器电容24b是在阱S2上通过另一存储器栅绝缘膜6b设有存储器栅极Gb，且在形成于阱S2表面的另一个扩散区域5连接有另一个位线BL11，整流元件23是设置在各存储器栅极Ga、Gb和字线WL2之间，电压从字线WL2向存储器栅极Ga、Gb施加，而从存储器栅极Ga、Gb向字线WL2的电压施加将成为反向偏置电压，将阻断从存储器栅极Ga、Gb向字线WL2的电压施加。
另外，在反熔丝存储器22c中，在向存储器电容24a、24b写入数据时，施加到读取选择字线WLa的写入破坏字电压将通过整流元件23被施加到存储器电容24a、24b的各存储器栅极Ga、Gb上。
在反熔丝存储器22c中，通过一个存储器电容24a的存储器栅极Ga和一个读取选择位线BL1a之间的电压差，存储器电容24a的存储器栅绝缘膜6a被绝缘破坏，与此同时或隔开时间差，通过另一个存储器电容24b的存储器栅极Gb和另一个读取选择位线BL2a之间的电压差，另一个存储器电容24b的存储器栅绝缘膜6b也被绝缘破坏。
另一方面，不写入数据的数据非写入动作的反熔丝存储器22b中，在与一个存储器电容24a连接的一个位线BL21或与另一个存储器电容24b连接的另一个位线BL22中分别被施加高电压的非破坏位电压，此时，例如即使存储器电容24a、24b的存储器栅绝缘膜6a、6b被绝缘破坏，0V的非破坏字电压将施加于写入非选择字线WLb上，因此，在存储器电容24a、24b中不形成沟道，在存储器电容24a、24b能够阻断从写入非选择位线BL1b、BL2b向字线WL1的电压施加。
此时，本发明的反熔丝存储器22b中，在存储器栅绝缘膜6a、6b的绝缘破坏发生在例如位于与连接有写入非选择位线BL1b、BL2b的扩散区域特别接近的部位，假设写入非选择位线BL1b、BL2b的电位在存储器电容24a、24b的沟道无法被阻断，从写入非选择位线BL1b、BL2b中的至少一个位线向存储器电容24a、24b的各存储器栅极Ga、Gb会被施加非破坏位电压，该非破坏位电压在整流元件23中成为反向偏置电压，因此能够通过该整流元件23可靠地阻断从存储器栅极Ga、Gb向字线WL1的电压施加。
因此，同样在反熔丝存储器22b中，与第一实施方式一样，不需要使用如现有技术中的控制电路，而设置半导体接合结构的整流元件23，该整流元件23是通过向存储器栅极Ga、Gb和字线WL1施加的电压值，从存储器栅极Ga、Gb向字线WL1的施加电压将成为反向偏置电压，通过该整流元件23能够可靠地阻断从存储器栅极Ga、Gb向字线WL1的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
另外，在根据该第二实施方式的反熔丝存储器22c中，在写入数据时，由于使两个存储器电容24a、24b的存储器栅绝缘膜6a、6b绝缘破坏，因此，即使之后在读取数据时假设在一个存储器电容24a中发生存储器栅绝缘膜6的绝缘不良，但可以从另一个存储器电容24b读取数据，通过从这两个存储器电容24a、24b读取的数据的不一致，能够推测处于数据被写入的状态。
因此，在本发明的反熔丝存储器22c中，即使不需要设置如现有技术那样的具有复杂电路结构的错误更正电路，也能够推测是否有数据的写入，因此不需要如现有技术那样的错误更正电路，相应地能够使电路结构简略化。另外，在本发明的反熔丝存储器22c中，在读取数据时，由于读取存储器电容24a、24b的数据，仅通过获得两个数据的逻辑和来能够读取正确数据，因此，不需要像现有技术那样在错误更正电路中进行复杂逻辑运算，相应地电路的规模会变小，且能够防止数据读取速度的延迟。
(2-5)根据其他实施方式的整流元件
另外，本发明并不限于本实施方式，在本发明的主要内容的范围内可以进行变形实施，作为整流元件，虽然对适用由P型半导体区域28和N型半导体区域29接合的PN接合二极管的半导体接合结构构成的整流元件23的情况进行了说明，但是本发明并不限于此，也可以适用由在P型半导体区域和N型半导体区域之间设有本征半导体区域的PIN(P-Intrinsic-N)接合二极管的半导体接合结构构成的整流元件。
另外，作为根据另一实施方式整流元件，如与图6A对应部分用相同符号表示的图6B所示，也可以在立设有接触器C2的P型半导体区域32的下部设置存储器电容24a、24b的各存储器栅电极Ga、Gb和整流元件30的N型半导体区域33。
另外，这时，在整流元件30中，N型半导体区域33形成在未图示的整流元件形成层ILb(图2)上，在N型半导体区域33的端部分别形成有存储器电容24a、24b的各存储器栅电极Ga、Gb。另外，在整流元件30中，以与N型半导体区域33的膜厚度相同的膜厚度形成有存储器电容24a、24b的各存储器栅电极Ga、Gb，N型半导体区域33和存储器电容24a、24b的各存储器栅电极Ga、Gb的各接合表面上不存在高度差，整体上能够实现薄型化。
在包括这种整流元件30中，同样施加于字线WL1的电压可通过接触器C2、整流元件30的P型半导体区域32和N型半导体区域33施加于各存储器电容24a、24b的存储器栅极Ga、Gb，另一方面，从存储器电容24a、24b的各存储器栅极Ga、Gb的电压在整流元件30中成为反向偏置电压而在N型半导体区域33和P型半导体区域32间被阻断，能够获得与上述的实施方式相同的效果。
(3)第三实施方式
(3-1)根据第三实施方式的半导体存储装置的结构
在上述的第二实施方式中，虽然对在一个整流元件23上连接有两个存储器电容24a、24b的反熔丝存储器22a、22b、22c、22d进行了说明，但是本发明不限于此，本发明也可适用在存储器电容24a、24b上分别单独地设置整流元件的反熔丝存储器。
在与图5对应部分用相同符号表示的图7表示设置有根据第三实施方式的反熔丝存储器37a、37b、37c、37d的半导体存储装置36。在此，这些反熔丝存储器37a、37b、37c、37d均具有相同结构，例如第1行第1列的反熔丝存储器37a由第一存储器部38a1和第二存储器部38a2构成，通过这些第一存储器部38a1和第二存储器部38a2存储1位的信息。
实际上，在反熔丝存储器37a中，第一存储器部38a1和第二存储器部38a2由相同结构构成，第一存储器部38a1由包括PN接合二极管型的半导体接合结构的具有整流作用的整流元件3a以及包括通过字线WL1和一个位线BL11的电压差来被绝缘破坏的存储器栅绝缘膜6a的存储器电容4a构成。另外，第二存储器部38a2由包括PN接合二极管型的半导体接合结构的具有整流作用的整流元件3b以及包括通过字线WL1和另一个位线BL12的电压差来被绝缘破坏的存储器栅绝缘膜6b的存储器电容4b构成。
设有第一存储器部38a1和第二存储器部38a2的各整流元件3a、3b具有P型半导体区域和N型半导体区域接合的结构，其P型半导体区域与字线WL1连接，且与对应N型半导体区域的存储器电容4a、4b的存储器栅极Ga、Gb连接。由此，在反熔丝存储器37a中，从字线WL1通过整流元件3a、3b向各存储器栅极Ga、G施加电压，另一方面，从各存储器栅极Ga、Gb向字线WL1的电压施加将在整流元件3a、3b中成为反向偏置电压，通过该整流元件3a、3b能够阻断从各存储器栅极Ga、Gb向字线WL1的电压施加。
实际上，在这样的反熔丝存储器37a、37b、37c、37d以矩阵状配置的半导体存储装置36中，在行方向并排的反熔丝存储器37a、37b(37c、37d)中共用字线WL1(WL2)，且在列方向并排的反熔丝存储器37a、37c(37b、37d)中共用位线BL11、BL12(BL21、BL22)。
此时，在一个字线WL1上连接有设置在反熔丝存储器37a的第一存储器部38a1和第二存储器部38a2的各整流元件3a、3b、和与该反熔丝存储器37a位于相同行上的反熔丝存储器37b的第一存储器部38b1和第二存储器部38b2的各整流元件3a、3b。另外，在配置在另一行上的字线WL2上同样连接有分别设置在行方向上并排的反熔丝存储器37c、37d的第一存储器部38c1、38d1和第二存储器部38c2、38d2的各整流元件3a、3b。
另一方面，在配置在第一列的一个位线BL11中，连接有设置在反熔丝存储器37a的第一存储器部38a1的存储器电容4a、和设置在与该反熔丝存储器37a位于相同列上的另一反熔丝存储器37c的第一存储器部38c1的存储器电容4a。另外，在配置在第一列的另一个位线BL12中，连接有设置在反熔丝存储器37a的第二存储器部38a2的存储器电容4b、和设置在与该反熔丝存储器37a位于相同列上的另一反熔丝存储器37c的第二存储器部38c2的存储器电容4b。另外，另外，在位于第2列上的位线BL21、BL22上同样连接有分别设置在列方向上并排的反熔丝存储器37b、37d的第一存储器部38b1、38d1和第二存储器部38b2、38d2的各存储器电容4a、4b。
(3-2)数据的写入动作
此时，根据第三实施方式的半导体存储装置36中同样根据如上述“(2-2-1)对多个存储器电容，同时写入相同数据的情况”和“(2-2-2)对多个存储器电容，依次写入相同数据的情况”能够仅对规定的反熔丝存储器37c写入数据。
在此，例如图5所示，在根据上述第二实施方式的反熔丝存储器22c中，存储器电容24a、24b的存储器栅极Ga、Gb由于与相同的整流元件23连接，所以存储器电容24a、24b的各存储器栅绝缘膜6a、6b被绝缘破坏时，存储器电容24a、24b被电连接的情况根据不同情况可考虑。此时，在根据上述第二实施方式的反熔丝存储器22c中，通过这些存储器电容24a、24b位线BL11、BL12被电连接，在进行“(2-2-2)对多个存储器电容，依次写入相同数据的情况”时，例如假设在一个位线BL11上施加0V的破坏位电压，则在另一个位线BL12上很难维持3V的非破坏位电压。
对此，如图7所示，在根据上述第三实施方式的反熔丝存储器37c中，在每个存储器电容4a、4b上设置整流元件3a、3b，存储器电容4a、4b之间是电隔离的，因此即使存储器电容4a、4b的各存储器栅绝缘膜6a、6b被绝缘破坏时，也不会通过储器电容4a、4b位线BL11、BL12被电连接。
因此，在进行“(2-2-2)对多个存储器电容，依次写入相同数据的情况”时，即使例如假设在一个位线BL11上施加有0V的破坏位电压，在另一个位线BL12上能够可靠地维持3V的非破坏位电压。
另外，在根据第三实施方式的半导体存储装置中，同样根据“(2-3)数据读取动作”能够读取想要读取的反熔丝存储器22c的数据，因此在这里省略对其的说明。
(3-3)作用及效果
在上述结构中，例如不写入数据的反熔丝存储器37b中也如上所述地，在与一个存储器电容4a连接的一个位线BL21或与另一个存储器电容4b连接的另一个位线BL22中分别被施加高电压的非破坏位电压，此时，例如即使存储器电容4a、4b的存储器栅绝缘膜6a、6b被绝缘破坏，0V的非破坏字电压将施加于写入非选择字线WLb上，因此，在存储器电容4a、4b中不形成沟道，在存储器电容4a、4b能够阻断从写入非选择位线BLb向字线WL1的电压施加。
此时，本发明的反熔丝存储器37b中也同样，即使在存储器栅绝缘膜6a、6b的绝缘破坏发生在例如位于与连接有写入非选择位线BL1b、BL2b的扩散区域特别接近的部位，假设写入非选择位线BL21b的电位在存储器电容4的沟道无法被阻断，从写入非选择位线BL1b、BL2b向存储器电容4a、4b的各存储器栅极Ga、Gb会被施加非破坏位电压，该非破坏位电压在整流元件3a、3b中成为反向偏置电压，因此能够通过该整流元件3a、3b可靠地阻断从存储器栅极Ga、Gb向字线WL1的电压施加。
因此，同样在反熔丝存储器37b中，与第一实施方式一样，不需要使用如现有技术中的控制电路，而设置半导体接合结构的整流元件3a、3b，该整流元件3a、3b是通过向存储器栅极Ga、Gb和字线WL1施加的电压值，使从存储器栅极Ga、Gb向字线WL1的施加电压将成为反向偏置电压，通过该整流元件3a、3b能够可靠地阻断从存储器栅极Ga、Gb向字线WL1的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容分别施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
另外，同样在根据该第三实施方式的反熔丝存储器37a、37b、37c、37d中，在写入数据时，由于使成对的两个存储器电容4a、4b的存储器栅绝缘膜6a、6b绝缘破坏，因此，即使之后在读取数据时假设在一个存储器电容4a中发生存储器栅绝缘膜6a的绝缘不良，但能够确定处于从另一个存储器电容4b数据被写入的状态的信息，能够获得与上述的第二实施方式相同的效果。
另外，在反熔丝存储器37a、37b、37c、37d中，在每个存储器电容4a、4b上设置有分别不同的整流元件3a、3b，使存储器电容4a、4b之间电隔离，由此，即使在存储器电容4a、4b的各存储器栅绝缘膜6a、6b被绝缘破坏时，能够防止通过存储器电容4a、4b一个位线BL1和另一个位线BL2电连接。
(4)第四实施方式
(4-1)根据第四实施方式的半导体存储装置的结构
在与图5对应部分用相同符号表示的图8中，41表示根据第四实施方式的半导体存储装置，与上述的根据第二实施方式的半导体存储装置21相同地，包括有在多个存储器电容44a、44b中共用一个整流元件23的反熔丝存储器42a、42b、42c、42d，但与上述的根据第二实施方式的半导体存储装置21的结构不同点是，在各反熔丝存储器42a、42b、42c、42d中，在存储器电容44a、44b中共用相同的位线BL1、BL2。
由此，在半导体存储装置41中，与上述的根据第二实施方式的半导体存储装置21相比，能够减少位线根数，能够使电路结构简略化。实际上，在该半导体存储装置41中，在行方向并排的反熔丝存储器42a、42b(42c、42d)中共用字线WL1(WL2)，且在列方向并排的反熔丝存储器42a、42c(42b、42d)中共用位线BL1(BL2)。
各反熔丝存储器42a、42b、42c、42d均具有相同结构，例如第1行第1列的反熔丝存储器42a由整流元件23和存储器电容44a、存储器电容44b构成，其中，整流元件23具有PN接合二极管的半导体接合结构并具有整流作用，存储器电容44a包括通过字线WL1和位线BL1的电位差被绝缘破坏的存储器栅绝缘膜6a，存储器电容44b包括同样通过字线WL1和位线BL1的电位差被绝缘破坏的存储器栅绝缘膜6b。
在该实施方式的情况下，整流元件23具有P型半导体区域和N型半导体区域接合的结构，P型半导体区域与字线WL1连接，N型半导体区域与存储器电容44a、44b的存储器栅极Ga、Gb连接。由此，例如在反熔丝存储器42a中，从字线WL1通过整流元件23向多个存储器栅极Ga、Gb一律地施加电压，另一方面，从各存储器栅极Ga、Gb向字线WL1的电压施加将在整流元件23中成为反向偏置电压，通过整流元件23能够阻断从存储器栅极Ga、Gb向字线WL1的电压施加。
另外，在反熔丝存储器42a中，一个存储器电容44a的一端的扩散区域和另一个存储器电容44b的一端的扩散区域连接在相同的位线BL1上，对这些存储器电容44a、44b通过该位线BL1能够一律地施加相同电压。
在这样的反熔丝存储器42a中，从字线WL1被施加的电压将通过整流元件23向存储器电容44a、44b的各存储器栅极Ga、Gb一律地被施加，通过在各存储器栅极Ga、Gb和位线BL1之间的较大电压差，存储器电容44a、44b的各存储器栅绝缘膜6a、6b被绝缘破坏，在存储器电容44a、44b中同时被写入相同数据。
(4-2)数据的写入动作
此时，根据第四实施方式的半导体存储装置41中同样根据如上述“(2-2-1)对多个存储器电容，同时写入相同数据的情况”能够仅对规定的反熔丝存储器42c写入数据。在半导体存储装置41中，在例如仅对第2行第1列的反熔丝存储器42c的存储器电容44a、44b写入数据时，如图8所示，在连接有写入数据的反熔丝存储器42c(写入选择存储器2W)的位线BL1(写入选择位线BLa)上可被施加0V的破坏位电压，在连接有不写入数据的反熔丝存储器42b、42d(写入非选择存储器2N)的位线BL2(写入非选择位线BLb)上可被施加3V的非破坏位电压。
另外，此时，在半导体存储装置41中，在连接有写入选择存储器2W的字线WL2(写入选择字线WLa)上可被施加5V的破坏字电压，在仅连接有不写入数据的反熔丝存储器42a、42b(写入非选择存储器2N)的字线WL1(写入非选择字线WLb)上可被施加0V的非破坏字电压。
例如将内建电势作为0.7V时，在写入选择存储器2W的存储器电容44a、44b中，在从整流元件23向各存储器栅极Ga、Gb分别被施加破坏字电压时，各存储器栅极Ga、Gb和连接有写入选择位线BLa的扩散区域之间分别可产生根据破坏位电压和破坏字电压的4.3V的电压差。这样，在写入选择存储器2W中，在存储器电容44a、44b中各存储器栅极Ga、Gb下部的存储器栅绝缘膜6a、6b被绝缘破坏，由此存储器栅极Ga、Gb和扩散区域以低阻抗处于导通状态，可处于相同数据向存储器电容44a、44b被写入的状态。
顺便说明一下，在从写入非选择位线BLb被施加3V的非破坏位电压的反熔丝存储器42b中，即使例如存储器电容44a、44b的各存储器栅绝缘膜6a、6b被绝缘破坏的情况下，由于0V的非破坏字电压施加于写入非选择字线WLb上，因此在存储器电容4中不形成沟道，写入非选择位线BLb的3V的非破坏位电压在存储器电容44a、44b中被阻断，因此，该非破坏位电压不会通过绝缘破坏的存储器栅绝缘膜6a、6b向存储器栅极Ga、Gb被施加。
但是，在存储器栅绝缘膜6a、6b的绝缘破坏的部位例如位于与连接有位线BLb的扩散区域特别接近的部位时，可能会发生在写入非选择位线BLb的电位在存储器电容44a、44b的沟道无法被阻断，施加到该扩散区域的3V的非破坏位电压会施加到存储器栅极Ga、Gb。
即使在这种情况下，在本发明的反熔丝存储器22b中，通过N型半导体区域和P型半导体区域的半导体接合结构具有整流作用的整流元件23连接在存储器电容44a、44b的各存储器栅极Ga、Gb和字线WL1之间，因此，即使从各存储器栅极Ga、Gb向整流元件23施加非破坏位电压，该非破坏位电压在该整流元件23中将成为反向偏置电压，通过整流元件23能够防止向字线WL1的电压施加。
另外，关于不写入数据的其他反熔丝存储器42a、42b、42d，由于与上述的“(2-2-1)对多个存储器电容，同时写入相同数据的情况”重复，故省略对其说明。
另外，根据第四实施方式的半导体存储装置41中同样根据“(2-3)数据的读取动作”能够读取想要的反熔丝存储器42c的数据，故省略对其说明。
(4-3)作用及效果
在上述结构中，例如不写入数据的反熔丝存储器42b中也如上所述地，即使在存储器栅绝缘膜6a、6b的绝缘破坏发生在例如位于与连接有写入非选择位线BLb的扩散区域特别接近的部位，假设写入非选择位线BLb的电位在存储器电容44a、44b的沟道无法被阻断，从写入非选择位线BLb向存储器电容44a、44b的存储器栅极Ga、Gb会被施加非破坏位电压，但是由于该非破坏位电压在整流元件23中成为反向偏置电压，因此能够通过该整流元件23可靠地阻断从各存储器栅极Ga、Gb向字线WL1的电压施加。
因此，同样在反熔丝存储器42b中，与第一实施方式一样，不需要使用如现有技术中的控制电路，而设置半导体接合结构的整流元件23，该整流元件23是通过存储器栅极Ga、Gb和字线WL1的电压值，使从存储器栅极Ga、Gb向字线WL1的施加电压将成为反向偏置电压，通过该整流元件23能够可靠地阻断从存储器栅极Ga、Gb向字线WL1的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容分别施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
另外，在该根据第四实施方式的反熔丝存储器42c中，在写入数据时，由于使两个存储器电容44a、44b的存储器栅绝缘膜6a、6b绝缘破坏，因此，即使之后在读取数据时假设在一个存储器电容44a中发生存储器栅绝缘膜6a的绝缘不良，但能够确定处于从另一个存储器电容44b数据被写入的状态的信息，能够获得与上述的第二实施方式相同的效果。
另外，例如在反熔丝存储器42a中，由于在多个存储器电容44a、44b中共用一根位线BL1，因此与在每个存储器电容44a、44b中分别设置位线的情况相比，能够减少位线根数，相应地能够使电路结构简略化。
另外，在上述的第四实施方式中，虽然对适用相对于多个存储器电容44a、44b设置一个整流元件23的反熔丝存储器42a、在多个存储器电容44a、44b中共用位线BL1的情况进行了描述，但是本发明并不限于此，可以适用在每个存储器电容44a、44b分别设置整流元件23的反熔丝存储器42a，并在多个存储器电容44a、44b中共用位线BL1。
(5)第五实施方式
(5-1)具有由N型MOS(Metal-Oxide-Semiconductor)晶体管构成的整流元件的反熔丝存储器
在上述第一至第四实施方式中，作为整流元件，对适用具有二极管型的半导体接合结构的整流元件3、11a、11b、16a、16b、23、30、3a、3b的情况进行了描述，其中，整流元件包括P型半导体区域和N型半导体区域，通过反向偏置电压阻断来自存储器栅极的电压，但是，本发明并不限于此，例如也可以适用具有MOS晶体管型的半导体接合结构的整流元件，其中，包括整流元件栅极、漏区域和源区域，通过反向偏置电压阻断来自存储器电容的存储器栅极的电压。
图9A表示反熔丝存储器45，该反熔丝存储器45包括整流元件46和存储器电容47，整流元件46具有N型MOS晶体管的半导体接合结构，存储器电容47包括通过字线WL和位线BL的电压差被绝缘破坏的存储器栅绝缘膜48。此时，在存储器电容47中，在一端的扩散区域连接有位线BL，在存储器栅极G1中连接有整流元件46。整流元件46具有下述结构：整流元件栅极G2和漏区域连接在字线WL上，且源区域连接在存储器电容47的存储器栅极G1上。由此，整流元件46只要从字线WL被施加截止电压，就使该整流元件46的晶体管进行截止动作，能够阻断从存储器栅极G1向字线WL的电压施加。
在此，这样具有MOS晶体管结构的整流元件46的反熔丝存储器45中，整流元件46的整流元件栅极G2和存储器电容47的存储器栅极G1形成在相同配线层(相同层)，而且，整流元件栅极G2和存储器电容47的存储器栅极G1具有相同的膜厚度。由此，在反熔丝存储器45中也能够在整体上实现薄型化。
(5-2)数据的写入动作
在此，在矩阵状排列的反熔丝存储器45中，在仅对规定的反熔丝存储器45写入数据时，与如图1所示的半导体存储装置1同样地，在连接有写入数据的反熔丝存储器45的位线BL上可被施加0V的破坏位电压，在仅连接有不写入数据的反熔丝存储器45的位线BL上可被施加3V的非破坏位电压。
另外，此时，在连接有写入数据的反熔丝存储器45的字线WL上可被施加5V的破坏字电压，在仅连接有不写入数据的反熔丝存储器45的字线WL上可被施加0V的非破坏字电压。另外，在形成有反熔丝存储器45的阱上可被施加与破坏位电压相同的0V。
因此，例如写入数据的反熔丝存储器45中，例如在位线BL上可被施加0V的破坏位电压，在字线WL上可被施加5V的破坏字电压。此时，在整流元件46中，由于从字线WL向整流元件栅极G2被施加5V的破坏字电压，因此通过整流元件栅极G2和源区域的电压差而进行导通动作，其结果，从漏区域向源区域被施加正向偏置电压，通过漏区域至源区域可将阈值电压量(Vth量)下降的破坏字电压向存储器电容47的存储器栅极G1施加。此时，在存储器电容47中，从存储器栅极G1的破坏字电压和位线BL的破坏位电压之间的关系进行导通动作并形成沟道，在沟道上位线BL的电位可被诱导。
由此，在存储器电容47中，存储器栅极G1和沟道之间可产生根据破坏位电压和破坏字电压的电压差。这样，在数据被写入的反熔丝存储器45中，存储器栅极G1下部的存储器栅绝缘膜48在存储器电容47中被绝缘破坏，存储器栅极G1和扩散区域以低阻抗处于导通状态，在存储器电容47中可处于数据被写入的状态。
另一方面，在位线BL上可被施加3V的非破坏位电压并在字线WL上可被施加0V的非破坏字电压的、不写入数据的反熔丝存储器45中，在例如存储器电容47的存储器栅绝缘膜48已被绝缘破坏时，位线BL的3V的非破坏位电压可通过存储器电容47的存储器栅极G1被施加到整流元件46的源区域。此时，在反熔丝存储器45中，由于在字线WL上被施加有0V的非破坏字电压，因此，整流元件46的整流元件栅极G2和漏区域处于0V，这样该整流元件46处于截止状态(非导通)。由此，在反熔丝存储器45中，即使假设在源极被施加3V的非破坏位电压，也能够在整流元件46中阻断该电位，能够防止该非破坏位电压传递到位线WL的情况。
顺便说明一下，在从字线WL可被施加5V的破坏字电压并从位线BL可被施加3V的非破坏位电压的、不写入数据的反熔丝存储器45中，虽然从整流元件46向存储器电容47的存储器栅极G1被施加阈值电压量下降的破坏字电压，但是由于存储器栅极G1和沟道及扩散区域之间的电压差变小，所以即使假设在存储器电容4中存储器栅绝缘膜48没有被绝缘破坏，该存储器栅绝缘膜48不会被绝缘破坏，照样维持绝缘状态，能够维持数据不被写入状态。
另外，即使在以矩阵状配置有具有这样结构的反熔丝存储器45的半导体存储装置中，也能够根据上述的“(1-3)数据的读取动作”读取想要读取的反熔丝存储器45的数据，因此在此省略对其说明。
(5-3)作用及效果
在上述结构中，不写入数据的反熔丝存储器45中也如上所述地，在连接在存储器电容47的位线BL上被施加高电压的非破坏位电压时，例如即使在存储器电容47的存储器栅绝缘膜48被绝缘破坏，但是通过使整流元件46的沟道处于截止状态(非导通状态)，由此能够阻断从存储器电容47的存储器栅极G1向字线WL的非破坏位电压的施加。
因此，同样在反熔丝存储器45中，与第一实施方式一样，不需要使用如现有技术中的控制电路，而设置晶体管结构的整流元件46，该整流元件46是通过存储器栅极G1和字线WL的电压值，使从存储器栅极G1向字线WL的施加电压以截止动作来被阻断，因此，不需要用来选择性地向存储器电容47施加各电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
(6)第六实施方式
(6-1)具有由P型MOS晶体管构成的整流元件的反熔丝存储器
在上述的第五实施方式中对具有由N型MOS晶体管构成的整流元件46的反熔丝存储器45进行了描述，但是本发明并不限于此，如图9B所示，也可以由P型MOS晶体管构成的整流元件51的反熔丝存储器50。这种情况下，反熔丝存储器50包括整流元件51和存储器电容47，该整流元件51具有P型MOS晶体管的半导体接合结构，存储器电容47包括通过位线BL和存储器栅极G1之间的电压差被绝缘破坏的存储器栅绝缘膜48。
此时，在存储器电容47中，在一端的扩散区域连接有位线BL，在存储器栅极G1上连接有整流元件51。整流元件51具有如下结构：整流元件栅极G2和漏区域连接在存储器电容47的存储器栅极G1，且其阱连接在阱控制端子VNW，另外，源区域连接在字线WL上。由此，整流元件51由于只要从字线WL没有被施加导通电压就进行截止动作，所以能够阻断从存储器栅极G1向字线WL的电压施加。
在此，具有这样的MOS晶体管结构的整流元件51的反熔丝存储器50中，同样整流元件51的整流元件栅极G2和存储器电容47的存储器栅极G1形成在相同配线层(相同层)，而且，整流元件栅极G2和存储器电容47的存储器栅极G1具有相同的膜厚度。由此，在反熔丝存储器50中也能够在整体上实现薄型化。
在这样的反熔丝存储器50中，在字线WL上被施加5V的破坏字电压，在位线BL上被施加0V的破坏位电压。另外，在形成有整流元件51的阱中，从阱控制端子VNW可被施加与破坏字电压相同的5V电压。假设整流元件51的源区域的电位为0V程度，则整流元件51在进行导通动作、其阈值电压为-0.7V时，源区域被充电至4.3V。
由此，在存储器电容47中，从整流元件51向存储器栅极G1被施加5V的破坏字电压，此时，由于位线为0V所以进行导通动作，沟道电位也是0V。其结果，在存储器47中，存储器栅极G1和沟道及扩散区域之间产生根据破坏位电压和破坏字电压的较大电压差。这样，在写入数据的反熔丝存储器50中，在存储器电容47中，存储器栅极G1下部的存储器栅绝缘膜48被绝缘破坏，在存储器栅极G1和扩散区域以低阻抗处于导通状态，在存储器电容47可处于数据被写入的状态。
另外，与上述的“(5-2)数据的写入动作”相同地，在位线BL上可被施加3V的非破坏位电压并在字线WL上可被施加0V的非破坏字电压的、不写入数据的反熔丝存储器50中，在例如存储器电容47的存储器栅绝缘膜48已被绝缘破坏时，位线BL的3V的非破坏位电压通过存储器47的存储器栅极G1可被施加到整流元件51的源区域。但是，此时整流元件51进行截止动作，因此在反熔丝存储器50中，能够防止位线BL的3V的非破坏位电压被施加到字线WL上，由此字线WL的电位不会发生变化。
顺便说明一下，在从字线WL可被施加5V的破坏字电压并从位线BL可被施加3V的非破坏位电压的、不写入数据的反熔丝存储器50中，由于在存储器47中存储器栅极G1和扩散区域之间的电压差变小，所以即使假设在存储器电容47中存储器栅绝缘膜48没有被绝缘破坏，该存储器栅绝缘膜48也不会被绝缘破坏，照样维持绝缘状态，能够维持数据不被写入的状态。
另外，即使在以矩阵状配置有具有这样结构的反熔丝存储器的半导体存储装置中，也能够根据上述的“(1-3)数据的读取动作”读取想要读取的反熔丝存储器50的数据，因此在此省略对其说明。
(6-2)作用及效果
在上述结构中，不写入数据的反熔丝存储器50中也如上所述地，在连接在存储器电容47的位线BL上被施加高电压的非破坏位电压时，例如即使在存储器电容47的存储器栅绝缘膜48被绝缘破坏，但是通过使整流元件51的沟道处于截止状态(非导通状态)，由此能够阻断从存储器电容47的存储器栅极G1向字线WL的非破坏位电压的施加。
因此，同样在反熔丝存储器50中，与第一实施方式一样，不需要使用如现有技术中的控制电路，而设置晶体管结构的整流元件51，该整流元件51是通过存储器栅极G1和字线WL的电压值，使从存储器栅极G1向字线WL的施加电压以截止动作来被阻断，因此，不需要用来选择性地向存储器电容47施加各电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
(7)其他实施方式
(7-1)由以N型MOS晶体管构成的整流元件和多个存储器电容构成的反熔丝存储器
图10表示以矩阵状配置有多个反熔丝存储器56a、56b、56c、56d的半导体存储装置55。在此，各反熔丝存储器56a、56b、56c、56d均具有相同结构，例如第1行第1列的反熔丝存储器56a具有下述结构：相对于由N型MOS晶体管构成的整流元件46连接有多个存储器电容47a、47b、47c。该半导体存储装置55中，在各反熔丝存储器56a、56b、56c、56d中分别存储1位的数据，在各反熔丝存储器56a、56b、56c、56d种，在多个存储器电容47a、47b、47c中存储相同数据。
此时，在半导体存储装置55中，在行方向上并排的反熔丝存储器56a、56b(56c、56d)中共用字线WL1(WL2)，且在列方向上并排的反熔丝存储器56a、56c(56b、56d)中共用多个位线BL11、BL12、BL13(BL21、BL22、BL23)。
实际上，在反熔丝存储器56a中，例如在存储器电容47a、47b、47c的一端的扩散区域分别设有对应的位线BL11、BL12、BL13。在此，各存储器电容47a、47b、47c均具有相同的结构，例如存储器电容47a包括通过位线BL11和存储器栅极G1的电压差被绝缘破坏的存储器栅绝缘膜48。
另外，在该实施方式的情况下，各存储器电容47a、47b、47c共用一个整流元件46，各存储器栅极G1连接在整流元件46的源区域。整流元件46中，整流元件栅极G2和漏区域连接在字线WL，通过存储器栅极G1和字线WL1的电压差进行截止动作，能够防止从各存储器电容47a、47b、47c的存储器栅极G1向源区域被施加的电压施加到字线WL1上。
这样，在反熔丝存储器56a、56b、56c、56d中，从字线WL1、WL2通过整流元件46向存储器电容47a、47b、47c的各存储器栅极G1一律地施加相同电压，另一方面，通过整流元件46的截止动作能够阻断从存储器电容47a、47b、47c的各存储器栅极G1向字线WL1、WL2的电压施加。
在此，图10表示例如仅在第2行第1列的反熔丝存储器56c的各存储器电容47a、47b、47c中同时希尔数据、其他反熔丝存储器56a、56b、56d中不写入数据时的各部位的电压值。此时，在半导体存储装置55中，在连接有写入数据的反熔丝存储器56c(写入选择存储器2W)的位线BL11、BL12、BL13(写入选择位线BL1a、BL2a、BL3a)上分别可被施加0V的破坏位电压，在仅连接有不写入数据的反熔丝存储器56b、56d(写入非选择存储器2N)的位线BL21、BL22、BL23(写入非选择位线BL1b、BL2b、BL3b)上分别可被施加3V的非破坏位电压。
另外，此时，在半导体存储装置55中，在连接有反熔丝存储器56c的字线WL2(写入选择字线WLa)上可被施加5V的破坏字电压，在仅连接有不写入数据的反熔丝存储器56a、56b(写入非选择存储器2N)的字线WL1(写入非选择字线WLb)上可被施加0V的非破坏字电压。
由此，在写入数据的反熔丝存储器56c的各存储器电容47a、47b、47c中，从整流元件46向各存储器栅极G1分别被施加破坏字电压，各存储器栅极G1和扩散区域之间产生根据各破坏位电压和破坏字电压的较大电压差。这样，在写入数据的反熔丝存储器56c中，在各存储器电容47a、47b、47c中，各存储器栅绝缘膜48被绝缘破坏，在存储器栅极G1和扩散区域以低阻抗处于导通状态，在各存储器电容47a、47b、47c可处于相同数据被写入的状态。
另外，连接在3V的非破坏位电压被施加的位线BL21、BL22、BL23(写入非选择位线BL1b、BL2b、BL3b)且数据不被写入的其他反熔丝存储器56b、56d中，由于在存储器电容47a、47b、47c中各存储器栅极G1和扩散区域之间的电压差变小，所以即使在各存储器电容47a、47b、47c中各存储器栅绝缘膜48没有被绝缘破坏时，该存储器栅绝缘膜48也不会被绝缘破坏，照样维持绝缘状态，能够维持数据不被写入的状态。
另外，在不写入数据的反熔丝存储器56b中，即使存储器栅绝缘膜48已被绝缘破坏，由于通过整流元件46设置在各存储器电容47a、47b、47c的存储器栅极G1和字线WL1之间而该整流元件46进行截止动作，由此能够阻断从存储器栅极G1向整流元件46的非破坏位电压的施加。
顺便说明一下，即使在这样如图10所示的半导体存储装置55中，也能够进行如上所述“(2-2-2)对多个存储器电容，依次写入相同数据的情况”相同的数据写入动作，能够在规定的反熔丝存储器56c对各存储器电容47a、47b、47c依次写入相同数据。
(7-2)由FinFET(Fin Field Effect Transistor：鳍式场效应晶体管)构成的存储器电容
在上述第一至第六实施方式中，虽然对包括由扩散区域或沟道以平面状排列的平面型晶体管构成的存储器电容4、4a、4b、24a、24b、44a、44b、47、47a、47b、47c的反熔丝存储器2a、2b、2c、2d、22a、22b、22c、22d、37a、37b、37c、37d、42a、42b、42c、42d、45、50、56a、56b、56c、56d进行了说明，但本发明并不限于此，也可以做成包括由如图11所示的FinFET构成的存储器电容64的反熔丝存储器61。
此时，反熔丝存储器61具有下述结构：元件隔离层S3形成在P型或N型的阱S2上，同样在该阱S2上立设有由阱以立方体状形成的扩散区域形成部M1，该扩散区域形成部M1的前端从元件隔离层S3表面突出。另外，在反熔丝存储器61中，带状的整流元件形成部M2以与扩散区域形成部M1的长度方向垂直的方式形成在元件隔离层S3的表面上，从该元件隔离层S3表面突出的扩散区域形成部M1的一部分被整流元件形成部M2覆盖。
在扩散区域形成部M1中，在从整流元件形成部M2露出的区域形成有存储器电容64的扩散区域68，在该扩散区域68连接有位线BL。另外，在整流元件形成部M2中在覆盖扩散区域形成部M1的区域形成有存储器栅极G10，在扩散区域形成部M1和该存储器栅极G10之间形成有存储器栅绝缘膜69。
另外，在整流元件形成部M2中，覆盖扩散区域形成部M1的一部分区域形成有整流元件63的N型半导体区域67，该N型半导体区域67与存储器栅极G10接合。在形成在元件隔离层S3的表面上的整流元件形成部M2的一端侧上，以与N型半导体区域67接合的方式形成有P型半导体区域66，配置有构成PN接合二极管的整流元件63。而且，在整流元件63的P型半导体区域66与字线WL连接。
即使在具有这种结构的反熔丝存储器61中，同样通过整流元件63从字线WL向存储器电容64的存储器栅极G10施加电压，另一方面，通过存储器电容64的存储器栅极G10和字线WL的电压值，从该存储器栅极G10向字线WL的电压施加将在整流元件63中成为反向偏置电压，通过整流元件63从存储器栅极G10向字线WL的电压施加被阻断。这样，即使在反熔丝存储器61中也同样能够获得与上述的实施方式相同的效果。
(7-3)其他
另外，本发明并不限定于本实施方式，在本发明的主要内容的范围内可以进行变形实施，例如可以适当组合上述的第一至第六实施方式所示的反熔丝存储器2a、2b、2c、2d、22a、22b、22c、22d、37a、37b、37c、37d、42a、42b、42c、42d、45、50、56a、56b、56c、56d和如图11所示的由FinFET构成的反熔丝存储器61。另外，作为其他实施方式，也可以适当组合如图9A所示的N型晶体管的整流元件46、图9B所示的P型晶体管的整流元件51、如图11所示的由FinFET构成的反熔丝存储器61等。进而，例如在如10所示的反熔丝存储器56a、56b、56c、56d中，替代N型晶体管的整流元件46，也可以使用由P型晶体管构成的整流元件51，进而在各存储器电容中也可是分别设置整流元件。
附图说明
1、21、36、41、55：半导体存储装置
2a、2b、2c、2d、22a、22b、22c、22d、37a、37b、37c、37d、42a、42b、42c、42d、45、50、56a、56b、56c、56d、61：反熔丝存储器
3、3a、3b、11a、11b、16a、16b、23、30、46、51、63：整流元件
4、4a、4b、24a、24b、44a、44b、47、47a、47b、47c、64：存储器电容
G、Ga、Gb、G1：存储器栅极
6、6a、6b、48：存储器栅绝缘膜
S2：阱

Claims (13)

1.一种反熔丝存储器，其特征在于，包括：
存储器电容，其中，通过存储器栅绝缘膜设置有存储器栅极，在形成于阱上的一个扩散区域连接有位线；
整流元件，设置在所述存储器栅极和字线之间，从所述字线向所述存储器栅极施加电压，另一方面，通过向所述存储器栅极和所述字线施加的电压值，阻断从所述存储器栅极向所述字线的电压施加。
2.根据权利要求1所述的反熔丝存储器，其特征在于，
在向所述存储器电容写入数据时，被施加到所述字线的电压通过所述整流元件被施加到所述存储器栅极，通过所述存储器栅极和所述位线之间的电压值，所述存储器栅绝缘膜被绝缘破坏，
在向所述存储器电容不写入数据时，如果所述存储器栅极的电压比所述字线电压高，则阻断从所述存储器电容的所述存储器栅极向所述字线的电压施加。
3.根据权利要求1或2所述的反熔丝存储器，其特征在于，
所述整流元件由P型半导体区域和N型半导体区域接合的PN接合二极管的半导体接合结构构成，所述P型半导体区域与所述字线连接，所述N型半导体区域与所述存储器栅极连接。
4.根据权利要求1或2所述的反熔丝存储器，其特征在于，
所述整流元件由在P型半导体区域和N型半导体区域之间设置有本征半导体区域的PIN(P-Intrinsic-N)接合二极管的半导体接合结构构成，所述P型半导体区域与所述字线连接，所述N型半导体区域与所述存储器栅极连接。
5.根据权利要求3或4所述的反熔丝存储器，其特征在于，
构成所述整流元件的所述P型半导体区域和所述N型半导体区域与所述存储器栅极被一体地形成。
6.根据权利要求3至5中任一项所述的反熔丝存储器，其特征在于，
所述整流元件的所述P型半导体区域和所述N型半导体区域与所述存储器栅极形成在相同层上。
7.根据权利要求1或2所述的反熔丝存储器，其特征在于，
所述整流元件由N型MOS(Metal-Oxide-Semiconductor)晶体管或者P型MOS晶体管构成，一端的源区域与所述存储器栅极连接，且另一端的漏区域与所述字线连接，整流元件栅极与所述字线或者所述存储器栅极中的任一方连接，通过使沟道处于非导通状态，由此阻断从所述存储器栅极向所述字线的电压施加。
8.根据权利要求7所述的反熔丝存储器，其特征在于，
所述整流元件的所述整流元件栅极与所述存储器栅极形成在相同层上。
9.根据权利要求1至8中任一项所述的反熔丝存储器，其特征在于，
多个所述存储器电容的各所述存储器栅极与一个所述整流元件连接。
10.根据权利要求9所述的反熔丝存储器，其特征在于，
在共用一个所述整流元件的各所述存储器电容中，分别设置有所述位线。
11.根据权利要求9所述的反熔丝存储器，其特征在于，
在共用一个所述整流元件的各所述存储器电容共用所述位线。
12.一种半导体存储装置，其特征在于，
在多个字线和多个位线的各交叉部位配置有反熔丝存储器，
所述反熔丝存储器为根据权利要求1至11中任一项所述的反熔丝存储器。
13.根据权利要求12所述的半导体存储装置，其特征在于，
包括一个所述反熔丝存储器和与所述反熔丝存储器成对的另一所述反熔丝存储器，
在对一个所述反熔丝存储器和另一所述反熔丝存储器写入相同数据时，在向一个所述反熔丝存储器写入数据后，再向另一所述反熔丝存储器写入数据。
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Application publication date: 20170829

Assignee: Suzhou Tengxin Microelectronics Co.,Ltd.

Assignor: FLOADIA Corp.

Contract record no.: X2022990000142

Denomination of invention: Anti fuse memory and semiconductor storage device

Granted publication date: 20210226

License type: Exclusive License

Record date: 20220309

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