CN111987101A - 反熔丝存储器 - Google Patents

反熔丝存储器 Download PDF

Info

Publication number
CN111987101A
CN111987101A CN202010893535.1A CN202010893535A CN111987101A CN 111987101 A CN111987101 A CN 111987101A CN 202010893535 A CN202010893535 A CN 202010893535A CN 111987101 A CN111987101 A CN 111987101A
Authority
CN
China
Prior art keywords
memory
antifuse
bit line
word line
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010893535.1A
Other languages
English (en)
Inventor
葛西秀男
谷口泰弘
川嶋泰彦
樱井良多郎
品川裕
户谷达郎
山口贵德
大和田福夫
吉田信司
畑田辉男
野田敏史
加藤贵文
村谷哲也
奥山幸祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Floadia Corp filed Critical Floadia Corp
Publication of CN111987101A publication Critical patent/CN111987101A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明的一种反熔丝存储器(42)，其特征在于，包括：存储器电容(44)，包括存储器栅极(G)和扩散区域，所述存储器栅极的一部分与活性区域相对配置，在所述存储器栅极与所述活性区域的相对区域形成有存储器栅绝缘膜(6)；N型MOS晶体管，包括整流元件栅极(G1)、源区域和漏区域，其中，所述扩散区域与位线(BL)连接，所述存储器栅极与所述源区域连接，所述整流元件栅极和所述漏区域与字线(WL)连接。

Description

反熔丝存储器
本申请是原申请号为201680008338.9(PCT/JP2016/054809号进入中国国家阶段申请)、原申请日为2016年02月19日、原发明名称为“半导体存储装置”的分案申请。
分案申请的发明名称由原发明名称“半导体存储装置”更改为“反熔丝存储器”。
技术领域
本发明涉及一种半导体存储装置，例如，一种优选适用于反熔丝存储器以矩阵状配置的半导体存储装置的半导体存储装置。
背景技术
现有技术中，作为通过破坏绝缘膜来可进行一次性数据写入的反熔丝存储器，周知的有具有如美国专利第6,667,902号的说明书(专利文献1)中所示的结构的反熔丝存储器。该专利文献1中所示的反熔丝存储器具有在阱上并列地形成开关晶体管和存储器电容的双晶体管结构。
实际上，具有晶体管结构的开关晶体管中，在阱上夹着开关栅绝缘膜形成有开关栅极，在开关栅极上连接有字线，且在形成于阱表面的一个扩散区域连接有位线。另外，在与开关晶体管成对的存储器电容中，在阱上夹着存储器栅绝缘膜形成有存储器栅极，在该存储器栅极中连接有与开关栅极连接的字线不同的写入字线。
在进行数据写入动作时，存储器电容通过从写入字线向存储器栅极施加的破坏字电压和向开关晶体管的位线施加的绝缘破坏位电压之间的电压差来绝缘破坏存储器栅绝缘膜，与阱绝缘的存储器栅极通过存储器栅绝缘膜的绝缘破坏，与阱表面即形成存储器沟道的区域电连接。
并且，在进行数据读取动作时，在向与要读取的位线连接的写入字线施加电压时，在存储器栅绝缘膜破坏的情况下，施加于写入字线的电压通过存储器沟道施加在开关晶体管的另一扩散区域。并且，开关晶体管通过分别从与开关栅极连接的字线和与扩散区域连接的位线施加的电压而成为导通状态，并基于施加到位线的电压的变化判断成对的存储器电容中的存储器栅极和存储器沟道的电连接状态，判断数据是否写入。
现有技术文献
专利文献
专利文献1：美国专利第6,667,902号说明书
发明内容
发明要解决的课题
但是，具有这种结构的现有的反熔丝存储器中，设置与存储器电容分开的独立的开关晶体管，因此除了对所述存储器电容施加破坏字电压的控制电路之外，还需要设置用于使开关晶体管进行导通和截止动作的开关控制电路，相应地，存在难以实现小型化的问题。
并且，这样的反熔丝存储器以矩阵状配置的半导体存储装置中，使特定的反熔丝存储器的存储器栅绝缘膜绝缘破坏，而其他的反熔丝存储器的存储器栅绝缘膜不绝缘破坏时，需要分别对以矩阵状配置的反熔丝存储器施加合适的电压，因此需要有效地布置用于对各反熔丝存储器施加电压的布线以实现整体的小型化。
因此，本发明是鉴于以上的问题而提出的，其目的在于提供一种相比现有技术能够实现小型化的半导体存储装置。
为解决课题的技术手段
用于解决所述问题的本发明的半导体存储装置，在多个字线和多个位线的各交叉位置配置有反熔丝存储器，其特征在于，各所述反熔丝存储器包括：存储器电容，其中，夹着存储器栅绝缘膜设置有存储器栅极，在阱上形成的一侧的扩散区域通过位线连接器连接有所述位线；整流元件，设置在所述存储器栅极与所述字线之间，来自所述字线的电压经由字线连接器被施加到所述存储器栅极，并通过施加到所述存储器栅极和所述字线的电压值，阻断从所述存储器栅极施加到所述字线的电压，其中，两个以上的所述反熔丝存储器共用一个所述位线连接器。
另外，本发明的半导体装置，在多个字线和多个位线的各交叉位置配置有反熔丝存储器，其特征在于，各所述反熔丝存储器包括：存储器电容，其中，夹着存储器栅绝缘膜设置有存储器栅极，在阱上形成的一侧的扩散区域通过位线连接器连接有所述位线；整流元件，设置在所述存储器栅极与所述字线之间，来自所述字线的电压经由字线连接器被施加到所述存储器栅极，并通过施加到所述存储器栅极和所述字线的电压值，阻断从所述存储器栅极施加到所述字线的电压，其中，两个以上的所述反熔丝存储器共用一个所述字线连接器。
发明的效果
根据本发明，不使用如现有的控制电路，可通过施加到存储器电容的存储器栅极和字线的电压值，通过整流元件阻断从存储器栅极施加到字线的电压，因此不需要如现有的选择性地执行向存储器电容施加电压的开关晶体管或者用于使开关晶体管进行导通和截止动作的开关控制电路，从而相应地能够实现小型化。
另外，根据本发明，至少两个以上的反熔丝存储器共用一个位线连接器和/或一个字线连接器，因此与每个反熔丝存储器上设置位线连接器或字线连接器的情况相比，能够实现小型化。
附图说明
图1是示出本发明的半导体存储装置的基本的电路结构的电路图。
图2A是示出两个反熔丝存储器并列地配置的位置的剖面结构的示意图，图2B是示出图2A所示的两个反熔丝存储器的平面布置的示意图。
图3是示出四个反熔丝存储器共用一个字线连接器和一个位线连接器时的平面布置(1)的示意图。
图4是示出字线和位线的平面布置(1)的示意图。
图5是示出其他实施方式的字线和位线的平面布置(1)的示意图。
图6是示出沿行方向排列的两个反熔丝存储器共用一个字线连接器、沿列方向排列的多个反熔丝存储器共用一个位线连接器时的平面布置(1)的示意图。
图7是示出沿行方向排列的多个反熔丝存储器共用一个字线连接器、沿列方向排列的两个反熔丝存储器共用一个位线连接器时的平面布置(1)的示意图。
图8是示出包括N型MOS晶体管结构的整流元件的其他实施方式的反熔丝存储器的电路结构的电路图。
图9A是示出图8所示的反熔丝存储器的剖面结构的示意图，图9B是示出图9A所示的反熔丝存储器的平面布置的示意图。
图10是示出四个反熔丝存储器共用一个字线连接器和一个位线连接器时的平面布置(2)的示意图。
图11是示出字线和位线的平面布置(2)的示意图。
图12是示出其他实施方式的字线和位线的平面布置(2)的示意图。
图13是示出其他实施方式的连接器的平面布置(1)的示意图。
图14是示出沿行方向排列的两个反熔丝存储器共用一个字线连接器、沿列方向排列的多个反熔丝存储器共用一个位线连接器时的平面布置(2)的示意图。
图15是示出其他实施方式的连接器的平面布置(2)的示意图。
图16是示出沿行方向排列的多个反熔丝存储器共用一个字线连接器、沿列方向排列的两个反熔丝存储器共用一个位线连接器时的平面布置(2)的示意图。
图17是示出包括P型MOS晶体管结构的整流元件的其他实施方式的反熔丝存储器的电路结构的示意图。
图18A是示出其他实施方式的反熔丝存储器的剖面结构的示意图，图18B是示出图18A所示的反熔丝存储器的平面布置的示意图。
具体实施方式
以下，根据附图对本发明的实施方式进行详细说明。
以下，对用于实施本发明的方式进行说明。并且，按照以下的顺序进行说明。
<1.以矩阵状设置反熔丝存储器的本发明的半导体存储装置的基本概念>
1-1.基本结构
1-2.数据的写入动作
1-3.数据的读取动作
1-4.基于上述结构的半导体存储装置的作用及效果
<2.关于四个反熔丝存储器共用一个字线连接器和一个位线连接器的情况>
2-1.关于平面布置结构
2-2.关于位线和字线的平面布置结构
<3.关于其他实施方式的位线和字线的平面布置结构>
<4.关于两个反熔丝存储器共用一个字线连接器、沿列方向排列的多个反熔丝存储器共用一个位线连接器的情况>
<5.关于沿行方向排列的多个反熔丝存储器共用一个字线连接器、两个反熔丝存储器共用一个位线连接器的情况>
<6.具有由N型MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管构成的整流元件的反熔丝存储器>
6-1.基本结构
6-2.数据的写入动作
6-3.基于上述结构的半导体存储装置的作用及效果
<7.关于四个反熔丝存储器共用一个字线连接器和一个位线连接器的情况>
7-1.关于平面布置结构
7-2.关于位线和字线的平面布置结构
<8.关于其他实施方式的位线和字线的平面布置结构>
<9.关于两个反熔丝存储器共用一个字线连接器、沿列方向排列的多个反熔丝存储器共用一个位线连接器的情况>
<10.关于沿行方向排列的多个反熔丝存储器共用一个字线连接器、两个反熔丝存储器共用一个位线连接器的情况>
<11.其他实施方式>
11-1.具有由P型MOS晶体管构成的整流元件的反熔丝存储器
11-2.包括晶体管结构的整流元件的反熔丝存储器的其他实施方式的结构
11-3.其他
(1)以矩阵状设置反熔丝存储器的本发明的半导体存储装置的基本概念
(1-1)基本结构
图1中，1表示本发明的半导体存储装置，例如，具有四个反熔丝存储器2a、2b、2c、2d以矩阵状配置的结构。在这种情况下，半导体存储装置1在沿行方向排列的反熔丝存储器2a、2b(2c、2d)共用字线WLa(WLb)，同时沿列方向排列的反熔丝存储器2a、2c(2b、2d)共用位线BLa(BLb)。各反熔丝存储器2a、2b、2c、2d都具有相同的结构，因此在这里主要对例如第一行第一列的反熔丝存储器2a进行说明。实际上，反熔丝存储器2a由整流元件3和储存器电容4构成，所述整流元件3具有PN接合二极管的半导体接合结构，所述存储器电容4包括通过存储器栅极G和位线BLa的电压差被绝缘破坏的存储器栅绝缘膜6。
在该实施方式的情况下，整流元件3具有P型半导体区域和N型半导体区域接合的结构，P型半导体区域与字线WLa连接，N型半导体区域与存储器电容4的存储器栅极G连接。由此，反熔丝存储器2a从字线WLa通过整流元件3向存储器电容4的存储器栅极G施加电压，另一方面，从该存储器栅极G向字线WLa的电压施加将在整流元件3中成为反向偏置电压，可阻断通过整流元件3从存储器栅极G向字线WL的电压施加。
在这种反熔丝存储器2a、2b、2c、2d中，在进行数据写入动作时，当施加到字线WLa、WLb的电压通过整流元件3施加到存储器电容4的存储器栅极G，在存储器电容4中，存储器栅极G和位线BLa、BLb之间产生较大的电压差时，存储器电容4的存储器栅绝缘膜6被绝缘破坏，在该存储器电容4中写入数据。
在此，对设置在半导体存储装置1的本发明的反熔丝存储器2a、2b、2c、2d进行详细说明。并且，在此，主要对例如图1的第一行中排列的两个反熔丝存储器2a、2b进行说明。如图2A所示，在半导体存储装置1中，例如由Si构成的P型或N型阱S2形成在半导体基板S1上，在该阱S2表面形成有由绝缘部件形成的整流元件形成层ILb。并且，在阱S2表面以夹住整流元件形成层ILb的方式从该整流元件形成层ILb隔开规定间隔而形成由绝缘部件构成的元件隔离层ILa、ILc。
此时，半导体存储装置1中，在整流元件形成层ILb和一个元件隔离层ILa之间可形成一个反熔丝存储器2a的存储器电容4，在整流元件形成层ILb和另一元件隔离层ILc之间可形成另一反熔丝存储器2b的存储器电容4。
实际上，在整流元件形成层ILb和一个元件隔离层ILa之间形成有存储器电容4，该存储器电容4为，以与该元件隔离层ILa相邻的方式在阱S2的表面形成有一个扩散区域5，在该扩散区域5和整流元件形成层ILb之间的阱S2上夹着存储器栅绝缘膜6配置有存储器栅极G。
并且，在整流元件形成层ILb和另一个元件隔离层ILc之间也形成存储器电容4，该存储器电容4为，以与该元件隔离层ILc相邻的方式在阱S2的表面形成有另一个扩散区域5，在该扩散区域5和整流元件形成层ILb之间的阱S2上夹着存储器栅绝缘膜6配置有存储器栅极G。
在各扩散区域5中在硅化物SC上分别立设有位线连接器BC，在该位线连接器BC的前端分别连接有对应的位线BLa、BLb。由此，例如在反熔丝存储器2a的存储器电容4中，从位线BLa通过位线连接器BC向扩散区域5可施加规定的电压。在这种结构的基础上，在整流元件形成层ILb的表面形成有整流元件3。在该实施方式中，在整流元件形成层ILb的表面设有P型半导体区域8和在该P型半导体区域8的两侧形成的N型半导体区域7，通过基于一个N型半导体区域7和P型半导体区域8的半导体接合结构，形成PN接合二极管的整流元件3。
在这种情况下，各反熔丝存储器2a、2b中，存储器电容4的存储器栅极G由N型半导体形成，该存储器栅极G端部和在整流元件形成层ILb上形成的整流元件3的N型半导体区域7的端部形成为一体。并且，在反熔丝存储器2a、2b中，这些整流元件3的N型半导体区域7和P型半导体区域8以及存储器电容4的各存储器栅极G形成在相同布线层(相同层)，整流元件3的N型半导体区域7和P型半导体区域8以及存储器电容4的存储器栅极G形成为相同的膜厚度。
由此，在反熔丝存储器2a、2b中，整流元件3的N型半导体区域7、P型半导体区域8以及存储器电容4的存储器栅极G的各接合表面没有阶梯差，实现整体的薄型化。并且，在反熔丝存储器2a、2b中，由于整流元件3的N型半导体区域7、P型半导体区域8以及存储器电容4的存储器栅极G可以通过相同的成膜工序形成，因此与分别形成N型半导体区域7、P型半导体区域8以及存储器电容4的存储器栅极G的情况相比，能够简化制造工序。
另外，在整流元件3中，在P型半导体区域8的硅化物SC上立设有字线连接器WC，配置在位线BLa、BLb上方的字线WLa通过字线连接器WC与P型半导体区域8连接。这样，例如在反熔丝存储器2a中，当向字线WLa施加相对于存储器栅极G相对正的电压时，来自该字线WLa的电压依次通过字线连接器WC、整流元件3的P型半导体区域8以及N型半导体区域7施加在各存储器电容4的存储器栅极G。另外，在反熔丝存储器2a中，当向存储器电容4的存储器栅极G施加相对于字线WLa相对正的电压时，来自存储器栅极G的电压在整流元件3中成为反向偏置电压，在N型半导体区域7和P型半导体区域8之间可被阻断。并且，在阱S2上形成的位线连接器BC、字线连接器WC、整流元件3、存储器栅极G、位线BLa、BLb、字线WLa由层间绝缘层9覆盖。
并且，与图2A的对应部分使用相同符号的图2B示出图2A所示的设置反熔丝存储器2a、2b的区域的平面布置。并且，图2A是图2B的A-A’的侧截面结构。如图2B所示，半导体存储装置1中，各位线连接器BC配置在阱S2的对应的活性区域12上。分别设置在相邻的反熔丝存储器2a、2b的长方形的N型半导体区域7以矩形状的P型半导体区域8的中心位置上配置的字线连接器WC为中心左右对称地配置。并且，各N型半导体区域7具有其一端与P型半导体区域8的边接合且从所述P型半导体区域8向活性区域12延伸的长度方向，在其前端部接合的存储器栅极G与对应的活性区域12相对配置。并且，在存储器栅极G和活性区域12的相对区域，分别形成有反熔丝存储器2a、2b的存储器栅绝缘膜6。
顺便说一下，具有这样的结构的半导体存储装置1可以通过利用光刻技术、氧化或CVD(Chemical Vapor Deposition)等的成膜技术、蚀刻技术以及离子注入法的一般的半导体制造工序来形成，因此在此省略对此的说明。
(1-2)数据的写入动作
接着，对具有这种结构的半导体存储装置1中例如仅在第2行第1列的反熔丝存储器2c中写入数据时的数据写入动作进行说明。另外，在此，将写入数据的反熔丝存储器2c称为写入选择存储器，将不写入数据的反熔丝存储器2a、2b、2d称为写入非选择存储器。在这种情况下，如图1所示，半导体存储装置1中，向与作为写入选择存储器的反熔丝存储器2c连接的位线BLa(以下，称为写入选择位线)施加0V的破坏位电压，向仅与作为写入非选择存储器的反熔丝存储器2b、2d连接的位线BLb(以下，称为写入非选择位线)施加3V的非破坏位电压。
并且，此时，半导体存储装置1中，可向与作为写入选择存储器的反熔丝存储器2c连接的字线WLb(以下，称为写入选择字线)施加5V的破坏字电压，可向仅与作为写入非选择存储器的反熔丝存储器2a、2b连接的字线WLa(以下，称为写入非选择字线)施加0V的非破坏字电压。反熔丝存储器(写入选择存储器)2c中，可从作为写入选择字线的字线WLb向整流元件3的P型半导体区域8施加5V的破坏字电压的同时，可从作为写入选择位线的位线BLa向存储器电容4的一端的扩散区域5施加0V的破坏位电压。
由此，反熔丝存储器2c中，从整流元件3向存储器电容4的存储器栅极G施加破坏字电压的同时，从位线BLa向扩散区域5施加0V，结果，存储器电容4的沟道(未示出)成为导通状态，沟道电位变成与位线BLa电位相同的电位。这样，反熔丝存储器2c中，例如当整流元件3的PN接合二极管的内建电势为0.7V时，沟道和存储器栅极G的电位差为4.3V，从而存储器栅极G下部的存储器栅绝缘膜6被绝缘破坏，存储器栅极G与扩散区域5通过沟道以低阻抗处于导通状态，从而可处于数据被写入的状态。
另外，虽然与施加5V的破坏字电压的字线(写入选择字线)WLb连接，但是不写入数据的另一列的反熔丝存储器2d中，通过位线(写入非选择位线)BLb向存储器电容4一端的扩散区域5施加3V的非破坏位电压，因此存储器电容4中存储器栅极G和扩散区域5之间的电位差减小，成为1.3V(考虑内建电势0.7V)。因此，该反熔丝存储器2d中，即使存储器电容4中存储器栅极G下部的存储器栅绝缘膜6没有被绝缘破坏，所述存储器栅绝缘膜6不会被绝缘破坏而成为绝缘状态，能够保持不写入数据的状态。
并且，与施加3V的非破坏位电压的位线(写入非选择位线)BLb连接、且不写入数据的另一反熔丝存储器2b中，当存储器栅绝缘膜6没有被绝缘破坏时，从字线(写入非选择字线)WLa通过整流元件3向存储器栅极G施加0V的非破坏字电压，因此存储器电容4中，存储器栅极G和与位线BLb连接的扩散区域5之间的电位差减小，成为3V。
因此，该反熔丝存储器2b中，即使假设存储器电容4中存储器栅极G下部的存储器栅绝缘膜6没有被绝缘破坏，所述存储器栅绝缘膜6也不会被绝缘破坏而成为绝缘状态，从而能够保持不写入数据的状态。
另外，从位线(写入非选择位线)BLb施加3V的非破坏位电压的反熔丝存储器2b中，即使例如存储器电容4的存储器栅绝缘膜6已被绝缘破坏，由于向字线(写入非选择字线)WLa施加0V的非破坏字电压，因此在存储器电容4中不形成沟道，所述位线(写入非选择位线)BLb的3V非破坏位电压在存储器电容4中被阻断。因此，该反熔丝存储器2d中，非破坏位电压并不会通过被绝缘破坏的存储器栅绝缘膜6施加到存储器栅极G。
但是，当存储器栅绝缘膜6的被绝缘破坏的位置与连接有位线(写入非选择位线)BLb的扩散区域5非常接近时，存在可能位线BLb的电位无法被存储器电容4的沟道阻断而施加到所述扩散区域5的3V的非破坏位电压施加到存储器栅极G的担忧。
即使在这种情况下，本发明的反熔丝存储器2b中，通过基于N型半导体区域7和P型半导体区域8的半导体接合结构成为PN接合二极管的整流元件3设置在存储器电容4的存储器栅极G和字线WLa之间，因此即使从存储器栅极G向整流元件3施加3V的非破坏位电压，所述整流元件3中成为从N型半导体区域7向P型半导体区域8的反向偏置电压，通过所述整流元件3，能够可靠地阻断从存储器栅极G向字线WLa的电压施加。
并且，当假设不具有这种通过整流元件3的阻断功能时，位线BLb的3V的非破坏位电压会通过反熔丝存储器2b传递到字线WLa上。在这种情况下，通过反熔丝存储器2b施加到字线WLa上的3V的电压将通过字线WLa会传递到共用所述字线WLa的另一反熔丝存储器2a的存储器栅极G。由此，当反熔丝存储器2a的存储器栅绝缘膜6已被破坏时，位线BLa和字线WLa短路而将成为同电位，结果，一个位线BLa和另一位线BLb不能保持所需的电位，存在会产生对反熔丝存储器不能进行正常的数据写入动作的问题。
顺便说一下，与施加0V的非破坏字电压的字线(写入非选择字线)WLa和同样地施加0V的非破坏位电压的位线(写入非选择位线)BLa连接的、不写入数据的反熔丝存储器2a中，由于在存储器电容4中存储器栅极G与扩散区域5之间的电压差成为0V，因此假设即使存储器栅绝缘膜6没有被绝缘破坏，所述存储器栅绝缘膜6也不会被绝缘破坏而保持绝缘状态，从而能够保持不写入数据的状态。这样，半导体存储装置1中，以矩阵状配置的反熔丝存储器2a、2b、2c、2d中，能够仅向所期望的反熔丝存储器2c写入数据。
(1-3)数据的读取动作
接着，说明图1所示的半导体存储装置1中例如读取第2行第1列的反熔丝存储器2c的数据的情况进行说明。在这种情况下，与作为读取选择存储器的反熔丝存储器2c连接的位线BLa(以下，称为读取选择位线)和仅与作为不读取数据的读取非选择存储器的反熔丝存储器2b、2d连接的位线BLb(以下，称为读取非选择位线)在初期被充电为1.2V的电压。此时，在与作为读取选择存储器的反熔丝存储器2c连接的字线WLb(以下，成为读取选择字线)被施加1.2V的读取选择字电压，同时在仅与作为读取非选择存储器的反熔丝存储器2a、2b连接的字线WLa(以下，称为读取非选择字线)被施加0V的读取非选择字电压。
然后，在读取选择位线BLa上被施加0V的读取选择位电压。由此，作为读取选择存储器的反熔丝存储器2c中，从字线WLb向整流元件3的P型半导体区域8可被施加1.2V的读取选择字电压，同时从位线BLa向存储器电容4的一端的扩散区域5可被施加0V的读取选择位电压。
此时，作为读取选择存储器的反熔丝存储器2c中，当存储器电容4的存储器栅绝缘膜6被绝缘破坏而处于数据被写入的状态时，通过字线WLb的1.2V的读取选择字电压，在整流元件3中从P型半导体区域8向N型半导体区域7施加正向偏置电压。因此，反熔丝存储器2c中，字线WLb的读取选择字电压从整流元件3通过存储器电容4施加到位线BLa。
结果，在位线BLa上可被施加1.2V的读取选择字电压在反熔丝存储器(读取选择存储器)2c中减少内建电势分量的电压。因此，位线BLa中，通过反熔丝存储器2c与字线WLb电连接，由此0V的读取选择位电压成为0.5V，电压值可发生变化。
顺便说一下，作为读取选择存储器的反熔丝存储器2c中，当存储器电容4的存储器栅绝缘膜6没有被绝缘破坏而处于不写入数据的状态时，通过存储器电容4，字线WLb和位线BLa的电连接被阻断。因此，位线BLa中，0V的读取选择位电压没有发生变化，继续保持0V的状态。
如上所述，半导体存储装置1中，通过感测施加到位线(读取选择位线)BLa的读取选择位电压是否发生变化来判断作为读取选择存储器的反熔丝存储器2c中是否写入数据。
并且，与位线BLa连接且不读取数据的反熔丝存储器2a中，由于在字线(读取非选择字线)WLa上被施加有0V的读取非选择字电压，因此即使存储器电容4的存储器栅绝缘膜6被绝缘破坏，也不会对位线(读取选择位线)BLa的电压变化产生影响。
顺便说一下，例如通过读取数据的反熔丝存储器2c，位线(读取选择位线)BLa的电压值成为0.5V时，即使共用所述读取选择位线BLa的、不读取数据的另一反熔丝存储器2a中存储器电容4的存储器栅绝缘膜6被绝缘破坏，在所述反熔丝存储器2a中，由于在整流元件3中施加反向偏置电压，因此0.5V的读取选择位电压在整流元件3中被阻断，从而能够防止所述电压施加到字线(读取非选择字线)WLa上。
并且，与施加0V的读取非选择字电压的字线(读取非选择字线)WLb和施加1.2V的读取非选择位电压的位线(读取非选择位线)BLb连接的反熔丝存储器2b中，即使假设存储器栅绝缘膜6被绝缘破坏，在整流元件3中成为反向偏置电压，因此通过整流元件3可阻断从字线(读取非选择字线)WLb向位线(读取非选择位线)BLb的电压施加。
并且，与施加1.2V的读取选择字电压的字线(读取选择字线)WLb和施加1.2V的读取非选择位电压的位线(读取非选择位线)BLb连接的反熔丝存储器2d中，即使假设存储器栅绝缘膜6被绝缘破坏，由于字线(读取选择字线)WLb和位线(读取非选择位线)BLb的电压值相同，因此1.2V的读取选择字电压不会变动，不会对另一反熔丝存储器2c的读取动作产生影响。这样，半导体存储装置1中，以矩阵状配置的反熔丝存储器2a、2b、2c、2d中，能够仅读取所期望的反熔丝存储器2c的数据。
(1-4)基于上述结构的半导体存储装置的作用及效果
以上的结构中，例如在反熔丝存储器2c中设置存储器电容4和整流元件3，所述存储器电容4中，在阱S2上夹着存储器栅绝缘膜6设置存储器栅极G，在阱S2表面形成的一扩散区域5通过位线连接器BC与位线BLa连接，所述整流元件3设置在存储器栅极G与字线WLb之间，来自字线WLb的电压经由字线连接器WC施加到存储器栅极G，另一方面，从存储器栅极G施加到字线连接器WC的电压成为反向偏置电压，从而阻断从存储器栅极G施加到字线连接器WC的电压。
并且，在反熔丝存储器2c中，向存储器电容4写入数据时，施加到写入选择字线WLb的写入破坏字电压通过整流元件3被施加到存储器电容4的存储器栅极G上，通过所述存储器栅极G与写入选择位线BLa之间的电压差，存储器电容4的存储器栅绝缘膜6被绝缘破坏。
另一方面，不写入数据的数据非写入动作的反熔丝存储器2b中，与存储器电容4连接的位线BL2上被施加高电压的非破坏位电压时，例如即使存储器电容4的存储器栅绝缘膜6被绝缘破坏，由于写入非选择字线WLa上施加有0V的非破坏字电压，因此在存储器电容4不形成沟道，从而存储器电容4能够阻断从写入非选择位线BLb施加到字线WLa的电压。
在这种情况下，本发明的反熔丝存储器2b中，例如在非常靠近与写入非选择位线BLb连接的扩散区域5的位置产生存储器栅绝缘膜6的绝缘破坏，从而即使假设写入非选择位线BLb的电位无法被存储器电容4的沟道阻断，从写入非选择位线BLb向存储器电容4的存储器栅极G施加非破坏位电压，由于所述非破坏位电压在整流元件3成为反向偏置电压，因此通过所述整流元件3也能够可靠地阻断从存储器栅极G施加到字线WLa的电压。
如上所述，本发明的反熔丝存储器2b中，可以设置(ⅰ)通过向写入非选择字线WLa施加0V的非破坏字电压来在存储器电容4不形成沟道的第一阻断结构和(ⅱ)通过使整流元件3成为反方向偏置状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
因此在反熔丝存储器2b中，不使用如现有的控制电路，而是设置通过施加到存储器栅极G和字线WLa的电压值来使得从存储器栅极G施加到字线WLa的电压成为反方向偏置电压的半导体接合结构的整流元件3，并通过所述整流元件3阻断从存储器栅极G施加到字线WLa的电压，因此不需要如现有的选择性地执行向存储器电容施加电压动作的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而能够相应地实现小型化。
并且，如图2A所示，反熔丝存储器2a、2b、2c、2d的整流元件3的P型半导体区域8和N型半导体区域7与存储器电容4的存储器栅极G形成在同一层上，因此可以利用用以形成具有单层结构的存储器电容4的存储器栅极G的一般的半导体制造工序，能够在形成存储器栅极G的制造工序中也能够形成整流元件3的P型半导体区域8和N型半导体区域7。
(2)关于四个反熔丝存储器共用一个字线连接器和一个位线连接器的情况
(2-1)关于平面布置结构
接着对上述的反熔丝存储器以矩阵状配置的半导体存储装置1的平面布置结构进行说明。与图2B对应的部分使用相同的附图标记的图3示出，例如总共16个反熔丝存储器2a1、2a2、2a3、2a4、2a5、2a6、2a7、2a8、2a9、2a10、2a11、2a12、2a13、2a14、2a15、2a16以四行四列的方式配置时的平面布置结构。在这种情况下，半导体存储装置1中，反熔丝存储器2a1、2a2、2a3、2a4、2a5、2a6、2a7、2a8、2a9、2a10、2a11、2a12、2a13、2a14、2a15、2a16均具有相同的结构，如上述的图2A和图2B一样，分别具有整流元件3和存储器电容4。并且，字线连接器WC11、WC12、WC13、WC14也均具有相同的结构，因此下面关注例如字线连接器WC12而进行说明。
在这种情况下，竖立设有字线连接器WC12的P型半导体区域8形成为矩形状，并由彼此相邻的四个反熔丝存储器2a3、2a4、2a7、2a8共用。实际上，列方向上相邻的两个反熔丝存储器2a3、2a4的各N型半导体区域7接合到竖立设有字线连接器WC12的P型半导体区域8的一边，同样地列方向上相邻的两个反熔丝存储器2a7、2a8的各N型半导体区域7接合到与所述一边相对的另一边上。
在此，关注例如反熔丝存储器2a7，P型半导体区域8和N型半导体区域7接合以形成PN接合二极管的整流元件3。由此，字线连接器WC12相对于共用P型半导体区域8的四个反熔丝存储器2a3、2a4、2a7、2a8的各整流元件3能够从字线(未示出)一律施加规定的字电压。
并且，所述四个反熔丝存储器2a3、2a4、2a7、2a8的各N型半导体区域7分别以从P型半导体区域8远离的方式向行方向延伸，与其前端部接合的各存储器栅极G分别配置在不同的活性区域12。并且，在与N型半导体区域7的前端部一体形成的各存储器栅极G和活性区域12相对的各区域上形成有各反熔丝存储器2a3、2a4、2a7、2a8的存储器栅绝缘膜6。
接着，下面对位线连接器BC11、BC12、BC13、BC14、BC15、BC16、BC17、BC18、BC19进行说明。在该实施方式中，半导体存储装置1中总共配置有9个位线连接器BC11、BC12、BC13、BC14、BC15、BC16、BC17、BC18、BC19。各位线连接器BC11、BC12、BC13、BC14、BC15、BC16、BC17、BC18、BC19分别配置在不同的活性区域12，分别向对应的活性区域12施加来自位线(未示出)的规定的位电压。
其中，在所述9个位线连接器BC11、BC12、BC13、BC14、BC15、BC16、BC17、BC18、BC19中配置在中央区域的位线连接器BC15所配置的活性区域12配置有与不同的P型半导体区域8连接且彼此相邻的四个反熔丝存储器2a6、2a7、2a10、2a11。因此，配置在中央区域的位线连接器BC15由彼此相邻的四个反熔丝存储器2a6、2a7、2a10、2a11共用，能够向所述四个反熔丝存储器2a6、2a7、2a10、2a11一律施加来自位线的规定的电压。
在这种情况下，在竖立设有中央的位线连接器BC15的活性区域12，以所述位线连接器BC15为中心左右对称地配置有反熔丝存储器2a6、2a7和反熔丝存储器2a10、2a11。具体而言，在竖立设有位线连接器BC15的活性区域12的一边侧，列方向上相邻的两个反熔丝存储器2a6、2a7的各存储器栅极G相对配置，并形成有这些反熔丝存储器2a6、2a7的各存储器栅绝缘膜6。并且，在该活性区域12的另一边侧，同样地列方向上相邻的两个反熔丝存储器2a10、2a11的各存储器栅极G相对配置，并形成有这些反熔丝存储器2a10、2a11的各存储器栅绝缘膜6。
顺便说一下，半导体存储装置1的平面布置中配置在边角部的四个位线连接器BC11、BC13、BC17、BC19分别仅与对应的一个反熔丝存储器2a1、2a4、2a13、2a16连接。这样，配置在所述边角部的各位线连接器BC11、BC13、BC17、BC19中，可仅对分别对应的一个反熔丝存储器2a1、2a4、2a13、2a16施加位电压。
并且，半导体存储装置1的平面布置中，排列在末端的位线连接器BC11、BC12、BC13、BC14、BC16、BC17、BC18、BC19中，配置在边角部以外的例如位线连接器BC12仅与两个反熔丝存储器2a2、2a3连接。并且，配置在边角部以外的其他位线连接器BC14、BC16、BC18也分别仅与对应的两个反熔丝存储器2a5，2a9、2a8，2a12、2a14，2a15连接。如上所述，半导体存储装置1中，配置在边角部以外的其他位线连接器BC12、BC14、BC16、BC18中，共用的反熔丝存储器数量为两个，而配置在中央区域的位线连接器BC15中，共用的反熔丝存储器数量为四个，因此与每个位线连接器上设置一个反熔丝存储器的情况相比，能够实现小型化。
以上的结构中，图3所示的半导体存储装置1的反熔丝存储器2a1、2a2、2a3、2a4、2a5、2a6、2a7、2a8、2a9、2a10、2a11、2a12、2a13、2a14、2a15、2a16中，与上述的“(1-4)基于上述结构的半导体存储装置的作用及效果”一样，可以不使用如现有的控制电路，通过施加到存储器电容4的存储器栅极G和字线的电压值，通过整流元件3能够阻断从存储器栅极G施加到字线的电压，因此不需要如现有的选择性地执行向存储器电容施加电压的动作的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而相应地能够实现小型化。
并且，例如，本发明的半导体存储装置1的反熔丝存储器2a7中，与上述的“(1-4)基于上述结构的半导体存储装置的作用及效果”一样，可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容4不形成沟道的第一阻断结构和(ⅱ)通过使整流元件3成为反方向偏置状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
并且，图3所示的半导体存储装置1中，彼此相邻的四个反熔丝存储器2a6、2a7、2a10、2a11共用一个位线连接器BC15，同时例如彼此相邻的四个反熔丝存储器2a3、2a4、2a7、2a8共用一个字线连接器WC12，由此与每个反熔丝存储器上分别单独设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
(2-2)关于位线和字线的平面布置结构
接着，下面对图3所示的半导体存储装置1的位线和字线的平面布置进行说明。如与图3对应的部分使用相同的附图标记的图4所示，半导体存储装置1中，第一列的位线连接器BC11、BC12、BC13中，第一行的位线连接器BC11和第三行的位线连接器BC13与第一列的位线BL1a连接，所述位线连接器BC11、BC13之间的第二行的位线连接器BC12与另一第二列的位线BL2a连接。由此，半导体存储装置1中，通过例如第一列的位线BL1a，P型半导体区域8可对不同的两个反熔丝存储器2a1、2a4一律地施加规定的位电压，并且，通过第二列的位线BL2a，P型半导体区域8可对不同的两个反熔丝存储器2a2、2a3施加与第一列的位线BL1a不同的规定的位电压。
并且，第二列的位线连接器BC14、BC15、BC16中，第一行的位线连接器BC14和第三行的位线连接器BC16与第三列的位线BL3a连接，这些位线连接器BC14、BC16之间的第二行的位线连接器BC15与另一第四列的位线BL4a连接。因此，半导体存储装置1中，通过例如第三列的位线BL3a，P型半导体区域8可对不同的四个反熔丝存储器2a5、2a9、2a8、2a12一律施加规定的位电压，并且，通过第四列的位线BL4a，P型半导体区域8可对不同的四个反熔丝存储器2a6、2a7、2a10、2a11施加与第三列的位线BL3a不同的规定的位电压。
并且，第三列的位线连接器BC17、BC18、BC19中，第一行的位线连接器BC17和第三行的位线连接器BC19与第五列的位线BL5a连接，这些位线连接器BC17、BC19之间的第二行的位线连接器BC18与另一第六列的位线BL6a连接。因此，半导体存储装置1中，通过例如第五列的位线BL5a，P型半导体区域8可对不同的两个反熔丝存储器2a13、2a16一律施加规定的位电压，并且，通过第六列的位线BL6a，P型半导体区域8可对不同的两个反熔丝存储器2a14、2a15施加与第五列的位线BL5a不同的规定的位电压。
除了这样的结构以外，在字线连接器WC11、WC12、WC13、WC14上连接有各不同的字线WL1a、WL2a、WL3a、WL4a连接，通过各字线WL1a、WL2a、WL3a、WL4a，可向每个字线连接器WC11、WC12、WC13、WC14施加不同的字电压。在该实施方式中，例如，第一行的字线WL1a与第一行第一列的字线连接器WC11连接，向共用所述字线连接器WC11的四个反熔丝存储器2a1、2a2、2a5、2a6一律施加规定的字电压。并且，同样地，其他字线WL2a、WL3a、WL4a也通过对应的字线连接器WC13、WC12、WC14分别向四个反熔丝存储器2a9，2a10，2a13，2a14、2a3，2a4，2a7，2a8、2a11，2a12，2a15，2a16一律施加规定的字电压。
在此，当关注例如与一个位线连接器BC15连接的四个反熔丝存储器2a6、2a7、2a10、2a11时，在与所述位线连接器BC15连接的四个反熔丝存储器2a6、2a7、2a10、2a11上连接有能够独立地电性控制的字线WL1a、WL2a、WL3a、WL4a，可通过各字线WL1a、WL2a、WL3a、WL4a分别施加不同的字电压。并且，当关注例如与一个字线连接器WC12连接的四个反熔丝存储器2a3、2a4、2a7、2a8时，在与所述字线连接器WC12连接的四个反熔丝存储器2a3、2a4、2a7、2a8上连接有能够独立地电性控制的位线BL1a、BL2a、BL3a、BL4a，可通过各位线BL1a、BL2a、BL3a、BL4a分别施加不同的位电压。
并且，在这种半导体存储装置1中，通过适当地控制施加到位线BL1a、BL2a、BL3a、BL4a、BL5a、BL6a和字线WL1a、WL2a、WL3a、WL4a的电压，通过上述的“(1-2)数据的写入动作”，能够仅向例如规定位置的反熔丝存储器2a1写入数据的同时，通过上述的“(1-3)数据的读取动作”，能够仅读取例如规定位置的反熔丝存储器2a1的数据。
顺便说一下，在图4的半导体存储装置1中具有16个反熔丝存储器，因此具有例如字线WL1a仅与一个字线连接器WC11连接的结构。但是，当反熔丝存储器的数量进一步增加时，具有例如第一列的字线WL1a和第二列的字线WL2a与沿行方向排列的多个字线连接器依次交叉连接的结构。例如，与第一行第一列的字线连接器WC11连接的一个字线WL1a也与第一行第三列的字线连接器和第一行第五列的字线连接器等连接，另外，与第一行第二列的字线连接器WC13连接的另一字线WL2a也与第一行第四列的字线连接器和第一行第六列的字线连接器等连接。
(3)关于其他实施方式的位线和字线的平面布置结构
图4中，作为一例示出了如下的半导体存储装置1：总共16个反熔丝存储器2a1、2a2、2a3、2a4、2a5、2a6、2a7、2a8、2a9、2a10、2a11、2a12、2a13、2a14、2a15、2a16以四行四列的方式配置，与所述反熔丝存储器2a1、2a2、2a3、2a4、2a5、2a6、2a7、2a8、2a9、2a10、2a11、2a12、2a13、2a14、2a15、2a16的配置位置匹配地配置位线BL1a、BL2a、BL3a、BL4a、BL5a、BL6a和字线WL1a、WL2a、WL3a、WL4a。
在此，图4所示的半导体存储装置1中，位线连接器BC11、BC12、BC13的列设置在一端侧，位线连接器BC17、BC18、BC19的列设置在另一端侧。在这种情况下，位于一端侧的第一行第一列的位线连接器BC11和同样地位于一端侧的第三行第一列的位线连接器BC13分别仅与一个反熔丝存储器2a1(2a4)连接，并且，同样地位于一端侧的第二行第一列的位线连接器BC12与两个反熔丝存储器2a2、2a3连接。
因此，与一端侧的位线连接器BC11、BC13连接的第一列的位线BL1a通过各位线连接器BC11、BC13仅与总共两个反熔丝存储器2a1、2a4连接。并且，同样地与一端侧的位线连接器BC12连接的第二列的位线BL2a也通过位线连接器BC12仅与两个反熔丝存储器2a2、2a3连接。
并且，同样地位于另一端侧的位线连接器BC17、BC18、BC19的列中，位线连接器BC17(BC19)与一个反熔丝存储器2a13(2a16)连接，其余的位线连接器BC18与两个反熔丝存储器2a14、2a15连接。因此，与另一端侧的位线连接器BC17、BC19连接的第五列的位线BL5a通过各位线连接器BC17、BC19仅与总共两个反熔丝存储器2a13、2a16连接，并且，同样地与另一端侧的位线连接器BC18连接的第六列的位线BL6a也通过位线连接器BC18仅与两个反熔丝存储器2a14、2a15连接。因此，相对于配置在末端的位线连接器BC11、BC12、BC13(BC17、BC18、BC19)的列而设置的位线BL1a、BL2a(BL5a、BL6a)所连接的反熔丝存储器数量为两个。
另一方面，在配置于中央区域的位线BL3a中，通过位线连接器BC14、BC16与总共四个反熔丝存储器2a5、2a9、2a8、2a12连接，同样地在配置于中央区域的位线BL4a中，通过位线连接器BC15与四个反熔丝存储器2a6、2a7、2a10、2a11连接。因此，图4所示的半导体存储装置1中，为了有效地进行基于行地址和列地址的控制，优选地，例如通过使第一列的位线BL1a和第五列的位线BL5a短路，使得用相同的电压动作的反熔丝存储器的数量为四个，并且通过使第二列的位线BL2a和第六列的位线BL6a也短路，使得用相同的电压动作的反熔丝存储器的数量为四个，从而使得与中央区域的位线BL3a、BL4a连接的反熔丝存储器的数量(在此为四个)一致。
即，优选地，半导体存储装置1中，分别通过各位线连接器BC11、BC13与第一列的位线BL1a连接的总共两个反熔丝存储器2a1、2a4和分别通过位线连接器BC17、BC19与第五列的位线BL5a连接的总共两个反熔丝存储器2a13、2a16的合计四个反熔丝存储器2a1、2a4、2a13、2a16通过第一列的位线BL1a和第五列的位线BL5a两个位线来动作。
同样地，优选的是，通过位线连接器BC12与第二列的位线BL2a连接的两个反熔丝存储器2a2、2a3和通过位线连接器BC18与第六列的位线BL6a连接的总共两个反熔丝存储器2a14、2a15的合计四个反熔丝存储器2a2、2a3、2a14、2a15通过第二列的位线BL2a和第六列的位线BL6a两个位线来动作。
在此，半导体存储装置1中，例如当通过第一列的位线BL1a和第五列的位线BL5a两个位线向反熔丝存储器2a1、2a4、2a13、2a16一律施加规定的位电压时，与将四个反熔丝存储器2a5、2a9、2a8、2a12(2a6、2a7、2a10、2a11)通过一个结构动作的第三列的位线BL3a或第四列的位线BL4a的容量不同。因此，半导体存储装置1中，进行读取数据的动作时，例如可能会产生读取速度下降等问题。
因此，为了解决这样的问题，如与图4对应的部分使用相同的附图标记的图5所示，半导体存储装置1a中，在一端侧配置字线连接器WC1a、WC2a的列的同时，在另一端侧配置字线连接器WC5a、WC6a的列，并且，在一端侧的字线连接器WC1a、WC2a的列与中央的字线连接器WC3a、WC4a的列之间，设置一个位线连接器BC1a、BC2a、BC3a的列，在另一端侧的字线连接器WC5a、WC6a的列与中央的字线连接器WC3a、WC4a的列之间设置另一位线连接器BC4a、BC5a、BC6a的列。
并且，半导体存储装置1a中，位于一端侧的字线连接器WC1a、WC2a的列与中央的字线连接器WC3a、WC4a的列之间的一个位线连接器BC1a、BC2a、BC3a的列中，第一行的位线连接器BC1a和第三行的位线连接器BC3a与第一列的位线BL1b连接，第二行的位线连接器BC2a与第二列的位线BL2b连接。
因此，半导体存储装置1a中，与第一行的位线连接器BC1a连接的两个反熔丝存储器2b1、2b5和与第三行的位线连接器BC3a连接的两个反熔丝存储器2b4、2b8的合计四个反熔丝存储器2b1、2b5、2b4、2b8可以与第一列的一个位线BL1b连接，因此，可通过由一根结构构成的位线BL1b使四个反熔丝存储器2b1、2b5、2b4、2b8进行动作。
并且，所述半导体存储装置1a中，与第二行的位线连接器BC2a连接的四个反熔丝存储器2b2、2b3、2b6、2b7可以与第二列的一根位线BL2b连接，因此，可通过由一根结构构成的位线BL2b使四个反熔丝存储器2b2、2b3、2b6、2b7进行动作。
同样地，半导体存储装置1a中，位于另一端侧的字线连接器WC5a、WC6a的列与中央的字线连接器WC3a、WC4a的列之间的另一位线连接器BC4a、BC5a、BC6a的列中，第一行的位线连接器BC4a和第三行的位线连接器BC6a与第三列的位线BL3b连接，第二行的位线连接器BC5a与第四列的位线BL4b连接。
因此，半导体存储装置1a中，与第一行的位线连接器BC4a连接的两个反熔丝存储器2b9、2b13和与第三行的位线连接器BC6a连接的两个反熔丝存储器2b12、2b16的合计四个反熔丝存储器2b9、2b13、2b12、2b16可以与第三列的一个位线BL3b连接，因此，可通过由一根结构构成的位线BL3b使四个反熔丝存储器2b9、2b13、2b12、2b16进行动作。
并且，所述半导体存储装置1a中，与第二行的位线连接器BC5a连接的四个反熔丝存储器2b10、2b11、2b14、2b15可以与第四列的一根位线BL4b连接，因此，可通过由一根结构构成的位线BL4b使四个反熔丝存储器2b10、2b11、2b14、2b15进行动作。
因此，半导体存储装置1a与图4所示的半导体存储装置1不同，不需要位线之间的连接，可以将位线BL1b、BL2b、BL3b、BL4b均制成一根结构，并设定为相同的容量，因此在进行数据的读取动作时，能够防止例如读取数据的下降等问题。
并且，在所述半导体存储装置1a中，第一行的字线连接器WC1a、WC3a、WC5a的行中，第一列的字线连接器WC1a和第三列的字线连接器WC5a与同一个字线WL1b连接，第二列的字线连接器WC3a与不同于所述字线WL1b的另一字线WL2b连接。并且，第二行的字线连接器WC2a、WC4a、WC6a的行中，第一列的字线连接器WC2a和第三列的字线连接器WC6a与同一个字线WL3b连接，第二列的字线连接器WC4a与不同于所述字线WL3b的另一字线WL4b连接。
并且，在上述的半导体存储装置1a中，能够实现例如第二行第一列的位线连接器BC2a或第二行第二列的位线连接器BC5a分别与四个反熔丝存储器2b2、2b3、2b6、2b7(2b10、2b11、2b14、2b15)连接的结构，从而如上述的实施方式一样能够实现小型化。并且，在所述半导体存储装置1a中，也能够实现例如第一行第二列的字线连接器WC3a或第二行第二列的字线连接器WC4a分别与四个反熔丝存储器2b5、2b6、2b9、2b10(2b7、2b8、2b11、2b12)连接的结构，从而如上述的实施方式一样能够实现小型化。
顺便说一下，即使在这种情况下，如果关注例如与位于中央区域的一个位线连接器BC2a连接的四个反熔丝存储器2b2、2b3、2b6、2b7，则与所述位线连接器BC2a连接的四个反熔丝存储器2b2、2b3、2b6、2b7与能够独立地电性控制的字线WL1b、WL2b、WL3b、WL4b连接，可通过各字线WL1b、WL2b、WL3b、WL4b分别施加不同的字电压。并且，如果关注例如与一个字线连接器WC3a连接的四个反熔丝存储器2b5、2b6、2b9、2b10，则与所述字线连接器WC3a连接的四个反熔丝存储器2b5、2b6、2b9、2b10与能够独立地电性控制的位线BL1b、BL2b、BL3b、BL4b连接，可通过各位线BL1b、BL2b、BL3b、BL4b分别施加不同的位电压。
并且，在所述半导体存储装置1a中，也通过适当地控制施加到位线BL1b、BL2b、BL3b、BL4b和字线WL1b、WL2b、WL3b、WL4b的电压，由此通过上述的“(1-2)数据的写入动作”，能够仅向例如规定位置的反熔丝存储器2b1写入数据的同时，通过上述的“(1-3)数据的读取动作”，能够仅读取例如规定位置的反熔丝存储器2b1的数据。
通过以上的结构，半导体存储装置1a中，配置在末端的一方向(在此为行方向)上排列的各位线连接器BC1a、BC4a(BC3a、BC6a)分别与两个反熔丝存储器2b1，2b5、2b9，2b13(2b4，2b8、2b12，2b16)连接，并且，配置在末端的另一方向(在此为列方向)上排列的各字线连接器WC1a、WC2a(WC5a、WC6a)分别与两个反熔丝存储器2b1，2b2、2b3，2b4(2b13，2b14、2b15，2b16)连接。并且，在所述半导体存储装置1a中，配置在中央区域的其余的位线连接器BC2a(BC5a)与四个反熔丝存储器2b2、2b3、2b6、2b7(2b10、2b11、2b14、2b15)连接，并且，配置在中央区域的字线连接器WC3a(WC4a)与四个反熔丝存储器2b5、2b6、2b9、2b10(2b7、2b8、2b11、2b12)连接。
因此，半导体存储装置1a中，由于将位线连接器BC1a～BC6a和字线连接器WC1a～WC6a能够在两个以上的反熔丝存储器中共用，因此能够相应地实现整体装置的小型化，并且，可以使例如与一根位线BL1b连接的反熔丝存储器数量相同(在此为四个)，并均可设定为相同的容量，因此在进行数据的读取动作时，能够防止读取速度的下降等问题。
顺便说一下，图5所示的半导体存储装置1a中，对具有16个反熔丝存储器的情况进行说明，但是当反熔丝存储器的数量进一步增加时，例如具有第一列的字线WL1b和第二列的字线WL2b与沿行方向排列的多个字线连接器依次交叉连接的结构。例如，与第一行第一列的字线连接器WC1a连接的一个字线WL1b除了与第一行第三列的字线连接器WC5a连接之外还可以与第一行第五列的字线连接器等连接。另外，与第一行第二列的字线连接器WC3a连接的另一字线WL2b除了与第一行第四列的字线连接器连接之外还可以与第一行第六列的字线连接器等连接。
并且，图5所示的半导体存储装置1a中，当反熔丝存储器的数量增加到16个以上时，位线连接器BC1a、BC4a、…(BC3a、BC6a、…)在两末端沿行方向排列，并从一侧的末端朝向列方向位线连接器行和字线连接器行依次交叉配置，并且，当一行上排列的位线连接器的数量为n个时，一行上排列的字线连接器的数量为(n+1)个。示出具有16个反熔丝存储器的半导体存储装置1a的图5中，一行上排列的位线连接器的数量为两个，一行上排列的字线连接器的数量为3个。
(4)关于两个反熔丝存储器共用一个字线连接器、沿列方向排列的多个反熔丝存储器共用一个位线连接器的情况
与图3对应的部分使用相同的附图标记的图6示出，例如总共16个反熔丝存储器2c1、2c2、2c3、2c4、2c5、2c6、2c7、2c8、2c9、2c10、2c11、2c12、2c13、2c14、2c15、2c16以四行四列的方式配置的半导体存储装置21的平面布置结构。在这种情况下，半导体存储装置21中，反熔丝存储器2c1、2c2、2c3、2c4、2c5、2c6、2c7、2c8、2c9、2c10、2c11、2c12、2c13、2c14、2c15、2c16均具有相同的结构，与上述的图2A和图2B同样，分别具有整流元件3和存储器电容4。并且，字线连接器WC21、WC22、WC23、WC24、WC25、WC26、WC27、WC28也均具有相同的结构，因此下面关注例如字线连接器WC22而进行说明。
在这种情况下，竖立设置字线连接器WC22的P型半导体区域8形成为矩形状，由行方向上相邻的两个反熔丝存储器2c2、2c6共用。实际上，反熔丝存储器2c2的N型半导体区域7接合到竖立设置有字线连接器WC22的P型半导体区域8的一边，与所述反熔丝存储器2c2在行方向上相邻的另一反熔丝存储器2c6的N型半导体区域7连接到与所述一边相对的另一边上。
在此，当关注例如反熔丝存储器2c2时，通过P型半导体区域8和N型半导体区域7接合来形成PN接合二极管的整流元件3。因此，字线连接器WC22可对共用P型半导体区域8的两个反熔丝存储器2c2、2c6的各整流元件3从字线(未示出)一律施加规定的字电压。
并且，所述两个反熔丝存储器2c2、2c6的各N型半导体区域7分别以从P型半导体区域8远离的方式向行方向延伸，与前端部接合的各存储器栅极G分别配置在不同的活性区域22。并且，在与N型半导体区域7的前端部一体形成的各存储器栅极G和活性区域22相对的各区域上形成有各反熔丝存储器2c2、2c6的存储器栅绝缘膜6。
接着，下面对位线连接器BC21、BC22、BC23、BC24进行说明。在该实施方式中，半导体存储装置21中总共配置有四个位线连接器BC21、BC22、BC23、BC24。各位线连接器BC21、BC22、BC23、BC24分别配置在不同的活性区域22，分别向对应的活性区域12施加来自位线(未示出)的规定的位电压。
在这种情况下，半导体存储装置21中，在配置第一列的位线连接器BC21的活性区域22与配置第二列的位线连接器BC22的活性区域22之间，形成以矩阵状配置的8个反熔丝存储器2c1、2c2、2c3、2c4、2c5、2c6、2c7、2c8。在配置第一列的位线连接器BC21的活性区域22，形成有沿列方向排列的四个反熔丝存储2c1、2c2、2c3、2c4，另外，在配置第二列的位线连接器BC22的活性区域22，形成有列方向上配置的反熔丝存储器2c5、2c6、2c7、2c8。
并且，半导体存储装置21中，配置第二列的位线连接器BC22的活性区域22和配置第三列的位线连接器BC23的活性区域22并行配置，并且，如上所述，在第三列的位线连接器BC23的活性区域22与第四列的位线连接器BC24的活性区域22之间，也可以以矩阵状配置8个反熔丝存储器2c9、2c10、2c11、2c12、2c13、2c14、2c15、2c16。
并且，在该实施方式中，所述四个位线连接器BC21、BC22、BC23、BC24均具有相同的结构，因此，下面关注位线连接器BC22而进行说明。在这种情况下，配置有位线连接器BC22的活性区域22具有下述结构：沿列方向排列的四个反熔丝存储器2c5、2c6、2c7、2c8向列方向延伸的长方形形状，并设置有所述沿列方向排列的四个反熔丝存储器2c5、2c6、2c7、2c8的各存储器栅极G。因此，所述位线连接器BC22分别与不同的字线连接器WC21、WC22、WC23、WC24连接，且通过活性区域22向沿列方向排列的四个反熔丝存储器2c5、2c6、2c7、2c8一律施加来自位线的规定的位电压。
以上的结构中，图6所示的半导体存储装置21的反熔丝存储器2c1、2c2、2c3、2c4、2c5、2c6、2c7、2c8、2c9、2c10、2c11、2c12、2c13、2c14、2c15、2c16中，与上述的“(1-4)基于上述结构的半导体存储装置的作用及效果”一样，不使用如现有的控制电路，可通过施加到存储器电容4的存储器栅极G和字线的电压值，通过整流元件3阻断从存储器栅极G施加到字线的电压，因此不需要如现有的选择性地执行向存储器电容施加电压的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而相应地实现小型化。
并且，例如，本发明的半导体存储装置21的反熔丝存储器2c6中，与上述的“(1-4)基于上述结构的半导体存储装置的作用及效果”一样，可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容4不形成沟道的第一阻断结构和(ⅱ)通过使整流元件3成为反方向偏置状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
并且，图6所示的半导体存储装置21中，沿列方向排列的四个反熔丝存储器2c5、2c6、2c7、2c8共用一个位线连接器BC22，同时例如行方向上相邻的两个反熔丝存储器2c2、2c6共用一个字线连接器WC22，因此与每个反熔丝存储器上分别单独设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
(5)关于沿行方向排列的多个反熔丝存储器共用一个字线连接器、两个反熔丝存储器共用一个位线连接器的情况
与图3对应的部分使用相同的附图标记的图7示出例如总共16个反熔丝存储器2d1、2d2、2d3、2d4、2d5、2d6、2d7、2d8、2d9、2d10、2d11、2d12、2d13、2d14、2d15、2d16以四行四列的方式配置的半导体存储装置31的平面布置结构。在这种情况下，半导体存储装置31中，反熔丝存储器2d1、2d2、2d3、2d4、2d5、2d6、2d7、2d8、2d9、2d10、2d11、2d12、2d13、2d14、2d15、2d16均具有相同的结构，与上述的图2A和图2B一样，分别具有整流元件3和存储器电容4。并且，字线连接器WC31、WC32、WC33、WC34也均具有相同的结构，因此下面关注例如字线连接器WC32而进行说明。
在这种情况下，字线连接器WC32配置在具有沿行反向延伸的长度方向的P型半导体区域8b，可在沿所述P型半导体区域8b延伸且行方向上配置的四个反熔丝存储器2d2、2d6、2d10、2d14上共用。实际上，沿行方向排列的四个反熔丝存储器2d2、2d6、2d10、2d14的各N型半导体区域7接合到竖立设置字线连接器WC32的P型半导体区域8b的一边。
在此，当关注例如反熔丝存储器2d2时，通过P型半导体区域8b和N型半导体区域7接合以形成PN接合二极管的整流元件3。因此，字线连接器WC32可对共用P型半导体区域8b的四个反熔丝存储器2d2、2d6、2d10、2d14的各整流元件3从字线(未示出)一律施加规定的字电压。
并且，所述四个反熔丝存储器2d2、2d6、2d10、2d14的各N型半导体区域7分别以从P型半导体区域8b远离的方式向列方向延伸，与前端部接合的各存储器栅极G分别配置在不同的活性区域12。并且，在与N型半导体区域7的前端部一体形成的各存储器栅极G和活性区域12相对的各区域上形成有各反熔丝存储器2d2、2d6、2d10、2d14的存储器栅绝缘膜6。
在这种情况下，半导体存储装置31中，竖立配置所述第二行的字线连接器WC32的P型半导体区域8b和竖立设置第三行的字线连接器WC33的P型半导体区域3b并行配置，在所述两个P型半导体区域8b之间以矩阵状配置8个反熔丝存储器2d2、2d3、2d6、2d7、2d10、2d11、2d14、2d15。
顺便说一下，在该实施方式中，半导体存储装置31中，相对于竖立设置第二行的字线连接器WC32的P型半导体区域8b的另一边，竖立设置第一行的字线连接器WC31的P型半导体区域8b的一边以并行的方式相邻。竖立设置所述第一行的字线连接器WC31的P型半导体区域8b的另一边与沿行方向排列的四个反熔丝存储器2d1、2d5、2d9、2d13的各N型半导体区域7接合。
并且，半导体存储装置31中，相对于竖立设置第三行的字线连接器WC33的P型半导体区域8b的另一边，竖立设置第四行的字线连接器WC34的P型半导体区域8b的一边以并行的方式相邻。竖立设置所述第四行的字线连接器WC34的P型半导体区域8b的另一边与沿行方向排列的四个反熔丝存储器2d4、2d8、2d12、2d16的各N型半导体区域7接合。
接着，下面对位线连接器BC31、BC32、BC33、BC34、BC35、BC36、BC37、BC38、BC39、BC40、BC41、BC42进行说明。在该实施方式中，半导体存储装置31中以三行四列地总共配置有12个位线连接器BC31、BC32、BC33、BC34、BC35、BC36、BC37、BC38、BC39、BC40、BC41、BC42。所述位线连接器BC31、BC32、BC33、BC34、BC35、BC36、BC37、BC38、BC39、BC40、BC41、BC42分别配置在不同的活性区域12，分别向对应的活性区域12施加来自位线(未示出)的规定的位电压。
在此，配置在中央区域的沿行方向排列的位线连接器BC35、BC36、BC37、BC38均具有相同的结构，因此，下面关注例如其中的位线连接器BC35而进行说明。在这种情况下，在配置有位线连接器BC35的活性区域12上设置有与不同的P型半导体区域8b连接且沿列方向排列的两个反熔丝存储器2d2、2d3。因此，位线连接器BC35由所述两个反熔丝存储器2d2、2d3共用，可向所述两个反熔丝存储器2d2、2d3一律施加来自位线的规定的电压。
实际上，在竖立设置所述位线连接器BC35的活性区域12，以所述位线连接器BC35为中心反熔丝存储器2d2和反熔丝存储器2d3以上下对称的方式配置。具体而言，在竖立设置有位线连接器BC35的活性区域12的一边侧，相对配置有一个反熔丝存储器2d2的存储器栅极G，并形成有所述反熔丝存储器2d2的存储器栅绝缘膜6。并且，在所述活性区域12的另一边侧，也同样地相对配置有另一反熔丝存储器2d3的存储器栅极G，并形成有所述反熔丝存储器2d3的存储器栅绝缘膜6。
顺便说一下，半导体存储装置31的平面布置中，在末端沿行方向配置的四个位线连接器BC31、BC32、BC33、BC34(BC39、BC40、BC41、BC42)上分别仅连接有与对应的一个反熔丝存储器2d1、2d5、2d9、2d13(2d4、2d8、2d12、2d16)连接。因此在所述末端沿行方向配置的各位线连接器BC31、BC32、BC33、BC34(BC39、BC40、BC41、BC42)中，可仅分别向对应的一个反熔丝存储器2d1、2d5、2d9、2d13(2d4、2d8、2d12、2d16)施加位电压。
如上所述，在末端的位线连接器BC31、BC32、BC33、BC34、BC39、BC40、BC41、BC42中，可分别仅向一个反熔丝存储器2d1、2d5、2d9、2d13、2d4、2d8、2d12、2d16施加规定的位电压，但是配置在中央区域的各位线连接器BC35、BC36、BC37、BC38中，可分别向对应的两个反熔丝存储器2d2，2d3、2d6，2d7、2d10，2d11、2d14，2d15一律施加规定的位电压，因此两个反熔丝存储器2d2，2d3、2d6，2d7、2d10，2d11、2d14，2d15共用一个位线连接器BC35、BC36、BC37、BC38，从而能够相应地实现整体装置的小型化。
以上的结构中，图7所示的半导体存储装置31的反熔丝存储器2d1、2d2、2d3、2d4、2d5、2d6、2d7、2d8、2d9、2d10、2d11、2d12、2d13、2d14、2d15、2d16中，与上述的“(1-4)基于上述结构的半导体存储装置的作用及效果”一样，不使用如现有的控制电路，可通过施加到存储器电容4的存储器栅极G和字线的电压值，通过整流元件3阻断从存储器栅极G施加到字线的电压，因此不需要如现有的选择性地执行向存储器电容施加电压的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而相应地实现小型化。
并且，例如，本发明的半导体存储装置31的反熔丝存储器2d2中，与上述的“(1-4)基于上述结构的半导体存储装置的作用及效果”一样，可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容4不形成沟道的第一阻断结构和(ⅱ)通过使整流元件3成为反方向偏置状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
并且，图7所示的半导体存储装置31中，例如沿一方向(在此为行方向)排列的四个反熔丝存储器2d2、2d6、2d10、2d14共用一个字线连接器WC32，同时例如彼此相邻的两个反熔丝存储器2d2、2d3共用一个位线连接器BC35，因此与每个反熔丝存储器上分别单独设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
(6)具有由N型MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管构成的整流元件的反熔丝存储器
(6-1)基本结构
上述的实施方式中，虽然对作为整流元件适用二极管型整流元件3的情况进行说明，其中所述二极管型整流元件3具有由P型半导体区域和N型半导体区域构成的半导体接合结构，并通过反方向偏置电压阻断来自存储器栅极的电压，但是，本发明并不限定于此，例如，还可以适用MOS晶体管型整流元件，其具有由整流元件栅极和漏区域和源区域构成的半导体接合结构，并通过反方向偏置电压阻断来自存储器电容的存储器栅极的电压。
在此，图8示出反熔丝存储器42，其包括具有N型MOS晶体管的半导体接合结构的整流元件43和包括通过字线WL及位线BL的电压差被绝缘破坏的存储器栅绝缘膜6的存储器电容44。在这种情况下，存储器电容44中，一端的扩散区域与位线BL连接，存储器栅极G与整流元件43连接。整流元件43具有整流元件栅极G1和漏区域与字线WL连接的同时源区域与存储器电容44的存储器栅极G连接的结构。因此，整流元件43从字线WL只要被施加截止电压，所述整流元件43的晶体管将进行截止动作，能够阻断从存储器栅极G施加到字线WL的电压。
实际上，如图9A所示，反熔丝存储器42具有例如在由Si构成的P型或N型阱S2的表面形成由绝缘部件构成的元件分离层IL的结构。并且，在阱S2上的元件分离层IL的一侧区域形成整流元件43，在所述元件分离层IL的另一侧区域形成存储器电容44。实际上，在元件分离层IL的一侧的阱S2的表面，以与所述元件分离层IL相邻的方式形成一侧的扩散区域5b，与所述扩散区域5b相隔规定间隔而在该阱S2的表面上形成另一侧的扩散区域5c。
在所述扩散区域5b、5c之间的阱S2的表面，夹着栅绝缘膜48形成整流元件栅极G1，从作为漏区域的另一侧的扩散区域5c到整流元件栅极G1竖立设置有字线连接器WC。并且，在该实施方式中，具有下述结构：从作为漏区域的另一侧的扩散区域5c表面的硅化物SC并通过整流元件栅极G1的侧壁到所述整流元件栅极G1表面的硅化物SC形成字线连接器，并且其前端部与字线WL连接。因此，字线连接器WC能够将从字线WL施加的字电压施加到作为整流元件43的漏区域的扩散区域5c和整流元件栅极G1上。
并且，在元件分离层IL的另一侧的阱S2的表面，与所述元件分离层IL相隔规定间隔形成扩散区域5a，前端与位线BL连接的位线连接器BC竖立设置在所述扩散区域5a表面的硅化物SC上。并且，在元件分离层IL与扩散区域5a之间的表面，夹着存储器栅绝缘膜6形成存储器栅极G。在此，从元件分离层IL上的部分区域到存储器栅绝缘膜6上形成存储器栅极G，两个侧壁具有侧壁SW。
并且，在该反熔丝存储器42中，从作为整流元件43的源区域的一侧的扩散区域5b到元件分离层IL上的存储器栅极G形成连接器C1，整流元件43的扩散区域5b和存储器电容44的存储器栅极G通过连接器C1电连接。因此，整流元件43从字线WL只要被施加截止电压，所述整流元件43的沟道将处于非导通状态，可阻断从存储器栅极G施加到字线WL的电压。
并且，包括这样的MOS晶体管结构的整流元件43的反熔丝存储器42中，整流元件43的整流元件栅极G1和存储器电容44的存储器栅极G形成在相同的布线层(同一层)上，并且整流元件栅极G1的膜厚度和存储器电容44的存储器栅极G的膜厚度相同。因此，在反熔丝存储器42中也能够实现整体的薄型化。并且，在阱S2上形成的位线连接器BC、字线连接器WC、连接器C1、整流元件栅极G1、存储器栅极G、位线BL、字线WL被层间绝缘膜9覆盖。
并且，与图9A对应的部分使用相同的附图标记的图9B示出设置图9A所示的反熔丝存储器42的区域的平面布置结构。并且，图9A是图9B的B-B’的侧截面结构。如图9B所示，反熔丝存储器42中，位线连接器BC配置在阱S2的对应的一活性区域46a上，字线连接器WC配置在阱的对应的另一活性区域46b上。存储器电容44的存储器栅极G的一部分与一活性区域46a相对配置，在存储器栅极G与活性区域46a的相对区域可形成存储器栅绝缘膜6。并且，在另一活性区域46b上形成有整流元件43的整流元件栅极G1，并且，还形成有与反熔丝存储器42相邻的另一反熔丝存储器(未示出)的整流元件43的整流元件栅极G1。
顺便说一下，具有这种结构的反熔丝存储器42可以通过利用光刻技术、氧化或化学气相沉积(Chemical Vapor Deposition；CVD)等成膜技术、蚀刻技术以及离子注入法的一般的半导体制造工序来形成，因此在此省略其说明。
(6-2)数据的写入动作
在此，以矩阵状排列的反熔丝存储器42中，当仅对规定的反熔丝存储器42写入数据时，如图1所示的半导体存储装置1一样，可对与写入数据的反熔丝存储器42连接的位线BL施加0V的破坏位电压，可对仅与不写入数据的反熔丝存储器42连接的位线BL施加3V的非破坏位电压。
并且，此时，可对与写入数据的反熔丝存储器42连接的字线WL施加5V的破坏字电压，可对仅与不写入数据的反熔丝存储器42连接的字线WL施加0V的非破坏字电压。并且，可对形成有反熔丝存储器42的阱上施加与破坏位电压相同的0V。
因此，例如，在写入数据的反熔丝存储器42中，例如可对位线BL施加0V的破坏位电压，对字线WL施加5V的破坏字电压。此时，对于整流元件43，由于从字线WL向整流元件栅极G1施加5V的破坏字电压，因此通过整流元件栅极G1与源区域的电压差进行导通动作，结果，从漏区域向源区域被施加正向偏置电压，从漏区域通过源区域向存储器电容44的存储器栅极G可施加减少相当于阈值电压的破坏字电压。此时，存储器电容44因存储器栅极G的破坏字电压和位线BL的破坏位电压之间的关系进行导通动作而形成沟道，可向沟道诱导位线BL的电位。
因此，存储器电容44中在存储器栅极G与沟道之间可产生破坏位电压与破坏字电压引起的电压差。因此，写入数据的反熔丝存储器42中，存储器电容44的存储器栅极G下部的存储器栅绝缘膜6被绝缘破坏，存储器栅极G和扩散区域以低阻抗处于导通状态，从而可成为向存储器电容44写入数据的状态。
另外，向位线BL被施加3V的非破坏位电压的同时向字线WL被施加0V的非破坏字电压的不写入数据的反熔丝存储器42中，例如当存储器电容44的存储器栅绝缘膜6已被绝缘破坏时，位线BL的3V的非破坏位电压可通过存储器电容44的存储器栅极G被施加至整流元件43的源区域。此时，反熔丝存储器42中，由于字线WL上被施加有0V的非破坏字电压，因此整流元件43的整流元件栅极G1和漏区域成为0V，所述整流元件43成为截止状态(非导通状态)(第二阻断结构)。
并且，存储器电容44的存储器栅极G与整流元件43的源区域之间的布线的电位没有从外部供给，因此在稳定状态下可以考虑为与阱电位相同的0V。因此，当与存储器电容44连接的位线BL上被施加高电压的非破坏位电压(在此为3V)时，例如即使存储器电容44的存储器栅绝缘膜6被绝缘破坏，由于字线(写入非选择字线)WL上被施加有0V的非破坏字电压，因此存储器电容44上不形成沟道，从而存储器电容44能够阻断从位线(写入非选择位线)BL施加到字线WL的电压。
因此，该反熔丝存储器42中，例如在非常靠近与施加非破坏位电压(3V)的位线(写入非选择位线)BL连接的扩散区域5a的位置产生存储器栅绝缘膜6的绝缘破坏，从而即使写入非选择位线BL的电位没有被存储器电容44的沟道阻断，从写入非选择位线BL向存储器电容44的存储器栅极G施加非破坏位电压，由于与所述存储器栅极G连接的整流元件43处于截止状态(非导通状态)，因此通过所述整流元件43能够可靠地阻断从存储器栅极G施加到字线WL的电压。如上所述，反熔丝存储器42中，可通过存储器电容44的沟道截止动作(第一阻断机构)和整流元件43的截止动作(第二阻断机构)阻断从位线BL施加的3V的非破坏位电压，从而能够可靠地防止所述非破坏位电压传递到字线WL上。
顺便说一下，从字线WL被施加5V的破坏字电压、且从位线BL被施加3V的非破坏位电压的不写入数据的反熔丝存储器42中，虽然从整流元件43向存储器电容44的存储器栅极G被施加下降阈值电压的破坏字电压，由于存储器栅极G与沟道和扩散区域的电压差小，因此即使存储器电容44中存储器栅绝缘膜6没有被绝缘破坏，所述存储器栅绝缘膜6也不会被绝缘破坏而照样保持绝缘状态，从而能够保持不写入数据的状态。
并且，即使具有这种结构的反熔丝存储器42以矩阵状配置的半导体存储装置，可通过上述的“(1-3)数据的读取动作”读取期望的反熔丝存储器42的数据，因此在此省略对其的说明。
(6-3)基于上述结构的半导体存储装置的作用及效果
以上的结构中，即使在不写入数据的反熔丝存储器42，与图2A及图2B中的上述的反熔丝存储器2a、2b一样，在与存储器电容44连接的位线BL上被施加高电压的非破坏位电压时，例如即使存储器电容44的存储器栅绝缘膜6被绝缘破坏，也会通过使整流元件43的沟道处于截止状态(非导通状态)，阻断从存储器电容44的存储器栅极G施加到字线WL的非破坏位电压。
因此，即使反熔丝存储器42，与图2A及图2B中的上述的反熔丝存储器2a、2b一样，不使用如现有的控制电路，而是设置通过存储器栅极G和字线WL的电压值而将从存储器栅极G施加到字线WL的电压以截止动作来阻断的晶体管结构的整流元件43，因此不需要选择性地执行向存储器电容44施加各电压的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而相应地实现小型化。
并且，即使这样的反熔丝存储器42，也可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容44不形成沟道的第一阻断结构和(ⅱ)通过使整流元件43处于截止状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
(7)关于四个反熔丝存储器共用一个字线连接器和一个位线连接器的情况
(7-1)关于平面布置结构
接着对上述的反熔丝存储器42以矩阵状配置的半导体存储装置的平面布置结构进行说明。与图9B对应的部分使用相同的附图标记的图10示出例如总共16个反熔丝存储器2e1、2e2、2e3、2e4、2e5、2e6、2e7、2e8、2e9、2e10、2e11、2e12、2e13、2e14、2e15、2e16以四行四列的方式配置时的平面布置结构。在这种情况下，半导体存储装置41中，反熔丝存储器2e1、2e2、2e3、2e4、2e5、2e6、2e7、2e8、2e9、2e10、2e11、2e12、2e13、2e14、2e15、2e16均具有相同的结构，与上述的图9A和图9B一样，分别具有整流元件43和存储器电容44。并且，字线连接器WC51、WC52、WC53、WC54也均具有相同的结构，因此下面关注例如字线连接器WC52而进行说明。
在这种情况下，竖立设置字线连接器WC52的活性区域46b由彼此相邻的四个反熔丝存储器2e3、2e4、2e7、2e8共用。实际上，在竖立设置字线连接器WC52的活性区域46b，形成有由在列方向上相邻的两个反熔丝存储器2e3、2e4共用的整流元件栅极G1和由同样地在列方向上相邻的两个反熔丝存储器2e7、2e8共用的整流元件栅极G1。字线连接器WC52跨过所述两个整流元件栅极G1和活性区域46b而形成。因此，字线连接器WC52可对所述反熔丝存储器2e3、2e4、2e7、2e8的各整流元件栅极G1和所述反熔丝存储器2e3、2e4、2e7、2e8的整流元件43的各漏区域一律施加来自位线的位电压。
并且，在竖立设置字线连接器WC52的活性区域46b中，在各反熔丝存储器2e3、2e4、2e7、2e8的整流元件43的源区域分别通过连接器C1连接有各反熔丝存储器2e3、2e4、2e7、2e8的存储器栅极G。
接着，下面对位线连接器BC51、BC52、BC53、BC54、BC55、BC56、BC57、BC58、BC59进行说明。在该实施方式中，半导体存储装置41中总共9个位线连接器BC51、BC52、BC53、BC54、BC55、BC56、BC57、BC58、BC59以三行三列的方式配置。各位线连接器BC51、BC52、BC53、BC54、BC55、BC56、BC57、BC58、BC59分别配置在不同的活性区域46a，分别向对应的活性区域46a施加来自位线(未示出)的规定的位电压。
其中，在所述9个位线连接器BC51、BC52、BC53、BC54、BC55、BC56、BC57、BC58、BC59中，配置在中央区域的位线连接器BC55所配置的活性区域46a，设置有与不同的活性区域46b连接且彼此相邻的四个反熔丝存储器2e6、2e7、2e10、2e11。因此，配置在中央区域的位线连接器BC55在彼此相邻的四个反熔丝存储器2e6、2e7、2e10、2e11被共用，能够向所述四个反熔丝存储器2e6、2e7、2e10、2e11一律施加来自位线的规定的电压。
在这种情况下，在竖立设置中央的位线连接器BC55的活性区域46a，以所述位线连接器BC55为中心左右对称地配置反熔丝存储器2e6、2e7和反熔丝存储器2e10、2e11。具体而言，在竖立设置位线连接器BC55的活性区域46a的一边侧，列方向上相邻的两个反熔丝存储器2e6、2e7的各存储器栅极G相对配置，并形成有所述反熔丝存储器2e6、2e7的各存储器栅绝缘膜6。并且，在该活性区域46a的另一边侧，同样地列方向上相邻的其他反熔丝存储器2e10、2e11的各存储器栅极G相对配置，并形成有所述反熔丝存储器2e10、2e11的各存储器栅绝缘膜6。
顺便说一下，半导体存储装置41的平面布置中配置在边角部的四个位线连接器BC51、BC53、BC57、BC59分别仅与对应的一个反熔丝存储器2e1、2e4、2e13、2e16连接。这样，配置在所述边角部的各位线连接器BC51、BC53、BC57、BC59中，能够仅对分别对应的一个反熔丝存储器2e1、2e4、2e13、2e16施加位电压。
并且，半导体存储装置41的平面布置中，排列在末端的位线连接器BC51、BC52、BC53、BC54、BC56、BC57、BC58、BC59中，配置在边角部以外的位线连接器BC52仅与两个反熔丝存储器2e2、2e3连接。并且，配置在边角部以外的其他位线连接器BC54、BC56、BC58也分别仅与对应的两个反熔丝存储器2e5，2e9、2e8，2e12、2e14，2e15连接。如上所述，半导体存储装置41中，配置在边角部以外的其他位线连接器BC52、BC54、BC56、BC58中，共用的反熔丝存储器数量为两个，而配置在中央区域的位线连接器BC55中，共用的反熔丝存储器数量为四个，因此与每个位线连接器上设置一个反熔丝存储器的情况相比，能够实现小型化。
以上的结构中，图10所示的半导体存储装置41的反熔丝存储器2e1、2e2、2e3、2e4、2e5、2e6、2e7、2e8、2e9、2e10、2e11、2e12、2e13、2e14、2e15、2e16中，与上述的“(6-3)基于上述结构的半导体存储装置的作用及效果”一样，不使用如现有的控制电路，而是设置通过存储器栅极G和字线WL的电压值而以截止动作来阻断从存储器栅极G施加到字线WL的电压的晶体管结构的整流元件43，因此不需要选择性地执行向存储器电容44的各电压施加的开关晶体管或者用于执行开关晶体管导通和截止动作的开关控制电路，从而相应地实现小型化。
并且，例如，半导体存储装置41的反熔丝存储器2e4中，与上述的“(6-3)基于上述结构的半导体存储装置的作用及效果”一样，可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容44不形成沟道的第一阻断结构和(ⅱ)通过使整流元件43成为截止状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
并且，图10所示的半导体存储装置41中，彼此相邻的四个反熔丝存储器2e6、2e7、2e10、2e11共用一个位线连接器BC55，同时例如彼此相邻的四个反熔丝存储器2e3、2e4、2e7、2e8共用一个字线连接器WC52，因此与每个反熔丝存储器上分别单独设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
(7-2)关于位线和字线的平面布置结构
接着，下面对图10所示的半导体存储装置41的位线和字线的平面布置进行说明。如与图10对应的部分使用相同的附图标记的图11所示，半导体存储装置41中，第一列的位线连接器BC51、BC52、BC53中，第一行的位线连接器BC51和第三行的位线连接器BC53与第一列的位线BL1c连接，所述位线连接器BC51、BC53之间的第二行的位线连接器BC52与另一第二列的位线BL2c连接。因此，半导体存储装置41中，通过例如第一列的位线BL1c，可分别向整流元件43的活性区域46b不同的两个反熔丝存储器2a1、2a4一律施加规定的位电压，并且，通过第二列的位线BL2c，可分别向整流元件43的活性区域46b不同的两个反熔丝存储器2e2、2e3施加与第一列的位线BL1c不同的规定的位电压。
并且，第二列的位线连接器BC54、BC55、BC56中，第一行的位线连接器BC54和第三行的位线连接器BC56与第三列的位线BL3c连接，所述位线连接器BC54、BC56之间的第二行的位线连接器BC55与另一第四列的位线BL4c连接。因此，半导体存储装置41中，通过例如第三列的位线BL3c，可分别向整流元件43的活性区域46b不同的四个反熔丝存储器2e5、2e9、2e8、2e12一律施加规定的位电压，并且，通过第四列的位线BL4c，可分别向整流元件43的活性区域46b不同的四个反熔丝存储器2e6、2e7、2e10、2e11施加与第三列的位线BL3c不同的规定的位电压。
并且，第三列的位线连接器BC57、BC58、BC59中，第一行的位线连接器BC57和第三行的位线连接器BC59与第五列的位线BL5c连接，所述位线连接器BC57、BC59之间的第二行的位线连接器BC58与另一第六列的位线BL6c连接。因此，半导体存储装置41中，通过例如第五列的位线BL5c，可分别向整流元件43的活性区域46b不同的两个反熔丝存储器2e13、2e16一律施加规定的位电压，并且，通过第六列的位线BL6c，可分别向整流元件43的活性区域46b不同的两个反熔丝存储器2e14、2e15施加与第五列的位线BL5c不同的规定的位电压。
除了这样的结构以外，在字线连接器WC51、WC52、WC53、WC54上连接有各不同的字线WL1c、WL2c、WL3c、WL4c连接，通过各字线WL1c、WL2c、WL3c、WL4c，可向各字线连接器WC51、WC52、WC53、WC54施加不同的字电压。在该实施方式中，例如，第一行的字线WL1c与第一行第一列的字线连接器WC51连接，可向共用所述字线连接器WC51的四个反熔丝存储器2e1、2e2、2e5、2e6一律施加规定的字电压。并且，同样地，其他字线WL2c、WL3c、WL4c也可通过对应的字线连接器WC53、WC52、WC54分别向四个反熔丝存储器2e9，2e10，2e13，2e14、2e3，2e4，2e7，2e8、2e11，2e12，2e15，2e16一律施加规定的字电压。
在此，关注例如与位于中央区域的一个位线连接器BC55连接的四个反熔丝存储器2e6、2e7、2e10、2e11，在与所述位线连接器BC55连接的四个反熔丝存储器2e6、2e7、2e10、2e11上连接有能够独立地电性控制的字线WL1c、WL2c、WL3c、WL4c连接，可通过各字线WL1c、WL2c、WL3c、WL4c分别施加不同的字电压。并且，关注例如与一个字线连接器WC52连接的四个反熔丝存储器2e3、2e4、2e7、2e8，在与所述字线连接器WC52连接的四个反熔丝存储器2e3、2e4、2e7、2e8上连接有能够独立地电性控制的位线BL1c、BL2c、BL3c、BL4c连接，可通过各位线BL1c、BL2c、BL3c、BL4c分别施加不同的位电压。
并且，在这种半导体存储装置41中，通过适当地控制施加到位线BL1c、BL2c、BL3c、BL4c、BL5c、BL6c和字线WL1c、WL2c、WL3c、WL4c的电压，由此通过上述的“(6-2)数据的写入动作”，能够仅向例如规定位置的反熔丝存储器2e1写入数据的同时，通过上述的“(1-3)数据的读取动作”，能够仅读取例如规定位置的反熔丝存储器2e1的数据。
顺便说一下，图11的半导体存储装置41具有16个反熔丝存储器，因此具有例如字线WL1c仅与一个字线连接器WC51连接的结构。但是，当反熔丝存储器的数量进一步增加时，具有例如第一列的字线WL1c和第二列的字线WL2c将构成为与沿行方向排列的多个字线连接器依次交叉连接的结构。例如，与第一行第一列的字线连接器WC51连接的一个字线WL1c与第一行第三列的字线连接器或者第一行第五列的字线连接器等连接，另外，与第一行第二列的字线连接器WC53连接的另一字线WL2c与第一行第四列的字线连接器或者第一行第六列的字线连接器等连接。
(8)关于其他实施方式的位线和字线的平面布置结构
图11中，作为一例示出了如下的半导体存储装置41：总共16个反熔丝存储器2e1、2e2、2e3、2e4、2e5、2e6、2e7、2e8、2e9、2e10、2e11、2e12、2e13、2e14、2e15、2e16以四行四列的方式配置，与所述反熔丝存储器2e1、2e2、2e3、2e4、2e5、2e6、2e7、2e8、2e9、2e10、2e11、2e12、2e13、2e14、2e15、2e16的配置位置匹配地配置位线BL1c、BL2c、BL3c、BL4c、BL5c、BL6c和字线WL1c、WL2c、WL3c、WL4c。
在此，图11所示的半导体存储装置41中，位线连接器BC51、BC52、BC53的列设置在一端侧，位线连接器BC57、BC58、BC59的列设置在另一端侧。在这种情况下，位于一端侧的第一行第一列的位线连接器BC51和同样地位于一端侧的第三行第一列的位线连接器BC53分别仅与一个反熔丝存储器2e1(2e4)连接，并且，同样地位于一端侧的第二行第一列的位线连接器BC52与两个反熔丝存储器2e2、2e3连接。
因此，与一端侧的位线连接器BC51、BC53连接的第一列的位线BL1c通过各位线连接器BC51、BC53仅与总共两个反熔丝存储器2e1、2e4连接。并且，同样地与一端侧的位线连接器BC52连接的第二列的位线BL2c也通过位线连接器BC52仅与两个反熔丝存储器2e2、2e3连接。
并且，同样地位于另一端侧的位线连接器BC57、BC58、BC59的列中，位线连接器BC57(BC59)与一个反熔丝存储器2e13(2e16)连接，其余的位线连接器BC58与两个反熔丝存储器2e14、2e15连接。因此，与另一端侧的位线连接器BC57、BC59连接的第五列的位线BL5c通过各位线连接器BC57、BC59仅与总共两个反熔丝存储器2e13、2e16连接，并且，同样地与另一端侧的位线连接器BC58连接的第六列的位线BL6c也通过位线连接器BC58仅与两个反熔丝存储器2e14、2e15连接。因此，相对于配置在末端的位线连接器BC51、BC52、BC53(BC57、BC58、BC59)的列而设置的位线BL1c、BL2c(BL5c、BL6c)所连接的反熔丝存储器数量为两个。
另一方面，在配置在中央区域的位线BL3c上通过位线连接器BC54、BC56与总共四个反熔丝存储器2e5、2e9、2e8、2e12连接，同样地在配置在中央区域的位线BL4c上通过位线连接器BC55与四个反熔丝存储器2e6、2e7、2e10、2e11连接。因此，图11所示的半导体存储装置41中，为了有效地进行基于行地址和列地址的控制，优选地，例如通过使第一列的位线BL1c和第五列的位线BL5c短路，使得用相同的位电压动作的反熔丝存储器的数量做成四个，并且通过使第二列的位线BL2c和第六列的位线BL6c也短路，使得用相同的位电压动作的反熔丝存储器的数量做成四个，从而使得与中央区域的位线BL3c、BL4c连接的反熔丝存储器的数量(在此为四个)一致。
即，优选地，半导体存储装置41中，分别通过各位线连接器BC51、BC53与第一列的位线BL1c连接的总共两个反熔丝存储器2e1、2e4和分别通过位线连接器BC57、BC59与第五列的位线BL5c连接的总共两个反熔丝存储器2e13、2e16的合计四个反熔丝存储器2e1、2e4、2e13、2e16通过第一列的位线BL1c和第五列的位线BL5c两根位线来动作。
同样地，优选的是，通过位线连接器BC52与第二列的位线BL2c连接的两个反熔丝存储器2e2、2e3和通过位线连接器BC58与第六列的位线BL6c连接的总共两个反熔丝存储器2e14、2e15的合计四个反熔丝存储器2e2、2e3、2e14、2e15通过第二列的位线BL2c和第六列的位线BL6c两个位线来动作。
在此，半导体存储装置41中，例如当通过第一列的位线BL1c和第五列的位线BL5c两根位线向反熔丝存储器2e1、2e4、2e13、2e16一律施加规定的位电压时，与将四个反熔丝存储器2e5、2e9、2e8、2e12(2e6、2e7、2e10、2e11)通过一根结构动作的第三列的位线BL3c或第四列的位线BL4c的容量不同。因此，半导体存储装置41中，进行读取数据的动作时，例如可能会产生读取速度下降等问题。
因此，为了解决这样的问题，如与图11对应的部分使用相同的附图标记的图12所示，半导体存储装置41a中，在一端侧配置字线连接器WC51a、WC52a的列的同时，在另一端侧配置字线连接器WC55a、WC56a的列，并且，在一端侧的字线连接器WC51a、WC52a的列与中央的字线连接器WC53a、WC54a的列之间，设置一个位线连接器BC51a、BC52a、BC53a的列，在另一端侧的字线连接器WC55a、WC56a的列与中央的字线连接器WC53a、WC54a的列之间设置另一位线连接器BC54a、BC55a、BC56a的列。
并且，半导体存储装置41a中，位于一端侧的字线连接器WC51a、WC52a的列与中央的字线连接器WC53a、WC54a的列之间的一个位线连接器BC51a、BC52a、BC53a的列中，第一行的位线连接器BC51a和第三行的位线连接器BC53a可与第一列的位线BL1d连接，第二行的位线连接器BC52a可与第二列的位线BL2d连接。
因此，半导体存储装置41a中，与第一行的位线连接器BC51a连接的两个反熔丝存储器2f1、2f5和与第三行的位线连接器BC53a连接的两个反熔丝存储器2f4、2f8的合计四个反熔丝存储器2f1、2f5、2f4、2f8可以与第一列的一个位线BL1d连接，因此，可通过一根结构的位线BL1d使四个反熔丝存储器2f1、2f5、2f4、2f8动作。
并且，所述半导体存储装置41a中，与第二行的位线连接器BC52a连接的四个反熔丝存储器2f2、2f3、2f6、2f7可以与第二列的一个位线BL2d连接，因此，可通过一根结构的位线BL2d使四个反熔丝存储器2f2、2f3、2f6、2f7动作。
同样地，半导体存储装置41a中，位于另一端侧的字线连接器WC55a、WC56a的列与中央的字线连接器WC53a、WC54a的列之间的另一位线连接器BC54a、BC55a、BC56a的列中，第一行的位线连接器BC54a和第三行的位线连接器BC56a可与第三列的位线BL3d连接，第二行的位线连接器BC55a可与第四列的位线BL4d连接。
因此，半导体存储装置41a中，与第一行的位线连接器BC54a连接的两个反熔丝存储器2f9、2f13和与第三行的位线连接器BC56a连接的两个反熔丝存储器2f12、2f16的合计四个反熔丝存储器2f9、2f13、2f12、2f16可以与第三列的一个位线BL3d连接，因此，可通过一根结构的位线BL3d使四个反熔丝存储器2f9、2f13、2f12、2f16动作。
并且，所述半导体存储装置41a中，与第二行的位线连接器BC55a连接的四个反熔丝存储器2f10、2f11、2f14、2f15可以与第四列的一个位线BL4d连接，因此，可通过一根结构的位线BL4d使四个反熔丝存储器2f10、2f11、2f14、2f15动作。
因此，半导体存储装置41a与图11所示的半导体存储装置41不同，不需要位线之间的连接，可以将位线BL1d、BL2d、BL3d、BL4d制成一个结构，并设定为相同的容量，因此在进行数据的读取动作时，能够防止例如读取数据的下降等问题。
并且，在所述半导体存储装置41a中，第一行的字线连接器WC51a、WC53a、WC55a的行中，第一列的字线连接器WC51a和第三列的字线连接器WC55a可与同一个字线WL1d连接，第二列的字线连接器WC53a可与不同于所述字线WL1d的另一字线WL2d连接。并且，第二行的字线连接器WC52a、WC54a、WC56a的行中，第一列的字线连接器WC52a和第三列的字线连接器WC56a可与同一个字线WL3d连接，第二列的字线连接器WC54a可与不同于所述字线WL53b的另一字线WL4d连接。
并且，在上述的半导体存储装置41a中，能够实现例如第二行第一列的位线连接器BC52a或第二行第二列的位线连接器BC55a分别与四个反熔丝存储器2f2、2f3、2f6、2f7(2f10、2f11、2f14、2f15)连接的结构，从而如上述的实施方式一样能够实现小型化。并且，在所述半导体存储装置41a中，能够实现例如第一行第二列的字线连接器WC53a或第二行第二列的字线连接器WC54a分别与四个反熔丝存储器2f5、2f6、2f9、2f10(2f7、2f8、2f11、2f12)连接的结构，从而如上述的实施方式一样能够实现小型化。
顺便说一下，即使在这种情况下，关注例如与位于中央区域的一个位线连接器BC52a连接的四个反熔丝存储器2f2、2f3、2f6、2f7，在与所述位线连接器BC52a连接的四个反熔丝存储器2f2、2f3、2f6、2f7中连接有能够独立地电性控制的字线WL1d、WL2d、WL3d、WL4d，可通过各字线WL1d、WL2d、WL3d、WL4d分别施加不同的字电压。并且，关注例如与一个字线连接器WC53a连接的四个反熔丝存储器2f5、2f6、2f9、2f10，在与所述字线连接器BC53a连接的四个反熔丝存储器2f5、2f6、2f9、2f10与连接有能够独立地电性控制的位线BL1d、BL2d、BL3d、BL4d连接，可通过各位线BL1d、BL2d、BL3d、BL4d分别施加不同的位电压。
并且，在所述半导体存储装置41a中，通过适当地控制施加到位线BL1d、BL2d、BL3d、BL4d和字线WL1d、WL2d、WL3d、WL4d的电压，通过上述的“(6-2)数据的写入动作”，能够仅向例如规定位置的反熔丝存储器2f1写入数据的同时，通过上述的“(1-3)数据的读取动作”，能够仅读取例如规定位置的反熔丝存储器2f1的数据。
通过以上的结构，半导体存储装置41a中，配置在末端的一方向(在此为行方向)上排列的各位线连接器BC51a、BC54a(BC53a、BC56a)分别与两个反熔丝存储器2f1，2f5、2f9，2f13(2f4，2f8、2f12，2f16)连接，并且，配置在末端的另一方向(在此为列方向)上排列的各字线连接器WC51a、WC52a(WC55a、WC56a)分别与两个反熔丝存储器2f1，2f2、2f3，2f4(2f13，2f14、2f15，2f16)连接。并且，在所述半导体存储装置41a中，配置在中央区域的其余的位线连接器BC52a(BC55a)与四个反熔丝存储器2f2、2f3、2f6、2f7(2f10、2f11、2f14、2f15)连接，并且，配置在中央区域的字线连接器WC53a(WC54a)与四个反熔丝存储器2f5、2f6、2f9、2f10(2f7、2f8、2f11、2f12)连接。
因此，半导体存储装置41a中，由于将位线连接器BC51a～BC56a和字线连接器WC51a～WC56a能够由两个以上的反熔丝存储器共用，因此能够相应地实现整体装置的小型化，并且，可以使例如与一根位线BL1d连接的反熔丝存储器数量相同(在此为四个)，并设定为相同的容量，因此在进行数据的读取动作时，能够防止读取速度的下降等问题。
顺便说一下，图12所示的半导体存储装置41a中，对具有16个反熔丝存储器的情况进行说明，但是当反熔丝存储器的数量进一步增加时，例如具有第一列的字线WL1d和第二列的字线WL2d相对于沿行方向排列的多个字线连接器依次交叉连接的结构。例如，与第一行第一列的字线连接器WC51a连接的一个字线WL1d除了与第一行第三列的字线连接器WC55a连接之外还可以与第一行第五列的字线连接器等连接，另外，与第一行第二列的字线连接器WC53a连接的另一字线WL2d除了与第一行第四列的字线连接器连接之外还可以与第一行第六列的字线连接器等连接。
并且，图12所示的半导体存储装置41a中，当反熔丝存储器的数量增加到16个以上时，位线连接器BC51a、BC54a、…(BC53a、BC56a、…)在两末端沿行方向排列，从一侧的末端朝向列方向，位线连接器行和字线连接器行依次交叉配置，并且，当一行上排列的位线连接器的数量为n个时，一行上排列的字线连接器的数量为n+1个。并且，示出具有16个反熔丝存储器的半导体存储装置41a的图12中，一行上排列的位线连接器的数量为两个，一行上排列的字线连接器的数量为3个。
顺便说一下，上述的实施方式中，如图10所示，对例如反熔丝存储器2e4中整流元件43的活性区域46b和存储器电容44的存储器栅极G分离，从活性区域46b到存储器栅极G形成连接器C1，所述活性区域46b和存储器栅极G通过连接器C1电连接。但本发明并不限定于此，还可以形成为，如图13所示，在整流元件的活性区域46b上形成存储器栅极Ga，从所述活性区域46b到存储器栅极Ga形成连接器C1。
并且，还可以形成为，如图15所示，整流元件43的活性区域46b和存储器电容44的存储器栅极G分离，在活性区域46b的整流元件43的源区域设置连接器C2，在存储器栅极G设置另一连接器C3，所述连接器C2、C3通过布线54连接。
(9)关于两个反熔丝存储器共用一个字线连接器、沿列方向排列的多个反熔丝存储器共用一个位线连接器的情况
与图10对应的部分使用相同的附图标记的图14示出，例如总共16个反熔丝存储器2g1、2g2、2g3、2g4、2g5、2g6、2g7、2g8、2g9、2g10、2g11、2g12、2g13、2g14、2g15、2g16以四行四列的方式配置的半导体存储装置51的平面布置结构。在这种情况下，半导体存储装置51中，反熔丝存储器2g1、2g2、2g3、2g4、2g5、2g6、2g7、2g8、2g9、2g10、2g11、2g12、2g13、2g14、2g15、2g16均具有相同的结构，如上述的图9A和图9B一样，分别具有整流元件43和存储器电容44。并且，字线连接器W61、WC62、WC63、WC64、WC65、WC66、WC67、WC68也均具有相同的结构，因此下面关注例如字线连接器WC62而进行说明。
在这种情况下，竖立设置字线连接器WC62的整流元件43的活性区域55a形成为矩形状，由行方向上相邻的两个反熔丝存储器2g2、2g6共用。实际上，在竖立设置字线连接器WC62的整流元件43的活性区域55a，形成有反熔丝存储器2g2的整流元件栅极G2和与所述反熔丝存储器2g2行方向上相邻的另一反熔丝存储器2g6的整流元件栅极G2。
在此，关注例如反熔丝存储器2g2，从位于活性区域55a的整流元件43的漏区域到整流元件栅极G2竖立设置有字线连接器WC62，通过字线连接器WC62向所述漏区域和整流元件栅极G2一律施加规定的字电压。并且，在反熔丝存储器2g2中，从位于活性区域55a的整流元件43的源区域到存储器电容44的存储器栅极Ga竖立设置有连接器C1，通过所述连接器C1整流元件43的源区域和存储器电容44的存储器栅极Ga电连接。
并且，该字线连接器WC62，从与反熔丝存储器2g2行方向上相邻的另一反熔丝存储器2g6的整流元件43的漏区域到整流元件栅极G2竖立设置有该字线连接器WC62。因此字线连接器WC62对所述两个反熔丝存储器2g2、2g6一律施加来自字线的规定的字电压。
顺便说一下，所述两个反熔丝存储器2g2、2g6的各存储器栅极Ga以从活性区域55a远离的方式分别沿行方向延伸，前端部分分别配置在不同的活性区域55b。并且，在各存储器栅极Ga和活性区域55b相对的各区域上形成有各反熔丝存储器2g2、2g6的存储器栅绝缘膜6。
接着，下面对位线连接器BC61、BC62、BC63、BC64进行说明。在该实施方式中，半导体存储装置51中总共配置有四个位线连接器BC61、BC62、BC63、BC64。各位线连接器BC61、BC62、BC63、BC64分别配置在不同的活性区域55b，分别向对应的活性区域55b施加来自位线(未示出)的规定的位电压。
在这种情况下，半导体存储装置51中，在配置第一列的位线连接器BC61的活性区域55b与配置第二列的位线连接器BC62的活性区域55b之间，形成有以矩阵状配置的8个反熔丝存储器2g1、2g2、2g3、2g4、2g5、2g6、2g7、2g8。在配置第一列的位线连接器BC61的活性区域55b，形成有沿列方向排列的四个反熔丝存储2g1、2g2、2g3、2g4，另外，在配置第二列的位线连接器BC62的活性区域55b，形成有沿列方向上配置的反熔丝存储器2g5、2g6、2g7、2g8。
并且，半导体存储装置51中，配置第二列的位线连接器BC62的活性区域55b和配置第三列的位线连接器BC63的活性区域55b并行配置，并且，如上所述，在第三列的位线连接器BC63的活性区域55b与第四列的位线连接器BC64的活性区域55b之间，也可以矩阵状配置8个反熔丝存储器2g9、2g10、2g11、2g12、2g13、2g14、2g15、2g16。
并且，在该实施方式中，所述四个位线连接器BC61、BC62、BC63、BC64均具有相同的结构，因此，下面关注位线连接器BC62而进行说明。在这种情况下，配置位线连接器BC62的活性区域55b具有沿列方向排列的四个反熔丝存储器2g5、2g6、2g7、2g8向列方向延伸的长方形形状，并设置有所述沿列方向排列的四个反熔丝存储器2g5、2g6、2g7、2g8的各存储器栅极Ga。因此，所述位线连接器BC62分别与不同的字线连接器WC61、WC62、WC63、WC64连接，且通过活性区域55b向沿列方向排列的四个反熔丝存储器2g5、2g6、2g7、2g8一律施加来自位线的规定的位电压。
以上的结构中，图14所示的半导体存储装置51的反熔丝存储器2g1、2g2、2g3、2g4、2g5、2g6、2g7、2g8、2g9、2g10、2g11、2g12、2g13、2g14、2g15、2g16中，与上述的“(6-3)基于上述结构的半导体存储装置的作用及效果”一样，不使用如现有的控制电路，可通过施加到存储器电容44的存储器栅极Ga和字线的电压值，通过整流元件43阻断从存储器栅极Ga施加到字线的电压，因此不需要如现有的选择性地执行向存储器电容施加电压的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而相应地实现小型化。
并且，例如，本发明的半导体存储装置51的反熔丝存储器2g6中，与上述的“(6-3)基于上述结构的半导体存储装置的作用及效果”一样，可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容44不形成沟道的第一阻断结构和(ⅱ)通过使整流元件43成为截止状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
并且，图14所示的半导体存储装置51中，沿列方向排列的四个反熔丝存储器2g5、2g6、2g7、2g8共用一个位线连接器BC62，同时例如行方向上相邻的两个反熔丝存储器2g2、2g6共用一个字线连接器WC62，因此与每个反熔丝存储器上分别单独设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
并且，上述的实施方式中，如图14所示，对整流元件43的活性区域55a和存储器电容44的存储器栅极Ga重叠，从所述活性区域55a的整流元件43的源区域到存储器栅极Ga形成连接器C1的情况进行说明，但本发明并不限定于此，还可以形成为，如图15所示，整流元件43的活性区域55a和存储器电容44的存储器栅极G分离，在活性区域55a的整流元件43的源区域设置连接器C2，在存储器栅极G上也形成另一连接器C3，所述连接器C2、C3通过布线54连接。
顺便说一下，在上述的图9B中，其结构为，活性区域46a和存储器电容44的存储器栅极G以分离的方式配置，所述活性区域46b和存储器栅极G通过一个连接器C1连接，但是这种连接结构也可以在图14所示的半导体存储装置51中使用。在这种情况下，其结构为，例如使反熔丝存储器2g6的活性区域55a和存储器栅极Ga以分离的方式配置，通过一个连接器C1连接所述活性区域55a和存储器栅极Ga。
(10)关于沿行方向排列的多个反熔丝存储器共用一个字线连接器、两个反熔丝存储器共用一个位线连接器的情况
与图10对应的部分使用相同的附图标记的图16示出例如总共16个反熔丝存储器2h1、2h2、2h3、2h4、2h5、2h6、2h7、2h8、2h9、2h10、2h11、2h12、2h13、2h14、2h15、2h16以四行四列的方式配置的半导体存储装置61的平面布置结构。在这种情况下，半导体存储装置61中，反熔丝存储器2h1、2h2、2h3、2h4、2h5、2h6、2h7、2h8、2h9、2h10、2h11、2h12、2h13、2h14、2h15、2h16均具有相同的结构，如上述的图9A和图9B一样，分别具有整流元件43和存储器电容44。并且，字线连接器WC71、WC72、WC73、WC74也均具有相同的结构，因此下面关注例如字线连接器WC72而进行说明。
在这种情况下，字线连接器WC72配置在具有沿行反向延伸的长度方向的活性区域63，由沿所述活性区域63延伸且行方向上配置的四个反熔丝存储器2h2、2h6、2h10、2h14共用。实际上，在竖立设置字线连接器WC72的活性区域63，形成有沿行方向排列的四个反熔丝存储器2h2、2h6、2h10、2h14的各整流元件43的漏区域和源区域，并且形成有由所述四个反熔丝存储器2h2、2h6、2h10、2h14共用的整流元件栅极G3。
在这种情况下，整流元件栅极G3被配置为具有以与沿行方向延伸的活性区域63的长度方向并行的方式沿行方向延伸的长度方向，并将活性区域63上下分割。因此，在活性区域63以整流元件栅极G3为界，在与存储器电容44近的一侧区域可形成源极，在另一侧区域可形成漏区域。在活性区域55a，从整流元件43的漏区域到整流元件栅极G3竖立设置有字线连接器WC72，并通过字线连接器WC72，对所述漏区域和整流元件栅极G3施加规定的字电压。
并且，在这种情况下，竖立设置字线连接器WC72的整流元件栅极G3和活性区域63的漏区域，由沿活性区域63配置四个反熔丝存储器2h2、2h6、2h10、2h14共用，因此，通过字线连接器WC72，可对所述四个反熔丝存储器2h2、2h6、2h10、2h14一律施加来自字线的规定的字电压。
在此，关注例如反熔丝存储器2h2，从位于活性区域63的整流元件43的源区域到存储器电容44的存储器栅极Ga竖立设置有连接器C1，并通过所述连接器C1，整流元件43的源区域和存储器栅极Ga电连接。并且，所述反熔丝存储器2h2、2h3的各存储器栅极Ga同样地配置在活性区域62，在于所述活性区域62相对的各区域形成反熔丝存储器2h2、2h3的存储器栅绝缘膜6。
顺便说一下，在该半导体存储装置61中，竖立设置所述第二行的字线连接器WC72的活性区域63和竖立设置第三行的字线连接器WC73的活性区域63以并行的方式配置，在所述并行的两个活性区域63之间，配置8个反熔丝存储器2h2、2h3、2h6、2h7、2h10、2h11、2h14、2h15。
并且，在该实施方式中，半导体存储装置61中，竖立配置所述第二行的字线连接器WC72的活性区域63的整流元件43的漏区域和竖立设置第一行的字线连接器WC71的活性区域63的整流元件43的漏区域以并行的方式相邻。竖立设置该第一行的字线连接器WC71的活性区域63的整流元件43的源区域通过连接器C1与沿行方向排列的四个反熔丝存储器2h1、2h5、2h9、2h13的存储器栅极Ga连接。并且，竖立配置第三行的字线连接器WC73的活性区域63的整流元件43的漏区域和竖立设置第四行的字线连接器WC74的活性区域63的整流元件43的漏区域以并行的方式相邻。竖立设置该第四行的字线连接器WC74的活性区域63的整流元件43的源区域通过连接器C1与沿行方向排列的四个反熔丝存储器2h4、2h8、2h12、2h16的存储器栅极Ga连接。
接着，下面对位线连接器BC71、BC72、BC73、BC74、BC75、BC76、BC77、BC78、BC79、BC80、BC81、BC82进行说明。在该实施方式中，半导体存储装置61中总共12个位线连接器BC71、BC72、BC73、BC74、BC75、BC76、BC77、BC78、BC79、BC70、BC81、BC82以三行四列的方式配置。所述位线连接器BC71、BC72、BC73、BC74、BC75、BC76、BC77、BC78、BC79、BC70、BC81、BC82分别配置在不同的活性区域62，分别向对应的活性区域62施加来自位线(未示出)的规定的位电压。
在此，配置在中央区域的沿行方向排列的位线连接器BC75、BC76、BC77、BC78均具有相同的结构，因此，下面关注例如其中的位线连接器BC75而进行说明。在这种情况下，配置位线连接器BC75的活性区域62设置有与不同的字线连接器WC72、WC73连接且沿列方向排列的两个反熔丝存储器2h2、2h3。因此，位线连接器BC75由所述两个反熔丝存储器2h2、2h3共用，向所述两个反熔丝存储器2h2、2h3一律施加来自位线的规定的电压。
实际上，在竖立设置所述位线连接器BC75的活性区域62，以所述位线连接器BC75为中心，反熔丝存储器2h2和反熔丝存储器2h3以上下对称的方式配置。具体而言，在竖立设置位线连接器BC75的活性区域62的一边侧，相对配置有一个反熔丝存储器2h2的存储器栅极Ga，并形成有所述反熔丝存储器2h2的存储器栅绝缘膜6。并且，在所述活性区域62的另一边侧，也同样地相对配置有另一反熔丝存储器2h3的存储器栅极Ga，并形成有所述反熔丝存储器2h3的存储器栅绝缘膜6。
顺便说一下，半导体存储装置61的平面布置中，在末端沿行方向配置的四个位线连接器BC71、BC72、BC73、BC74(BC79、BC80、BC81、BC82)仅连接有分别对应的一个反熔丝存储器2h1、2h5、2h9、2h13(2h4、2h8、2h12、2h16)连接。因此在所述末端沿行方向配置的各位线连接器BC71、BC72、BC73、BC74(BC79、BC80、BC81、BC82)中，可仅对分别对应的一个反熔丝存储器2h1、2h5、2h9、2h13(2h4、2h8、2h12、2h16)施加位电压。
如上所述，在末端的位线连接器BC71、BC72、BC73、BC74、BC79、BC80、BC81、BC82中，可分别仅向一个反熔丝存储器2h1、2h5、2h9、2h13、2h4、2h8、2h12、2h16施加规定的位电压，但是配置在中央区域的各位线连接器BC75、BC76、BC77、BC78中，可向分别对应的两个反熔丝存储器2h2，2h3、2h6，2h7、2h10，2h11、2h14，2h15一律施加规定的位电压，因此两个反熔丝存储器2h2，2h3、2h6，2h7、2h10，2h11、2h14，2h15共用一个位线连接器BC75、BC76、BC77、BC78，从而能够相应地实现整体装置的小型化。
以上的结构中，图16所示的半导体存储装置61的反熔丝存储器2h1、2h2、2h3、2h4、2h5、2h6、2h7、2h8、2h9、2h10、2h11、2h12、2h13、2h14、2h15、2h16中，与上述的“(6-3)基于上述结构的半导体存储装置的作用及效果”一样，不使用如现有的控制电路，可通过施加到存储器电容44的存储器栅极Ga和字线的电压值，通过整流元件43阻断从存储器栅极Ga施加到字线的电压，因此不需要如现有的选择性地执行向存储器电容施加电压的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而可相应地实现小型化。
并且，例如，本发明的半导体存储装置61的反熔丝存储器2h2中，与上述的“(6-3)基于上述结构的半导体存储装置的作用及效果”一样，可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容44不形成沟道的第一阻断结构和(ⅱ)通过使整流元件43成为截止状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
并且，图16所示的半导体存储装置61中，例如沿一方向(在此为行方向)排列的四个反熔丝存储器2h2、2h6、2h10、2h14共用一个字线连接器WC72，同时例如彼此相邻的两个反熔丝存储器2h2、2h3共用一个位线连接器BC75，因此与每个反熔丝存储器上分别单独设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
顺便说一下，即使图16所示的半导体存储装置61，其结构还可以为，例如反熔丝存储器2h2中，整流元件43的活性区域63和存储器电容44的存储器栅极Ga分离，将设置在活性区域63的一个连接器和设置在存储器栅极Ga的另一连接器通过布线连接。并且，其结构还可以为，如图9B所示的结构一样，整流元件43的活性区域63和存储器电容44的存储器栅极Ga分离，将所述活性区域63和存储器栅极Ga通过一个连接器C1连接。
(11)其他实施方式
(11-1)具有由P型MOS晶体管构成的整流元件的反熔丝存储器
上述的“(6)具有由N型MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管构成的整流元件的反熔丝存储器”中，对设置由N型MOS晶体管构成的整流元件43的反熔丝存储器42进行说明，但本发明并不限定于此，如与图8的对应部分使用相同附图标记的图17所示，也可以适用设置由P型MOS晶体管构成的整流元件73的反熔丝存储器72。在这种情况下，反熔丝存储器72包括整流元件73和存储器电容44，所述整流元件73具有P型MOS晶体管的半导体接合结构，所述存储器电容44包括通过位线BL和存储器栅极G之间的电压差而被绝缘破坏的存储器栅绝缘膜6。
在这种情况下，存储器电容44中，一端的扩散区域与位线BL连接，存储器栅极G与整流元件73连接。整流元件73具有整流元件栅极G1和漏区域与存储器电容44的存储器栅极G连接的同时，阱与阱控制端子连接，以及源区域与字线WL连接的结构。由此，整流元件73只要没有从字线WL被施加导通电压就进行截止动作，从而能够阻断从存储器栅极G施加到字线WL的电压。
在此，即使包括这种MOS晶体管结构的整流元件73的反熔丝存储器72，由于通过如图9A所示的截面结构来形成，整流元件73的整流元件栅极G1和存储器电容44的存储器栅极G可形成在相同的布线层上，并且可使整流元件栅极G1的膜厚度和存储器电容44的存储器栅极G的膜厚度相同。因此，即使反熔丝存储器72，也能够实现整体的薄型化。
在这种反熔丝存储器72中，进行数据写入动作时，可对字线WL施加5V的破坏字电压，对位线BL施加0V的破坏位电压。并且，对形成有整流元件73的阱，可从阱控制端子施加与破坏字电压相同的5V电压。假设整流元件73的源区域的电位为0V程度时，整流元件73进行导通动作，若将其阈值电压设成-0.7V，则源区域可被充电至4.3V。
因此，存储器电容44中，从整流元件73向存储器栅极G施加5V的破坏字电压，此时，位线因0V而进行导通动作，沟道电位也成为0V。结果，存储器电容44中，存储器栅极G与沟道和扩散区域之间因破坏位电压和破坏字电压而产生大的电压差。因此，写入数据的反熔丝存储器72中，可在存储器电容44中存储器栅极G下部的存储器栅绝缘膜6被绝缘破坏，存储器栅极G与扩散区域以低阻抗而成为导通状态，从而成为存储器电容44中写入数据的状态。
并且，与上述的“(6-2)数据的写入动作”一样，对位线BL被施加3V的非破坏位电压的同时，对字线WL被施加0V的非破坏字电压的不写入数据的反熔丝存储器72中，例如当存储器电容44的存储器栅绝缘膜6已被绝缘破坏时，位线BL的3V的非破坏位电压通过存储器电容44的存储器栅极G被施加至整流元件73的源区域。但是，在这种情况下，由于整流元件73进行截止动作，因此反熔丝存储器72中，可防止位线BL的3V的非破坏位电压被施加到字线WL，因此字线WL的电位不会发生变化。
顺便说一下，在向字线WL施加5V的破坏字电压、且向位线BL被施加3V的非破坏位电压的不写入数据的反熔丝存储器72中，存储器电容44中存储器栅极G与扩散区域的电压差变小，因此即使存储器电容44中存储器栅绝缘膜6没有被绝缘破坏时，所述存储器栅绝缘膜6也不会被绝缘破坏而照样保持绝缘状态，从而能够保持不写入数据的状态。
并且，即使具有这种结构的反熔丝存储器72以矩阵状配置的半导体存储装置，可通过上述的“(1-3)数据的读取动作”读取期望的反熔丝存储器72的数据，因此在此省略对其的说明。
以上的结构中，即使不写入数据的反熔丝存储器72，如上所述，当与存储器电容44连接的位线BL上被施加有高电压的非破坏位电压时，例如即使存储器电容44的存储器栅绝缘膜6已被绝缘破坏，通过使整流元件73的沟道处于截止状态(非导通状态)，能够阻断从存储器电容44的存储器栅极G施加到字线WL的非破坏位电压。
因此，即使反熔丝存储器72，如上所述，也不使用如现有的控制电路，而是设置用于通过存储器栅极G和字线WL的电压值而将从存储器栅极G施加到字线WL的电压通过截止动作来阻断的晶体管结构的整流元件73，因此不需要选择性地执行向存储器电容44施加的各电压的开关晶体管或者用于执行开关晶体管的导通和截止动作的开关控制电路，从而能够相应地实现小型化。
并且，即使这样的反熔丝存储器72，可以设置(ⅰ)通过向字线(写入非选择字线)施加0V的非破坏字电压来在存储器电容44不形成沟道的第一阻断结构和(ⅱ)通过使整流元件73处于截止状态来阻断非破坏位电压的第二阻断结构的双重阻断结构，由此，能够执行正常的数据写入动作，从而也能够可靠地防止读取数据时的错误动作。
并且，即使这种反熔丝存储器72，也能够实现与上述的“(7)关于四个反熔丝存储器共用一个字线连接器和一个位线连接器的情况”、“(8)关于其他实施方式的位线和字线的平面布置结构”、“(9)关于两个反熔丝存储器共用一个字线连接器、沿列方向排列的多个反熔丝存储器共用一个位线连接器的情况”、“(10)关于沿行方向排列的多个反熔丝存储器共用一个字线连接器、两个反熔丝存储器共用一个位线连接器的情况”相同的结构，与各实施方式一样，能够多个反熔丝存储器72共用一个位线连接器和一个字线连接器，因此与每个反熔丝存储器上分别单独设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
(11-2)包括晶体管结构的整流元件的反熔丝存储器的其他实施方式的结构
并且，上述的实施方式中，如图9A和图9B所示，对从作为整流元件43的漏区域的扩散区域5c到整流元件栅极G1竖立设置有一个字线连接器WC的情况进行了说明，但本发明并不限定于此，如与图9A对应的部分使用相同的附图标记的图18A、与图9B对应的部分使用相同的附图标记的图18B(图18A示出图18B的C-C’部分的侧截面结构)所示，还可以形成为，设置连接字线WL和作为整流元件43的漏区域的扩散区域5c的字线连接器WCa1，并且将所述字线连接器WCa1与整流元件栅极G1通过另外的字线连接器WCa2和布线83连接。
并且，上述的实施方式中，如图9A和图9B所示，对从作为整流元件43的源区域的扩散区域5b到存储器电容44的存储器栅极G竖立设置一个连接器C1的情况进行了说明，但本发明并不限定于此，如图18A和图18B所示，还可以形成为，在作为整流元件43的源区域的扩散区域5b设置支柱状的连接器C1a，另外，在存储器电容44的存储器栅极G上设置另外的连接器C1b，并将所述两个连接器C1a、C1b通过布线84连接。并且，即使具有如图18A和图18B所示的结构的反熔丝存储器82，也能够得到与上述的实施方式相同的效果。
(11-3)其他
并且，本发明并不限定于本实施方式，在本发明的要旨的范围内能够进行各种变形，例如，对于上述的各实施方式中示出的反熔丝存储器，也可以进行适当的组合。并且，作为其他的实施方式，在上述各实施方式中可以将图9A及图9B所示的具有N型晶体管的整流元件43的反熔丝存储器42、图17所示的具有P型晶体管的整流元件73的反熔丝存储器72、图9A和图18A的侧截面结构等适当地组合。并且，各实施方式中，作为一方向可以适用行方向或者列方向，此时，另一方向为与一方向呈直角的列方向或者行方向。
并且，只要整流元件43的活性区域(源区域)和存储器电容44的存储器栅极电连接，就可以适用各种结构，例如，对如图9B、图13、图15所示的整流元件43的活性区域(源区域)46b、55a和存储器栅极Ga、G的连接结构，可以适当组合上述的各实施方式来使用。
并且，各实施方式中，反熔丝存储器的数量可以为多种数量，在这种情况下，根据反熔丝存储器的数量，将会增减位线连接器和字线连接器的数量、位线和字线的数量。并且，据此在半导体存储装置中，也会增减配置在中央区域的位线连接器和字线连接器的数量。
附图标记说明
1、1a、21、31、41、41a、51、61：半导体存储装置
2a、2b、2c、2d、2a1…2a16、2b1…2b16、2c1…2c16、2d1…2d16、2e1…2e16、2f1…2f16、2g1…2g16、2h1…2h16、42、72、82：反熔丝存储器
3、43：整流元件
4、44：存储器电容
G、Ga：存储器栅极
6：存储器栅绝缘膜
S2：阱
BC、BC11…BC19、BC1a…BC6a、BC21…BC24、BC31…BC42、BC51…BC59、BC51a…BC56a、BC61…BC64、BC71…BC82：位线连接器
WC、WC11…WC14、WC1a…WC6a、WC21…WC28、WC31…WC34、WC51…WC54、WC51a…WC56a、WC61…WC68、WC71…WC74：字线连接器
WLa、WLb、WL1a…WL4a、WL1b…WL4b、WL1c…WL4c、WL1d…WL4d：字线
BLa、BLb、BL1a…BL6a、BL1b…BL4b、BL1c…BL6c、BL1d…BL4d：位线

Claims (9)

1.一种反熔丝存储器，其特征在于，包括：
存储器电容，包括存储器栅极和扩散区域，所述存储器栅极的一部分与活性区域相对配置，在所述存储器栅极与所述活性区域的相对区域形成有存储器栅绝缘膜；
N型MOS晶体管，包括整流元件栅极、源区域和漏区域，
其中，所述扩散区域与位线连接，
所述存储器栅极与所述源区域连接，
所述整流元件栅极和所述漏区域与字线连接。
2.根据权利要求1所述的反熔丝存储器，其特征在于，
所述扩散区域形成在阱的表面，且在所述阱的表面形成有元件分离层，在所述元件分离层和所述扩散区域之间的表面夹着所述存储器栅绝缘膜形成有所述存储器栅极，
所述存储器栅极形成在从所述元件分离层上的部分区域到所述存储器栅绝缘膜上。
3.根据权利要求1或2所述的反熔丝存储器，其特征在于，
所述整流元件栅极和所述存储器栅极形成在相同的布线层上。
4.根据权利要求1或2所述的反熔丝存储器，其特征在于，
在所述阱的表面，形成有一侧的扩散区域和另一侧的扩散区域，所述一侧的扩散区域以与所述元件分离层相邻的方式形成所述源区域，所述另一侧的扩散区域与所述一侧的扩散区域相隔规定间隔而形成所述漏区域，在所述一侧的扩散区域和所述另一侧的扩散区域之间的所述阱的表面，夹着栅绝缘膜形成有所述整流元件栅极，
从所述另一侧的扩散区域到所述整流元件栅极竖立设置有字线连接器。
5.根据权利要求1或2所述的反熔丝存储器，其特征在于，
在所述阱的表面，形成有一侧的扩散区域和另一侧的扩散区域，所述一侧的扩散区域以与所述元件分离层相邻的方式形成所述源区域，所述另一侧的扩散区域与所述一侧的扩散区域相隔规定间隔而形成所述漏区域，在所述一侧的扩散区域和所述另一侧的扩散区域之间的所述阱的表面，夹着栅绝缘膜形成有所述整流元件栅极，
从所述一侧的扩散区域到所述存储器栅极竖立设置有连接器。
6.根据权利要求1或2所述的反熔丝存储器，其特征在于，
所述存储器栅极的一端位于所述活性区域上，所述存储器栅极的另一端位于所述元件分离层上。
7.一种反熔丝存储器，其特征在于，包括：
存储器电容，包括存储器栅极和扩散区域，所述存储器栅极的一部分与活性区域相对配置，在所述存储器栅极与所述活性区域的相对区域形成有存储器栅绝缘膜；
P型MOS晶体管，包括整流元件栅极、源区域和漏区域，
其中，所述扩散区域与位线连接，
所述元件栅极和所述漏区域与所述存储器栅极连接，
所述源区域与字线连接。
8.根据权利要求7所述的反熔丝存储器，其特征在于，
所述扩散区域形成在阱的表面，且在所述阱的表面形成有元件分离层，在所述元件分离层和所述扩散区域之间的表面夹着所述存储器栅绝缘膜形成有所述存储器栅极，
所述存储器栅极形成在从所述元件分离层上的部分区域到所述存储器栅绝缘膜上。
9.根据权利要求7或8所述的反熔丝存储器，其特征在于，
所述整流元件栅极和所述存储器栅极形成在相同的布线层上。
CN202010893535.1A 2015-02-25 2016-02-19 反熔丝存储器 Pending CN111987101A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015035858A JP6500200B2 (ja) 2015-02-25 2015-02-25 半導体記憶装置
JP2015-035858 2015-02-25
CN201680008338.9A CN107251222B (zh) 2015-02-25 2016-02-19 半导体存储装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201680008338.9A Division CN107251222B (zh) 2015-02-25 2016-02-19 半导体存储装置

Publications (1)

Publication Number Publication Date
CN111987101A true CN111987101A (zh) 2020-11-24

Family

ID=56788525

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010893535.1A Pending CN111987101A (zh) 2015-02-25 2016-02-19 反熔丝存储器
CN201680008338.9A Active CN107251222B (zh) 2015-02-25 2016-02-19 半导体存储装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201680008338.9A Active CN107251222B (zh) 2015-02-25 2016-02-19 半导体存储装置

Country Status (9)

Country Link
US (1) US10074660B2 (zh)
EP (1) EP3264464B1 (zh)
JP (1) JP6500200B2 (zh)
KR (2) KR102522368B1 (zh)
CN (2) CN111987101A (zh)
IL (1) IL254101B (zh)
SG (1) SG11201706892UA (zh)
TW (1) TWI689932B (zh)
WO (1) WO2016136604A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023077688A1 (zh) * 2021-11-03 2023-05-11 长鑫存储技术有限公司 熔丝结构、形成方法及可编程存储器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276697B2 (en) * 2018-04-02 2022-03-15 Intel Corporation Floating body metal-oxide-semiconductor field-effect-transistors (MOSFET) as antifuse elements
CN109075153A (zh) * 2018-07-17 2018-12-21 深圳市为通博科技有限责任公司 反熔丝、反熔丝的制造方法以及存储装置
US11456303B2 (en) * 2018-12-27 2022-09-27 Nanya Technology Corporation Fuse array structure
US11094702B1 (en) * 2020-02-10 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programmable memory device including anti-fuse element and manufacturing method thereof
TWI744130B (zh) * 2020-12-09 2021-10-21 億而得微電子股份有限公司 低成本低電壓反熔絲陣列
CN115206978A (zh) * 2021-04-13 2022-10-18 联华电子股份有限公司 一次性可编程存储单元及其制作方法
TWI769095B (zh) * 2021-10-08 2022-06-21 億而得微電子股份有限公司 高寫入效率的反熔絲陣列

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101488502A (zh) * 2008-01-18 2009-07-22 恩益禧电子股份有限公司 非易失性半导体存储装置
KR20120020272A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치
CN103579246A (zh) * 2012-08-02 2014-02-12 美格纳半导体有限公司 一次性可编程存储器单元及其制造方法
CN104240762A (zh) * 2013-06-09 2014-12-24 中芯国际集成电路制造(上海)有限公司 反熔丝结构及编程方法
CN107112326A (zh) * 2014-10-31 2017-08-29 株式会社佛罗迪亚 反熔丝存储器及半导体存储装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5763854A (en) * 1980-10-07 1982-04-17 Toshiba Corp Semiconductor device
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP2008047702A (ja) 2006-08-16 2008-02-28 Nec Electronics Corp 半導体記憶装置
US7583554B2 (en) * 2007-03-02 2009-09-01 Freescale Semiconductor, Inc. Integrated circuit fuse array
JP2009147003A (ja) * 2007-12-12 2009-07-02 Toshiba Corp 半導体記憶装置
WO2010026865A1 (en) * 2008-09-05 2010-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
WO2010032599A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8228730B2 (en) * 2010-08-31 2012-07-24 Micron Technology, Inc. Memory cell structures and methods
KR101088954B1 (ko) 2011-08-26 2011-12-01 권의필 프로그램이 가능한 비휘발성 메모리
JP5219170B2 (ja) * 2011-09-21 2013-06-26 株式会社フローディア 不揮発性半導体記憶装置
KR101144440B1 (ko) * 2012-02-22 2012-05-10 권의필 비휘발성 메모리 및 그 제조방법
US8817518B2 (en) * 2012-08-31 2014-08-26 SK Hynix Inc. E-fuse array circuit and programming method of the same
CN104347629B (zh) * 2013-07-24 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种栅控二极管反熔丝单元结构及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101488502A (zh) * 2008-01-18 2009-07-22 恩益禧电子股份有限公司 非易失性半导体存储装置
KR20120020272A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치
CN103579246A (zh) * 2012-08-02 2014-02-12 美格纳半导体有限公司 一次性可编程存储器单元及其制造方法
CN104240762A (zh) * 2013-06-09 2014-12-24 中芯国际集成电路制造(上海)有限公司 反熔丝结构及编程方法
CN107112326A (zh) * 2014-10-31 2017-08-29 株式会社佛罗迪亚 反熔丝存储器及半导体存储装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023077688A1 (zh) * 2021-11-03 2023-05-11 长鑫存储技术有限公司 熔丝结构、形成方法及可编程存储器

Also Published As

Publication number Publication date
TWI689932B (zh) 2020-04-01
WO2016136604A1 (ja) 2016-09-01
US10074660B2 (en) 2018-09-11
KR102483827B1 (ko) 2023-01-03
EP3264464B1 (en) 2021-12-22
IL254101A0 (en) 2017-10-31
EP3264464A4 (en) 2018-10-24
IL254101B (en) 2022-02-01
SG11201706892UA (en) 2017-10-30
KR20170120662A (ko) 2017-10-31
CN107251222A (zh) 2017-10-13
CN107251222B (zh) 2020-09-25
KR20230006606A (ko) 2023-01-10
KR102522368B1 (ko) 2023-04-18
JP6500200B2 (ja) 2019-04-17
JP2016157873A (ja) 2016-09-01
US20180019248A1 (en) 2018-01-18
TW201635302A (zh) 2016-10-01
EP3264464A1 (en) 2018-01-03

Similar Documents

Publication Publication Date Title
CN107251222B (zh) 半导体存储装置
CN108735262B (zh) 可变电阻式随机存取存储器
TWI602282B (zh) 記憶體單元及記憶體陣列
CN110993003B (zh) 可变电阻式存储器
CN107112326B (zh) 反熔丝存储器及半导体存储装置
KR102414814B1 (ko) 저항형 메모리
CN113078183B (zh) 可变电阻式存储装置及其制造方法
US7692950B2 (en) Semiconductor memory device
TW412861B (en) Non-volatile semiconductor memory
JP2015076556A (ja) メモリ装置、書込方法、読出方法
US10553646B2 (en) Circuit and layout for resistive random-access memory arrays
JP5596467B2 (ja) 半導体装置及びメモリ装置への書込方法
US9123428B2 (en) E-fuse array circuit
US10510392B1 (en) Integrated circuits having memory cells with shared bit lines and shared source lines
JP2022007215A (ja) 半導体記憶装置
US6903437B1 (en) Semiconductor devices, capacitor antifuses, dynamic random access memories, and cell plate bias connection methods
US6750493B2 (en) Semiconductor storage device including nonvolatile ferroelectric memory
JP6721205B1 (ja) 半導体記憶装置
WO2021157419A1 (ja) 半導体記憶装置
JP2023072960A (ja) 半導体記憶装置
JP2011066149A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination