KR20120020272A - 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치 - Google Patents

안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치 Download PDF

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Abstract

메모리 셀은 선택 트랜지스터 및 안티퓨즈를 포함한다. 선택 트랜지스터는 기판 상에 배치되고, 독출 워드라인에 연결되는 제1 게이트, 제1 게이트를 기판과 절연시키는 제1 게이트 절연층, 비트라인에 연결되는 제1 소스 영역 및 제1 소스 영역 보다 낮은 불순물 농도를 갖는 제1 드레인 영역을 구비한다. 안티퓨즈는 기판 상에 배치되고, 프로그램 워드라인에 연결되는 제1 단 및 선택 트랜지스터에 연결되는 제2 단을 구비한다. 메모리 셀은 선택 트랜지스터에서의 게이트-생성 드레인 누설 전류의 발생을 억제함으로써 프로그램 방해를 줄일 수 있다.

Description

안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치{ANTIFUSE MEMORY CELL, MANUFACTURING METHOD OF THE SAME, NON-VOLATILE MEMORY DEVICE AND MEMORY DEVICE WITH REPAIR FUNCTION HAVING THE SAME}
본 발명은 메모리 셀에 관한 것으로, 보다 상세하게는 안티퓨즈(antifuse)를 이용한 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어(repair) 기능을 갖는 메모리 장치에 관한 것이다.
안티퓨즈(antifuse)는 퓨즈와 반대의 방식으로 작동하는 전기적 소자이다. 즉, 퓨즈는 저저항 상태로 시작해서 프로그래밍 동작에 의해 고저항 상태로 변화되는 반면, 안티퓨즈는 고저항 상태로 시작해서 프로그래밍 동작에 의해 저저항 상태로 변화된다.
안티퓨즈는 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구성되고, MOSFET의 게이트 절연층에 고전압을 인가하여 게이트 절연층을 절연파괴(breakdown)시킴으로써 프로그래밍 된다.
일반적으로 안티퓨즈는 매트릭스(matrix) 형태로 배치되어 어레이를 형성하는데, 이러한 어레이에 대한 프로그래밍 동작에 있어서, 종래에는 프로그래밍 되도록 선택된 안티퓨즈 뿐만 아니라 프로그래밍 되도록 선택되지 않은 안티퓨즈의 게이트 절연층도 절연파괴되어 프로그래밍 되어버리는 프로그램 방해(program disturbance)가 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 프로그램 방해를 줄일 수 있는 안티퓨즈 메모리 셀을 제공하는 것이다.
본 발명의 다른 목적은 상기 안티퓨즈 메모리 셀의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 안티퓨즈 메모리 셀을 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 안티퓨즈 메모리 셀을 포함하는 리페어 기능을 갖는 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 셀은, 선택 트랜지스터 및 안티퓨즈를 포함한다. 상기 선택 트랜지스터는 기판 상에 배치되고, 독출 워드라인에 연결되는 제1 게이트, 상기 제1 게이트를 상기 기판과 절연시키는 제1 게이트 절연층, 비트라인에 연결되는 제1 소스 영역 및 상기 제1 소스 영역 보다 낮은 불순물 농도를 갖는 제1 드레인 영역을 구비한다. 상기 안티퓨즈는 상기 기판 상에 배치되고, 프로그램 워드라인에 연결되는 제1 단 및 상기 선택 트랜지스터에 연결되는 제2 단을 구비한다.
일 실시예에서, 상기 제1 드레인 영역은 상기 안티퓨즈의 제2 단에 연결될 수 있다.
상기 제1 드레인 영역의 채널측 상기 기판의 불순물 농도는 상기 제1 소스 영역의 채널측 상기 기판의 불순물 농도보다 낮을 수 있다.
상기 제1 소스 영역의 채널측 상기 기판에는 할로 도핑층(halo doping layer)이 형성되고, 상기 제1 드레인 영역의 채널측 상기 기판에는 할로 도핑층이 형성되지 않을 수 있다.
상기 제1 소스 영역은 저농도의 불순물 영역에 고농도의 불순물이 주입된 LDD(Lightly doped Drain) 구조를 갖고, 상기 제1 드레인 영역은 저농도의 불순물 영역만을 포함할 수 있다.
일 실시예에서, 상기 안티퓨즈는 상기 프로그램 워드라인에 연결되는 제2 게이트, 상기 제2 게이트를 상기 기판과 절연시키는 제2 게이트 절연층, 상기 제1 드레인 영역에 연결되는 제2 소스 영역 및 플로팅(floating)되는 제2 드레인 영역을 포함할 수 있다.
상기 제1 게이트 절연층은 상기 제2 게이트 절연층보다 두꺼울 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 셀의 제조 방법에서, 기판 상에 제1 게이트 절연층 및 제2 게이트 절연층을 형성하고, 상기 제1 게이트 절연층 상에 제1 게이트를 형성하고, 상기 제2 게이트 절연층 상에 제2 게이트를 형성하고, 상기 제1 게이트의 상기 제2 게이트 방향 일측에 제1 농도의 불순물을 주입하여 제1 드레인 영역을 형성하고, 상기 제1 드레인 영역의 상부를 덮는 마스크 패턴을 형성하고, 상기 제1 게이트의 타측 및 상기 제2 게이트의 양측에 상기 제1 농도보다 높은 제2 농도의 불순물을 주입하여 제1 소스 영역, 제2 소스 영역 및 제2 드레인 영역을 형성한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 메모리 셀 어레이 및 컨트롤러를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 컨트롤러는 동작 모드에 따라 상기 메모리 셀 어레이에 프로그래밍 동작 또는 상기 메모리 셀 어레이로부터 데이터 독출 동작을 수행한다. 상기 복수의 메모리 셀들 각각은, 기판 상에 배치되고, 독출 워드라인에 연결되는 게이트, 상기 게이트를 상기 기판과 절연시키는 게이트 절연층, 상기 게이트에 대해 서로 대향하여 비대칭 구조로 형성되는 소스 영역 및 드레인 영역을 구비하는 선택 트랜지스터 및 상기 기판 상에 배치되고, 프로그램 워드라인에 연결되는 제1 단 및 상기 선택 트랜지스터에 연결되는 제2 단을 구비하는 안티퓨즈를 포함한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 리페어 기능을 갖는 메모리 장치는, 메모리 셀 어레이, 컨트롤러 및 리던던시 회로를 포함한다. 상기 메모리 셀 어레이는 노말 메모리 셀들 및 리던던시 메모리 셀들을 포함한다. 상기 컨트롤러는 외부로부터 수신되는 독출 주소에 기초하여 상기 노말 메모리 셀들로부터 데이터를 독출하여 외부로 제공한다. 상기 리던던시 회로는 복수의 안티퓨즈 메모리 셀들을 포함하고, 상기 복수의 안티퓨즈 메모리 셀들에 상기 노말 메모리 셀들 중에서 페일(fail)셀의 주소를 저장하고, 상기 외부로부터 수신되는 독출 주소가 상기 페일셀의 주소와 일치하는 경우 상기 컨트롤러를 디스에이블 시키고 상기 페일셀에 대응되는 상기 리던던시 메모리 셀로부터 데이터를 독출하여 외부로 제공한다. 상기 리던던시 회로에 포함되는 상기 복수의 안티퓨즈 메모리 셀들 각각은, 기판 상에 배치되고, 독출 워드라인에 연결되는 게이트, 상기 게이트를 상기 기판과 절연시키는 게이트 절연층, 상기 게이트에 대해 서로 대향하여 비대칭 구조로 형성되는 소스 영역 및 드레인 영역을 구비하는 선택 트랜지스터 및 상기 기판 상에 배치되고, 프로그램 워드라인에 연결되는 제1 단 및 상기 선택 트랜지스터에 연결되는 제2 단을 구비하는 안티퓨즈를 포함한다.
본 발명의 실시예들에 따르면 안티퓨즈를 이용한 메모리 셀은 선택 트랜지스터의 드레인 영역의 불순물 농도를 줄임으로써 게이트-생성 드레인 누설 전류의 발생을 억제하여 프로그래밍 동작시 발생하는 프로그램 방해를 효과적으로 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀을 포함하는 메모리 셀 어레이를 나타내는 도면이다.
도 2 내지 도 7은 도 1의 메모리 셀 어레이에 포함되는 안티퓨즈 메모리 셀의 다양한 예들을 나타내는 단면도들이다.
도 8은 도 2의 안티퓨즈 메모리 셀의 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀의 GIDL 전류 억제 효과를 설명하기 위한 그래프이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 리페어 기능을 갖는 메모리 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀을 포함하는 메모리 셀 어레이를 나타내는 도면이다.
도 1을 참조하면, 메모리 셀 어레이(1000)는 복수의 독출 워드라인들(WLR1,....,WLRn), 복수의 프로그램 워드라인들(WLP1,....,WLPn) 및 복수의 비트라인들(BL1,....,BLm)에 연결되고, n*m(n, m은 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 안티퓨즈 메모리 셀들(1100)을 포함한다.
상기 복수의 안티퓨즈 메모리 셀들(1100) 각각은 선택 트랜지스터(1110) 및 안티퓨즈(1120)를 포함한다.
선택 트랜지스터(1110)의 게이트는 상응하는 독출 워드라인(WLRx)(x는 1이상 n이하의 정수)에 연결되고, 선택 트랜지스터(1110)의 소스 영역은 상응하는 비트라인(BLy)(y는 1이상 m이하의 정수)에 연결되고, 선택 트랜지스터(1110)의 드레인 영역은 안티퓨즈(1120)에 연결된다. 도 1 및 2를 참조하여 후술하는 바와 같이, 선택 트랜지스터(1110)는 드레인 영역의 불순물 농도가 소스 영역의 불순물 농도보다 낮은 비대칭 구조를 갖는다.
안티퓨즈(1120)의 제1 단은 상응하는 프로그램 워드라인(WLPx)에 연결되고, 안티퓨즈(1120)의 제2 단은 선택 트랜지스터(1110)의 드레인 영역에 연결된다.
예를 들어, 안티퓨즈(1120)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다. 이 경우, 안티퓨즈(1120)의 게이트는 상기 제1 단이 되어 상응하는 프로그램 워드라인(WLPx)에 연결되고, 안티퓨즈(1120)의 소스 영역은 상기 제2 단이 되어 선택 트랜지스터(1110)의 드레인 영역에 연결되고, 안티퓨즈(1120)의 드레인 영역은 플로팅(floating)될 수 있다.
도 2는 도 1의 메모리 셀 어레이에 포함되는 안티퓨즈 메모리 셀의 일 예를 나타내는 단면도이다.
도 2는 독출 워드라인(WLR1), 프로그램 워드라인(WLP1) 및 비트라인(BL1)에 연결되는 안티퓨즈 메모리 셀을 예시로 나타낸다.
도 2를 참조하면, 안티퓨즈 메모리 셀(1100a)에 포함되는 선택 트랜지스터(1110a) 및 안티퓨즈(1120a)는 동일한 기판(P-SUB)(1130) 상에 형성된다.
선택 트랜지스터(1110a)는 독출 워드라인(WLR1)에 연결되는 제1 게이트(1111), 제1 게이트(1111)를 기판(1130)과 절연시키는 제1 게이트 절연층(GOX)(1112), 제1 게이트(1111)에 대해 서로 대향하여 비대칭 구조로 형성되는 제1 소스 영역(1113) 및 제1 드레인 영역(1114)을 포함한다.
제1 드레인 영역(1114)의 불순물 농도는 제1 소스 영역(1113)의 불순물 농도보다 낮다.
안티퓨즈(1120a)는 프로그램 워드라인(WLP1)에 연결되는 제2 게이트(1121), 제2 게이트(1121)를 기판(1130)과 절연시키는 제2 게이트 절연층(GOX)(1122), 선택 트랜지스터(1110a)의 제1 드레인 영역(1114)에 연결되는 제2 소스 영역(1123) 및 플로팅되는 제2 드레인 영역(1124)을 포함한다.
선택 트랜지스터(1110a)의 제1 소스 영역(1113)은 비트라인(BL1)에 연결된다. 제2 소스 영역(1123)은 배선(1140)을 통해 제1 드레인 영역(1114)과 연결될 수 있다. 배선(1140)은 상부의 메탈 라인 및 이를 기판 표면과 연결하기 위한 비아(Via)와 같은 층간 연결 구조물을 포함할 수 있다.
예를 들어, 기판(1130)은 P형 불순물로 도핑(doping)되고, 제1 소스 영역(1113), 제1 드레인 영역(1114), 제2 소스 영역(1123) 및 제2 드레인 영역(1124)은 N형 불순물로 도핑될 수 있다.
본 발명의 실시예들에 따라서, 제1 소스 영역(1113)은 고농도의 N형 불순물(N+)이 도핑된 영역일 수 있고, 제1 드레인 영역(1114)은 저농도의 N형 불순물(N-)이 도핑된 영역일 수 있다.
선택 트랜지스터(1110a)는 제1 게이트(1111) 및 제1 게이트 절연층(1112)의 양 측벽에 형성되는 제1 스페이서(spacer)(1115)를 더 포함할 수 있고, 안티퓨즈(1120a)는 제2 게이트(1121) 및 제2 게이트 절연층(1122)의 양 측벽에 형성되는 제2 스페이서(1125)를 더 포함할 수 있다.
도 8은 도 2의 안티퓨즈 메모리 셀의 제조 방법을 설명하기 위한 도면이다.
이하, 도 8을 참조하여 안티퓨즈 메모리 셀(1100a)의 제조 방법에 대해 설명한다.
기판(1130) 상에 제1 게이트 절연층(1112) 및 제2 게이트 절연층(1122)을 형성한다. 제1 게이트 절연층(1112) 상에 제1 게이트(1111)를 형성하고, 제2 게이트 절연층(1122) 상에 제2 게이트(1121)를 형성한다. 제1 게이트(1111)의 제2 게이트(1121) 방향 일측에 제1 농도의 불순물(N-)을 주입하는 제1 이온 주입 공정을 수행하여 제1 드레인 영역(1114)을 형성한다. 이후, 도 8에 도시된 바와 같이, 제1 드레인 영역(1114)의 상부를 덮는 마스크 패턴(1150)을 형성한다. 예를 들어, 마스크 패턴(1150)은 포토 레지스트 패턴(photoresist pattern)을 이용할 수 있다. 마스크 패턴(1150)이 형성된 이후에 제1 게이트(1111)의 타측 및 제2 게이트(1121)의 양측에 상기 제1 농도보다 높은 제2 농도의 불순물(N+)을 주입하는 제2 이온 주입 공정을 수행하여 제1 소스 영역(1113), 제2 소스 영역(1123) 및 제2 드레인 영역(1124)을 형성한다. 이후, 제1 스페이서(1115), 제2 스페이서(1125) 및 배선(1140)을 형성한다.
종래에는 한 번의 이온 주입 공정으로 제1 드레인 영역(1114), 제1 소스 영역(1113), 제2 드레인 영역(1124) 및 제2 소스 영역(1123)을 모두 형성하였으나, 본 발명에 따르면, 저농도의 불순물(N-)을 주입하는 상기 제1 이온 주입 공정을 수행하여 제1 드레인 영역(1114)을 형성하고, 제1 드레인 영역(1114)의 상부를 덮는 마스크 패턴(1150)을 형성한 후, 고농도의 불순물(N+)을 주입하는 상기 제2 이온 주입 공정을 수행하여 제1 소스 영역(1113), 제2 드레인 영역(1124) 및 제2 소스 영역(1123)을 형성하므로, 선택 트랜지스터(1110a)의 제1 드레인 영역(1114)의 불순물 농도는 제1 소스 영역(1113)의 불순물 농도보다 낮게 형성될 수 있다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀(1100)의 프로그래밍 동작에 대해 설명한다.
독출 워드라인(WLR1), 프로그램 워드라인(WLP1) 및 비트라인(BL1)에 연결되는 안티퓨즈 메모리 셀을 프로그래밍 하는 경우, 선택된 프로그램 워드라인(WLP1)에 고전압인 프로그램 전압을 인가하고, 선택된 독출 워드라인(WLR1)에 상기 프로그램 전압보다 낮은 전위를 갖는 선택 전압을 인가하고, 선택되지 않은 프로그램 워드라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드라인들(WLR2,....,WLRn)에는 0V의 전압을 인가한다. 또한, 선택된 비트라인(BL1)에는 0V의 전압을 인가하고, 선택되지 않은 비트라인들(BL2,....,BLm)에는 상기 선택 전압과 동일한 전압을 인가한다. 예를 들어, 상기 프로그램 전압은 약 7V일 수 있고, 상기 선택 전압은 약 3V일 수 있다.
선택된 독출 워드라인(WLR1)에 연결되는 선택 트랜지스터(STR1)의 제1 게이트(1111)에는 상기 선택 전압이 인가되고 선택 트랜지스터(STR1)의 제1 소스 영역(1113)에는 0V의 전압이 인가되어 선택 트랜지스터(STR1)는 턴온(turn-on)되고, 선택 트랜지스터(STR1)의 제1 드레인(1114)에 상응하는 제1 노드(CB1)의 전압은 0V가 된다. 선택된 프로그램 워드라인(WLP1)에 연결되는 안티퓨즈(AF1)의 제2 게이트(1121)에는 고전압인 상기 프로그램 전압이 인가되고 안티퓨즈(AF1)의 제2 소스 영역(1123)에 상응하는 제1 노드(CB1)의 전압은 0V이므로, 안티퓨즈(AF1)의 제2 게이트 절연층(1122) 양단 사이에 높은 전계가 형성된다. 이로 인해 제2 게이트 절연층(1122)의 절연성이 파괴됨으로써 선택된 안티퓨즈 메모리 셀이 프로그래밍 된다.
선택되지 않은 프로그램 워드라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드라인들(WLR2,....,WLRn)에 연결되는 안티퓨즈 메모리셀들(1100)의 경우, 선택되지 않은 프로그램 워드라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드라인들(WLR2,....,WLRn)에는 0V의 전압이 인가된다. 따라서 선택 트랜지스터(1110)가 턴온되지 않고, 안티퓨즈(1120)에 고전압인 상기 프로그램 전압이 인가되지도 않으므로, 선택되지 않은 프로그램 워드라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드라인들(WLR2,....,WLRn)에 연결되는 안티퓨즈 메모리 셀들(1100)은 프로그래밍 되지 않는다.
한편, 선택된 프로그램 워드라인(WLP1) 및 선택된 독출 워드라인(WLR1)에 연결되고 선택되지 않은 비트라인들(BL2,....,BLm)에 연결되는 안티퓨즈 메모리 셀들(1100) 역시 프로그래밍 되지 않는다. 선택된 프로그램 워드라인(WLP1), 선택된 독출 워드라인(WLR1) 및 선택되지 않은 비트라인(BL2)에 연결되는 안티퓨즈 메모리 셀을 예로 들어 설명한다.
선택된 독출 워드라인(WLR1) 및 선택되지 않은 비트라인(BL2)에는 상기 선택 전압이 동일하게 인가되므로, 선택 트랜지스터(STR2)의 제1 게이트(1111)와 제1 소스 영역(1113) 사이에 전위차가 형성되지 않아 선택 트랜지스터(STR2)는 턴오프(turn-off)되고, 선택 트랜지스터(STR2)의 제1 드레인 영역(1114)에 상응하는 제2 노드(CB2)는 플로팅 상태가 된다. 선택된 프로그램 워드라인(WLP1)에 연결되는 안티퓨즈(AF2)의 제2 게이트(1121)에 고전압인 상기 프로그램 전압이 인가되더라도 안티퓨즈(AF2)의 제2 소스 영역(1123)에 상응하는 제2 노드(CB2)는 플로팅 상태에 있으므로 제2 노드(CB2)의 전위는 커플링(coupling) 효과로 인해 상기 프로그램 전압이 된다. 따라서 안티퓨즈(AF2)의 제2 게이트 절연층(1122) 양단 사이에는 높은 전계가 형성되지 않는다.
이 때, 선택 트랜지스터(STR2)의 제1 드레인 영역(1114)에 상응하는 제2 노드(CB2)의 전위는 고전압인 상기 프로그램 전압이 되고, 선택 트랜지스터(STR2)의 제1 게이트(1111)의 전위는 상기 프로그램 전압보다 낮은 상기 선택 전압이 된다.
일반적인 MOSFET에 있어서, 드레인 영역에 게이트 전위보다 높은 전압이 인가되는 경우, 게이트와 드레인 영역이 중첩되는 영역의 게이트 절연층에 강한 전계가 발생하고, 이로 인해 드레인 영역에 깊은 공핍 영역(deep depletion area)이 생성되면서 에너지 밴드(energy band)가 급격히 휘어지게 된다. 이로 인해 전자의 밴드간 터널링(band-to-band tunneling) 또는 트랩 보조된 터널링(trap-assisted tunneling) 현상이 증가하고, 드레인 정션(drain junction)을 빠져나간 전자는 충격 이온화(impact ionization)에 의해 전자-홀 쌍(EHP, Electron Hole Pair)을 생성시켜 전자는 드레인 전극으로 빠져나가고 홀은 기판으로 빠져나감으로써 누설 전류가 발생하게 된다. 상기 누설 전류는 드레인 영역과 게이트 사이의 전위차가 클수록 증가한다. 상기 누설 전류를 게이트-생성 드레인 누설(GIDL, Gate-Induced Drain Leakage) 전류라고 부른다.
한편, 상기 설명한 바와 같이, 프로그래밍 동작에 있어서, 선택 트랜지스터(STR2)의 제1 드레인 영역(1114)에 상응하는 제2 노드(CB2)의 전위는 고전압인 상기 프로그램 전압이 되고 선택 트랜지스터(STR2)의 제1 게이트(1111)의 전위는 상기 프로그램 전압보다 낮은 상기 선택 전압이 되므로, 선택 트랜지스터(STR2)의 제1 드레인 영역(1114)에서 GIDL 전류가 발생하는지 여부가 문제된다. 선택 트랜지스터(STR2)의 제1 드레인 영역(1114)에서 GIDL 전류가 발생하는 경우 제2 노드(CB2)의 전위는 상기 프로그램 전압으로부터 점점 감소하게 되므로, 고전압인 상기 프로그램 전압이 인가되는 안티퓨즈(AF2)의 제2 게이트(1121)와 안티퓨즈(AF2)의 제2 소스 영역(1123)에 상응하는 제2 노드(CB2) 사이의 전위차가 점점 증가하게 된다. 따라서 안티퓨즈(AF2)의 제2 게이트 절연층(1122) 양단 사이에 높은 전계가 형성되어 안티퓨즈(AF2)의 제2 게이트 절연층(1122)의 절연성이 파괴됨으로써 선택되지 않은 안티퓨즈 메모리 셀이 프로그래밍 되는 프로그램 방해(program disturbance)가 발생할 수 있다.
상기 설명한 바와 같이, 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀(1100)은 제1 드레인 영역(1114)의 불순물 농도가 제1 소스 영역(1113)의 불순물 농도보다 낮은 비대칭 구조를 갖는 선택 트랜지스터(1110)를 사용하여 구성된다. 즉, 제1 소스 영역(1113)은 고농도의 불순물을 주입하여 형성되고, 제1 드레인 영역(1114)은 저농도의 불순물을 주입하여 형성된다. 따라서 선택 트랜지스터(STR2)의 제1 드레인 영역(1114)에 상응하는 제2 노드(CB2)의 전위는 고전압인 상기 프로그램 전압이 되고 선택 트랜지스터(STR2)의 제1 게이트(1111)에는 상기 프로그램 전압보다 낮은 상기 선택 전압이 인가되어 제1 드레인 영역(1114)의 전위가 제1 게이트(1111)의 전위보다 높아지는 경우에도, 제1 드레인 영역(1114)은 불순물의 농도가 낮으므로, 제1 드레인 영역(1114)에 형성되는 공핍 영역의 폭이 증가하여 전자의 밴드간 터널링(band-to-band tunneling) 또는 트랩 보조된 터널링(trap-assisted tunneling)이 억제된다. 따라서 제1 드레인 영역(1114)에서의 GIDL 전류 발생이 억제되므로, 제1 드레인 영역(1114)에 상응하는 제2 노드(CB2)의 전위는 상기 프로그램 전압으로 유지된다. 결국, 안티퓨즈(AF2)의 제2 게이트 절연층(1122) 양단 사이에 높은 전계가 형성되지 않으므로 선택되지 않은 안티퓨즈 메모리 셀이 프로그래밍 되는 프로그램 방해를 줄일 수 있다.
상기 설명한 바와 같은 프로그래밍 동작을 통해 프로그램 방해 없이 원하는 안티퓨즈 메모리 셀만 선택적으로 프로그래밍 할 수 있다.
다시 도 2를 참조하면, 선택 트랜지스터(1110a)에 포함되는 제1 게이트 절연층(1112)은 안티퓨즈(1120a)에 포함되는 제2 게이트 절연층(1122)보다 두껍게 형성될 수 있다. 상기 설명한 바와 같이, 선택 트랜지스터(1110a)의 제1 드레인 영역(1114)에서 발생하는 GIDL 전류는 제1 드레인 영역(1114)에 제1 게이트(1111)보다 높은 전압이 인가되어 제1 게이트 절연층(1112)에 강한 전계가 형성됨으로써 발생하므로, 제1 게이트 절연층(1112)의 두께를 증가시키는 경우 제1 게이트 절연층(1112)에 형성되는 전계가 줄어들어 GIDL 전류의 발생을 더욱 억제할 수 있다. 이와 같이 게이트 절연층들의 두께를 조절함으로써 프로그램 방해를 더욱 줄일 수 있다.
도 3은 도 1의 메모리 셀 어레이에 포함되는 안티퓨즈 메모리 셀의 다른 예를 나타내는 단면도이다.
도 3을 참조하면, 안티퓨즈 메모리 셀(1100b)은 선택 트랜지스터(1110b) 및 안티퓨즈(1120b)를 포함한다.
도 3의 안티퓨즈 메모리 셀(1100b)은 안티퓨즈(1120b)의 제2 소스 영역(1123)이 선택 트랜지스터(1110b)의 제1 드레인 영역(1114)과 동일한 불순물 영역(CA)을 공유함으로써 제1 드레인 영역(1114)과 전기적으로 연결된다는 점을 제외하고는 도 2의 안티퓨즈 메모리 셀(1100a)과 동일하므로, 동일한 구성요소는 동일한 참조번호로 대체하고 도 2의 안티퓨즈 메모리 셀(1100a)과 중복되는 설명은 생략한다.
안티퓨즈(1120b)의 제2 소스 영역(1123)은 별도의 불순물 영역을 형성하지 않고 선택 트랜지스터(1110b)의 제1 드레인 영역(1114)을 공유할 수 있다. 즉, 제1 드레인 영역(1114) 및 제2 소스 영역(1123)은 저농도로 도핑된 공통 불순물 영역(CA)을 공유함으로써 서로 전기적으로 연결될 수 있다. 따라서 안티퓨즈 메모리 셀(1110b)은 간단한 제조 공정을 통해 형성될 수 있다.
제1 드레인 영역(1114) 및 제2 소스 영역(1123)이 공유하는 공통 불순물 영역(CA)은 제3 이온 주입 공정에 의해 형성되고, 제1 드레인 영역(1114) 및 제2 소스 영역(1123)이 공유하는 공통 불순물 영역(CA)을 덮는 마스크 패턴을 형성한 후, 상기 제1 이온 주입 공정보다 높은 농도의 불순물을 주입하는 제4 이온 주입 공정을 통해 제1 소스 영역(1113) 및 제2 드레인 영역(1124)이 형성될 수 있다.
도 4는 도 1의 메모리 셀 어레이에 포함되는 안티퓨즈 메모리 셀의 다른 예를 나타내는 단면도이다.
도 4를 참조하면, 안티퓨즈 메모리 셀(1100c)은 선택 트랜지스터(1110c) 및 안티퓨즈(1120c)를 포함한다.
도 4의 안티퓨즈 메모리 셀(1100c)은 선택 트랜지스터(1110c)의 제1 소스 영역(1113) 주변의 기판(1130)의 불순물 농도와 제1 드레인 영역(1114) 주변의 기판(1130)의 불순물 농도가 서로 상이하다는 점을 제외하고는 도 2의 안티퓨즈 메모리 셀(1100a)과 동일하므로, 동일한 구성요소는 동일한 참조번호로 대체하고 도 2의 안티퓨즈 메모리 셀(1100a)과 중복되는 설명은 생략한다.
선택 트랜지스터(1110c)의 제1 드레인 영역(1114)의 채널측 기판(1130)의 불순물 농도는 제1 소스 영역(1113)의 채널측 기판(1130)의 불순물 농도보다 낮을 수 있다. 예를 들어, 제1 소스 영역(1113)의 채널측 기판(1130)에는 할로 도핑층(halo doping layer)(1116)이 형성되고, 제1 드레인 영역(11140)의 채널측 기판(1130)에는 할로 도핑층이 형성되지 않을 수 있다.
할로 도핑층(1116)이 형성될 부위를 개방하는 마스크 패턴을 기판 상에 덮은 이후에 고농도의 불순물을 주입함으로써 할로 도핑층(1116)을 형성할 수 있고, 할로 도핑층(1116)이 형성된 이후에 상기 제1 이온 주입 공정 및 상기 제2 이온 주입 공정을 순차적으로 수행함으로써 제1 드레인 영역(1114), 제1 소스 영역(1113), 제2 소스 영역(1123) 및 제2 드레인 영역(1124)을 형성할 수 있다.
일반적으로 반도체 소자의 집적도가 높아지면서 반도체 소자를 사용한 디바이스의 속도 향상과 소형화를 위해서 게이트의 폭이 점점 줄어들고 있는데, 게이트의 선폭 감소는 채널 길이의 감소를 초래하여 문턱전압(threshold voltage, Vt)이 급격히 줄어드는 단채널 효과(Short Channel Effect, SCE)를 유발하게 된다. 이러한 단채널 효과를 방지하기 위해 일반적으로 소스 영역 및 드레인 영역의 채널측에 할로 도핑층을 형성한다. 할로 도핑층은 기판이 P-type인 경우 고농도의 P형 불순물을 주입함으로써 형성되고 기판이 N-type인 경우 고농도의 N형 불순물을 주입함으로써 형성될 수 있다. 따라서 소스 영역 및 드레인 영역의 채널측에 할로 도핑층이 형성되는 경우, 소스 영역의 채널측 기판 및 드레인 영역의 채널측 기판의 불순물 농도가 국부적으로 높아지게 된다. 그러나 드레인 영역의 전압이 게이트의 전압보다 높게 인가되는 경우, 드레인 영역의 채널측 기판의 불순물 농도가 높다면 드레인 영역과 기판 사이의 P-N 접합의 공핍층의 폭이 좁게 되어 GIDL 전류가 증가하게 된다.
상기 설명한 바와 같이, 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀(1100c)은 제1 소스 영역(1113)의 채널측 기판(1130)에만 할로 도핑층(1116)이 형성되고, 제1 드레인 영역(11140)의 채널측 기판(1130)에는 할로 도핑층이 형성되지 않을 수 있다.
따라서 제1 드레인 영역(1114)의 전압이 제1 게이트(1111)의 전압보다 높아지는 경우에도 제1 드레인 영역(1114)과 기판(1130) 사이의 P-N 접합의 공핍층의 폭이 증가하여 GIDL 전류 발생을 억제하게 되어 프로그램 방해를 줄일 수 있다.
도 5는 도 1의 메모리 셀 어레이에 포함되는 안티퓨즈 메모리 셀의 다른 예를 나타내는 단면도이다.
도 5를 참조하면, 안티퓨즈 메모리 셀(1100d)은 선택 트랜지스터(1110d) 및 안티퓨즈(1120d)를 포함한다.
도 5의 안티퓨즈 메모리 셀(1100d)은 도 4의 안티퓨즈 메모리 셀(1100c)과 유사하게 선택 트랜지스터(1110d)의 제1 소스 영역(1113)의 채널측 기판(1130)에는 할로 도핑층(1116)이 형성되고, 제1 드레인 영역(11140)의 채널측 기판(1130)에는 할로 도핑층이 형성되지 않는다는 점을 제외하고는 도 3의 안티퓨즈 메모리 셀(1100b)과 동일하다. 할로 도핑층(1116)에 대해서는 도 4를 참조하여 상세히 설명하였으므로, 동일한 구성요소는 동일한 참조번호로 대체하고 도 3의 안티퓨즈 메모리 셀(1100b) 및 도 4의 안티퓨즈 메모리 셀(1100c)과 중복되는 설명은 생략한다.
도 6은 도 1의 메모리 셀 어레이에 포함되는 안티퓨즈 메모리 셀의 다른 예를 나타내는 단면도이다.
도 6을 참조하면, 안티퓨즈 메모리 셀(1100e)은 선택 트랜지스터(1110e) 및 안티퓨즈(1120e)를 포함한다.
도 6의 안티퓨즈 메모리 셀(1100e)은 선택 트랜지스터(1110e)의 제1 소스 영역(1113)은 LDD(Lightly doped Drain) 구조를 갖고 제1 드레인 영역(1114)은 LDD 구조를 갖지 않는다는 점을 제외하고는 도 4의 안티퓨즈 메모리 셀(1100c)과 동일하므로, 동일한 구성요소는 동일한 참조번호로 대체하고 도 4의 안티퓨즈 메모리 셀(1100c)과 중복되는 설명은 생략한다.
선택 트랜지스터(1110e)의 제1 소스 영역(1113)은 저농도의 불순물 영역(1113a)에 고농도의 불순물이 주입된 영역(1113b)을 포함하는 LDD 구조를 갖고, 제1 드레인 영역(1114)은 저농도의 불순물 영역만을 포함할 수 있다.
제1 스페이서(1115)가 형성되기 이전에 제1 소스 영역(1113)이 형성될 위치에 저농도의 N형 불순물(N-)을 주입하여 저농도의 불순물 영역(1113a)을 형성하고, 제1 스페이서(1115)가 형성된 이후에 고농도의 N형 불순물(N+)을 주입하여 고농도의 불순물 영역(1113b)를 형성함으로써 LDD 구조를 갖는 제1 소스 영역(1113)을 형성할 수 있다.
상기 설명한 바와 같이, 안티퓨즈 메모리 셀(1100e)은 LDD 구조를 갖는 제1 소스 영역(1113)을 포함함으로써 프로그램 방해를 줄일 수 있는 동시에 단채널 효과의 발생을 줄일 수 있다.
도 7은 도 1의 메모리 셀 어레이에 포함되는 안티퓨즈 메모리 셀의 다른 예를 나타내는 단면도이다.
도 7을 참조하면, 안티퓨즈 메모리 셀(1100f)은 선택 트랜지스터(1110f) 및 안티퓨즈(1120f)를 포함한다.
도 7의 안티퓨즈 메모리 셀(1100f)은 도 6의 안티퓨즈 메모리 셀(1100e)과 유사하게 선택 트랜지스터(1110f)의 제1 소스 영역(1113)은 LDD 구조를 갖고 제1 드레인 영역(1114)은 LDD 구조를 갖지 않는다는 점을 제외하고는 도 5의 안티퓨즈 메모리 셀(1100d)과 동일하다. 제1 소스 영역(1113)의 LDD 구조에 대해서는 도 6을 참조하여 상세히 설명하였으므로, 동일한 구성요소는 동일한 참조번호로 대체하고 도 5의 안티퓨즈 메모리 셀(1100d) 및 도 6의 안티퓨즈 메모리 셀(1100e)과 중복되는 설명은 생략한다.
도 9는 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀의 GIDL 전류 억제 효과를 설명하기 위한 그래프이다.
도 9에서, 상부 그래프(A)는 종래 기술에 따른 안티퓨즈 메모리 셀에서 선택 트랜지스터의 드레인 영역과 게이트 사이에 인가되는 전압(Vdg)의 변화에 따른 드레인 영역에서의 GIDL 전류의 변화를 나타내는 그래프이고, 하부 그래프(B)는 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀(1100)에서 선택 트랜지스터(1110)의 드레인 영역과 게이트 사이에 인가되는 전압(Vdg)의 변화에 따른 드레인 영역에서의 GIDL 전류의 변화를 나타내는 그래프이다.
도 9를 참조하면, 종래 기술에 따른 안티퓨즈 메모리 셀의 경우 선택 트랜지스터의 드레인 영역과 게이트 사이에 인가되는 전압(Vdg)이 증가할수록 GIDL 전류가 증가하나, 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀(1100)의 경우 선택 트랜지스터(1110)의 드레인 영역과 게이트 사이에 인가되는 전압(Vdg)이 증가하더라도 GIDL 전류가 거의 증가하지 않는 것을 볼 수 있다.
상기 설명한 바와 같이, 본 발명의 일 실시예에 따른 안티퓨즈 메모리 셀(1100)은 GIDL 전류를 효과적으로 억제함으로써 선택되지 않은 안티퓨즈 메모리 셀이 프로그래밍 되는 프로그램 방해를 줄일 수 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 비휘발성 메모리 장치(3000)는 메모리 셀 어레이(1000) 및 컨트롤러(2000)를 포함한다.
메모리 셀 어레이(1000)는 복수의 안티퓨즈 메모리 셀들(1100)을 포함한다. 메모리 셀 어레이(1000)는 도 1에 도시된 메모리 셀 어레이(1000)와 동일한 구성을 갖는다. 메모리 셀 어레이(1000)에 포함되는 복수의 안티퓨즈 메모리 셀들(1100) 각각은 도 2 내지 도 7의 안티퓨즈 메모리 셀들 중의 어느 하나로 구성될 수 있다. 메모리 셀 어레이(1000)의 구성 및 메모리 셀 어레이(1000)에 포함되는 복수의 안티퓨즈 메모리 셀들(1100) 각각의 구성 및 동작에 대해서는 도 1 내지 도 9를 참조하여 상세히 설명하였으므로 중복되는 설명은 생략한다.
컨트롤러(2000)는 복수의 독출 워드라인들(WLR), 복수의 프로그램 워드라인들(WLP) 및 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(1000)와 연결된다. 컨트롤러(2000)는 동작 모드에 따라 메모리 셀 어레이(1000)에 프로그래밍 동작을 수행하거나 메모리 셀 어레이(1000)로부터 데이터 독출 동작을 수행한다. 예를 들어, 컨트롤러(2000)는 외부로부터 수신되는 프로그램 신호(PGM)가 제1 레벨인 경우 외부로부터 수신되는 어드레스 신호(ADDR) 및 데이터 신호(DATA)에 기초하여 메모리 셀 어레이(1000)에 대해 프로그래밍 동작을 수행하고, 프로그램 신호(PGM)가 제2 레벨인 경우 외부로부터 수신되는 어드레스 신호(ADDR)에 기초하여 메모리 셀 어레이(1000)로부터 데이터(DATA)를 독출하여 외부로 출력할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(3000)는 저장 소자로서 안티퓨즈 메모리 셀(1100)을 사용하므로, 사용자가 원하는 내용을 한번만 저장할 수 있는 일회 프로그램 가능(One Time Programmable, OTP) 메모리로 사용될 수 있다. 예를 들어, 비휘발성 메모리 장치(3000)는 전자기기에서 시스템 정보를 저장하는 ROM(Read Only Memory)으로 사용될 수도 있고, IC(Integrated Circuit)에서 저작권 침해 방지를 위한 식별번호를 저장하는 용도로 사용될 수도 있다.
도 11은 본 발명의 일 실시예에 따른 리페어 기능을 갖는 메모리 장치를 나타내는 블록도이다.
도 11을 참조하면, 리페어 기능을 갖는 메모리 장치(4000)는 메모리 셀 어레이(4100), 컨트롤러(4200) 및 리던던시(redundancy) 회로(4300)를 포함한다.
메모리 셀 어레이(4100)는 노말 메모리 셀들(4110) 및 리던던시 메모리 셀들(4120)을 포함한다. 리던던시 메모리 셀들(4120)은 노말 메모리 셀들(4110) 중에서 페일(fail)셀들을 대체하는 역할을 한다.
컨트롤러(4200)는 외부로부터 수신되는 독출 주소(ADDR)에 기초하여 노말 메모리 셀들(4110)로부터 데이터(DATA)를 독출하여 외부로 제공한다.
리던던시 회로(4300)는 복수의 안티퓨즈 메모리 셀들(1100)을 포함하고, 복수의 안티퓨즈 메모리 셀들(1100)에 노말 메모리 셀들(4110) 중에서 페일셀의 주소를 저장한다. 리던던시 회로(4300)는 복수의 안티퓨즈 메모리 셀들(1100)에 저장된 페일셀의 주소를 사용하여 외부로부터 수신되는 독출 주소(ADDR)가 상기 페일셀의 주소와 일치하는지 여부를 판단한다. 리던던시 회로(4300)는 독출 주소(ADDR)가 상기 페일셀의 주소와 일치하는 경우, 디스에이블 신호(DISABLE)를 컨트롤러(4200)에 제공하고, 상기 페일셀에 대응되는 리던던시 메모리 셀(4120)로부터 데이터(DATA)를 독출하여 외부로 제공한다.
컨트롤러(4200)는 리던던시 회로(4300)로부터 디스에이블 신호(DISABLE)를 수신하는 경우 동작을 멈춘다.
리던던시 회로(4300)에 포함되는 복수의 안티퓨즈 메모리 셀들(1100) 각각은 도 2 내지 도 7의 안티퓨즈 메모리 셀들 중의 어느 하나로 구성될 수 있다. 복수의 안티퓨즈 메모리 셀들(1100) 각각의 구성 및 동작에 대해서는 도 1 내지 도 9를 참조하여 상세히 설명하였으므로 중복되는 설명은 생략한다.
본 발명의 일 실시예에 따른 리페어 기능을 갖는 메모리 장치(4000)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM), 상변화 메모리 (Phase Random Access Memory, PRAM), 강유전체 메모리(Ferroelectric Random Access Memory, FRAM), 저항 메모리(Resistive Random Access Memory, RRAM) 및 자기 메모리(Magnetic Random Access Memory, MRAM)를 포함하는 모든 형태의 메모리 장치일 수 있다.
이와 같이 본 발명의 실시예들에 따른 안티퓨즈를 이용한 메모리 셀, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치는 GIDL 전류의 발생을 줄임으로써 프로그래밍 동작시 발생하는 프로그램 방해를 줄일 수 있다.
본 발명은 OTP 메모리 장치의 프로그래밍 특성을 향상시키는데 유용하게 이용될 수 있다. 또한, 본 발명은 리페어 기능을 갖는 임의의 메모리 장치에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 기판 상에 배치되고, 독출 워드라인에 연결되는 제1 게이트, 상기 제1 게이트를 상기 기판과 절연시키는 제1 게이트 절연층, 비트라인에 연결되는 제1 소스 영역 및 상기 제1 소스 영역 보다 낮은 불순물 농도를 갖는 제1 드레인 영역을 구비하는 선택 트랜지스터; 및
    상기 기판 상에 배치되고, 프로그램 워드라인에 연결되는 제1 단 및 상기 선택 트랜지스터에 연결되는 제2 단을 구비하는 안티퓨즈를 포함하는 메모리 셀.
  2. 제1 항에 있어서, 상기 제1 드레인 영역은 상기 안티퓨즈의 제2 단에 연결되는 것을 특징으로 하는 메모리 셀.
  3. 제2 항에 있어서, 상기 제1 드레인 영역의 채널측 상기 기판의 불순물 농도는 상기 제1 소스 영역의 채널측 상기 기판의 불순물 농도보다 낮은 것을 특징으로 하는 메모리 셀.
  4. 제3 항에 있어서, 상기 제1 소스 영역의 채널측 상기 기판에는 할로 도핑층(halo doping layer)이 형성되고, 상기 제1 드레인 영역의 채널측 상기 기판에는 할로 도핑층이 형성되지 않는 것을 특징으로 하는 메모리 셀.
  5. 제3 항에 있어서, 상기 제1 소스 영역은 저농도의 불순물 영역에 고농도의 불순물이 주입된 LDD(Lightly doped Drain) 구조를 갖고, 상기 제1 드레인 영역은 저농도의 불순물 영역만을 포함하는 것을 특징으로 하는 메모리 셀.
  6. 제2 항에 있어서, 상기 안티퓨즈는 상기 프로그램 워드라인에 연결되는 제2 게이트, 상기 제2 게이트를 상기 기판과 절연시키는 제2 게이트 절연층, 상기 제1 드레인 영역에 연결되는 제2 소스 영역 및 플로팅(floating)되는 제2 드레인 영역을 포함하는 것을 특징으로 하는 메모리 셀.
  7. 제6 항에 있어서, 상기 제1 게이트 절연층은 상기 제2 게이트 절연층보다 두꺼운 것을 특징으로 하는 메모리 셀.
  8. 기판 상에 제1 게이트 절연층 및 제2 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 상에 제1 게이트를 형성하고, 상기 제2 게이트 절연층 상에 제2 게이트를 형성하는 단계;
    상기 제1 게이트의 상기 제2 게이트 방향 일측에 제1 농도의 불순물을 주입하여 제1 드레인 영역을 형성하는 단계;
    상기 제1 드레인 영역의 상부를 덮는 마스크 패턴을 형성하는 단계; 및
    상기 제1 게이트의 타측 및 상기 제2 게이트의 양측에 상기 제1 농도보다 높은 제2 농도의 불순물을 주입하여 제1 소스 영역, 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계를 포함하는 메모리 셀의 제조 방법.
  9. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    동작 모드에 따라 상기 메모리 셀 어레이에 프로그래밍 동작 또는 상기 메모리 셀 어레이로부터 데이터 독출 동작을 수행하는 컨트롤러를 포함하고,
    상기 복수의 메모리 셀들 각각은,
    기판 상에 배치되고, 독출 워드라인에 연결되는 게이트, 상기 게이트를 상기 기판과 절연시키는 게이트 절연층, 상기 게이트에 대해 서로 대향하여 비대칭 구조로 형성되는 소스 영역 및 드레인 영역을 구비하는 선택 트랜지스터; 및
    상기 기판 상에 배치되고, 프로그램 워드라인에 연결되는 제1 단 및 상기 선택 트랜지스터에 연결되는 제2 단을 구비하는 안티퓨즈를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 노말 메모리 셀들 및 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이;
    외부로부터 수신되는 독출 주소에 기초하여 상기 노말 메모리 셀들로부터 데이터를 독출하여 외부로 제공하는 컨트롤러; 및
    복수의 안티퓨즈 메모리 셀들을 포함하고, 상기 복수의 안티퓨즈 메모리 셀들에 상기 노말 메모리 셀들 중에서 페일(fail)셀의 주소를 저장하고, 상기 외부로부터 수신되는 독출 주소가 상기 페일셀의 주소와 일치하는 경우 상기 컨트롤러를 디스에이블 시키고 상기 페일셀에 대응되는 상기 리던던시 메모리 셀로부터 데이터를 독출하여 외부로 제공하는 리던던시 회로를 포함하고,
    상기 리던던시 회로에 포함되는 상기 복수의 안티퓨즈 메모리 셀들 각각은,
    기판 상에 배치되고, 독출 워드라인에 연결되는 게이트, 상기 게이트를 상기 기판과 절연시키는 게이트 절연층, 상기 게이트에 대해 서로 대향하여 비대칭 구조로 형성되는 소스 영역 및 드레인 영역을 구비하는 선택 트랜지스터; 및
    상기 기판 상에 배치되고, 프로그램 워드라인에 연결되는 제1 단 및 상기 선택 트랜지스터에 연결되는 제2 단을 구비하는 안티퓨즈를 포함하는 것을 특징으로 하는 리페어 기능을 갖는 메모리 장치.
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