KR20210143613A - Otp 메모리 및 이를 포함하는 스토리지 장치 - Google Patents

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Abstract

일실시예에 따른 OTP 메모리 및 이를 포함하는 스토리지 장치는 복수의 워드 라인 및 복수의 비트 라인의 교차점에 배치된 복수의 OTP(One Time Programmable) 셀들에 OTP 키 값을 저장하는 OTP 셀 어레이, 및 상기 OTP 셀 어레이와 연결되어 소거(Erase) 지시 신호의 변화를 감지하는 경우에 응답하여, 상기 복수의 OTP 셀들로부터 동일한 OTP 키 값이 출력되도록 제어함으로써 상기 OTP 키 값을 소거하는 제어 회로를 포함할 수 있다.

Description

OTP 메모리 및 이를 포함하는 스토리지 장치{OTP MEMORY AND STORAGE DEVICE COMPRISING THE OTP MEMORY}
본 개시의 기술적 사상은 OTP 메모리에 관한 것으로서, 자세하게는 OTP 셀 어레이에 입력되는 신호를 제어함으로써 메모리에 저장된 데이터와의 억세스를 제어하는 장치에 관한 것이다.
OTP(one time programmable) 메모리는, 프로그램되지 않은 상태 또는 프로그램된 상태를 각각 가질 수 있는 복수의 OTP 셀들에 의해서 데이터를 저장할 수 있다. OTP 셀은 전원이 차단되어도 프로그램된 데이터를 손실하지 않고, 프로그램된 OTP 셀은 다시 프로그램될 수 없는, 즉 비가역적(irreversible) 특성을 가질 수 있다. 예를 들면, OTP 셀은 퓨즈(fuse) 또는 안티퓨즈(antifuse)를 포함할 수 있고, 전기적으로 프로그램될 수 있다. OTP 메모리는 다양한 어플리케이션에서 정보를 저장하는 용도로 사용되고 있다.
본 개시의 기술적 사상은, 메모리에 저장된 데이터의 보안성을 향상시키기 위한 OTP 메모리 및 OTP 메모리 제어 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 OTP 메모리는, 복수의 워드 라인 및 복수의 비트 라인의 교차점에 배치된 복수의 OTP(One Time Programmable) 셀들에 OTP 키 값을 저장하는 OTP 셀 어레이, 및 상기 OTP 셀 어레이와 연결되어 소거(Erase) 지시 신호의 변화를 감지하는 경우에 응답하여, 상기 복수의 OTP 셀들로부터 동일한 OTP 키 값이 출력되도록 제어함으로써 상기 OTP 키 값을 소거하는 제어 회로를 포함하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 스토리지 장치는, 복수의 OTP(One Time Programmable) 셀들을 포함하고 상기 복수의 OTP 셀들에 저장된 OTP 키 값들을 제공하는 OTP(One Time Programmable) 메모리, 적어도 일부는 상기 스토리지 장치에 착탈 가능하게 장착되고, 상기 OTP 메모리에 연결되어 상기 OTP 메모리로 소거 지시 신호를 제공하는 소거 지시 회로, 및 상기 OTP 키 값들을 이용하여 상기 스토리지 장치에 저장되는 데이터에 대한 암호화를 수행하는 컨트롤러를 구비하고, 상기 소거 지시 회로가 상기 스토리지 장치로부터 제거됨에 따라, 상기 OTP(One Time Programmable) 메모리는 상기 소거 지시 신호에 응답하여 상기 복수의 OTP 셀들에 동일한 OTP 키 값이 출력되도록 제어함으로써 상기 OTP 키 값을 영구적으로 소거하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 스토리지 장치는, 복수의 OTP(One Time Programmable) 셀들을 포함하고 상기 복수의 OTP 셀들에 저장된 OTP 키 값들을 제공하는 OTP(One Time Programmable) 메모리, 적어도 일부는 상기 스토리지 장치에 착탈 가능하게 장착되고, 상기 OTP 메모리에 연결되어 상기 OTP 메모리로 소거 지시 신호를 제공하는 소거 지시 회로, 및 상기 OTP 키 값에 의해 암호화된 데이터를 저장하는 불휘발성 메모리를 구비하고, 상기 소거 지시 회로가 상기 스토리지 장치로부터 제거됨에 따라, 상기 OTP(One Time Programmable) 메모리는 상기 소거 지시 신호에 응답하여 상기 복수의 OTP 셀들에 동일한 OTP 키 값이 출력되도록 제어함으로써 상기 OTP 키 값을 영구적으로 소거하는 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 OTP 메모리 및 이를 포함하는 스토리지 장치에 따르면, OTP 메모리로 입력되는 소거 지시 신호의 변화를 감지하는 경우에 응답하여 복수의 OTP 셀로부터 동일한 OTP 키 값들이 출력되게 제어함으로써, OTP 키 값에 기초하여 암호화된 데이터들이 저장된 메모리와의 억세스를 차단할 수 있다. 일실시예에 따른 소거 지시 신호의 변화는 비가역적 전기 신호의 변화이고, 스토리지 장치는 소거 지시 신호가 변하여 OTP 키 값들이 소거되었음을 장치 외부에서 사용자가 확인할 수 있도록 표시함으로써 메모리의 보안성을 향상시킬 수 있다. 아울러, 메모리의 보안성을 위해 메모리를 영구적으로 사용불가하게 하는 경우에 비해 OTP 메모리의 OTP 키 값들만 소거함으로써 메모리를 재사용할 수 있다.
도 1은 일실시예에 따른 OTP 메모리를 간략하게 도시한 블록도이다.
도 2는 일실시예에 따른 OTP 셀 어레이를 도시한 도면이다.
도 3은 일실시예에 따른 OTP 셀의 회로도를 도시한 도면이다.
도 4는 일실시예에 따른 전원과 OTP 셀 어레이가 연결된 스토리지 장치의 하우징을 도시한 도면이다.
도 5는 일실시예예 따른 전원과 OTP 셀 어레이가 연결된 회로도를 도시한 도면이다.
도 6은 일실시예에 따른 전원과 OTP 셀 어레이가 단선된 스토리지 장치의 하우징을 도시한 도면이다.
도 7은 일실시예예 따른 전원과 OTP 셀 어레이가 단선된 회로도를 도시한 도면이다.
도 8은 일실시예에 따라 OTP 키 값들이 소거된 것이 표시된 스토리지 장치의 하우징을 도시한 도면이다.
도 9은 일실시예에 따른 OTP 키 값들이 소거된 것이 표시된 회로도를 도시한 도면이다.
도 10 내지 도 15는 다른 일실시예에 따른 스토리지 장치의 하우징 및 회로도를 도시한 도면이다.
도 16은 일실시예에 따라 OTP 키 값을 프로그램하기 위한 제어 신호의 입출력을 도시한 블록도이다.
도 17은 일실시예에 따라 OTP 키 값을 리드하기 위한 제어 신호의 입출력을 도시한 블록도이다.
도 18은 일실시예에 따른 제어 회로 및 OTP 셀 어레이의 회로도를 도시한 도면이다.
도 19는 일실시예에 따라 제1 OTP 셀에 OTP 키 값이 프로그램되는 경우 제어 회로에 입력되는 신호의 타이밍도를 도시한 도면이다.
도 20은 일실시예에 따라 제1 OTP 셀에 OTP 키 값이 프로그램되는 경우 OTP 셀 어레이에 입력되는 신호의 타이밍도를 도시한 도면이다.
도 21은 일실시예에 따라 OTP 키 값을 소거하는 경우 제어 회로에 입력되는 신호의 타이밍도를 도시한 도면이다.
도 22는 일실시예에 따라 OTP 키 값을 소거하는 경우 OTP 셀 어레이에 입력되는 신호의 타이밍도를 도시한 도면이다.
도 23은 일실시예에 따라 E-FUSE를 이용하여 OTP 키 값을 소거하는 회로도를 도시한 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 일실시예에 따른 OTP 메모리(100)를 포함하는 스토리지 장치(10)를 간략하게 도시한 블록도이다.
OTP 메모리(100)는 독립적인 메모리 장치로서 하나의 칩으로 구현되어 패키징될 수도 있고, 또는 다른 회로, 예컨대 메모리, 프로세싱 코어 등과 함께 하나의 칩(예를 들면, 시스템-온-칩(System-on-Chip; SoC))으로 구현되어 패키징 될 수도 있다. 아울러, OTP 메모리(100)는 암호화된 데이터가 저장된 메모리 장치(150)에 하나의 하우징으로 임베디드되어 패키징 될 수 있다. 즉, 도 1에 따른 실시예의 각 구성요소는 기능에 따라 구분된 것일 뿐이고, 물리적 경계는 이에 한정되지 않는다.
도 1에서 도시된 바와 같이, 일실시예에 따른 OTP 메모리(100)는 OTP 셀 어레이(110) 및 제어 회로(120)를 포함할 수 있고, 외부의 전원 장치(140)와 암호화된 데이터가 저장된 메모리 장치(150)와 연결될 수 있다. OTP 셀 어레이(110)는 복수의 로우(row) 및 컬럼(column)들로 배열된 복수의 OTP 셀들을 포함할 수 있고, 비트 라인 신호와 워드 라인 신호의 값에 따라 '1' 또는 '0'의 값을 OTP 키 값으로 적어도 일시적으로 저장할 수 있다. 예시적으로, OTP 셀 어레이(110)는 제1 비트라인부터 N번째의 비트라인(N은 2 이상의 자연수) 및 제1 워드라인부터 M번째의 워드라인(M은 2 이상의 자연수)에 대응되는 NxM개의 OTP 셀들의 어레이를 포함할 수 있고, 예시적으로, 제1 비트 라인 및 제1 워드 라인으로 인가되는 신호에 따라 OTP 셀 어레이(110) 중 제1 비트 라인 및 제1 워드 라인에 대응되는 OTP 셀은 '0' 또는 '1'을 저장할 수 있다. 그러나, OTP 셀에 특정 값을 저장하는 것은 이에 한정되지 않고, OTP 셀에 특정 값을 프로그램하기 위해 미리 지정된 값이 비트 라인 및 워드 라인에 입력되는 경우, 제어 회로(120)는 특정 값을 OTP 셀에 프로그램할 수 있다.
일실시예에 따른 OTP 메모리(100)의 제어 회로(120)는 비트 라인 신호 및 워드 라인 신호에 관련된 신호를 입력받아 OTP 셀 어레이(110)의 비트 라인 및 워드 라인에 신호를 전달할 수 있다. 제어 회로(120)는 복수의 신호 값을 입력받아 비트 라인 신호 및 워드 라인 신호 중 적어도 하나를 출력하는 논리 게이트를 포함할 수 있고, 예시적으로, 제어 회로(120)는 OTP 셀의 OTP 키 값을 소거할지 여부를 지시하는 소거 지시 신호에 따라 비트 라인 신호 및 워드 라인 신호 중 적어도 하나의 값을 결정하는 논리 게이트를 포함할 수 있다.
일실시예에 따른 스토리지 장치(10)는 OTP 셀 어레이(110)의 OTP 키 값이 소거되었는지 여부를 표시하는 소거 상태 표시부(130)를 더 포함할 수 있다. 소거 상태 표시부(130)는 소거 지시 신호 변화 및 전원 장치(140)로부터 인가된 신호 레벨에 따라 OTP 키 값들이 소거되지 않은 경우에는 제1 상태로 표시될 수 있으나, OTP 키 값들이 소거된 경우에는 제2 상태로 표시될 수 있다. 예시적으로, 제1 상태는 하우징 외부로 노출된 퓨즈가 연결된 상태일 수 있고, 제2 상태는 퓨즈가 단선된 상태일 수 있다. 그러나, 제1 상태 및 제2 상태는 이에 국한되지 않고, 소거 지시 신호가 기준 값을 기준으로 로직 하이에서 로직 로우로 변하고 전원 장치(140)로부터 전압이 인가되는 경우 하우징 외부로 OTP 키 값들이 소거되었다고 디스플레이할 수 있는 장치를 포함할 수 있다.
일실시예에 따르면, OTP 메모리(100)는 전원 장치(140) 및 메모리 장치(150) 중 적어도 하나와 연결될 수 있다. 전원 장치(140)는 OTP 메모리(100)를 동작시키기 위한 전력을 공급할 수 있으며, 예시적으로 OTP 메모리(100)에 소거 지시 신호를 계속적으로 공급하기 위한 대기 전력과 비트 라인 및 워드 라인에 신호를 전달하기 위한 전력을 공급할 수 있다. 전원 장치(140)는 OTP 메모리(100)에 저장된 OTP 키 값들이 소거되지 않고 보존되기 위해 로직 하이 신호를 대기 전력으로 하여 OTP 메모리(100)에 계속적으로 공급할 수 있다.
메모리 장치(150)는 컨트롤러(151) 및 복수의 메모리 셀들(152)을 포함할 수 있다. 컨트롤러(151)는 입력된 데이터를 저장하기 위한 메모리 셀을 할당할 수 있고, 복수의 메모리 셀들(152)은 암호화된 데이터를 저장할 수 있다. 예를 들면, 메모리 셀들(152)은, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 휘발성 메모리 셀들로 구성될 수 있다. 다른 한편으로, 메모리 셀들(152)은 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치로 구현될 수 있다. 메모리 셀들(152)에 저장된 데이터는 미디어 암호화 키(Media Encryption Key)들에 의해 암호화된 데이터일 수 있고, 일 구현 예에 따라 미디어 암호화 키는 메모리 셀들(152)에 내장될 수 있다. 또한, 미디어 암호화 키는 OTP 셀 어레이(110)에 저장된 OTP 키 값들인 퍼스트 키(First Key)에 의해 암호화된 키일 수 있으므로, 메모리 장치(150)에 저장된 데이터를 독출(READ)하거나 프로그램(PROGRAM)하기 위해서는 OTP 키 값들이 소거되지 않고 보존되어야 한다.
일실시예에 따르면, 메모리 셀들에 저장되는 데이터들은 OTP 키 값에 기초하여 암호화된 데이터들로, OTP 메모리(100)에 포함된 암호화 모듈을 통해 데이터를 암호화 시킬 수 있다. 다만, 암호화 모듈은 이에 국한되지 않고, 메모리 장치에 포함됨으로써, OTP 셀 어레이(110)로부터 전달된 OTP 키 값에 기초하여 메모리 장치(150)가 데이터를 암호화 시킬 수도 있다.
일실시예에 따른 스토리지 장치는 착탈 가능한 소거 지시 회로를 포함할 수 있으며, 장착된 경우 OTP 셀 어레이에 프로그램된 상태에 따라 OTP 메모리는 OTP 값을 출력하여 데이터를 암복호화할 수 있고, 제거된 경우 적어도 일부의 셀로부터의 OTP 값을 변화시킬 수 있다. 예시적으로,모든 셀로부터의 OTP 값을 동일하게 설정할 수 있다.
도 2는 일실시예에 따른 OTP 셀 어레이를 도시한 도면이다.
OTP 셀 어레이(210)는 독립적인 메모리 장치로서 하나의 시큐리티 칩(Security Chip)으로 구현되어 패키징될 수 있고, 또는 다른 회로, 예컨대 메모리, 프로세싱 코어 등과 함께 하나의 칩으로 구현되어 패키징될 수 있다. OTP 셀 어레이(210) 는 복수의 로우(row)들 및 컬럼(column)들로서 배열된 복수의 OTP 셀들을 포함할 수 있다. 복수의 OTP 셀들은 복수의 워드 라인(WL1~WLn) 및 복수의 비트 라인(BL1~BLm)에 연결되며, 복수의 워드 라인(WL1~WLn) 및 복수의 비트 라인(BL1~BLm)의 교차점에 배치될 수 있다. 도2 에서 복수의 워드 라인(WL1~WLn) 각각은 간략하게 하나의 라인으로 도시되었으나, 실시예에 있어서, 복수의 워드 라인(WL1~WLn) 각각은 같은 OTP 셀(211)들에 연결되는 두 개 이상의 라인을 포함할 수 있다. 예시적으로, 하나의 셀에 프로그램 워드 라인 및 리드 워드 라인의 두 개의 라인이 연결되어 있을 수 있다.
OTP 셀(211)은 프로그램되지 아니한 상태 또는 프로그램된 상태를 가질 수 있고, OTP 셀(211)의 상태에 따라 프로그램된 데이터가 결정될 수 있다. 예시적으로, OTP 셀(211)에 고전류가 인가됨으로써 OTP 셀에 포함된 고저항의 산화막이 파괴(Break)되고, 고저항의 산화막이 파괴된 OTP 셀(211)은 프로그램된 상태로 독출될 수 있다. 이하에서, OTP 셀(211)은 하나의 프로그램 상태를 가지고, 프로그램 되지 아니한 OTP 셀(211)은 '0' 값에 대응하는 전하를 저장하고, 프로그램된 OTP 셀(211)은 '1' 값에 대응하는 전하를 저장하는 것으로 설명된다. 그러나 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.
도 3은 일실시예에 따른 OTP 셀의 회로도를 도시한 도면이다.
OTP 셀 어레이는 복수의 OTP 셀을 포함하고, 같은 로우(row)의 OTP 셀은 동일한 워드 라인을 공유하고, 같은 컬럼(column)의 OTP 셀은 동일한 비트 라인을 공유할 수 있다. 그러나, 이에 국한되지 않고, 같은 로우의 OTP 셀(211)은 복수의 라인을 공유할 수 있다. 도 3의 실시예와 같이, 같은 로우의 OTP 셀(211)들은 동일한 프로그램 워드 라인(WLP) 및 리드 워드 라인(WLR)을 공유할 수 있다.
도 3을 참조하면, OTP 셀(211)은 프로그램 트랜지스터(TR0) 및 리드 트랜지스터(TR1)를 포함할 수 있다. 프로그램 트랜지스터(TR0)는 일종의 안티 퓨즈(Anti fuse) 장치로서, 게이트 및 소스/드레인의 전압 차이에 따라 전도 상태를 변경할 수 있다. 안티 퓨즈 장치는 전도되지 않은 상태로부터 전도되는 상태로 변경될 수 있는 구조체로서, 프로그래밍 전압 또는 전류와 같은 전기 스트레스에 응답하여 고 저항 상태가 저 저항 상태로 변경될 수 있다. 프로그래밍 전압 인가는 수 내지 수십 ㎲의 펄스 형태로 인가될 수 있다. 이러한 안티 퓨즈 장치는 단순히 커패시터 구조로 구현되거나, 또는 본 실시예와 같이 트랜지스터 구조로 구현될 수 있다.
프로그램 트랜지스터(TR0)의 게이트에는 프로그램 워드 라인(WLP)이 연결될 수 있다. 프로그램 트랜지스터(TR0)의 소스는 리드 트랜지스터(TR1)의 드레인에 연결되고, 프로그램 트랜지스터(TR0)의 드레인은 플로팅 될 수 있다. 리드 트랜지스터(TR1)의 게이트는 리드 워드 라인(WLR)에 연결되고, 리드 트랜지스터(TR1)의 소스/드레인 중 하나는 프로그램 트랜지스터(TR0)의 소스에 연결되고, 다른 하나는 비트 라인(BL)에 연결될 수 있다. 프로그램 과정에서 리드 트랜지스터(TR1)는 스위칭 기능을 수행하며, 리드 워드 라인(WLR)을 통해 리드 트랜지스터(TR1)의 게이트에 동작 전압이 인가되면, 리드 트랜지스터(TR1)는 턴온 될 수 있다.
프로그램 트랜지스터(TR0)의 게이트에 프로그램 전압이 인가되기 전에는, 게이트 산화막에 의하여 게이트와 소스 사이에는 고저항 상태가 유지될 수 있다. 따라서, 리드(read) 과정에서 프로그램 트랜지스터(TR0)의 게이트와 비트 라인(BL)에 소정 전압이 인가되고, 리드 트랜지스터(TR1)의 게이트에 동작 전압이 인가되더라도, 프로그램 트랜지스터(TR0)의 게이트에 프로그램 전압이 인가되기 전에는 비트 라인(BL)에는 매우 작은 전류가 흐를 수 있다.
프로그램 워드 라인(WLP)을 통해 프로그램 트랜지스터(TR0)의 게이트에 고 전압, 즉 프로그램 전압이 인가되면, 프로그램 트랜지스터(TR0)의 게이트 산화막이 파괴(breakdown)되어 게이트와 소스간에 전류 경로가 형성될 수 있다. 이에 따라, 게이트와 소스간의 고 저항 상태가 저 저항 상태로 천이될 수 있다. 이와 같이, 프로그램 트랜지스터(TR0)가 저 저항 상태가 된 경우, 리드 과정에서 프로그램 트랜지스터(TR0)의 게이트와 비트 라인(BL)에 소정 전압이 인가되고, 리드 트랜지스터(TR1)의 게이트에 동작 전압이 인가될 때, 비트 라인(BL)으로 흐르는 전류는 상대적으로 클 수 있다. 이와 같이, OTP 셀(211)은 고전압의 프로그램 전압의 인가를 통해 데이터를 저장할 수 있다.
도 4는 일실시예에 따른 전원과 OTP 셀 어레이가 연결된 스토리지 장치의 하우징을 도시한 도면이다.
도 4의 일실시예에 따르면, 스토리지 장치(400)는 시큐리티 칩(410)(Security Chip)을 포함하고, 시큐리티 칩(410)은 OTP 키 값을 프로그램하여 저장하고, 저장된 OTP 키 값을 독출할 수 있는 OTP 메모리를 포함할 수 있다. 일실시예에 따르면, 시큐리티 칩(410)은 암호화 모듈을 포함하고, OTP 메모리에 저장된 OTP 키 값에 기초하여 데이터를 암호화시킬 수 있다.
스토리지 장치(400)는 하나의 패키징으로 암호화된 데이터가 저장된 메모리 장치와 OTP 메모리를 포함하여 구비될 수 있지만, 이에 국한되지 않고, 메모리 장치는 스토리지 장치(400)와 별개의 패키징으로 구비될 수 있다. 메모리 장치와 OTP 메모리가 별개의 패키징으로 구성되는 경우, 메모리 장치에 저장될 데이터를 암호화시키고, 메모리 장치에 저장된 데이터를 복호화시키기 위해 스토리지 장치(400)는 데이터를 송수신할 수 있는 통신부를 포함할 수 있다.
일실시예에 따른 스토리지 장치(400)의 소거 지시 회로(450)및 소거 상태 표시부(440)의 적어도 일부는 스토리지 장치(400) 하우징 외부에 노출되어 있을 수 있다. 소거 지시 회로(450)는 스토리지 장치(400)에 착탈 가능하게 장착될 수 있고, 장착된 경우 전원(430)은 OTP 메모리와 연결되어 OTP 메모리로 소거 지시 신호를 제공할 수 있다. 소거 지시 회로는 하우징 외부에 도시되지는 않았으나, 소거 지시 회로의 착탈 상태에 따라 소거 지시 신호를 결정하기 위한 저항 및 이에 연결된 회로 라인을 더 포함할 수 있다. 따라서, 하우징 외부에 노출된 소거 지시 회로가 제거되어도 저항 및 라인등의 구성을 스토리지 장치(400)에 남아있을 수 있다.
소거 지시 회로(450)는 스위치를 포함할 수 있으며, 스토리지 장치(400)에 착탈되어 있는지 여부에 따라 스위치의 온 오프가 결정될 수 있다. 일실시예에 따른 스위치는 소거 지시 회로의 착탈 상태에 따라 전원으로부터의 전류 흐름을 결정하는 구성으로, 일회적으로 온 오프 상태를 변경시킬 수 있다. 예를 들면, 스토리지 장치에 장착된 소거 지시 회로가 제거된 경우 다시 스토리지 장치에 장착될 수 없고, 소거 지시 회로의 스위치는 일회적으로 온 상태에서 오프 상태로 변경된 것일 수 있다.
소거 지시 회로(450)의 스위치는 온 오프 상태에 따라 전원(430)으로부터 시큐리티 칩(410)에 소거 지시 신호를 공급할지 여부가 결정할 수 있다. 예시적으로, 스위치가 온 되는 경우, 대기 전력을 공급하는 전원(430)과 시큐리티 칩(410)의 제어 회로가 연결될 수 있고, 제어 회로는 로직 하이의 소거 지시 신호를 수신할 수 있다. 스위치는 외력에 의해 하우징 외부에 탈착될 수 있는 접착 소재(451) 및 금속 도선을 포함할 수 있고, 접착 소재(451)가 하우징 외부에 접착된 경우 전원(430)과 제어 회로 사이에 금속 도선이 위치함으로써, 소거 지시 신호를 제어 회로에 전달할 수 있다. 예시적으로, 스티커 또는 셀로판 테이프 등의 접착 소재(451)는 스토리지 장치(400)의 하우징 외부에 탈착 가능하게 구성될 수 있고, 접착 소재(451)에 소거 지시 회로(450)가 결합되어 구비될 수 있다. 소거 지시 회로(450)가 접착 소재(451)와 함께 스토리지 장치(400)의 하우징에 부착된 경우, 소거 지시 회로(450)는 나머지 회로와 연결될 수 있고, 전원(430)과 제어 회로가 도통되므로, 제어 회로는 로직 하이의 소거 지시 신호를 수신할 수 있다. 탈착 가능한 소거 지시 회로(450)를 접속 소재에 부착된 구성으로 설명하였으나, 소거 지시 회로(450)는 이에 국한되지 않고, 스토리지 장치(400) 하우징에 탈착 가능하고 탈착 여부에 따라 도선 연결 상태가 제어되는 모든 실시예를 포함할 수 있다.
일실시예에 따른 소거 상태 표시부(440)는 소거 지시 회로에 연결되어 대기 전력을 공급하는 전원(430)으로부터 신호를 수신할 수 있다. 소거 상태 표시부(440)는 대기 전력을 공급하는 전원(430)으로부터 수신한 신호에 기초하여 OTP 키 값들이 소거되었는지 여부를 표시할 수 있다. 예시적으로, 소거 상태 표시부(440)는 대기 전력을 공급하는 전원(430)과 연결되어 로직 하이 신호를 수신한 경우, OTP 키 값들이 소거되지 않은 상태임을 표시할 수 있다.
도 5는 일실시예예 따른 전원과 OTP 셀 어레이가 연결된 회로도를 도시한 도면이다.
도 5의 실시예에 따른 회로도는 도 4의 스토리지 장치의 전류 흐름을 도시한 것으로, 소거 지시 회로가 스토리지 장치의 하우징 외부에 장착되어 스위치(550)가 온 된 것으로 나타낼 수 있다.
일실시예에 따른 소거 지시 회로는 스위치(550)와 접지단을 포함할 수 있고, 접지단은 직렬로 연결된 저항 소자(561)와 접지(560)를 포함할 수 있다. 소거 지시 회로의 스위치(550)는 도 4의 일실시예에 따라 스토리지 장치 하우징 외부에 노출되어 착탈 상태가 결정될 수 있는 구성이고, 소거 지시 회로의 접지단은 하우징 내부에 배치될 수 있다. 예시적으로, 소거 지시 회로의 접지단은 스위치와 시큐리티 칩 사이에 노출되지 않은 상태로 배치될 수 있지만, 이에 국한되지 않고, 시큐리티 칩에 포함되어 배치될 수도 있다. 일실시예에 따른 소거 지시 회로는 스위치(550)로 표현되었으나, 사용자 선택에 따라 도선의 연결 상태가 결정되는 모든 구성을 지칭하는 것일 수 있다.
스위치(550)의 일단은 OTP 메모리에 대기 전력을 공급하는 전원(540)에 연결될 수 있고, 스위치(550)의 타단은 접지단, 제어 회로(520), 및 소거 상태 표시부와 병렬로 연결된 상태일 수 있다. 따라서, 스위치(550)가 온 된 경우, 전원(540)은 제어 회로(520), 및 소거 상태 표시부에 로직 하이의 신호를 전달할 수 있다. 로직 하이의 소거 지시 신호를 입력받은 제어 회로(520)는 이에 따라 출력된 신호를 OTP 셀 어레이(510)로 전달할 수 있다.
일실시예에 따른 소거 상태 표시부는 게이트가 소거 지시 회로에 연결되고, 소스는 전원(541)과 연결되며, 드레인은 스토리지 장치 하우징 외부에 노출된 퓨즈(530)와 연결된 PMOS 트랜지스터(531) 및 퓨즈(530)를 포함할 수 있다. 소거 지시 회로의 스위치(550)가 온되어 로직 하이의 소거 지시 신호가 트랜지스터(531)의 게이트로 입력되므로, 트랜지스터(531)는 오프되고, 퓨즈(530)에는 전류가 흐르지 못한다.
도 6은 일실시예에 따른 전원과 OTP 셀 어레이가 단선된 스토리지 장치의 하우징을 도시한 도면이다.
스토리지 장치(600)에 착탈 가능하게 장착된 소거 지시 회로(650)는 외력에 의해 스토리지 장치(600)로부터 제거될 수 있고, 제거된 경우 OTP 메모리를 포함하는 시큐리티 칩(610)과 소거 상태 표시부(640)은 전원(630)과의 연결이 끊어지므로, 전원(630)은 시큐리티 칩(610) 및 소거 상태 표시부(640)로 소거 지시 신호를 전달할 수 없다. 예시적으로, 소거 지시 회로(650)는 금속 도선과 외력에 의해 하우징 외부에 탈착될 수 있는 접착 소재로 구성되며, 금속 도선이 접착 소재에 부착되어 구비될 수 있다. 사용자가 OTP 키 값 소거를 위해 접착 소재를 제거하는 경우, 접착 소재에 부착된 금속 도선도 스토리지 장치(600) 하우징으로부터 제거되어 소거 지시 회로가 단선되므로, 제어 회로 및 소거 상태 표시부(640)는 전원(630)으로부터 로직 하이의 소거 지시 신호를 입력 받을 수 없다.
도 7은 일실시예예 따른 전원과 OTP 셀 어레이가 단선된 회로도를 도시한 도면이다.
도 7의 실시예에 따른 회로도는 도 6의 스토리지 장치의 전류 흐름을 도시한 것으로, 소거 지시 회로가 스토리지 장치 하우징의 외부로부터 제거되어 스위치(750)가 오프 된 것으로 나타낼 수 있다.
스위치(750)의 일단은 전원(740)에 연결될 수 있고, 스위치(750)의 타단은 접지단, 제어 회로(720), 및 소거 상태 표시부와 병렬로 연결된 상태일 수 있다. 따라서, 스위치(750)가 오프 된 경우, 전원(740)은 접지단, 제어 회로(720), 및 소거 상태 표시부에 로직 하이의 신호를 전달할 수 없으며, 제어 회로(720)는 접지단과 병렬로 연결되어 있으므로, 제어 회로(720)에 입력되는 소거 지시 신호는 로직 로우의 신호 값을 갖게 된다. 즉, 제어 회로(720)에 입력되는 소거 지시 신호는 소거 지시 회로의 착탈 여부에 의해 결정될 수 있다. 로직 로우의 소거 지시 신호를 입력받는 제어 회로(720)는 이에 따라 출력된 신호를 OTP 셀 어레이(710)로 전달함으로써 OTP 셀 어레이(710)에 저장된 OTP 키 값들을 모두 동일한 값으로 프로그래밍하여 OTP 키 값들을 소거시킬 수 있다.
소거 상태 표시부의 트랜지스터(731)는 로직 로우의 소거 지시 신호를 게이트 값으로 입력받으므로, PMOS 트랜지스터(731)는 온 되고 소스와 연결된 전원(741)의 상태에 따라 퓨즈(730)에 흐르는 전류 상태를 결정할 수 있다.
소거 지시 회로와 연결되어 OTP 메모리에 대기 전력을 공급하는 제1 전원(740)과 소거 상태 표시부의 소스와 연결된 제2 전원(741)은 서로 동일한 전원일 수 있으나, 구별되는 전원일 수도 있다. 제1 전원(740)과 제2 전원(741)이 서로 동일한 전원으로 구성되는 경우, 소개 상태 표시부의 트랜지스터가 온 되면 바로 퓨즈에 전류가 흐를 수 있지만, 구별되는 전원으로 구성되는 경우, 소개 상태 표시부의 트랜지스터가 온 되더라도 소거 상태 표시부의 소스와 연결된 전원(741)의 상태에 따라 퓨즈에 전류가 흐르는지 여부가 결정된다. 따라서, 하우징 외부로 노출된 퓨즈에 전류가 흘러 단선되었는지 여부에 따라 제2 전원의 상태를 하우징 외부에서도 표시할 수 있다.
즉, 제어 회로(720)에 로직 하이로부터 로직 로우로 변경된 소거 지시 신호가 입력된 경우, 제어 회로(720)는 OTP 셀 어레이(710)의 OTP 키 값들을 영구적으로 소거시킬 수 있고, 소거와 동시에 소거 상태 표시부의 퓨즈(730)를 단선시킴으로써 스토리지 장치는 하우징 외부로 OTP 키 값들이 소거되었다는 것을 표시할 수 있다.
도 8은 일실시예에 따라 OTP 키 값들이 소거된 것이 표시된 스토리지 장치의 하우징을 도시한 도면이다.
소거 지시 회로(850)가 제거된 상태에서 소거 상태 표시부에 연결된 제2 전원이 임계 전류 값 이상의 전류를 퓨즈(840)에 인가하는 경우, 퓨즈(840)는 단선될 수 있다. 따라서, 소거 지시 회로(850)가 제거됨으로써 OTP 메모리(810)에 전원(830)으로부터 출력된 로직 하이의 소거 지시 신호가 로직 로우로 변화된 것을 스토리지 장치(800) 하우징에서 확인할 수 있고, 소거 상태 표시부의 퓨즈(840)가 단선됨으로써 스토리지 장치(800)에 임계 전류 값 또는 이에 상응하는 전압 값 이상의 신호가 인가된 것을 확인할 수 있다.
도 9은 일실시예에 따른 OTP 키 값들이 소거된 것이 표시된 회로도를 도시한 도면이다.
도 9의 일실시예에 따른 회로도는 도 8의 스토리지 장치의 전류 흐름을 도시한 것으로, 제2 전원(941)이 퓨즈(930)에 임계 전류 값 이상의 전류를 인가함으로써 퓨즈(930)가 단선된 것을 나타낸다.
도 7에서 선술하였듯이 스위치(950)가 오프 되면 소거 상태 표시부 트랜지스터(931)의 게이트가 접지단에 연결되어 로직 로우의 신호를 입력 받는 상태이므로, 소거 상태 표시부의 트랜지스터(931)는 온 된 상태일 수 있다. 이 때, 소거 상태 표시부가 소스에 연결된 제2 전원(941)으로부터 임계 전압 값 이상의 전압을 인가 받는 경우, 퓨즈(930)에는 임계 값 이상의 전류가 도통되어 퓨즈(930)가 단선될 수 있다.
일실시예에 따른 제2 전원(941)은 소거 상태 표시부와 함께 OTP 메모리의 제어 회로(920) 및 OTP 셀 어레이(910) 중 적어도 하나에 연결됨으로써, OTP 셀들에 저장된 OTP 키 값을 소거시키기 위해 OTP 메모리에 인가되어야 할 신호를 OTP 메모리의 제어 회로(920) 및 OTP 셀 어레이(910) 중 적어도 하나에 제공할 수 있다. 예시적으로, 제어 회로(920)는 OTP 셀 어레이(910)로 출력되는 신호를 생성하기 위한 논리 게이트를 포함할 수 있고, 제2 전원(941)은 논리 게이트를 활성화시키기 위한 전원일 수 있다. 이 때, 제2 전원(941)가 제어 회로(920)에 전력을 공급함으로써 제어 회로(920)의 논리 게이트를 활성화시키고, 로직 로우의 소거 지시 신호가 논리 게이트에 입력된 경우 제어 회로(920)는 OTP 셀 어레이(910)에 저장된 OTP 키 값들을 모두 동일한 값으로 프로그램할 수 있다.
상기 도 4 내지 도 9는 일실시예에 따라 사용자는 하우징 외부의 소거 지시 회로 일부를 제거하고 제2 전원으로부터 OTP 메모리에 전력을 공급함으로써 OTP 키 값을 소거시켜 OTP 키 값에 기초하여 암호화된 메모리 장치의 데이터의 억세스를 차단할 수 있다. 또한, 소거 지시 신호가 로직 하이로부터 로직 로우로 변화되고, OTP 메모리에 제2 전원이 임계 전류 값 또는 이에 상응하는 전압 값 이상의 신호를 인가하는 경우 스토리지 장치는 OTP 키 값이 소거되었음을 하우징 외부로 표시할 수 있다. 따라서, 메모리 장치에는 별도의 조작 없이 암호화된 데이터를 무력화시켜 권한 없는 제3자의 억세스를 차단할 수 있고, 새로운 OTP 메모리만 연결시켜 메모리 장치를 재활용할 수 있다. 아울러, OTP 키 값이 소거되었다는 정보를 별도의 추가 장비 없이 육안으로 확인할 수 있으므로, 데이터의 보안성을 더욱 향상시킬 수 있다.
도 10 내지 도 15는 다른 일실시예에 따른 스토리지 장치의 하우징 및 회로도를 도시한 도면이다.
도 4 내지 도 9는 소거 지시 회로의 적어도 일부가 제거됨에 따라 OTP 셀 어레이의 OTP 키 값들을 소거하는 스토리지 장치의 일 실시예이고, 도 10 내지 도 15는 소거 지시 회로의 적어도 일부가 장착됨에 따라 OTP 셀 어레이의 OTP 키 값들을 소거하는 스토리지 장치의 일 실시예일 수 있다.
도 10은 일실시예에 따른 전원(1030)과 OTP 셀 어레이가 연결된 스토리지 장치(1000)의 하우징을 도시한 도면이다.
스토리지 장치(1000)의 소거 지시 회로(1050)는 스토리지 장치(1000) 하우징 외부에 노출되어 있을 수 있고, 소거 지시 회로의 적어도 일부(1050)는 스토리지 장치(1000)에 착탈 가능하게 장착될 수 있다. 소거 지시 회로의 적어도 일부(1050)가 스토리지 장치(1000)로부터 제거된 상태인 경우, 전원(1030)으로부터 접지(1060)로 연결된 도선은 단선된 상태일 수 있고, 전원(1030)으로부터 시큐리티 칩(1010) 및 소거 상태 표시부까지 연결된 도선에 의해 전원(1030)은 시큐리티 칩(1010) 및 소거 상태 표시부에 로직 하이의 소거 지시 신호를 제공할 수 있다.
예시적으로, 소거 지시 회로의 적어도 일부(1050)는 접착 소재에 부착된 금속 도선을 포함하고, 접착 소재가 하우징 외부에서 떨어진 경우 금속 도선이 제거된 상태가 될 수 있다. 그러나, 소거 지시 회로의 적어도 일부(1050)의 구성은 이에 국한되지 않고, 소거 지시 회로의 금속 도선을 스토리지 장치(1000)로부터 탈착 가능하게 하는 모든 구성을 포함할 수 있다. 일실시예에 따른 시큐리티 칩(1010) 및 소거 상태 표시부(1040)의 구성은 도 4의 실시예에서 선술하였으므로, 자세한 설명은 생략한다.
도 11은 일실시예에 따른 전원과 OTP 셀 어레이가 연결된 회로도를 도시한 도면이다.
도 11의 실시예에 따른 회로도는 도 10의 스토리지 장치의 전류 흐름을 도시한 것으로, 소거 지시 회로가 스토리지 장치의 하우징 외부로부터 제거되어 스위치가 오프 된 것으로 나타낼 수 있다.
일실시예에 따른 소거 지시 회로는 스위치(1150)와 전원단을 포함할 수 있고, 전원단은 직렬로 연결된 저항 소자(1161)와 OTP 메모리에 대기 전력을 공급하는 전원(1140)을 포함할 수 있다. 스위치(1150)의 일단은 접지(1160)에 연결될 수 있고, 스위치(1150)의 타단은 전원단, 제어 회로(1120), 및 소거 상태 표시부와 병렬로 연결된 상태일 수 있다. 따라서, 스위치(1150)가 오프 된 경우, 전원은 제어 회로(1120), 및 소거 상태 표시부에 로직 하이의 신호를 전달할 수 있다. 로직 하이의 소거 지시 신호를 입력받은 제어 회로(1120)는 이에 따라 출력된 신호를 OTP 셀 어레이(1110)로 전달할 수 있다.
일실시예에 따른 소거 상태 표시부는 게이트가 소거 지시 회로에 연결되고, 소스는 전원(1141)과 연결되며, 드레인은 스토리지 장치 하우징 외부에 노출된 퓨즈(1130)와 연결된 PMOS 트랜지스터(1141)를 포함할 수 있다. 소거 지시 회로의 스위치(1150)가 온되어 로직 하이의 소거 지시 신호가 트랜지스터(1141)의 게이트로 입력되므로, 트랜지스터(1141)는 오프되고, 퓨즈(1130)에는 전류가 흐르지 못한다.
도 12는 일실시예에 따른 전원과 접지가 연결된 스토리지 장치의 하우징을 도시한 도면이다.
스토리지 장치(1200)에 착탈 가능하게 장착된 소거 지시 회로의 적어도 일부(1250)는 스토리지 장치에 장착될 수 있다. 소거 지시 회로의 적어도 일부(1250)는 스토리지 장치에 장착된 경우 전원은 무부하의 접지(1260)와 연결되어 대부분의 전류가 접지(1260)로 흐르게 되고, OTP 메모리를 포함하는 시큐리티 칩(1210) 및 소거 상태 표시부(1240)은 접지(1260)와 연결되므로, 전원(1230)은 시큐리티 칩(1210) 및 소거 상태 표시부(1240)로 소거 지시 신호를 전달할 수 없다. 예시적으로, 소거 지시 회로(1250)는 금속 도선과 외력에 의해 하우징 외부에 탈착될 수 있는 접착 소재로 구성되며, 금속 도선이 접착 소재에 부착되어 구비될 수 있다. 사용자가 OTP 키 값 소거를 위해 접착 소재를 스토리지 장치에 부착하는 경우, 접착 소재에 부착된 금속 도선은 전원(1230)과 접지(1260) 사이를 도통시키므로, 제어 회로 및 소거 상태 표시부(1240)는 전원(1230)으로부터 로직 하이의 소거 지시 신호를 입력 받을 수 없고, 접지(1260)와 같은 레벨의 소거 지시 신호를 갖게 된다.
도 13은 일실시예예 따른 전원과 접지가 연결된 회로도를 도시한 도면이다.
도 13의 일실시예에 따른 회로도는 도 12의 스토리지 장치의 전류 흐름을 도시한 것으로, 소거 지시 회로가 스토리지 장치 하우징에 장착되어 스위치(1350)가 온 된 것으로 나타낼 수 있다.
스위치(1350)의 일단은 접지(1360)에 연결될 수 있고, 스위치(1350)의 타단은 전원단, 제어 회로(1320), 및 소거 상태 표시부와 병렬로 연결된 상태일 수 있다. 따라서, 스위치(1350)가 온 된 경우, 전원(1340)은 전원단, 제어 회로(1320), 및 소거 상태 표시부에 로직 하이의 신호를 전달할 수 없으며, 제어 회로(1320)는 접지(1360)와 병렬로 연결되므로, 제어 회로(1320)에 입력되는 소거 지시 신호는 로직 로우의 신호 값을 갖게 된다. 즉, 제어 회로(1320)에 입력되는 소거 지시 신호는 소거 지시 회로의 착탈 여부에 의해 결정될 수 있다. 로직 로우의 소거 지시 신호를 입력받는 제어 회로(1320)는 이에 따라 출력된 신호를 OTP 셀 어레이(1310)로 전달함으로써 OTP 셀 어레이(1310)에 저장된 OTP 키 값들을 모두 동일한 값으로 프로그래밍하여 OTP 키 값들을 소거시킬 수 있다.
소거 상태 표시부의 트랜지스터(1331)는 로직 로우의 소거 지시 신호를 게이트 값으로 입력받으므로, 트랜지스터(1331)가 온 되고 소스와 연결된 전원(1341)의 상태에 따라 퓨즈(1330)에 흐르는 전류 상태가 결정될 수 있다.
소거 지시 회로와 연결되어 OTP 메모리에 대기 전력을 공급하는 제1 전원(1340)과 소거 상태 표시부의 소스와 연결된 제2 전원(1341)은 서로 동일한 전원일 수 있으나, 구별되는 전원일 수도 있다. 제1 전원(1340)과 제2 전원(1341)이 서로 동일한 전원으로 구성되는 경우, 소거 상태 표시부의 트랜지스터가 온 되면 바로 퓨즈에 전류가 흐를 수 있지만, 구별되는 전원으로 구성되는 경우, 소거 상태 표시부의 트랜지스터가 온 되더라도 소거 상태 표시부의 소스와 연결된 전원(1341)의 상태에 따라 퓨즈에 전류가 흐르는지 여부가 결정되므로, 퓨즈에 전류가 흐르는지 여부에 따라 제2 전원의 상태를 하우징 외부에서도 확인할 수 있다.
즉, 제어 회로(1320)에 로직 하이로부터 로직 로우로 변경된 소거 지시 신호가 입력된 경우, 제어 회로(1320)는 OTP 셀 어레이(1310)의 OTP 키 값들을 영구적으로 소거시킬 수 있고, 소거와 동시에 소거 상태 표시부의 퓨즈(1330)를 단선시킴으로써 스토리지 장치는 하우징 외부로 OTP 키 값들이 소거되었다는 것을 표시할 수 있다.
도 14는 일실시예에 따라 OTP 키 값들이 소거된 것이 표시된 스토리지 장치의 하우징을 도시한 도면이다.
소거 지시 회로(1450)가 장착된 상태에서 소거 상태 표시부에 연결된 제2 전원이 임계 전류 값 이상의 전류를 퓨즈(1440)에 인가하는 경우, 퓨즈(1440)는 단선될 수 있다. 따라서, 소거 지시 회로(1450)가 장착됨으로써 OTP 메모리(1410)에 전원(1430)으로부터 출력된 로직 하이의 소거 지시 신호가 로직 로우로 변화된 것을 스토리지 장치(1400) 하우징에서 확인할 수 있고, 소거 상태 표시부의 퓨즈(1440)가 단선됨으로써 스토리지 장치(1400)에 제2 전원이 임계 전류 값 또는 이에 상응하는 전압 값 이상의 신호를 인가한 것을 확인할 수 있다.
도 15는 일실시예에 따른 OTP 키 값들이 소거된 것이 표시된 회로도를 도시한 도면이다.
도 15의 일실시예에 따른 회로도는 도 14의 스토리지 장치의 전류 흐름을 도시한 것으로, 제2 전원(1541)이 퓨즈(1530)에 임계 전류 값 이상의 전류를 인가함으로써 퓨즈(1530)가 단선된 것을 나타낸다.
도 13에서 선술하였듯이 스위치(1550)가 온 되면 소거 상태 표시부 트랜지스터(1531)의 게이트가 접지(1560)에 연결되어 로직 로우의 신호를 입력 받는 상태이므로, 소거 상태 표시부의 트랜지스터(1531)는 온 된 상태일 수 있다. 이 때, 소거 상태 표시부가 소스에 연결된 제2 전원(1541)으로부터 임계 전압 값 이상의 전압을 인가 받는 경우, 퓨즈(1530)에는 임계 값 이상의 전류가 도통되어 퓨즈(1530)가 단선될 수 있다.
제2 전원(1541)은 소거 상태 표시부와 함께 OTP 메모리의 제어 회로(1520) 및 OTP 셀 어레이(1510) 중 적어도 하나에 연결됨으로써, OTP 셀들에 저장된 OTP 키 값을 소거시키기 위해 인가되어야 할 신호를 OTP 메모리의 제어 회로(1520) 및 OTP 셀 어레이(1510) 중 적어도 하나에 제공할 수 있다. 예시적으로, 제어 회로(1520)는 OTP 셀 어레이(1510)로 출력되는 신호를 생성하기 위한 논리 게이트를 포함할 수 있고, 제2 전원(1541)은 논리 게이트를 활성화시키기 위한 전원일 수 있다. 이 때, 제어 회로(1520)의 논리 게이트가 활성화되고 로직 로우의 소거 지시 신호가 논리 게이트에 입력된 경우, 제어 회로(1520)는 OTP 셀 어레이(1510)에 저장된 OTP 키 값들을 모두 동일한 값으로 프로그램할 수 있다.
도 16은 일실시예에 따라 OTP 키 값을 프로그램하기 위한 제어 신호의 입출력을 도시한 블록도이다.
일실시예에 따른 OTP 메모리는 복수의 신호들을 입력받아 OTP 셀(1610)마다 OTP 키 값을 저장할 수 있다. 제어 회로(1620)는 소거 지시 신호(Erase bar)의 변화를 감지하고, 소거 지시 신호(Erase bar)가 변화하는 경우 OTP 셀(1610)에 특정 값을 제공함으로써 OTP 셀(1610)에 특정 키 값을 프로그래밍할 수 있다.
도 16의 일실시예에 따른 제어 신호의 입출력은 제1 OTP 셀(1610)에 특정 값을 프로그램하기 위한 실시예일 수 있다. 제어 회로(1620)는 프로그램 워드 라인과 연관된 제2 신호(VWP), 비트 라인과 연관된 제3 신호(VB), 및 리드 워드 라인과 연관된 제4 신호(VWR)를 입력받을 수 있고, 스토리지 장치에 대기 전력을 공급하는 전원과의 연결 상태에 따라 로직 하이 또는 로직 로우로 결정되는 소거 지시 신호(Erase bar)를 수신할 수 있다.
일실시예에 따른 제어 회로(1620)는 제2 신호(VWP) 및 소거 지시 신호(Erase bar)에 기초하여 프로그램 워드 라인 신호(WLP)를 출력할 수 있고, 제3 신호(VB) 및 소거 지시 신호(Erase bar)에 기초하여 비트 라인 신호(BL)를 출력할 수 있으며, 제4 신호(VWR) 및 소거 지시 신호(Erase bar)에 기초하여 리드 워드 라인 신호(WLR)를 출력할 수 있다. 일실시예에 따르면, 제어 회로는 제3 신호(VB), 소거 지시 신호(Erase bar), 및 리크 신호(V leak)에 기초하여 비트 라인 신호(BL)를 출력할 수 있다.
제어 회로(1620)는 두 개의 신호를 입력받아 하나의 신호로 출력하는 논리 게이트를 포함할 수 있는데, 예시적으로 부정논리곱 게이트(NAND GATE)에 제2 신호(VWP), 제3 신호(VB), 제4 신호(VWR) 중 하나와 소거 지시 신호(Erase bar)가 입력되는 경우에 응답하여, 제어 회로(1620)는 프로그램 워드 라인, 리드 워드 라인, 및 비트 라인의 신호를 출력할 수 있다. 프로그램 및 소거 과정에서 제어 회로(1620)가 프로그램 워드 라인 신호(WLP), 리드 워드 라인 신호(WLR), 및 비트 라인 신호(BL)를 출력하는 것은 도 18 내지 도 22에서 상세히 후술한다.
도 17은 일실시예에 따라 OTP 키 값을 리드하기 위한 제어 신호의 입출력을 도시한 블록도이다.
일실시예에 따른 OTP 메모리는 리드(READ) 과정에서 OTP 셀(1710)에 저장된 OTP 키 값을 독출하기 위한 독출 회로(1730)를 더 포함할 수 있다. 독출 회로(1730)는 제어 회로(1720) 및 OTP 셀(1710)과 별개의 하드웨어 구성으로 구비될 수 있으나, 이게 국한되지 않고, 하나의 회로 패키징에서 제어 회로(1720) 및 OTP 셀(1710)과 비트 라인을 공유할 수 있다.
리드 과정에서 제어 회로(1720)는 제4 신호(VWR) 및 소거 지시 신호(Erase bar)를 입력받을 수 있다. 제어 회로(1720)는 제4 신호(VWR) 및 소거 지시 신호(Erase bar)에 기초하여 OTP 셀(1710)에 저장된 OTP 키 값을 독출하기 위한 리드 워드 라인 신호(WLR)를 출력할 수 있고, OTP 셀(1710)은 리드 워드 라인 신호(WLR)를 입력받은 경우 OTP 셀(1710)에 저장된 OTP 키 값에 대응하는 제1 신호를 비트 라인 신호(BL)로 출력하여 독출 회로(1730)로 제공할 수 있다. OTP 셀(1710)로부터 비트 라인 신호(BL)를 제공받은 독출 회로(1730)는 기준 레벨(Ref)과 비트 라인 신호(BL)를 비교하여 OTP 셀(1710)에 저장된 OTP 키 값(OTP KEY)을 출력할 수 있다.
OTP 메모리는 복수의 OTP 셀들로 구성되고, OTP 셀들마다 연결된 비트 라인의 순서대로 OTP 키 값을 독출함으로써 일련의 OTP 키 값으로 구성된 암호화 데이터를 생성할 수 있다. OTP 메모리는 출력된 암호화 데이터를 암호화 모듈로 제공하고, 암호화 모듈은 이에 기초하여 데이터를 암호화 시키거나, 암호화된 데이터를 복호화 시킬 수 있다.
도 18은 일실시예에 따른 제어 회로 및 OTP 셀 어레이의 회로도를 도시한 도면이다.
일실시예에 따른 제어 회로(1820)는 프로그램 과정에서 OTP 셀 어레이(1810)에 입력되는 신호를 제어함으로써 OTP 셀 어레이(1810)의 OTP 셀마다 할당된 OTP 키 값을 프로그램할 수 있고, 리드 과정에서 OTP 셀마다 프로그래밍된 OTP 키 값을 독출하기 위해 OTP 셀 어레이(1810)에 입력되는 신호를 제어할 수 있다.
설명의 편의를 위해 도 18의 OTP 셀 어레이(1810) 중 제1 OTP 셀(1840)에 신호들이 입력되고 출력되는 과정을 설명하지만, 이에 국한되지 않고 OTP 셀 어레이(1810)의 각 OTP 셀에 대해서도 동일한 동작이 수행됨으로써 복수의 OTP 셀에 OTP 키 값이 프로그램되고 독출될 수 있다.
프로그램 과정에서 OTP 셀은 프로그램 워드 라인 및 비트 라인에 입력되는 신호에 기초하여 OTP 키 값을 저장할 수 있다. 제어 회로(1820)는 제2 신호(VWP1) 및 소거 지시 신호(Erase bar)에 기초하여 프로그램 워드 라인 신호(WLP1)를 결정할 수 있다. 예시적으로, 제어 회로(1820)는 제2 신호(VWP1) 및 소거 지시 신호(Erase bar)를 부정 논리곱 연산 게이트(1821)에 입력시켜 프로그램 워드 라인 신호(WLP1)를 생성할 수 있다. 프로그램 과정에서 제어 회로(1820)는 항상 로직 하이(이하, '1'이라 한다)의 소거 지시 신호(Erase bar)를 입력받을 수 있고, 프로그램 워드 라인 신호(WLP1)는 제2 신호(VWP1)가 반전된 신호를 가질 수 있다. 따라서, 제2 신호(VWP1)가 로직 로우(이하, '0'이라 한다)의 신호를 갖는 경우, 1을 프로그램 워드 라인 신호(WLP1)로 출력할 수 있고, 제2 신호(VWP1)가 1인 경우, 프로그램 워드 라인 신호(WLP1)는 0일 수 있다.
제어 회로(1820)는 제3 신호(VB1), 소거 지시 신호(Erase bar), 및 리크 신호(V_leak)를 비트 라인 로직 게이트(1822)에 입력시켜 비트 라인 신호(BL1)를 출력할 수 있다. 예시적으로, 제어 회로(1820)는 제3 신호(VB1) 및 소거 지시 신호(Erase bar)를 부정 논리곱 연산하여 출력할 수 있고, 그 출력 값에 기초하여 전원으로부터 제1 OTP 셀(1840)에 비트 라인 신호(BL1)를 제공할지 여부를 결정할 수 있다. 예시적으로, 프로그램 과정에서 소거 지시 신호(Erase bar)가 항상 1 값을 가지므로, 제3 신호(VB1)가 반전된 신호가 전원과 연결된 PMOS 트랜지스터의 게이트로 입력될 수 있다. 따라서, 제3 신호(VB1)가 1인 경우 트랜지스터는 온 되므로, 비트 라인 신호(BL1)는 1이 될 수 있고, 제3 신호(VB1)가 0인 경우 트랜지스터는 오프 되므로, 비트 라인 신호(BL1)는 0이 될 수 있다. 제어 회로(1820)는 트랜지스터가 오프된 경우, 비트 라인 신호(BL1)가 0을 가질 수 있도록 비트 라인 로직 게이트(1822)에 리크 신호(V_leak)를 입력할 수 있다. 즉, 비트 라인 로직 게이트(1822)는 소거 지시 신호가 1을 갖는 경우 인버터 2개가 직렬 연결된 것과 같은 기능을 수행함으로써, 비트 라인 신호(BL1)를 제3 신호(VB1)와 동일한 값으로 출력할 수 있다.
제어 회로(1820)는 제4 신호(VWR1) 및 소거 지시 신호(Erase bar)에 기초하여 리드 워드 라인 신호(WLR1)를 출력할 수 있다. 예시적으로, 제어 회로(1820)는 제4 신호(VWR1) 및 소거 지시 신호(Erase bar)를 부정 논리곱 연산 게이트(1823)에 입력시켜 리드 워드 라인 신호(WLR1)를 생성할 수 있다. 리드 워드 라인은 리드 트랜지스터의 게이트에 연결되고, 프로그램 동작 시 비트 라인 신호(BL1)를 프로그램 트랜지스터의 드레인으로 연결시키기 위해 제어 회로(1820)는 리드 워드 라인 신호(WLR1)를 1로 출력할 수 있다. 리드 트랜지스터의 동작에 대해서는 도 2에서 선술하였으므로, 자세한 설명은 생략한다. 프로그램 과정에서 소거 지시 신호(Erase bar)는 항상 1 값을 가지므로, 제어 회로(1820)는 제4 신호(VWR1)가 반전된 신호를 리드 워드 라인으로 제1 OTP 셀(1840)에 제공할 수 있다.
독출 회로(1830)는 차동 연산 증폭기(OP-AMP) 회로(1831)를 포함하고, 비트 라인 신호(BL1)와 기준 레벨을 비교함으로써 제1 OTP 셀(1840)의 OTP 키 값(OTP KEY1)을 출력할 수 있다. 독출 과정에서 제어 회로(1820)는 리드 워드 라인에 1 값을 출력함으로써 제1 OTP 셀(1840)의 리드 트랜지스터를 온 시킬 수 있고, 프로그램 트랜지스터에 저장된 OTP 키 값에 대응되는 제1 신호를 제1 비트 라인을 통해 독출 회로(1830)로 전달될 수 있다.
도 19는 일실시예에 따라 제1 OTP 셀에 OTP 키 값이 프로그램되는 경우 제어 회로에 입력되는 신호의 타이밍도를 도시한 도면이고, 도 20은 일실시예에 따라 제1 OTP 셀에 OTP 키 값이 프로그램되는 경우 OTP 셀 어레이에 입력되는 신호의 타이밍도를 도시한 도면이다.
도 19에 따르면, 제어 회로는 T1에서 1에서 0으로 변경된 제3 신호(VB1)를 입력 받고, T2에서 1에서 0으로 변경된 제4 신호(VWR1)를 입력 받으며, T3에서 1에서 0으로 변경된 제2 신호(VWP1)를 입력 받을 수 있다. 도 19에 따라 입력된 신호는 제1 OTP 셀을 1로 프로그래밍하기 위해 입력된 신호로 제2 신호(VWP1), 제3 신호(VB1), 및 제4 신호(VWR1)가 입력되는 순서는 설명을 위해 구분된 것일 뿐, 이에 국한되지 않는다. 프로그래밍 과정에서는 OTP 메모리는 대기 전력을 공급하는 전원으로부터 계속 1 값의 신호를 소거 지시 신호(Erase bar)로 입력 받을 수 있고, 제1 OTP 셀을 비트 라인을 공유하는 제2 OTP 셀과 무관하게 프로그래밍되기 시키기 위해 제2 OTP 셀의 리드 트랜지스터를 오프시키는 신호를 입력받을 수 있다.
도 20의 실시예에 따르면, T1에서 제3 신호(VB1)가 1에서 0으로 천이됨으로써, 비트 라인 신호(BL1)도 1에서 0으로 천이될 수 있다. 일실시예에 따르면, 프로그램 워드 라인 신호(WLP1) 및 리드 워드 라인 신호(WLR1)를 출력하는 부정 논리곱 회로에 입력되는 소거 지시 신호가 1인 경우, 제2 신호(VWP1)가 반전된 신호를 프로그램 워드 라인 신호(WLP1)로 출력할 수 있고, 제4 신호(VWR1)가 반전된 신호를 리드 워드 라인 신호(WLR1)로 출력할 수 있다. 따라서, T2에서 제어 회로는 0에서 1로 변경된 리드 워드 라인 신호(WLR1)를 출력하고, T3에서 제어 회로는 0에서 1로 변경된 프로그램 워드 라인 신호(WLP1)를 출력시킬 수 있다. 따라서, T3 이후 프로그램 워드 라인 신호(WLP1) 및 리드 워드 라인 신호(WLR1)는 1 값을 가지고, 비트 라인 신호(BL1)는 0 값을 갖게 되므로, 제어 회로는 제1 OTP 셀을 1로 프로그램 시킬 수 있다.
도 21은 일실시예에 따라 OTP 키 값을 소거하는 경우 제어 회로에 입력되는 신호의 타이밍도를 도시한 도면이고, 도 22는 일실시예에 따라 OTP 키 값을 소거하는 경우 OTP 셀 어레이에 입력되는 신호의 타이밍도를 도시한 도면이다.
제어 회로에 1 값을 갖는 소거 지시 신호가 입력된 경우, 도 19 및 도 20에서 선술하였듯이 제어 회로는 제1 OTP 셀을 프로그램 시킬 수 있고, 제2 신호 내지 제4 신호가 변경되지 않는다면 0 또는 1 값이 프로그램된 제1 OTP 셀의 OTP 키 값은 보존될 수 있다.
T4에서 제어 회로가 스토리지 장치의 소거 지시 회로가 장착되거나 제거됨으로써 소거 지시 신호(Erase_bar)의 변경을 감지한 경우, 제어 회로는 OTP 셀 어레이의 모든 OTP 셀을 동일한 값으로 프로그램하기 위한 신호들을 출력할 수 있다. 프로그램 워드 라인 신호(WLP1), 리드 워드 라인 신호(WLR1), 및 비트 라인 신호(BL1)를 출력하기 위한 로직 게이트는 부정 논리곱 게이트(NAND GATE)를 포함하고, 부정 논리곱 게이트의 입력 중 하나가 소거 지시 신호(Erase_bar)이므로, 소거 지시 신호(Erase_bar)가 0인 경우 부정 논리곱 게이트의 출력 값은 항상 1을 갖는다. 따라서, 도 18에 따른 일실시예에 따르면, 모든 OTP 셀들의 프로그램 워드 라인(WLP) 및 리드 워드 라인(WLR)은 1 값을 갖고, 비트 라인(BL)은 0 값을 갖으므로, 제어 회로는 모든 OTP 셀들을 1로 프로그램할 수 있다.
일실시예에 따른 OTP 셀은 1 또는 0으로 프로그램된 경우, OTP 셀에 포함된 소자의 일부가 비가역적으로 파괴됨으로써, 영구적으로 1 또는 0 중 하나의 특정 값만 갖도록 프로그램될 수 있다. 예시적으로, OTP 셀은 1로 프로그램된 경우, 안티 퓨즈 게이트의 산화막이 파괴됨으로써, 영구적으로 1 값을 갖게 되고, 0으로 프로그램할 수 없다. 따라서, 제어 회로가 모든 OTP 셀들을 1로 프로그램한 경우, OTP 메모리는 OTP 메모리에 저장된 OTP 키 값들을 무력화시키고, 권한 없는 제3자에 의해 암호화된 데이터의 억세스를 차단할 수 있다.
도 23은 일실시예에 따라 E-FUSE를 이용하여 OTP 키 값을 소거하는 회로도를 도시한 도면이다.
도 1 내지 도 22는 안티 퓨즈를 이용하여 OTP 셀에 OTP 키 값을 저장하는 실시예에 관한 것이고, 도 23은 이퓨즈(E-FUSE)를 이용하여 OTP 키 값을 프로그램하는 실시예에 관한 것이다. 이퓨즈는 양단에 고전압이 인가되는 경우 급격한 전류가 흐르고, 그 결과 전류 경로가 파괴됨으로써, 영구적으로 특정 값을 프로그램하는 소자이다. OTP 메모리(2300)는 복수의 이퓨즈로 구성된 OTP 셀 어레이(2310) 및 제어 회로를 포함할 수 있고, 제어 회로는 소거 지시 신호의 변화를 감지하는 경우에 응답하여 복수의 OTP 셀 어레이(2310)에 동일한 특정 값을 프로그램 시킬 수 있다.
제어 회로의 부정 논리곱 게이트(NAND GATE)는 전원(2330)으로부터 OTP 메모리(2300)로 입력되는 소거 지시 신호를 입력으로 할 수 있고, 소거 지시 신호가 1인 경우, 부정 논리곱 게이트에 입력된 다른 신호 값에 따라 제어 회로는 OTP 셀 어레이(2310)에 입력되는 신호를 결정할 수 있다. 반면, 소거 지시 신호가 0인 경우, 부정 논리곱 게이트의 출력 값은 항상 1이므로, 제어 회로는 OTP 셀을 영구적으로 1로 프로그램 시킬 수 있다.
도 23의 일실시예는 복수의 OTP 셀 중 제1 OTP 셀만 프로그램하는 회로도가 도시된 것이나, 모든 OTP 셀들은 동일한 소거 지시 신호를 입력 받는 부정 논리곱 게이트와 연결됨으로써, 소거 지시 신호가 0을 갖는 경우, 제어 회로는 모든 OTP 셀을 동일한 값으로 프로그램시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 워드 라인 및 복수의 비트 라인의 교차점에 배치된 복수의 OTP(One Time Programmable) 셀들에 OTP 키 값을 저장하는 OTP 셀 어레이; 및
    상기 OTP 셀 어레이와 연결되고, 소거(Erase) 지시 신호의 변화를 감지하는 경우에 응답하여, 상기 복수의 OTP 셀들로부터 동일한 OTP 키 값이 출력되도록 제어함으로써 상기 OTP 키 값을 소거하는 제어 회로를 포함하는 OTP 메모리.
  2. 제1항에 있어서,
    상기 제어 회로는,
    상기 소거 지시 신호가 로직 하이로부터 로직 로우로 변하는 경우 또는 로직 로우로부터 로직 하이로 변하는 경우를 상기 소거 지시 신호의 변화로서 감지하는,
    OTP 메모리.
  3. 제2항에 있어서,
    상기 제어 회로는,
    전원 및 그라운드 중 적어도 하나와 연결된 외부 회로를 통해 상기 소거 지시 신호를 수신하고, 상기 외부 회로가 비가역적으로 오픈(open) 또는 쇼트(short)되는 경우 상기 소거 지시 신호의 변화를 감지하는,
    OTP 메모리.
  4. 제1항에 있어서,
    상기 제어 회로는,
    상기 소거 지시 신호에 응답하여 상기 복수의 OTP 셀들에 동일한 OTP 키 값을 프로그램함으로써 상기 OTP 키 값을 영구적으로 소거하는
    OTP 메모리.
  5. 제1항에 있어서,
    상기 OTP 셀 어레이는 제1 OTP 셀을 포함하고,
    상기 제1 OTP 셀은,
    상기 OTP 키 값을 프로그램하기 위한 프로그램 워드 라인(Program Word Line), 상기 OTP 키 값을 리드하기 위한 리드 워드 라인(Read Word Line), 및 상기 OTP 키 값을 전달하는 비트 라인(Bit Line)에 연결되며,
    상기 제어 회로는,
    상기 비트 라인으로부터의 제1 신호와 기준 레벨을 수신하고, 그 출력을 상기 제1 OTP 셀의 OTP 값으로서 출력하는 제1 로직 게이트; 및
    상기 제1 OTP 셀을 프로그래밍하기 위한 제2 신호와 상기 소거 지시 신호를 수신하고, 그 출력을 상기 제1 OTP 셀의 프로그램 워드 라인으로 출력하는 제2 로직 게이트를 포함하는,
    OTP 메모리.
  6. 제5항에 있어서,
    상기 제2 로직 게이트는,
    상기 소거 지시 신호의 로직 상태의 변화에 따라 상기 제2 신호의 레벨과 무관하게 상기 제1 OTP 셀을 특정 값으로 프로그램하는,
    OTP 메모리.
  7. 제6항에 있어서,
    상기 제1 로직 게이트는,
    상기 제1 OTP 셀이 상기 특정 값으로 프로그램됨에 따라 상기 특정 값에 대응하는 OTP 키 값을 출력하는,
    OTP 메모리.
  8. 제5항에 있어서,
    상기 제어 회로는,
    상기 제1 OTP 셀을 프로그래밍하기 위한 제3 신호와 상기 소거 지시 신호를 수신하고, 그 출력을 상기 비트 라인으로 출력하는 제3 로직 게이트;및
    제4 신호와 상기 소거 지시 신호를 수신하고, 그 출력을 상기 리드 워드 라인으로 출력하는 제4 로직 게이트
    를 포함하는 OTP 메모리.
  9. 제8항에 있어서,
    상기 제어 회로는,
    상기 소거 지시 신호의 로직 상태의 변화에 따라 상기 제2 로직 게이트, 상기 제3 로직 게이트, 및 상기 제4 로직 게이트는 일정한 신호를 출력함으로써, 상기 제2 신호, 상기 제3 신호, 및 상기 제4 신호와 무관하게 상기 제1 OTP 셀을 특정 값으로 프로그램하는,
    OTP 메모리.
  10. 스토리지 장치에 있어서,
    복수의 OTP(One Time Programmable) 셀들을 포함하고 상기 복수의 OTP 셀들에 저장된 OTP 키 값들을 제공하는 OTP(One Time Programmable) 메모리;
    상기 스토리지 장치에 착탈 가능하게 장착되고, 상기 OTP 메모리에 연결되어 상기 OTP 메모리로 소거 지시 신호를 제공하는 소거 지시 회로; 및
    상기 OTP 키 값들을 이용하여 상기 스토리지 장치에 저장되는 데이터에 대한 암호화를 수행하는 컨트롤러를 구비하고,
    상기 소거 지시 회로가 상기 스토리지 장치로부터 제거됨에 따라, 상기 OTP(One Time Programmable) 메모리는 상기 소거 지시 신호에 응답하여 상기 복수의 OTP 셀들로부터 동일한 OTP 키 값이 출력되도록 제어함으로써 상기 OTP 키 값을 영구적으로 소거하는 스토리지 장치.
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