KR20160074925A - 퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치 - Google Patents

퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치 Download PDF

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KR20160074925A
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Abstract

퓨즈 셀 회로는 비트라인; 프로그램 상태 또는 비프로그램 상태를 갖는 제1퓨즈 트랜지스터; 상기 제1퓨즈 트랜지스터의 일단과 상기 비트라인 사이에 연결되고, 상기 제1퓨즈 트랜지스터가 선택되면 턴온되는 제1선택 트랜지스터; 상기 제1퓨즈 트랜지스터의 타단에 일단이 연결되고, 상기 프로그램 상태 또는 상기 비프로그램 상태를 갖는 제2퓨즈 트랜지스터; 및 상기 제2퓨즈 트랜지스터의 타단과 상기 비트라인 사이에 연결되고, 상기 제2퓨즈 트랜지스터가 선택되면 턴온되는 제2선택 트랜지스터를 포함할 수 있다.

Description

퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치{FUSE CELL CIRCUIT, FUSE CELL ARRAY AND MEMORY DEVICE INCLUDING THE SAME}
본 특허문헌은 퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치에 관한 것이다.
일반적인 퓨즈는 레이져에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다.
이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 1을 참조하면, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 전원전압이 인가되고 드레인(D)/소스(S)에 접지전압을 인가된다.
게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전원전압이 인가되면 트랜지스터(T)의 게이트 산화막(gate oxide)이 파되되면서 게이트(G)와 드레인/소스(D/S)가 쇼트(short)되어 이-퓨즈는 저항(R)으로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 전류가 흐르게 된다. 이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인/소스(D/S) 간의 저항값을 통해 안티퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
도 2는 이-퓨즈로 구성되는 퓨즈 셀 어레이(200)의 구성도이다.
도 2를 참조하면, 퓨즈 셀 어레이(200)는 다수의 로우(row, 도 2에서는 8개)와 다수의 컬럼(column, 도 2에서는 4개)으로 배열되는 퓨즈 셀들(201 - 232)을 포함한다. 퓨즈 셀들(201 - 232) 각각은 퓨즈 트랜지스터(F1 - F32)와 선택 트랜지스터(S1 - S32)를 포함한다. 퓨즈 트랜지스터(F1 - F32)는 럽쳐(rupture) 여부에 따라 저항 또는 캐패시터의 성질을 갖는 이-퓨즈이다. 즉, 이-퓨즈(F1 - F32)는 저항의 크기에 따라 데이터를 저장하는 저항성 퓨즈 트랜지스터라고 여기질 수 있다. 선택 트랜지스터(S1 - S32)는 로우 라인(WLR1 - WLR8)의 제어에 따라 퓨즈 트랜지스터(F1 - F32)와 컬럼 라인(BL1 - BL4)을 전기적으로 연결한다.
프로그램 동작시 선택된 로우 라인이 활성화되어 선택 트랜지스터들이 턴온되고, 선택된 프로그램/리드 라인에 고전압이 인가된다. 선택된 컬럼 라인에는 로우 레벨 또는 하이 레벨의 전압이 인가된다. 전자의 경우 선택된 퓨즈가 프로그램(럽쳐)되고, 후자의 경우 선택된 퓨즈가 프로그램되지 않는다.
리드 동작시 선택된 로우 라인이 활성화되어 선택 트랜지스터들이 턴온되고, 선택된 프로그램/리드 라인에 리드 동작에 적절한 전압이 인가된다. 선택된 컬럼 라인에는 낮은 레벨의 전압이 인가된다. 이때 선택된 컬럼 라인에 전류가 흐르면 퓨즈가 프로그램되었다고 인식되고, 전류가 흐르지 않으면 퓨즈가 프로그램되지 않았다고 인식된다.
도 2에서, 퓨즈 트랜지스터(F1 - F32)의 한쪽 단자(A)는 트렌치 소자 분리(SI; Shallow Trench Isolation) 공정에 의하여 형성된 소자분리막(도 3의 302)에 의해 격리된 상태이다.
도 3은 인접한 퓨즈 셀(205, 209)이 기판상에 형성된 모습을 나타낸 단면도이다.
도 3을 참조하면, 퓨즈 트랜지스터들(F5, F9), 선택 트랜지스터들(S5, S9)는 반도체 기판(301) 상에 형성될 수 있다. 각 트랜지스터(F5, F9, S5, S9)은 각각 액티브 영역(A1 - A6), 게이트(G1 - G4), 게이트 산화막(OX1 - OX4) 등을 포함할 수 있다.
A3와 A4가 안정적으로 격리되도록 하기 위해 소자분리막(302)이 A3와 A4 사이에 형성되며, 소자 분리막(302) 상에는 공정의 균일성을 맞추기 위해 더미 게이트(DG)가 형성될 수 있다. 이러한 소자 분리막(302)의 존재는 퓨즈 셀 어레이(200)의 면적을 많이 증가시킬 수 있다.
본 발명의 일 실시예는 면적은 감소하면서, 신뢰성은 향상된 퓨즈 셀 회로, 퓨즈 셀 어레이 및 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 퓨즈 셀 회로는 비트라인; 프로그램 상태 또는 비프로그램 상태를 갖는 제1퓨즈 트랜지스터; 상기 제1퓨즈 트랜지스터의 일단과 상기 비트라인 사이에 연결되고, 상기 제1퓨즈 트랜지스터가 선택되면 턴온되는 제1선택 트랜지스터; 상기 제1퓨즈 트랜지스터의 타단에 일단이 연결되고, 상기 프로그램 상태 또는 상기 비프로그램 상태를 갖는 제2퓨즈 트랜지스터; 및 상기 제2퓨즈 트랜지스터의 타단과 상기 비트라인 사이에 연결되고, 상기 제2퓨즈 트랜지스터가 선택되면 턴온되는 제2선택 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 퓨즈 셀 회로는 비트라인; 제1형 반도체로 도핑된 반도체 기판; 상기 반도체 기판의 일면에 이격하여 제2형 반도체를 도핑하여 형성된 제1 내지 제5액티브 영역 - 상기 제1 내지 제5액티브 영역은 상기 반도체 기판의 일면에 평행한 방향으로 차례로 형성되며, 상기 제1 및 제5액티브 영역은 상기 비트라인과 연결됨 - ; 제1 내지 제4게이트 산화막 - 상기 제1 내지 제4게이트 산화막 중 제K(K는 1≤K≤4인 자연수)게이트 산화막은 상기 제K액티브 영역과 상기 제K+1액티브 영역 사이의 상기 반도체 기판 위에 접하여 형성됨 - ; 및 상기 제1 내지 제4게이트 산화막 중 대응하는 게이트 산화막 위에 접하여 형성된 제1 내지 제4게이트를 포함하고, 상기 제2 및 제3게이트 산화막은 프로그램 상태 또는 비프로그램 상태를 갖을 수 있다.
본 발명의 일 실시예에 따른 퓨즈 셀 어레이는 제1 내지 제N비트라인; 및 상기 제1 내지 제N비트라인 중 대응하는 비트라인에 양단이 연결된 다수의 제1 내지 제N퓨즈 셀을 포함하고, 상기 다수의 제1 내지 제N퓨즈 셀 각각은 프로그램 상태 또는 비프로그램 상태를 갖는 제1퓨즈 트랜지스터; 상기 제1퓨즈 트랜지스터의 일단과 상기 비트라인 사이에 연결되고, 상기 제1퓨즈 트랜지스터가 선택되면 턴온되는 제1선택 트랜지스터; 상기 제1퓨즈 트랜지스터의 타단에 일단이 연결되고, 상기 프로그램 상태 또는 상기 비프로그램 상태를 갖는 제2퓨즈 트랜지스터; 및 상기 제2퓨즈 트랜지스터의 타단과 상기 비트라인 사이에 연결되고, 상기 제2퓨즈 트랜지스터가 선택되면 턴온되는 제2선택 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 비트라인 및 리페어 데이터를 저장하는 다수의 퓨즈 셀을 포함하는 비휘발성 메모리부; 상기 비휘발셩 메모리부에서 출력되는 데이터를 차례로 저장하는 래치부; 및 상기 래치부에 저장된 데이터를 이용해 노멀 셀을 리던던시 셀로 대체하는 메모리 뱅크를 포함하고, 상기 다수의 퓨즈 셀 각각은 프로그램 상태 또는 비프로그램 상태를 갖는 제1퓨즈 트랜지스터; 상기 제1퓨즈 트랜지스터의 일단과 상기 다수의 비트라인 중 대응하는 비트라인 사이에 연결되고, 상기 제1퓨즈 트랜지스터가 선택되면 턴온되는 제1선택 트랜지스터; 상기 제1퓨즈 트랜지스터의 타단에 일단이 연결되고, 상기 프로그램 상태 또는 상기 비프로그램 상태를 갖는 제2퓨즈 트랜지스터; 및 상기 제2퓨즈 트랜지스터의 타단과 상기 대응하는 비트라인 사이에 연결되고, 상기 제2퓨즈 트랜지스터가 선택되면 턴온되는 제2선택 트랜지스터를 포함할 수 있다.
본 기술은 퓨즈 셀 회로, 퓨즈 셀 어레이 및 메모리 장치에서 퓨즈 셀에 포함된 트랜지스터의 액티브 영역을 공유함으로써 회로의 면적을 줄이고, 공정의 균일성을 높임으로써 회로의 신뢰성을 향상시킬 수 있다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면,
도 2는 이-퓨즈로 구성되는 퓨즈 셀 어레이(200)의 구성도,
도 3은 인접한 퓨즈 셀(204 - 205)이 기판상에 형성된 모습을 나타낸 단면도,
도 4는 본 발명의 일 실시예에 따른 퓨즈 셀 회로의 구성도,
도 5는 도 4의 퓨즈 셀 회로에 포함된 트랜지스터들(F1,F2, S1, S2)이 기판상에 형성된 모습을 나타낸 단면도,
도 6은 본 발명의 일 실시예에 따른 퓨즈 셀 어레이의 구성도,
도 7은 도 6의 퓨즈 셀 회로의 비트라인(BL1)에 연결된 트랜지스터들 중 일부(F1, F5, F9, F13, S1, S5, S9, S13)들이 기판상에 형성된 모습을 나타낸 단면도,
도 8은 본 발명의 일 실시예에 따른 퓨즈 셀 어레이의 구성도,
도 9는 도 8의 퓨즈 셀 회로의 비트라인(BL1)에 연결된 트랜지스터들 중 일부(F1, F5, F9, F13, S1, S5, S9, S13)들이 기판상에 형성된 모습을 나타낸 단면도,
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 퓨즈 셀 회로의 구성도이다.
도 4를 참조하면, 퓨즈 셀 회로는 비트라인(BL), 퓨즈 트랜지스터(F1, F2), 선택 트랜지스터(S1, S2)를 포함할 수 있다. 퓨즈 트랜지스터(F1, F2) 및 선택 트랜지스터(S1, S2)는 데이터를 저장하는 퓨즈 셀(fuse cell, FC)을 구성할 수 있다.
제1선택 트랜지스터(S1), 제1퓨즈 트랜지스터(F1), 제2퓨즈 트랜지스터(F2), 제2선택 트랜지스터(S2)는 상술한 차례대로 직렬로 연결될 수 있다. 제1선택 트랜지스터(S1)의 일단(A)과 제2선택 트랜지스터(S2)의 일단(B)은 비트라인(BL)과 연결될 수 있다.
제1 및 제2퓨즈 트랜지스터(F1, F2)는 프로그램 상태 또는 비프로그램 상태를 가질 수 있다. 여기서 프로그램 상태는 도 1의 설명에서 상술한 내용 중 게이트 산화막이 파괴된 상태일 수 있다. 또한 비프로그램 상태는 도 1의 설명에서 상술한 게이트 산화막이 파괴되지 않은 상태일 수 있다. 퓨즈 트랜지스터(F1, F2)가 프로그램 상태인 경우 퓨즈 트랜지스터(F1, F2)에 저장된 값은 프로그램 데이터(예, '1')이고, 퓨즈 트랜지스터(F1, F2)가 비프로그램 상태인 경우 퓨즈 트랜지스터(F1, F2)에 저장된 값은 비프로그램 데이터(예, '0')일 수 있다.
프로그램 동작을 위해 제1퓨즈 트랜지스터(F1)의 게이트에는 제1프로그램 전압(VP1)이 인가되고, 제2퓨즈 트랜지스터(F2)의 게이트에는 제2프로그램 전압(VP2)이 인가될 수 있다. 또한 리드 동작을 위해 제1퓨즈 트랜지스터(F1)의 게이트에는 제1리드 전압(VR1)이 인가되고, 제2퓨즈 트랜지스터(F2)의 게이트에는 제2리드 전압(VR2)이 인가될 수 있다.
제1 및 제2선택 트랜지스터(S1, S2)는 각각 대응하는 퓨즈 트랜지스터(F1, F2)와 비트라인(BL) 사이에 연결되며, 대응하는 선택신호(SEL1, SEL2)가 활성화되면 턴온될 수 있다. 선택 트랜지스터(S1, S2)가 턴온되면, 대응하는 퓨즈 트랜지스터를 프로그램하거나 또는 대응하는 퓨즈 트랜지스터에 저장된 데이터를 비트라인(BL)을 통해 센싱할 수 있다.
도 4의 퓨즈 셀(FC)은 1비트 또는 2비트의 데이터를 저장할 수 있다. 이하에서는 퓨즈 셀(FC)이 1비트의 데이터를 저장하는 경우와 2비트의 데이터를 저장하는 경우를 나누어 설명한다.
(1) 퓨즈 셀(FC)이 1비트의 데이터를 저장하는 경우
퓨즈 셀(FC)은 제1 및 제2퓨즈 트랜지스터(F1, F2)가 갖는 상태에 따라 1비트의 데이터를 저장할 수 있다. 제1 및 제2퓨즈 트랜지스터(F1, F2) 중 하나 이상의 퓨즈 트랜지스터가 프로그램 상태인 경우 퓨즈 셀(FC)에 저장된 1비트는 프로그램 데이터(예, '1')을 가지고, 제1 및 제2퓨즈 트랜지스터(F1, F2)가 모두 비프로그램 상태인 경우 퓨즈 셀(FC)에 저장된 1비트는 비프로그램 데이터(예, '0')을 가질 수 있다. 제1 및 제2퓨즈 트랜지스터(F1, F2)는 함께 선택될 수 있다. 따라서 제1 및 제2선택 트랜지스터(S1, S2)는 함께 턴온될 수 있다(SEL1, SEL2는 동일한 신호임).
프로그램 동작시 제1 및 제2선택 트랜지스터(S1, S2)가 함께 턴온되고, 제1 및 제2퓨즈 트랜지스터(F1, F2)에는 동일한 프로그램 전압(VP1, VP2는 동일한 전압임)이 인가될 수 있다. 퓨즈 셀(FC)에 프로그램 데이터를 저장하는 경우 비트라인(BL)을 로우 레벨로 구동되고, 비프로그램 데이터를 저장하는 경우 비트라인(BL)에 하이 레벨로 구동될 수 있다.
리드 동작시 제1 및 제2선택 트랜지스터(S1, S2)가 함께 턴온되고, 제1 및 제2퓨즈 트랜지스터(F1, F2)에 동일한 리드 전압(VR1, VR2는 동일한 전압임)이 인가될 수 있다. 제1 및 제2퓨즈 트랜지스터(F1, F2) 중 하나 이상의 퓨즈 트랜지스터가 프로그램 상태인 경우 비트라인(BL)에 전류가 흐르고, 제1 및 제2퓨트 트랜지스터(F1, F2) 모두가 비프로그램 상태이면 비트라인(BL)에 전류가 흐르지 않을 수 있다. 비트라인(BL)에 전류가 흐르는 경우 퓨즈 셀(FC)에 프로그램 데이터가 저장된 것으로 인식되고, 전류가 흐르지 않는 경우 퓨즈 셀(FC)에 비프로그램 데이터가 저장된 것으로 인식될 수 있다.
제1 및 제2퓨즈 트랜지스터(F1, F2)에 1비트의 데이터를 저장하는 경우 프로그램 데이터를 저장할 때 둘 중 하나의 퓨즈 트랜지스터의 게이트 산화막만 파괴되어도 프로그램 데이터가 정상적으로 인식될 수 있다.
(2) 퓨즈 셀(FC)이 2비트의 데이터를 저장하는 경우
퓨즈 셀(FC)은 제1퓨즈 트랜지스터(F1)가 갖는 상태에 따라 1비트의 데이터를 저장하고, 제2퓨즈 트랜지스터(F2)가 갖는 상태에 따라 1비트의 데이터를 저장할 수 있다. 즉, 제1 및 제2퓨즈 트랜지스터(F1, F2)는 그 상태에 따라 각각 1비트의 데이터를 저장할 수 있다. 이때 제1 및 제2퓨즈 트랜지스터(F1, F2)는 각각 따로 선택될 수 있다. 따라서 제1 및 제2선택 트랜지스터(S1, S2)는 각각 대응하는 퓨즈 트랜지스터가 선택될 때 턴온될 수 있다.(SEL1, SEL2는 서로 다른 신호임)
프로그램 동작시 제1퓨즈 트랜지스터(F1)를 프로그램하는 경우 제1선택 트랜지스터(S1)는 턴온되고, 제2선택 트랜지스터(S2)는 턴오프될 수 있다. 제1퓨즈 트랜지스터(F1)에는 높은 레벨의 프로그램 전압(VP1)이 인가되고, 제2퓨즈 트랜지스터(F2)에는 낮은 레벨의 전압(VP2)이 인가될 수 있다. 제1퓨즈 트랜지스터(F1)에 프로그램 데이터를 저장하는 경우 비트라인(BL)은 로우 레벨로 구동되고, 비프로그램 데이터를 저장하는 경우 비트라인(BL)은 하이 레벨로 구동될 수 있다.
리드 동작시 제1퓨즈 트랜지스터(F1)의 데이터를 리드하는 경우 제1선택 트랜지스터(S1)는 턴온되고, 제2선택 트랜지스터(S2)는 턴오프될 수 있다. 제1퓨즈 트랜지스터(F1)에는 리드에 적절한 레벨의 리드 전압(VR1)이 인가되고, 제2퓨즈 트랜지스터(F2)에는 낮은 레벨의 전압(VR2)이 인가될 수 있다. 제1퓨즈 트랜지스터(F1)가 프로그램 상태인 경우 비트라인(BL)에 전류가 흐르고, 비프로그램 상태이면 비트라인(BL)에 전류가 흐르지 않을 수 있다. 비트라인(BL)에 전류가 흐르는 경우 제1퓨즈 트랜지스터(F1)에 프로그램 데이터가 저장된 것으로 인식되고, 전류가 흐르지 않는 경우 비프로그램 데이터가 저장된 것으로 인식될 수 있다.
제2퓨즈 트랜지스터(F2)의 프로그램 및 리드 동작은 위와 유사하게 진행될 수 있다. 다만 이 경우 제1퓨즈 트랜지스터(F1) 대신 제2퓨즈 트랜지스터(F2)가 선택하고, 제2퓨즈 트랜지스터(F2)에 높은 레벨의 프로그램 전압(VP2) 또는 적절한 레벨의 리드 전압(VR2)을 인가할 수 있다.
도 5는 도 4의 퓨즈 셀 회로에 포함된 트랜지스터들(F1,F2, S1, S2)이 기판상에 형성된 모습을 나타낸 단면도이다.
도 5를 참조하면, 퓨즈 셀 회로는 반도체 기판(501), 비트라인(BL), 제1 내지 제4게이트(G1 - G4), 제1 내지 제4게이트 산화막(OX1 - OX4), 제1 내지 제5액티브 영역(A1 - A5)를 포함할 수 있다.
반도체 기판(501)은 제1형 반도체로 도핑하여 형성될 수 있다. 제1형 반도체는 P형 또는 N형 반도체일 수 있다. 이하에서는 제1형 반도체가 P형 반도체인 경우, 즉 반도체 기판(501)이 P형 반도체로 도핑된 경우의 예에 대해 설명한다.
반도체 기판(501)의 일면(U)에는 반도체 기판(501)의 일면(U)에 평행한 방향으로(D) 제1 내지 제5액티브 영역(A1 - A5)이 이격하여 차례로 형성될 수 있다. 제1 내지 제5액티브 영역(A1 - A5)은 반도체 기판(501) 상에 제2형 반도체를 도핑하여 형성될 수 있다. 제1형 반도체는 N형 또는 P형 반도체일 수 있다. 이하에서는 제2형 반도체가 N형 반도체인 경우, 즉 액티브 영역(A1 - A5)가 N형 반도체로 도핑된 경우의 예에 대해 설명한다. 양끝에 위치한 제1 및 제5액티브 영역(A1, A5)은 비트라인(BL)과 연결될 수 있다.
제1 내지 제4게이트 산화막(OX1 - OX4)는 2개의 액티브 영역 사이에 반도체 기판(501)에 접하여 형성될 수 있다. 제1 내지 제4게이트 산화막(OX1 - OX4) 중 제K(K는 1≤K≤4인 자연수)게이트 산화막은 제K액티브 영역과 제K+1액티브 영역 사이의 반도체 기판(501) 위에 접하여 형성될 수 있다. 제1 내지 제4게이트(G1 - G4)는 각각 대응하는 게이트 산화막(OX1 - OX4) 위에 접하여 형성될 수 있다.
제1선택 트랜지스터(S1)는 제1액티브 영역(A1), 제1게이트(G1), 제1게이트 산화막(OX1) 및 제2액티브 영역(A2)을 포함할 수 있다. 제1퓨즈 트랜지스터(F1)는 제2액티브 영역(A2), 제2게이트(G2), 제2게이트 산화막(OX2) 및 제3액티브 영역(A3)을 포함할 수 있다. 제2퓨즈 트랜지스터(F1)는 제3액티브 영역(A3), 제3게이트(G3), 제3게이트 산화막(OX3) 및 제4액티브 영역(A4)을 포함할 수 있다. 제2선택 트랜지스터(S2)는 제4액티브 영역(A4), 제4게이트(G4), 제4게이트 산화막(OX4) 및 제5액티브 영역(A5)을 포함할 수 있다. 도 5에 도시된 바와 같이, 제2 내지 제4액티브 영역(A2 - A4)은 각각 서로 다른 2개의 트랜지스터에 의해 공유될 수 있다.
도 4 및 도 5에 도시된 퓨즈 셀 회로는 트랜지스터를 격리시키기 위한 소자분리막(302)이 필요 없고, 퓨즈 셀 회로 내의 액티브 영역이 2개의 트랜지스터에 의해 공유될 수 있어 면적이 감소할 수 있다. 또한, 도 3에 도시된 퓨즈 셀 회로와 달리 트랜지스터(F1, F2, S1, S2)의 모양이 완전히 균일하므로 공정의 균일성이 높아져서 회로의 신뢰성이 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 퓨즈 셀 어레이의 구성도이다. 도 6의 퓨즈 셀 어레이에서 각각의 퓨즈 셀은 1비트의 데이터를 저장할 수 있다.
도 6을 참조하면, 퓨즈 셀 어레이는 제1 내지 제4비트라인(BL1 - BL4), 다수의 로우 라인(WLR1 - WLR4), 다수의 프로그램/리드 라인(WLP1 - WLP4), 다수의 퓨즈 셀(FC1 - FC16)을 포함할 수 있다. 각각의 퓨즈 셀(FC1 - FC16)은 도 4의 퓨즈 셀(FC)과 동일한 구성을 포함할 수 있다. 즉, 각각의 퓨즈 셀(FC1 - FC16)은 2개의 퓨즈 트랜지스터(F1 - F32)와 2개의 선택 트랜지스터(S1 - S32)를 포함할 수 있다.
도 6에서 하나의 퓨즈 셀(FC1 - FC16)에 포함된 선택 트랜지스터들은 동일한 로우 라인과 연결되고, 하나의 퓨즈 셀(FC1 - FC16)에 포함된 퓨즈 트랜지스터들은 동일한 프로그램/리드 라인에 연결될 수 있다. 도 6의 퓨즈 셀(FC1 - FC16)은 2개의 퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장할 수 있다. 도 6의 퓨즈 셀들(FC1 - FC16)에 저장된 1비트는 2개의 퓨즈 트랜지스터 중 하나 이상의 퓨즈 트랜지스터가 프로그램 상태인 경우 프로그램 데이터(예, '1')를 가지고, 2개의 퓨즈 트랜지스터가 모두 비프로그램 상태인 경우 비프로그램 데이터(예, '0')를 가질 수 있다.
프로그램 신호(PG)는 프로그램 동작 구간에서 활성화되는 신호이고, 리드 신호(RD)는 리드 동작 구간에서 활성화되는 신호일 수 있다. 로우 어드레스(RADD)는 로우를 선택하기 위한 어드레스이고, 컬럼 어드레스(CADD)는 컬럼을 선택하기 위한 어드레스일 수 있다. 데이터(DATA)는 셀 어레이에 프로그램되거나 셀 어레이로부터 리드된 데이터일 수 있다.
로우 회로(610)는 로우 어드레스(RADD)에 대응하는 로우를 선택할 수 있다. 로우 회로(610)는 선택된 로우의 로우 라인을 활성화하고, 선택되지 않은 로우의 로우 라인을 비활성화할 수 있다. 로우 회로(610)는 프로그램 동작시(PG활성화) 선택된 로우의 프로그램/리드 라인에 퓨즈 트랜지스터의 게이트 옥사이드를 파괴시킬 정도의 높은 전압(일반적으로, 전원전압을 펌핑해 생성한 높은 전압)을 인가하고, 선택되지 않은 로우의 프로그램/리드 라인에 낮은 레벨의 전압을 인가할 수 있다. 또한 로우 회로(610)는 리드 동작시(RD활성화) 선택된 로우의 프로그램/리드 라인에 리드에 적절한 전압(일반적으로, 전원 전압)을 인가하고, 선택되지 않은 로우의 프로그램/리드 라인에 낮은 레벨의 전압(예, 접지 전압)을 인가할 수 있다.
컬럼 회로(620)는 컬럼 어드레스(CADD)에 대응하는 컬럼을 선택할 수 있다. 컬럼 회로(620)는 프로그램 동작시 입력된 데이터(DATA)가 프로그램 데이터(예, '1')이면 선택된 컬럼의 비트라인을 '로우'레벨로 구동하고, 입력된 데이터(DATA)가 비프로그램 데이터(예, '0')이면 선택된 컬럼의 비트라인을 '하이'레벨로 구동할 수 있다. 컬럼 회로(620)는 선택되지 않은 컬럼의 비트라인을 플로팅시킬 수 있다. 컬럼 회로(620)는 리드 동작시 선택된 컬럼의 비트라인에 전류가 흐르는지 여부에 따라 선택된 컬럼의 비트라인의 데이터를 센싱하여 출력(DATA)하고, 선택되지 않은 컬럼의 비트라인을 플로팅시킬 수 있다.
이하에서는 첫번째 로우가 선택된 로우이고, 4번째 컬럼이 선택된 컬럼, 즉 퓨즈 셀(FC4)이 선택된 퓨즈 셀이라고 가정하고, 프로그램 및 리드 동작시에 선택된 퓨즈 셀(FC4)과 선택되지 않은 퓨즈 셀(FC1 - FC3, FC5 - FC16)에 인가되는 전압에 대해 살펴본다.
프로그램 동작
선택된 로우의 로우 라인(WLR1)이 활성화되고 나머지 로우 라인들(WLR2 - WLR4)은 비활성화된다. 따라서, 선택 트랜지스터들(S1 - S8)이 턴온되고, 선택 트랜지스터들(S9 - S32)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP1)에는 높은 전압이 인가되고, 나머지 프로그램 리드/라인들(WLP2 - WLP4)에는 낮은 레벨의 전압(예, 접지전압)이 인가된다.
선택된 비트라인(BL4)은 입력된 데이터가 프로그램 데이터(예, '1')이면 '로우'레벨로 구동되고 선택된 퓨즈 셀(FC4)의 퓨즈 트랜지스터들(F4, F8)이 프로그램(럽쳐)되된다. 또한 선택된 비트라인(BL4)은 입력된 데이터가 비프로그램 데이터(예, '0')이면 '하이'레벨로 구동되고, 선택된 퓨즈 셀(FC4)의 퓨즈 트랜지스터들(F4, F8)이 프로그램되지 않는다. 선택되지 않은 비트 라인들(BL1 - BL3)은 플로팅되므로, 퓨즈 트랜지스터들(F1, F2, F3, F5, F6, F7)은 게이트에 높은 전압이 인가되더라도 프로그램되지 않는다.
리드 동작
선택된 로우의 로우 라인(WLR1)이 활성화되고 나머지 로우 라인들(WLR2 - WLR4)은 비활성화된다. 따라서, 선택 트랜지스터들(S1 - S8)이 턴온되고, 선택 트랜지스터들(S9 - S32)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP1)에는 리드 전압이 인가되고, 나머지 프로그램/리드 라인(WLP2 - WLP4)에는 낮은 레벨의 전압이 인가된다. 선택된 비트 라인(BL4)에 전류가 흐르면 퓨즈 셀(FC4)에 저장된 값이 프로그램 데이터로 인식되고, 전류가 흐르지 않으면 퓨즈 셀(FC4)에 저장된 값이 비프로그램 데이터로 인식된다. 선택되지 않은 비트 라인들(BL1 - BL3)은 플로팅된다.
도 7은 도 6의 퓨즈 셀 회로의 제1비트라인(BL1)에 연결된 트랜지스터들 중 일부(F1, F5, F9, F13, S1, S5, S9, S13)들이 기판상에 형성된 모습을 나타낸 단면도이다.
도 7을 참조하면, 비트라인(BL1)에 연결된 트랜지스터들(F1, F5, F9, F13, S1, S5, S9, S13)은 반도체 기판(701) 상에 형성될 수 있다. 트랜지스터들은 각각 게이트(G), 게이트 산화막(OX), 액티브 영역(A1 - A9)을 포함할 수 있다.
트랜지스터들 중 서로 인접한 트랜지스터들(S1-F1, F1-F5, F5-S5, S5-S9, S9-F9, F9-F13, F13-S13)는 액티브 영역(A2 - A8)을 공유할 수 있다. 그 중 A1, A5, A9은 비트라인(BL1)과 연결될 수 있다.
도 6 및 도 7에 도시된 퓨즈 셀 회로는 트랜지스터를 격리시키기 위한 소자분리막(302)이 필요 없고, 퓨즈 셀 회로 내의 액티브 영역이 2개의 트랜지스터에 의해 공유될 수 있어 면적이 감소할 수 있다. 또한, 도 3에 도시된 퓨즈 셀 회로와 달리 트랜지스터들(F1, F5, F9, F13, S1, S5, S9, S13)의 모양이 완전히 균일하므로 공정의 균일성이 높아져서 회로의 신뢰성이 향상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 퓨즈 셀 어레이의 구성도이다. 도 8의 퓨즈 셀 어레이에서 각각의 퓨즈 셀은 2비트의 데이터를 저장할 수 있다.
도 8을 참조하면, 퓨즈 셀 어레이는 제1 내지 제4비트라인(BL1 - BL4), 다수의 로우 라인(WLR1 - WLR8), 다수의 프로그램/리드 라인(WLP1 - WLP8), 다수의 퓨즈 셀(FC1 - FC16)을 포함할 수 있다. 각각의 퓨즈 셀(FC1 - FC16)은 도 4의 퓨즈 셀(FC)과 동일한 구성을 포함할 수 있다. 도 8의 로우 회로(810) 및 컬럼 회로(820)는 도 6의 로우 및 컬럼 회로(610, 620)와 동일하게 동작할 수 있다.
도 8에서 각각의 선택 트랜지스터(S1 - S32)들은 서로 다른 로우 라인과 연결되고, 각각의 퓨즈 트랜지스터(F1 - F32)들은 서로 다른 프로그램/리드 라인에 연결될 수 있다. 도 8의 퓨즈 셀(FC1 - FC16)은 포함된 2개의 퓨즈 트랜지스터 중 하나의 퓨즈 트랜지스터가 갖는 상태마다 1비트씩 2비트의 데이터를 저장할 수 있다.
이하에서는 첫번째 로우가 선택된 로우이고, 4번째 컬럼이 선택된 컬럼, 즉 퓨즈 셀(FC4)의 F4가 선택되고, 프로그램 및 리드 동작시에 선택된 F4과 선택되지 않은 나머지 트랜지스터들에 인가되는 전압에 대해 살펴본다.
프로그램 동작
선택된 로우의 로우 라인(WLR1)이 활성화되고 나머지 로우 라인들(WLR2 - WLR8)은 비활성화된다. 따라서, 선택 트랜지스터들(S1 - S4)이 턴온되고, 선택 트랜지스터들(S5 - S32)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP1)에는 높은 전압이 인가되고, 나머지 프로그램 리드/라인들(WLP2 - WLP8)에는 낮은 레벨의 전압이 인가된다.
선택된 비트라인(BL4)은 입력된 데이터가 프로그램 데이터(예, '1')이면 '로우'레벨로 구동되고 선택된 퓨즈 트랜지스터(F4)가 프로그램(럽쳐)되된다. 또한 선택된 비트라인(BL4)은 입력된 데이터가 비프로그램 데이터(예, '0')이면 '하이'레벨로 구동되고, 선택된 퓨즈 트랜지스터(F4)가 프로그램되지 않는다. 선택되지 않은 비트 라인들(BL1 - BL3)은 플로팅되므로, 퓨즈 트랜지스터들(F1, F2, F3)은 게이트에 높은 전압이 인가되더라도 프로그램되지 않는다.
리드 동작
선택된 로우의 로우 라인(WLR1)이 활성화되고 나머지 로우 라인들(WLR2 - WLR8)은 비활성화된다. 따라서, 선택 트랜지스터들(S1 - S4)이 턴온되고, 선택 트랜지스터들(S5 - S32)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP1)에는 리드 전압이 인가되고, 나머지 프로그램/리드 라인(WLP2 - WLP4)에는 낮은 레벨의 전압이 인가된다. 선택된 비트 라인(BL4)에 전류가 흐르면 퓨즈 트랜지스터(F4)에 저장된 값이 프로그램 데이터로 인식되고, 전류가 흐르지 않으면 퓨즈 트랜지스터(F4)에 저장된 값이 비프로그램 데이터로 인식된다. 선택되지 않은 비트 라인들(BL1 - BL3)은 플로팅된다.
도 9는 도 8의 퓨즈 셀 회로의 비트라인(BL1)에 연결된 트랜지스터들 중 일부(F1, F5, F9, F13, S1, S5, S9, S13)들이 기판상에 형성된 모습을 나타낸 단면도,
도 9를 참조하면, 비트라인(BL1)에 연결된 트랜지스터들(F1, F5, F9, F13, S1, S5, S9, S13)은 반도체 기판(901) 상에 형성될 수 있다. 트랜지스터들은 각각 게이트(G), 게이트 산화막(OX), 액티브 영역(A1 - A9)을 포함할 수 있다.
트랜지스터들 중 서로 인접한 트랜지스터들(S1-F1, F1-F5, F5-S5, S5-S9, S9-F9, F9-F13, F13-S13)는 액티브 영역(A2 - A8)을 공유할 수 있다. 그 중 A1, A5, A9은 비트라인(BL1)과 연결될 수 있다.
도 8 및 도 9에 도시된 퓨즈 셀 회로는 트랜지스터를 격리시키기 위한 소자분리막(302)이 필요 없고, 퓨즈 셀 회로 내의 액티브 영역이 2개의 트랜지스터에 의해 공유될 수 있어 면적이 감소할 수 있다. 또한, 도 3에 도시된 퓨즈 셀 회로와 달리 트랜지스터들(F1, F5, F9, F13, S1, S5, S9, S13)의 모양이 완전히 균일하므로 공정의 균일성이 높아져서 회로의 신뢰성이 향상될 수 있다.
도 6 및 도 8에서는 도시의 편의를 위해 퓨즈 셀 어레이가 4개의 비트라인과 각 비트라인마다 연결된 4개의 퓨즈 셀을 포함하는 경우에 대해 도시하였지만, 비트라인 및 비트라인에 연결된 퓨즈 셀의 개수는 설계에 따라 달라질 수 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 10를 참조하면, 메모리 장치는 비휘발성 메모리부(1010), 래치부(1020), 로우 비교부(1030), 로우 회로(1040), 컬럼 회로(1050) 및 메모리 뱅크(1060)를 포함할 수 있다.
비휘발성 메모리(1010)는 메모리 뱅크(1050) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스가 리페어 로우 어드레스로 저장될 수 있다. 비휘발성 메모리(1010)는 도 6 또는 도 8의 퓨즈 셀 어레이를 포함할 수 있다. 이러한 퓨즈 셀 어레이에 리페어 로우 어드레스가 저장될 수 있다.
래치부(1020)는 비휘발성 메모리(1010)에 저장된 리페어 데이터(REPAIR_DATA, 페일 어드레스)를 전달받아 저장하며, 래치부(1020)에 저장된 리페어 데이터가 리던던시 동작에 이용될 수 있다. 래치부(1020)는 래치(latch) 회로들을 포함하여 구성되며, 전원이 공급되는 동안에만 리페어 데이터를 저장하는 것이 가능할 수 있다. 비휘발성 메모리(1010)로부터 래치부(1020)로 리페어 데이터가 전송되어 저장되는 동작을 부트업 동작이라 한다.
비휘발성 메모리(1010)에 저장된 리페어 데이터를 바로 이용하지 않고, 리페어 데이터를 래치부(1020)에 옮겨 저장한 후 이용하는 이유는 다음과 같다. 비휘발성 메모리(1010)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리(1010)에 저장된 데이터를 바로 이용하여 리던던시 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리(1010)에 저장된 리페어 데이터가 래치부(1020)로 전송되어 저장되는 부트업 동작이 수행되고, 부트업 동작의 수행 이후에 래치부(1020)에 저장된 데이터를 이용해 리던던시 동작이 수행된다.
로우 회로(1040)는 로우 어드레스(RADD)에 의해 선택된 워드라인(word line)을 액티브하기 위한 회로이다. 로우 비교부(1030)는 래치부(1020)에 저장된 리페어 로우 어드레스(REPAIR_RADD)와 메모리 장치 외부로부터 입력된 로우 어드레스(RADD)를 비교한다. 리페어 로우 어드레스(REPAIR_RADD)와 로우 어드레스(RADD)가 일치하면, 로우 비교부(1030)는 로우 회로(1040)가 로우 어드레스(RADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 액티브하도록 제어한다. 즉, 로우 래치부(1020)에 저장된 리페어 로우 어드레스(REPAIR_RADD)에 대응하는 로우(워드라인)는 리던던시 로우(워드라인)로 대체된다. 이는 노멀 로우에 연결된 노멀 셀들이 리던던시 로우에 연결된 리던던시 셀로 대체된다는 것을 나타낼 수 있다.
컬럼 회로(1050)는 컬럼 어드레스(CADD)에 의해 선택된 비트라인(bit line)의 데이터를 액세스(리드 또는 라이트)할 수 있다. 메모리 뱅크(1060)는 다수의 워드라인(WL0 - WLN), 다수의 비트라인(BL0 - BLM) 및 대응하는 워드라인과 비트라인 사이에 연결된 메모리 셀(MC)을 포함할 수 있다.
도 10에서는 비휘발성 메모리부(1010)에 저장된 리페어 데이터를 이용해 워드라인을 대체하는 경우에 대해 설명하였으나, 리페어 데이터는 컬럼을 대체하거나 아니면 메모리 블록을 대체하는 데이터로도 이용될 수 있다.
도면의 ACT 신호는 워드라인을 액티브 하라는 신호이며, PRE는 프리차지(precharge) 커맨드, RD는 리드(read) 커맨드 WT는 라이트(write) 커맨드를 나타낸다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (23)

  1. 비트라인;
    프로그램 상태 또는 비프로그램 상태를 갖는 제1퓨즈 트랜지스터;
    상기 제1퓨즈 트랜지스터의 일단과 상기 비트라인 사이에 연결되고, 상기 제1퓨즈 트랜지스터가 선택되면 턴온되는 제1선택 트랜지스터;
    상기 제1퓨즈 트랜지스터의 타단에 일단이 연결되고, 상기 프로그램 상태 또는 상기 비프로그램 상태를 갖는 제2퓨즈 트랜지스터; 및
    상기 제2퓨즈 트랜지스터의 타단과 상기 비트라인 사이에 연결되고, 상기 제2퓨즈 트랜지스터가 선택되면 턴온되는 제2선택 트랜지스터
    를 포함하는 퓨즈 셀 회로.
  2. 제 1항에 있어서,
    상기 제1 및 제2퓨즈 트랜지스터는
    프로그램 데이터가 저장된 경우 상기 프로그램 상태를 갖고, 비프로그램 데이터가 저장된 경우 상기 비프로그램 상태를 갖는 퓨즈 셀 회로.
  3. 제 1항에 있어서,
    상기 제1 및 제2퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하는 퓨즈 셀 회로.
  4. 제 3항에 있어서,
    상기 제1 및 제2퓨즈 트랜지스터는 함께 선택되고, 동일한 프로그램 전압이 인가되는 퓨즈 셀 회로.
  5. 제 1항에 있어서,
    상기 제1퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하고, 상기 제2퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하는 퓨즈 셀 회로.
  6. 제 5항에 있어서,
    상기 제1 및 제2퓨즈 트랜지스터는 각각 선택되고, 서로 다른 프로그램 전압이 인가되는 퓨즈 셀 회로.
  7. 제 1항에 있어서,
    제1형 반도체로 도핑된 반도체 기판;
    상기 제1선택 트랜지스터의 일단에 대응하고, 상기 비트라인과 연결된 제1액티브 영역;
    상기 제1선택 트랜지스터와 상기 제1퓨즈 트랜지스터가 연결된 노드에 대응하는 제2액티브 영역;
    상기 제1퓨즈 트랜지스터와 상기 제2퓨즈 트랜지스터가 연결된 노드에 대응하는 제3액티브 영역;
    상기 제2퓨즈 트랜지스터가 상기 제2선택 트랜지스터가 연결된 노드에 대응하는 제4액티브 영역; 및
    상기 제2선택 트랜지스터의 일단에 대응하고, 상기 비트라인과 연결된 제5액티브 영역을 포함하고,
    상기 제1 내지 제5액티브 영역은 상기 반도체 기판에 제2형 반도체를 도핑하여 형성된 퓨즈 셀 회로.
  8. 비트라인;
    제1형 반도체로 도핑된 반도체 기판;
    상기 반도체 기판의 일면에 이격하여 제2형 반도체를 도핑하여 형성된 제1 내지 제5액티브 영역 - 상기 제1 내지 제5액티브 영역은 상기 반도체 기판의 일면에 평행한 방향으로 차례로 형성되며, 상기 제1 및 제5액티브 영역은 상기 비트라인과 연결됨 - ;
    제1 내지 제4게이트 산화막 - 상기 제1 내지 제4게이트 산화막 중 제K(K는 1≤K≤4인 자연수)게이트 산화막은 상기 제K액티브 영역과 상기 제K+1액티브 영역 사이의 상기 반도체 기판 위에 접하여 형성됨 - ; 및
    상기 제1 내지 제4게이트 산화막 중 대응하는 게이트 산화막 위에 접하여 형성된 제1 내지 제4게이트를 포함하고,
    상기 제2 및 제3게이트 산화막은 프로그램 상태 또는 비프로그램 상태를 갖는 퓨즈 셀 회로.
  9. 제 8항에 있어서,
    상기 프로그램 상태는 상기 게이트 산화막이 파괴된 상태이고, 상기 비프로그램 상태는 상기 게이트 산화막이 파괴되지 않은 상태인 퓨즈 셀 회로.
  10. 제 8항에 있어서,
    상기 제2 및 제3게이트 산화막의 상태에 따라 1비트의 데이터를 저장하는 퓨즈 셀 회로.
  11. 제 8항에 있어서,
    상기 제2게이트 산화막의 상태에 따라 1비트의 데이터를 저장하고, 상기 제3게이트 산화막의 상태에 따라 1비트의 데이터를 저장하는 퓨즈 셀 회로.
  12. 제1 내지 제N비트라인; 및
    상기 제1 내지 제N비트라인 중 대응하는 비트라인에 양단이 연결된 다수의 제1 내지 제N퓨즈 셀을 포함하고,
    상기 다수의 제1 내지 제N퓨즈 셀 각각은
    프로그램 상태 또는 비프로그램 상태를 갖는 제1퓨즈 트랜지스터;
    상기 제1퓨즈 트랜지스터의 일단과 상기 비트라인 사이에 연결되고, 상기 제1퓨즈 트랜지스터가 선택되면 턴온되는 제1선택 트랜지스터;
    상기 제1퓨즈 트랜지스터의 타단에 일단이 연결되고, 상기 프로그램 상태 또는 상기 비프로그램 상태를 갖는 제2퓨즈 트랜지스터; 및
    상기 제2퓨즈 트랜지스터의 타단과 상기 비트라인 사이에 연결되고, 상기 제2퓨즈 트랜지스터가 선택되면 턴온되는 제2선택 트랜지스터
    를 포함하는 퓨즈 셀 어레이.
  13. 제 12항에 있어서,
    상기 제1 및 제2퓨즈 트랜지스터는
    프로그램 데이터가 저장된 경우 상기 프로그램 상태를 갖고, 비프로그램 데이터가 저장된 경우 상기 비프로그램 상태를 갖는 퓨즈 셀 어레이.
  14. 제 12에 있어서,
    상기 다수의 제1 내지 제N퓨즈 셀 각각은
    상기 제1 및 제2퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하는 퓨즈 셀 어레이.
  15. 제 14항에 있어서,
    선택 트랜지스터를 온/오프시키는 전압이 인가되는 다수의 로우 라인; 및
    퓨즈 트랜지스터를 프로그램하거나, 퓨즈 트랜지스터의 데이터를 리드하기 위한 전압이 인가되는 다수의 프로그램/리드 라인을 포함하고,
    상기 다수의 제1 내지 제N퓨즈 셀 각각에서
    상기 제1 및 제2퓨즈 트랜지스터는 상기 다수의 프로그램/리드 라인 중 하나의 동일한 프로그램/리드 라인과 연결되고, 상기 제1 및 제2선택 트랜지스터는 상기 다수의 로우 라인 중 하나의 동일한 로우 라인과 연결되는 퓨즈 셀 어레이.
  16. 제 12항에 있어서,
    상기 다수의 제1 내지 제N퓨즈 셀 각각은
    상기 제1퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하고, 상기 제2퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하는 퓨즈 셀 어레이.
  17. 제 16항에 있어서,
    선택 트랜지스터를 온/오프시키는 전압이 인가되는 다수의 로우 라인; 및
    퓨즈 트랜지스터를 프로그램하거나, 퓨즈 트랜지스터의 데이터를 리드하기 위한 전압이 인가되는 다수의 프로그램/리드 라인을 포함하고,
    상기 다수의 제1 내지 제N퓨즈 셀 각각에서
    상기 제1 및 제2퓨즈 트랜지스터는 상기 다수의 프로그램/리드 라인 중 서로 다른 프로그램/리드 라인과 연결되고, 상기 제1 및 제2선택 트랜지스터는 상기 다수의 로우 라인 중 서로 다른 로우 라인과 연결되는 퓨즈 셀 어레이.
  18. 제 12항에 있어서,
    제1형 반도체로 도핑된 반도체 기판을 포함하고,
    상기 다수의 제1 내지 제N퓨즈 셀 각각은
    상기 제1선택 트랜지스터의 일단에 대응하고, 상기 비트라인과 연결된 제1액티브 영역;
    상기 제1선택 트랜지스터와 상기 제1퓨즈 트랜지스터가 연결된 노드에 대응하는 제2액티브 영역;
    상기 제1퓨즈 트랜지스터와 상기 제2퓨즈 트랜지스터가 연결된 노드에 대응하는 제3액티브 영역;
    상기 제2퓨즈 트랜지스터가 상기 제2선택 트랜지스터가 연결된 노드에 대응하는 제4액티브 영역; 및
    상기 제2선택 트랜지스터의 일단에 대응하고, 상기 비트라인과 연결된 제5액티브 영역을 포함하고,
    상기 제1 내지 제5액티브 영역은 상기 반도체 기판에 제2형 반도체를 도핑하여 형성된 퓨즈 셀 어레이.
  19. 다수의 비트라인 및 리페어 데이터를 저장하는 다수의 퓨즈 셀을 포함하는 비휘발성 메모리부;
    상기 비휘발셩 메모리부에서 출력되는 데이터를 차례로 저장하는 래치부; 및
    상기 다수의 래치부에 저장된 데이터를 이용해 노멀 셀을 리던던시 셀로 대체하는 메모리 뱅크를 포함하고,
    상기 다수의 퓨즈 셀 각각은
    프로그램 상태 또는 비프로그램 상태를 갖는 제1퓨즈 트랜지스터;
    상기 제1퓨즈 트랜지스터의 일단과 상기 다수의 비트라인 중 대응하는 비트라인 사이에 연결되고, 상기 제1퓨즈 트랜지스터가 선택되면 턴온되는 제1선택 트랜지스터;
    상기 제1퓨즈 트랜지스터의 타단에 일단이 연결되고, 상기 프로그램 상태 또는 상기 비프로그램 상태를 갖는 제2퓨즈 트랜지스터; 및
    상기 제2퓨즈 트랜지스터의 타단과 상기 대응하는 비트라인 사이에 연결되고, 상기 제2퓨즈 트랜지스터가 선택되면 턴온되는 제2선택 트랜지스터
    를 포함하는 메모리 장치.
  20. 제 19항에 있어서,
    상기 제1 및 제2퓨즈 트랜지스터는
    프로그램 데이터가 저장된 경우 상기 프로그램 상태를 갖고, 비프로그램 데이터가 저장된 경우 상기 비프로그램 상태를 갖는 메모리 장치.
  21. 제 19항에 있어서,
    상기 다수의 퓨즈 셀 각각은
    상기 제1 및 제2퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하는 메모리 장치.
  22. 제 19항에 있어서,
    상기 다수의 퓨즈 셀 각각은
    상기 제1퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하고, 상기 제2퓨즈 트랜지스터가 갖는 상태에 따라 1비트의 데이터를 저장하는 메모리 장치.
  23. 제 19항에 있어서,
    제1형 반도체로 도핑된 반도체 기판을 포함하고,
    상기 다수의 퓨즈 셀 각각은
    상기 제1선택 트랜지스터의 일단에 대응하고, 상기 비트라인과 연결된 제1액티브 영역;
    상기 제1선택 트랜지스터와 상기 제1퓨즈 트랜지스터가 연결된 노드에 대응하는 제2액티브 영역;
    상기 제1퓨즈 트랜지스터와 상기 제2퓨즈 트랜지스터가 연결된 노드에 대응하는 제3액티브 영역;
    상기 제2퓨즈 트랜지스터가 상기 제2선택 트랜지스터가 연결된 노드에 대응하는 제4액티브 영역; 및
    상기 제2선택 트랜지스터의 일단에 대응하고, 상기 비트라인과 연결된 제5액티브 영역을 포함하고,
    상기 제1 내지 제5액티브 영역은 상기 반도체 기판에 제2형 반도체를 도핑하여 형성된 메모리 장치.
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US14/713,758 US9595529B2 (en) 2014-12-19 2015-05-15 Fuse cell circuit, fuse cell array and memory device including the same
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200085014A (ko) * 2019-01-04 2020-07-14 삼성전자주식회사 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
WO2022108763A1 (en) * 2020-11-20 2022-05-27 Micron Technology, Inc. Apparatus with latch correction mechanism and methods for operating the same
US11502053B2 (en) 2020-11-24 2022-11-15 Micron Technology, Inc. Bond pad connection layout
US11551770B2 (en) 2020-11-11 2023-01-10 SK Hynix Inc. Electronic devices conducting a programming operation

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9634015B2 (en) * 2015-08-18 2017-04-25 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
KR102389817B1 (ko) * 2016-01-28 2022-04-22 삼성전자주식회사 디스차아지 회로를 갖는 퓨즈 메모리
DE102016115939B4 (de) * 2016-08-26 2021-05-27 Infineon Technologies Ag Einmal programmierbare Speicherzelle und Speicheranordnung
US10109362B2 (en) * 2016-10-17 2018-10-23 SK Hynix Inc. Semiconductor device and method for operating the same
US10878929B2 (en) * 2018-08-20 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. eFuse circuit, method, layout, and structure
JP6869315B2 (ja) 2019-02-19 2021-05-12 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 電子ヒューズ回路及びその動作方法
TWI803206B (zh) * 2021-12-06 2023-05-21 南亞科技股份有限公司 具有熔絲元件的半導體元件結構及半導體電路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW419828B (en) 1997-02-26 2001-01-21 Toshiba Corp Semiconductor integrated circuit
US7386771B2 (en) 2006-01-06 2008-06-10 International Business Machines Corporation Repair of memory hard failures during normal operation, using ECC and a hard fail identifier circuit
US7254078B1 (en) 2006-02-22 2007-08-07 International Business Machines Corporation System and method for increasing reliability of electrical fuse programming
US20090039462A1 (en) * 2007-08-07 2009-02-12 Mediatek Inc. Efuse devices and efuse arrays thereof and efuse blowing methods
US7609579B2 (en) 2007-11-21 2009-10-27 Etron Technology Inc. Memory module with failed memory cell repair function and method thereof
KR20110080278A (ko) * 2010-01-05 2011-07-13 주식회사 하이닉스반도체 프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로
KR101718458B1 (ko) 2010-11-15 2017-03-22 삼성전자 주식회사 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법
US8351291B2 (en) * 2011-05-06 2013-01-08 Freescale Semiconductor, Inc Electrically programmable fuse module in semiconductor device
US8542549B2 (en) 2011-08-08 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse bit cell
KR101890820B1 (ko) 2012-04-30 2018-08-22 에스케이하이닉스 주식회사 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법
US8780604B2 (en) * 2012-06-28 2014-07-15 International Business Machines Corporation State sensing system for eFuse memory
CN105336374A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200085014A (ko) * 2019-01-04 2020-07-14 삼성전자주식회사 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
US11551770B2 (en) 2020-11-11 2023-01-10 SK Hynix Inc. Electronic devices conducting a programming operation
WO2022108763A1 (en) * 2020-11-20 2022-05-27 Micron Technology, Inc. Apparatus with latch correction mechanism and methods for operating the same
US11550654B2 (en) 2020-11-20 2023-01-10 Micron Technology, Inc. Apparatus with latch correction mechanism and methods for operating the same
US11502053B2 (en) 2020-11-24 2022-11-15 Micron Technology, Inc. Bond pad connection layout
US11876068B2 (en) 2020-11-24 2024-01-16 Micron Technology, Inc. Bond pad connection layout

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TWI654612B (zh) 2019-03-21
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