KR20170017328A - 메모리 장치 - Google Patents
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Abstract
메모리 장치는 하나 이상의 메모리 셀이 연결된 다수의 워드라인; 상기 다수의 워드라인 중 하나 이상의 워드라인의 어드레스를 저장하는 비휘발성 메모리부; 및 상기 다수의 워드라인이 차례로 제1리프레시되도록 제어하되, 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 리프레시 구간 - 상기 리프레시 구간은 상기 다수의 워드라인이 1회씩 모두 리프레시 되는 구간임 - 동안 1회 이상 제2리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
Description
본 특허문헌은 메모리 장치에 관한 것이다.
메모리 장치의 메모리셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레시(refresh) 동작이라 한다.
리프레시 동작은 메모리 콘트롤러로부터 메모리로 리프레시 커맨드가 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레시 커맨드를 입력한다. 예를 들어, 메모리의 데이터 유지 시간(data retention time)이 64ms이고, 리프레시 커맨드가 8000번 입력되어야 메모리 내부의 전체 메모리 셀이 리프레시 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레시 커맨드을 메모리 장치로 입력한다. 한편, 메모리 장치의 테스트 과정에서 메모리에 포함된 일부 메모리 셀들의 데이터 유지 시간(data retention time)이 규정된 기준시간을 초과하지 못하는 경우 메모리 장치는 페일로 처리되는데, 이렇게 페일로 처리된 메모리 장치의 경우 버려져야 한다.
데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀을 포함하는 메모리 장치를 모두 페일로 처리하는 경우 수율이 하락하는 문제점이 있다. 또한 테스트를 통과한 메모리 장치라도 사후적인 요인에 의해 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀이 발생하면 오류를 일으킬 수 있다.
본 발명의 일 실시예는 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀들이 정상적으로 동작할 수 있도록 리프레시를 수행하는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예 따른 메모리 장치는 하나 이상의 메모리 셀이 연결된 다수의 워드라인; 상기 다수의 워드라인 중 하나 이상의 워드라인의 어드레스를 저장하는 비휘발성 메모리부; 및 상기 다수의 워드라인이 차례로 제1리프레시되도록 제어하되, 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 리프레시 구간 - 상기 리프레시 구간은 상기 다수의 워드라인이 1회씩 모두 리프레시 되는 구간임 - 동안 1회 이상 제2리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 발명의 일 실시예 따른 메모리 장치는 하나 이상의 메모리 셀이 연결된 다수의 워드라인; 상기 다수의 워드라인 중 하나 이상의 워드라인의 어드레스를 저장하는 비휘발성 메모리부; 및 리프레시 구간 - 상기 리프레시 구간은 제1 내지 제N(N은 2이상의 자연수)구간으로 나뉨 - 동안 상기 다수의 워드라인이 차례로 1회씩 제1리프레시되도록 제어하되, 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 상기 제1 내지 제N구간 중 제1리프레시된 구간 이외의 구간에 제2리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 발명의 일 실시예 따른 메모리 장치는 하나 이상의 메모리 셀이 연결된 제1 내지 제N워드라인; 상기 제1 내지 제N워드라인에 각각 대응하고, 대응하는 워드라인이 위크 워드라인인지 나타내는 1비트의 위크 데이터를 저장하는 제1 내지 제N비휘발성 메모리 셀을 포함하는 비휘발성 메모리부; 및 상기 다수의 워드라인이 차례로 제1리프레시되도록 제어하되, 상기 제1 내지 제N비휘발성 메모리 셀의 상기 위크 데이터를 참조하여 위크 워드라인이 리프레시 구간 - 상기 리프레시 구간은 상기 다수의 워드라인이 1회씩 모두 리프레시 되는 구간임 - 동안 1회 이상 제2리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 기술은 메모리 장치의 리프레시 동작을 제어함으로써 데이터 유지 시간이 기준 시간이 기준시간에 미치지 못하는 메모리 셀들이 정상적으로 동작하도록 할 수 있다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면,
도 2는 이-퓨즈로 구성되는 퓨즈 셀 어레이(200)의 구성도,
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 4는 도 3의 비휘발성 메모리부(320)의 구성도,
도 5a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 6a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 8a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 10a 내지 도 10c는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 13은 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 구성도.
도 2는 이-퓨즈로 구성되는 퓨즈 셀 어레이(200)의 구성도,
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 4는 도 3의 비휘발성 메모리부(320)의 구성도,
도 5a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 6a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 8a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 10a 내지 도 10c는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 13은 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면,
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 제1리프레시는 스펙에 규정된 리프레시 구간(tRFC) 동안 셀 어레이(또는 메모리 뱅크)에 포함된 모든 워드라인들이 차례로 1회씩 리프레시되는 노멀 리프레시(normal refresh)이고, 제2리프레시는 데이터 보유 시간이 짧은 워드라인이 데이터를 유지할 수 있도록 노멀 리프레시 이외에 추가로 수행하는 추가 리프레시일 수 있다. 데이터 보유 시간이 짧아 제2리프레시가 필요한 워드라인을 위크 워드라인이라하고, 비휘발성 메모리부에 저장된 위크 워드라인의 어드레스를 위크 로우 어드레스라할 수 있다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 1을 참조하면, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 전원전압이 인가되고 드레인(D)/소스(S)에 접지전압을 인가된다.
게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전원전압이 인가되면 트랜지스터(T)의 게이트 산화막(gate oxide)이 파되되면서 게이트(G)와 드레인/소스(D/S)가 쇼트(short)되어 이-퓨즈는 저항(R)으로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 전류가 흐르게 된다. 이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인/소스(D/S) 간의 저항값을 통해 안티퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
도 2는 이-퓨즈로 구성되는 퓨즈 셀 어레이(200)의 구성도이다.
도 2를 참조하면, 퓨즈 셀 어레이(200)는 다수의 로우(row, 도 2에서는 4개)와 다수의 컬럼(column, 도 2에서는 4개)으로 배열되는 퓨즈 셀들(201 - 216)을 포함한다. 퓨즈 셀들(201 - 216) 각각은 퓨즈 트랜지스터(F1 - F16)와 선택 트랜지스터(S1 - S16)를 포함한다. 퓨즈 트랜지스터(F1 - F16)는 럽쳐(rupture) 여부에 따라 저항 또는 캐패시터의 성질을 갖는 이-퓨즈이다. 즉, 이-퓨즈(F1 - F16)는 저항의 크기에 따라 데이터를 저장하는 저항성 퓨즈 트랜지스터라고 여기질 수 있다. 선택 트랜지스터(S1 - S16)는 로우 라인(WLR1 - WLR4)의 제어에 따라 퓨즈 트랜지스터(F1 - F16)와 컬럼 라인(BL1 - BL4)을 전기적으로 연결한다. 프로그램/리드 라인(WLP1 - WLP4)에는 동작에 따라 적절한 전압이 인가될 수 있다.
프로그램 동작시 선택된 로우 라인이 활성화되어 선택 트랜지스터들이 턴온되고, 선택된 프로그램/리드 라인에 고전압이 인가된다. 선택된 컬럼 라인에는 로우 레벨 또는 하이 레벨의 전압이 인가된다. 전자의 경우 선택된 퓨즈가 프로그램(럽쳐)되고, 후자의 경우 선택된 퓨즈가 프로그램되지 않는다.
리드 동작시 선택된 로우 라인이 활성화되어 선택 트랜지스터들이 턴온되고, 선택된 프로그램/리드 라인에 리드 동작에 적절한 전압이 인가된다. 선택된 컬럼 라인에는 낮은 레벨의 전압이 인가된다. 이때 선택된 컬럼 라인에 전류가 흐르면 퓨즈가 프로그램되었다고 인식되고, 전류가 흐르지 않으면 퓨즈가 프로그램되지 않았다고 인식될 수 있다.
참고로 퓨즈 셀 어레이(200)의 로우, 컬럼 및 퓨즈 셀의 개수는 설계에 따라 달라질 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 3을 참조하면, 메모리 장치는 셀 어레이(310), 비휘발성 메모리부(320), 로우 회로(330), 컬럼 회로(340), 리프레시 카운터(350) 및 리프레시 제어부(360)를 포함할 수 있다.
비휘발성 메모리부(320)는 셀 어레이(310)에서 위크 로우 어드레스를 저장할 수 있다. 비휘발성 메모리는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나일 수 있다.
비휘발성 메모리부(320)는 제2리프레시 신호(REF2)가 활성화되면 저장된 위크 로우 어드레스들(WR_RADD)을 로우 회로(330)로 전송할 수 있다. 저장된 위크 로우 어드레스(WR_RADD)가 2개 이상인 경우 각각의 위크 로우 어드레스(WR_RADD)를 차례로 전송할 수 있다. 비휘발성 메모리부(320)에 저장된 데이터는 전송버스(301)을 통해 로우 회로(330)로 전송될 수 있다.
로우 회로(330)는 로우 어드레스(RADD, CNT_RADD, WR_RADD)에 의해 선택된 워드라인의 액티브 및 프리차지 동작을 제어하기 위한 회로이다. 로우 회로(330)는 액티브 커맨드(active command)가 입력되면 활성화되는 ACT가 활성화되면 RADD에 대응하는 워드라인을 액티브하고, 프리차지 커맨드(precharge command)가 입력되면 활성화되는 PRE가 활성화되면 액티브된 워드라인을 프리차지할 수 있다. 또한 로우 회로(330)는 제1리프레시 신호(REF1)가 활성화되면 CNT_RADD에 대응하는 워드라인을 리프레시(액티브-프리차지)하고, 제2리프레시 신호(REF2)가 활성화되면 WR_RADD에 대응하는 워드라인을 리프레시할 수 있다. 리프레시 동작시 다수의 워드라인(WL0 - WL1023) 중 선택된 워드라인이 액티브-프리차지되며, 액티브-프리차지된 워드라인에 연결된 메모리 셀(MC)들의 데이터가 리프레시될 수 있다.
컬럼 회로(340)는 CADD에 의해 선택된 비트라인(bit line)의 데이터(DATA)를 액세스(리드 또는 라이트)할 수 있다. 셀 어레이(310)는 다수의 워드라인(WL0 - WL1023), 다수의 비트라인(BL0 - BL127) 및 대응하는 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(MC)을 포함할 수 있다. RD는 리드 커맨드(read command)가 입력되면 활성화되는 신호이고, WT는 라이트 커맨드(write command)가 입력되면 활성화되는 신호이다.
리프레시 카운터(350)는 제1리프레시 신호(REF1)가 활성화될 때마다 카운팅을 수행하여 카운팅 어드레스(CNT_ADD)를 생성할 수 있다. 리프레시 카운터(350)는 제1리프레시 신호(REF1)가 활성화될 때마다 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킨다는 것은 금번에 K번째 워드라인이 선택되었다면 다음번에는 K+1번째 워드라인이 선택되도록 카운팅 어드레스(CNT_ADD)를 변화시킨다는 것을 나타낼 수 있다.
리프레시 제어부(360)는 REF가 활성화되면 제1리프레시 신호(REF1)를 활성화하고, REF가 1회 이상의 소정의 횟수만큼 활성화되면 제2리프레시 신호(REF2)를 활성화할 수 있다.
참고로 셀 어레이(310)에 포함된 워드라인, 비트라인 및 메모리 셀의 개수는 설계에 따라 달라질 수 있다.
도 4는 도 3의 비휘발성 메모리부(320)의 구성도이다.
도 4를 참조하면, 비휘발성 메모리부(320)는 제어부(410), 다수의 셀 어레이(420_0 - 420_9), 다수의 로우 회로(430_0 - 430_9), 다수의 컬럼 회로(440_0 - 440_9)를 포함할 수 있다.
제어부(410)는 리드 신호(RD), 로우 선택 정보(ROW_SEL) 및 컬럼 선택 정보(COL_SEL)를 생성할 수 있다. 제어부(410)는 제2리프레시 신호(REF2)가 활성화되면 리드 신호(RD)를 활성화할 수 있다. 제어부(410)는 제2리프레시 신호(REF2)가 활성화될 때마다 각 셀 어레이(420_0 - 420_9)에서 선택되는 비휘발성 메모리 셀이 변경되도록 로우 선택 정보(ROW_SEL) 및 컬럼 선택 정보(COL_SEL)를 생성할 수 있다.
다수의 셀 어레이(420_0 - 420_9)는 각각 다수의 로우(R0 - RX) 및 다수의 컬럼(C0 - CY)으로 배치된 다수의 비휘발성 메모리 셀을 포함할 수 있다. 비휘발성 메모리부(320)가 이-퓨즈 어레이 회로인 경우 비휘발성 메모리 셀은 도 1에서 도시한 이-퓨즈일 수 있다. 다수의 셀 어레이(420_0 - 420_9) 각각은 도 2에서 도시한 퓨즈 셀 어레이(200)와 유사한 형태를 가질 수 있다.
로우 제어부들(430_0 - 430_9)은 RD가 활성화되면 대응하는 셀 어레이의 다수의 로우 중 로우 선택 정보(ROW_SEL)에 대응하는 로우를 선택할 수 있다. 컬럼 제어부들(440_0 - 440_9)은 RD가 활성화되면 대응하는 셀 어레의 다수의 컬럼 중 컬럼 선택 정보(COL_SEL)에 대응하는 컬럼을 선택할 수 있다. 컬럼 제어부들(440_0 - 440_9)은 선택된 로우와 선택된 컬럼에 연결된 비휘발성 메모리 셀의 데이터를 리드하여 대응하는 전송라인(L0 - L9)으로 전달할 수 있다. 전송라인들(L0 - L9)이 모여서 전송버스(301)를 구성할 수 있다.
위크 로우 어드레스(WR_RADD)는 10비트의 디지털 신호이며, 위크 로우 어드레스(WR_RADD)의 각 비트는 다수의 셀 어레이(420_0 - 420_9)에 나누어 저장될 수 있다. 예를 들어, WR_RADD의 각 비트를 WR_RADD0 - WR_RADD9라 하면 WR_RADD0 - WR_RADD9는 각각 셀 어레이(420_0 - 420_9)에 저장될 수 있다.
참고로 셀 어레이(420_0 - 420_9)에 포함된 로우, 컬럼 및 메모리 셀의 개수는 설계에 따라 달라질 수 있다. 또한 비휘발성 메모리부에 포함된 셀 어레이의 개수는 설계에 따라 달라질 수 있다.
도 5a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 도 5a, b에서 설명되는 메모리 장치는 위크 로우 어드레스가 비휘발성 메모리부(320)에 저장된 횟수만큼 리프레시 구간 동안 위크 워드라인을 리프레시 구간 동안 제2리프레시할 수 있다.
이하에서 REF가 4회 활성화될 때마다 제2리프레시 신호(REF2)가 1회씩 활성화되는 경우 메모리 장치의 리프레시 동작에 대해 설명한다. 셀 어레이(420_0 - 420_9)는 16개의 로우 및 컬럼을 포함한다.
도 5a를 참조하면, WL127에 대응하는 어드레스(127)는 각 셀 어레이들(420_0 - 420_9)의 F0에 1회 저장되었고, WL255에 대응하는 어드레스(255)는 각 셀 어레이들(420_0 - 420_9)의 F1, F129에 2회 저장되었다. 각 셀 어레이(420_0 - 420_9)에서 어드레스의 각 비트가 저장되는 위치는 동일하므로 도시의 편의를 위해 셀 어레이는 1개만 도시하였다. 제2리프레시 신호(REF2)가 활성화될 때마다 각 셀 어레이(420_0 - 420_9)에서 1개의 셀이 선택되고, F0 - F255가 차례로 선택(각 로우에서는 화살표 방향(A)으로 선택됨)되도록 제어부(410)에 의해 제어된다.
도 5b를 참조하면, REF1가 활성화되면 CNT_RADD에 대응하는 워드라인이 제1리프레시된다. CNT_RADD는 REF1에 응답하여 0 부터 1023까지 1씩 증가한다. REF1이 1024회 활성화되면(리프레시 커맨드가 1024회 입력됨) WL0 - WL1024가 모두 1회씩 리프레시된다. REF2는 REF가 4회 활성화될 때마다 1회씩 활성화된다.
4회째 리프레시 커맨드 입력시 CNT_RADD = 3이므로 WL3가 제1리프레시되고, WR_RADD = 127이므로 WL127이 제2리프레시된다. 8회째 리프레시 커맨드 입력시 CNT_RADD = 7이므로 WL7이 제1리프레시되고, WR_RADD = 255이므로 WR255이 제2리프레시된다. 520회째 리프레시 커맨드 입력시 CNT_RADD = 519이므로 WL519가 제1리프레시되고, WR_RADD = 255이므로 WL255이 제2리프레시된다.
도 5에서 설명한 메모리 장치는 비휘발성 메모리부에 위크 로우 어드레스를 저장하고, 이를 이용해 위크 워드라인을 제2리프레시함으로써 위크 워드라인의 데이터가 열화되는 것을 방지할 수 있다. 또한 위크 로우 어드레스를 제2리프레시가 필요한 횟수만큼 저장함으로써 리프레시 구간 동안 2회 이상 제2리프레시가 필요한 위크 워드라인의 데이터가 열화되는 것을 방지할 수 있다.
도 6a, b는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 도 6a 및 6b에서 설명되는 메모리 장치는 리프레시 구간에서 위크 워드라인의 제1리프레시와 제2리프레시가 적절한 간격을 두고 수행되도록 제어할 수 있다. 이하에서 리프레시 구간은 WL0 - WL255, WL256 - WL511, WL512 - WL767, WL768 - WL1023이 각각 리프레시되는 제1 내지 제4구간으로 나뉠 수 있다.
리프레시 구간에서 위크 워드라인의 제1리프레시와 제2리프레시는 적절한 간격을 두고 수행되는 것이 위크 워드라인이 데이터를 유지하는데 유리하다. WL0가 위크 워드라인이고, WL0의 제2리프레시가 2회째 리프레시 커맨드 입력시 또는 1024회째 리프레시 커맨드 입력시 수행되는 경우를 생각해보자. WL0의 제1리프레시는 1회째 리프레시 커맨드 입력시 수행되므로 위 경우 WL0의 데이터는 거의 리프레시 구간만큼 유지되어야 한다(전자의 경우 2회째 리프레시 커맨드 입력부터 다음 리프레시 구간의 1회째 리프레시 입력까지 유지되어야하고 후자의 경우 1회째 리프레시 입력부터 1024회째 리프레시 커맨드 입력까지 유지되어야 함).
따라서 위크 워드라인의 제1리프레시와 제2리프레시가 적절한 간격을 가져야 위크 워드라인을 보호하는데 유리하다. 위크 워드라인의 제1리프레시와 제2리프레시의 간격이 리프레시 구간의 1/2인 것이 바람직하다. 예를 들어, WL0이 위크 워드라인인 경우 513회째 리프레시 커맨드 입력시 제2리프레시되는 것이 위크 워드라인에 연결된 메모리 셀들의 데이터를 유지하는데 유리하다.
도 6a 및 도 6b에서는 셀 어레이들(420_0 - 420_9)의 영역을 나누어 제1리프레시 및 제2리프레시가 적절한 간격을 두고 수행되도록 제어하는 메모리 장치에 대해 설명한다. 이하에서 REF가 4회 활성화될 때마다 제2리프레시 신호(REF2)가 1회씩 활성화되는 경우 메모리 장치의 리프레시 동작에 대해 설명한다.
도 6a를 참조하면, 셀 어레이들(420_0 - 420_9)은 제1 내지 제4영역(각각 F0 - F63, F64 - F127, F128 - F191, F192 - F255를 포함함)으로 나뉠 수 있다. 위크 워드라인이 각각 WL0, WL256, WL512, WL768이라하자. 제1구간에 제1리프레시되는 WL0의 어드레스(0)는 제3영역의 F128에 저장되고, 제2구간에 제1리프레시되는 WL256의 어드레스(256)는 제4영역의 F192에 저장되고, 제3구간에 제1리프레시되는 WL512의 어드레스(512)는 제1영역의 F0에 저장되고, 제4구간에 제1리프레시되는 WL768의 어드레스(768)는 제2영역의 F64에 저장될 수 있다. 제2리프레시 신호(REF2)가 활성화될 때마다 각 셀 어레이(420_0 - 420_9)에서 1개의 셀이 선택되고, F0 - F255가 차례로 선택(각 로우에서는 화살표 방향(A)으로 선택됨)되도록 제어부(410)에 의해 제어된다.
도 6b를 참조하면, 4회째 리프레시 커맨드 입력시 CNT_RADD = 3이므로 WL3가 제1리프레시되고, WR_RADD = 512이므로 WL512이 제2리프레시된다. 260회째 리프레시 커맨드 입력시 CNT_RADD = 259이므로 WL259가 제1리프레시되고, WR_RADD = 768이므로 WL768이 제2리프레시된다. 516회째 리프레시 커맨드 입력시 CNT_RADD = 515이므로 WL515가 제1리프레시되고, WR_RADD = 0이므로 WL0이 제2리프레시된다. 772회째 리프레시 커맨드 입력시 CNT_RADD = 771이므로 WL771가 제1리프레시되고, WR_RADD = 256이므로 WL256이 제2리프레시된다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 7을 참조하면, 메모리 장치는 메모리 장치는 셀 어레이(710), 비휘발성 메모리부(720), 로우 회로(730), 컬럼 회로(740), 리프레시 카운터(750) 및 리프레시 제어부(760)를 포함할 수 있다. 도 7의 메모리 장치는 리프레시 제어부(760)의 제어를 통해 제1리프레시 및 제2리프레시의 간격을 적절하게 설정할 수 있다. 비휘발성 메모리부(720)의 데이터는 전송버스(701)를 통해 전송될 수 있다.
도 8a 및 도 8b에서는 위크 로우 어드레스 중 소정의 비트와 카운팅 어드레스의 소정의 비트를 비교하고, 비교 결과에 따라 제2리프레시를 수행함으로써 제1리프레시 및 제2리프레시가 적절한 간격을 두고 수행되도록 제어하는 메모리 장치에 대해 설명한다. 이하에서 REF가 1회 활성화될 때마다 제2리프레시 신호(REF2)가 1회씩 활성화되는 경우 메모리 장치의 리프레시 동작에 대해 설명한다.
도 8a를 참조하면, 위크 워드라인이 각각 WL0, WL256, WL512, WL768이라 하고, 이들의 어드레스가 각각 F0 내지 F3에 저장된다고 하자. 제2리프레시 신호(REF2)가 활성화될 때마다 각 셀 어레이(420_0 - 420_9)에서 1개의 셀이 선택되고, F0 - F255가 차례로 선택(각 로우에서는 화살표 방향(A)으로 선택됨)되도록 제어부(410)에 의해 제어된다. 참고로 0, 256, 512, 768의 2진값은 각각 0000000000, 0100000000, 1000000000, 11000000000이다.
로우 위크 어드레스의 상위 2비트(위크 구간 정보)는 로우 위크 어드레스에 대응하는 워드라인이 제1리프레시되는 구간을 나타내고, 카운팅 어드레스의 상위 2비트(기준 구간 정보)는 진행 중인 제1리프레시가 포함된 구간을 나타낸다. 00은 제1구간, 01은 제2구간, 10은 제3구간, 11은 제4구간에 대응할 수 있다.
리프레시 제어부(760)는 기준 구간 정보(REF_SEC)가 00, 01, 10, 11인 경우 각각 위크 구간 정보(WEAK_SEC)가 10, 11, 00, 01인 위크 로우 어드레스에 대응하는 워드라인이 제2리프레시되도록 제어할 수 있다. 이를 위해 리프레시 제어부(760)는 기준 구간 정보와 위크 구간 정보를 입력받아 두 정보가 위와 같이 매칭된 경우에만 활성화되는 매칭 신호(MATCH)를 더 생성할 수 있다. 매칭 신호(MATCH)는 기준 구간 정보 및 위크 구간 정보가 각각 (00, 10), (01, 11), (10, 00), (11, 01)으로 매칭된 경우에만 활성화될 수 있다. 로우 회로(740)는 제2리프레시 신호(REF2) 및 매칭 신호(MATCH)가 모두 활성화된 경우에만 WR_RADD에 대응하는 워드라인을 제2리프레시할 수 있다.
도 8b를 참조하면, 3회째 리프레시 커맨드 입력시 CNT_RADD = 2이므로 WL2가 제1리프레시되고, WR_RADD = 512이므로 WL512이 제2리프레시된다. 260회째 리프레시 커맨드 입력시 CNT_RADD = 259이므로 WL259가 제1리프레시되고, WR_RADD = 768이므로 WL768이 제2리프레시된다. 513회째 리프레시 커맨드 입력시 CNT_RADD = 512이므로 WL512가 제1리프레시되고, WR_RADD = 0이므로 WL0이 제2리프레시된다. 770회째 리프레시 커맨드 입력시 CNT_RADD = 769이므로 WL769가 제1리프레시되고, WR_RADD = 256이므로 WL256이 제2리프레시된다.
도 6a, 6b, 7, 8a, 8b에서 설명한 메모리 장치는 비휘발성 메모리부에 위크 로우 어드레스를 저장하고, 이를 이용해 위크 워드라인을 제2리프레시함으로써 위크 워드라인의 데이터가 열화되는 것을 방지할 수 있다. 또한 위크 워드라인이 제1리프레시 및 제2리프레시되는 간격을 적절하게 설정함으로써 위크 워드라인의 데이터 열화를 효과적으로 방지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 9를 참조하면, 메모리 장치는 메모리 장치는 셀 어레이(910), 비휘발성 메모리부(920), 로우 회로(930), 컬럼 회로(940), 리프레시 카운터(950) 및 리프레시 제어부(960)를 포함할 수 있다. 비휘발성 메모리부(920)의 데이터는 전송버스(901)를 통해 전송될 수 있다.
비휘발성 메모리부(920)는 제2리프레시 신호(REF2)가 활성화될 때마다 1비트의 위크 데이터(WEAK_DATA)를 로우 회로(930)로 전송할 수 있다. 로우 회로(930)는 로우 회로(930)는 제2리프레시 신호(REF2)가 활성화된 경우 WEAK_DATA가 제1데이터(예, 0, 대응하는 워드라인이 위크 워드라인이 아님을 나타냄)이면, WR_RADD에 대응하는 워드라인을 제2리프레시하지 않고, WEAK_DATA)가 제2데이터(예, 1, 대응하는 워드라인의 위크 워드라인임을 나타냄)이면 WR_RADD에 대응하는 워드라인을 제2리프레시할 수 있다.
리프레시 제어부(960)는 REF가 활성화되면 제1 및 제2리프레시 신호(REF1, REF2)를 활성화할 수 있다. 리프레시 제어부(960)는 위크 데이터(WEAK_DATA)가 제2데이터이면 CNT_RADD의 소정의 비트(예, 최상위 비트)를 반전하여 WR_RADD를 생성할 수 있다. 예를 들어, CNT_RADD가 0010010101인 경우 WEAK_DATA가 1이면 1010010101인 WR_RADD를 생성할 수 있다.
이하에서 REF가 1회 활성화될 때마다 제2리프레시 신호(REF2)가 1회씩 활성화되는 경우 메모리 장치의 리프레시 동작에 대해 설명한다. 도 9의 비휘발성 메모리부(920)의 셀 어레이(도 4의 420_0에 대응함)는 32개의 로우 및 컬럼을 포함한다.
도 10a 내지 도 10c는 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 일 실시예에 따른 메모리 장치는 위크 로우 어드레스 대신에 WL0 - WL1023이 각각 위크 워드라인인지 나타내는 위크 데이터를 저장하고, 위크 데이터를 이용해 제2리프레시를 수행할 수 있다.
도 10a는 WL0 - WL1023의 위크 데이터가 각각 F0 - F1023에 차례대로 저장된 경우를 나타낸다. 도 10a를 참조하면, 제어부(410)는 제2리프레시 신호(REF2)가 활성화될 때마다 각 비휘발성 메모리셀의 위크 데이터가 하나씩 출력되되, F512 - F1023, F0 - F511의 순서대로 위크 데이터가 출력되도록 제어한다. 즉, R16부터 리드가 시작되며 R31의 리드가 완료되면 다시 R0부터 R15까지 리드된다. 각 로우에서는 화살표 방향(A)으로 리드되도록 제어부(410)에 의해 제어된다.
도 10b는 WL0 - WL511의 위크 데이터가 각각 F512 - F1023에 차례대로 저장되고, WL512 - WL1023의 위크 데이터가 각각 F0 - F511에 차례대로 저장된 경우를 나타낸다. 도 10b를 참조하면, 제어부(410)는 제2리프레시 신호(REF2)가 활성화될 때마다 각 비휘발성 메모리셀의 위크 데이터가 하나씩 출력되되, F0 - F1023의 순서대로 위크 데이터가 출력되도록 제어한다. 즉, R0부터 R31까지 차례로 리드된다. 각 로우에서는 화살표 방향(A)으로 리드되도록 제어부(410)에 의해 제어된다.
도 10a 및 도 10b 중 어떤 방법에 의하든 WL511 - WL1023, WL0 - WL511의 순서대로 대응하는 위크 데이터가 비휘발성 메모리부(320)로부터 출력되어 로우 회로(730) 및 리프레시 제어부(760)로 전송된다. 이하에서는 WL25, WL689가 위크 워드라인인 경우 즉, WL25 및 WL689에 대응하는 비휘발성 메모리 셀에 1이 저장되고 나머지 비휘발성 메모리 셀에 0이 저장된 경우의 메모리 장치의 리프레시 동작에 대해 설명한다.
도 10c를 참조하면, 178회째 리프레시 커맨드 입력시 CNT_RADD는 177(0010110001)이므로 WL177이 제1리프레시되고, 전송된 WEAK_DATA의 값이 1이므로 리프레시 제어부(760)에 의해 CNT_RADD인 0010110001의 최상위 비트를 반전한 WR_RADD(WR_RADD = 1010110001, 즉 689)이 생성되고 따라서 WL689가 제2리프레시된다. 다음으로 538회째 리프레시 커맨드 입력시 CNT_RADD는 537(1000011001)이므로 WL537이 제1리프레시되고, 전송된 WEAK_DATA의 값이 1이므로 리프레시 제어부(760)에 의해 CNT_RADD인 1000011001의 최상위 비트를 반전한 WR_RADD(WR_RADD = 0000011001, 즉 25)이 생성되고 따라서 WL25가 제2리프레시된다.
도 9, 10a - 10c에서 설명한 메모리 장치는 비휘발성 메모리부에 각 워드라인에 대응하는 위크 데이터를 저장하고, 이를 이용해 위크 워드라인을 제2리프레시함으로써 위크 워드라인의 데이터가 열화되는 것을 방지할 수 있다. 또한 각 워드라인이 위크 워드라인임을 판정하기 위해 1비트의 데이터만 저장하면 되기 때문에 위크 워드라인을 리프레시하기 위해 필요한 비휘발성 메모리셀의 개수를 줄일 수 있다.
참고로 도 3 내지 도 10c에서 설명한 메모리 장치는 비휘발성 메모리부에 저장된 데이터를 직접 로우 회로로 전송하여 제2리프레시 동작시 이용한다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 11을 참조하면, 메모리 장치는 셀 어레이(1110), 비휘발성 메모리부(1120), 로우 회로(1130), 컬럼 회로(1140), 리프레시 카운터(1150), 리프레시 제어부(1160) 및 래치 회로(1170)를 포함할 수 있다.
비휘발성 메모리부(1120)는 부트업 신호(BOOTUP)가 활성화되면, 저장된 데이터를 전송버스(1101)를 통해 차례로 래치 회로(1170)로 전송할 수 있다. 래치 회로(1170)는 다수의 래치(latch)를 포함하고, 전송버스(1101)를 통해 비휘발성 메모리부(1120)로부터 전송된 데이터를 차례로 래치할 수 있다. 래치 회로(1170)에 포함된 래치의 개수는 비휘발성 메모리부(1120)에 포함된 비휘발성 메모리셀의 개수와 같을 수 있다. 따라서 비휘발성 메모리부(1120)에 포함된 각 비휘발성 메모리셀의 데이터는 대응하는 래치에 저장될 수 있다. 즉, 비휘발성 메모리부(1120)의 데이터는 1:1로 래치 회로(1170)에 매핑(mapping)될 수 있다.
래치 회로(1170)는 제2리프레시 신호(REF2)가 활성화되면 저장된 위크 로우 어드레스들(WR_RADD)을 로우 회로(1130)로 전송할 수 있다. 저장된 위크 로우 어드레스(WR_RADD)가 2개 이상인 경우 각각의 위크 로우 어드레스(WR_RADD)를 차례로 전송할 수 있다.
도 11의 메모리 장치는 도 5a, b에서 설명된 메모리 장치와 동일한 방법으로 제2리프레시를 수행하는데 적용될 수 있다. 즉, 래치 회로(1170)에 어떤 위크 로우 어드레스가 K번 래치된 경우, 이러한 위크 로우 어드레스에 대응하는 위크 워드라이는 리프레시 구간 동안 K회 제2리프레시된다. 이때 어떤 어드레스가 래치 회로(1170)에 K회 래치되었다는 것은 해당 어드레스가 래치 회로(1170)에 7개 래치되었다는 것을 나타낼 수 있다.
또한 도 11의 메모리 장치는 도 6a, b에서 설명된 메모리 장치와 동일한 방법으로 제2리프레시를 수행하는데 적용될 수 있다. 즉, 래치 회로(1170)의 영역을 나누고 위크 로우 어드레스를 래치함으로써 위크 워드라인의 제1리프레시와 제2리프레시의 간격을 적절하게 설정할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 12를 참조하면, 메모리 장치는 셀 어레이(1210), 비휘발성 메모리부(1220), 로우 회로(1230), 컬럼 회로(1240), 리프레시 카운터(1250), 리프레시 제어부(1260) 및 래치 회로(1270)를 포함할 수 있다. 비휘발성 메모리부(1220)의 데이터는 전송버스(1201)를 통해 전송될 수 있다.
래치 회로(1270)는 각각 다수의 래치부(LAT0 - LAT3)를 포함할 수 있다. 다수의 래치부(LAT0 - LAT3)는 각각 다수의 어드레스를 저장할 수 있다. 비휘발성 메모리부(1220)의 각 셀 어레이(420_0 - 420_9)는 다수의 래치부(LAT0 - LAT3)에 각각 대응하는 다수의 영역(S0 - S3)으로 나뉠 수 있다.
도 13을 참조하면, 각 셀 어레이들(420_0 - 420_9)은 각각 S0 - S3로 나뉠 수 있다. S0는 리프레시 구간 동안 1회 제2리프레시되는 위크 로우 어드레스를 저장하는 영역이고, S1는 리프레시 구간 동안 2회 제2리프레시되는 위크 로우 어드레스를 저장하는 영역이고, S2는 리프레시 구간 동안 3회 제2리프레시되는 위크 로우 어드레스를 저장하는 영역이고, S3는 리프레시 구간 동안 4회 제2리프레시되는 위크 로우 어드레스를 저장하는 영역일 수 있다.
부트업 동작시 SO에 저장된 위크 로우 어드레스는 LAT0로 전송되어 래치되고, S1에 저장된 위크 로우 어드레스는 LAT1로 전송되어 래치되고, S2에 저장된 위크 로우 어드레스는 LAT2로 전송되어 래치되고, S3에 저장된 위크 로우 어드레스는 LAT3로 전송되어 래치된다.
리프레시 제어부(1260)는 LAT0에 래치된 위크 로우 어드레스에 대응하는 위크 워드라인은 리프레시 구간 동안 1회, LAT1에 래치된 위크 로우 어드레스에 대응하는 위크 워드라인은 리프레시 구간 동안 2회, LAT2에 래치된 위크 로우 어드레스에 대응하는 위크 워드라인은 리프레시 구간 동안 3회, LAT3에 래치된 위크 로우 어드레스에 대응하는 위크 워드라인은 리프레시 구간 동안 4회 리프레시되도록 래치 회로(1270) 및 로우 회로(1230)를 제어할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 14를 참조하면, 메모리 장치는 셀 어레이(1410), 비휘발성 메모리부(1420), 로우 회로(1430), 컬럼 회로(1440), 리프레시 카운터(1450), 리프레시 제어부(1460) 및 래치 회로(1470)를 포함할 수 있다. 비휘발성 메모리부(1420)의 데이터는 전송버스(1401)를 통해 전송될 수 있다.
도 14의 메모리 장치는 도 8a, b에서 설명된 메모리 장치와 동일한 방법으로 제2리프레시를 수행하는데 적용될 수 있다. 즉, 리프레시 제어부(1460)의 제어를 통해 위크 워드라인의 제1리프레시와 제2리프레시의 간격을 적절하게 설정할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 15를 참조하면, 메모리 장치는 셀 어레이(1510), 비휘발성 메모리부(1520), 로우 회로(1530), 컬럼 회로(1540), 리프레시 카운터(1550), 리프레시 제어부(1560) 및 래치 회로(1570)를 포함할 수 있다. 비휘발성 메모리부(1520)의 데이터는 전송버스(1501)를 통해 전송될 수 있다.
도 15의 메모리 장치는 도 10a, b, c에서 설명된 메모리 장치와 동일한 방법으로 제2리프레시를 수행하는데 적용될 수 있다. 즉, 비휘발성 메모리부(1520)에 저장된 각 워드라인에 대응하는 위크 데이터가 래치 회로(1570)에 포함된 각 워드라인에 대응하는 래치에 래치되고, 위크 데이터를 참조하여 위크 워드라인의 제2리프레시가 수행될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
Claims (22)
- 하나 이상의 메모리 셀이 연결된 다수의 워드라인;
상기 다수의 워드라인 중 하나 이상의 워드라인의 어드레스를 저장하는 비휘발성 메모리부; 및
상기 다수의 워드라인이 차례로 제1리프레시되도록 제어하되, 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 리프레시 구간 - 상기 리프레시 구간은 상기 다수의 워드라인이 1회씩 모두 리프레시 되는 구간임 - 동안 1회 이상 제2리프레시되도록 제어하는 리프레시 제어부
를 포함하는 메모리 장치.
- 제 1항에 있어서,
상기 리프레시 제어부는
상기 비휘발성 메모리부에 K(K는 자연수)회 저장된 어드레스에 대응하는 워드라인이 상기 리프레시 구간 동안 K회 제2리프레시되도록 제어하는 메모리 장치.
- 제 1항에 있어서,
상기 비휘발성 메모리부는
제1 내지 제N(N은 2이상의 자연수)영역으로 나뉘고,
상기 리프레시 제어부는
상기 제1 내지 제N영역에 중 제K(K는 자연수)영역에 저장된 어드레스에 대응하는 워드라인이 상기 리프레시 구간 동안 K회 제2리프레시되도록 제어하는 메모리 장치.
- 제 1항에 있어서,
상기 워드라인이 리프레시될 때마다 값이 변경되는 카운팅 어드레스를 생성하는 리프레시 카운터
를 더 포함하고,
상기 리프레시 제어부는
리프레시 커맨드에 응답하여 상기 카운팅 어드레스에 대응하는 워드라인이 제1리프레시되도록 제어하고, 상기 리프레시 커맨드가 소정의 횟수만큼 인가될 때마다 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제2리프레시되도록 제어하는 메모리 장치.
- 제 1항에 있어서,
상기 비휘발성 메모리부로부터 전송된 어드레스를 저장하는 하나 이상의 래치부
를 더 포함하고,
상기 리프레시 제어부는
상기 리프레시 구간 동안 상기 하나 이상의 래치부에 래치된 어드레스에 대응하는 워드라인이 1회 이상 제2리프레시되도록 제어하는 메모리 장치.
- 제 1항에 있어서,
상기 비휘발성 메모리부는
상기 리프레시 커맨드가 소정의 횟수만큼 인가될 때마다 상기 저장된 하나 이상의 어드레스를 차례로 상기 리프레시 제어부로 전송하고,
상기 리프레시 제어부는
상기 비휘발성 메모리부로부터 전송된 어드레스에 대응하는 워드라인이 상기 리프레시 구간 동안 1회 이상 제2리프레시되도록 제어하는 메모리 장치.
- 제 1항에 있어서,
상기 비휘발성 메모리부는
1비트의 데이터를 저장하는 다수의 퓨즈 셀을 포함하고,
상기 다수의 퓨즈 셀은 어레이(array)로 배치된 메모리 장치. - 하나 이상의 메모리 셀이 연결된 다수의 워드라인;
상기 다수의 워드라인 중 하나 이상의 워드라인의 어드레스를 저장하는 비휘발성 메모리부; 및
리프레시 구간 - 상기 리프레시 구간은 제1 내지 제N(N은 2이상의 자연수)구간으로 나뉨 - 동안 상기 다수의 워드라인이 차례로 1회씩 제1리프레시되도록 제어하되, 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 상기 제1 내지 제N구간 중 제1리프레시된 구간 이외의 구간에 제2리프레시되도록 제어하는 리프레시 제어부
를 포함하는 메모리 장치.
- 제 8항에 있어서,
상기 리프레시 제어부는
상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제K(K는 N/2이하의 자연수)구간에 제1리프레시되는 워드라인이면, 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제K+N/2구간에 제2리프레시되도록 제어하고,
상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제L(L은 N/2보다 크고 N이하인 자연수)구간에 제1리프레시되는 워드라인이면, 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제L-N/2구간에 제2리프레시되도록 제어하는 메모리 장치.
- 제 8항에 있어서,
상기 워드라인이 리프레시될 때마다 값이 변경되는 카운팅 어드레스를 생성하는 리프레시 카운터
를 더 포함하고,
상기 리프레시 제어부는
리프레시 커맨드에 응답하여 상기 카운팅 어드레스에 대응하는 워드라인이 제1리프레시되도록 제어하고, 상기 리프레시 커맨드가 소정의 횟수만큼 인가될 때마다 상기 카운팅 어드레스의 다수의 비트들 중 소정의 비트와 상기 비휘발성 메모리부에 저장된 어드레스의 다수의 비트들 중 소정의 비트가 다르면 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제2리프레시되도록 제어하는 메모리 장치.
- 제 10항에 있어서,
상기 리프레시 제어부는
상기 비휘발성 메모리부에 저장된 어드레스의 상기 소정의 비트가 제K(K는 N/2이하인 자연수)구간에 대응하면, 상기 카운팅 어드레스의 상기 소정의 비트가 제K+N/2구간에 대응할 때 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제2리프레시되도록 제어하고,
상기 비휘발성 메모리부에 저장된 어드레스의 상기 소정의 비트가 제L(L은 N/2보다 크고 N이하인 자연수)구간에 대응하면, 상기 카운팅 어드레스의 상기 소정의 비트가 제L-N/2구간에 대응할 때 상기 비휘발성 메모리부에 저장된 어드레스에 대응하는 워드라인이 제2리프레시되도록 제어하는 메모리 장치.
- 제 8항에 있어서,
상기 비휘발성 메모리부는
상기 제1 내지 제N구간에 각각 대응하고, 상기 제1 내지 제N구간 중 대응하는 구간 이외의 구간에 제1리프레시되는 워드라인의 어드레스를 저장하기 위한 제1 내지 제N영역으로 나뉘고,
상기 리프레시 제어부는
상기 제1 내지 제N영역에 저장된 어드레스에 대응하는 워드라인이 각각 상기 제1 내지 제N구간에 제2리프레시되도록 제어하는 메모리 장치.
- 제 8항에 있어서,
상기 비휘발성 메모리부는
상기 제1 내지 제N구간에 각각 대응하는 제1 내지 제N영역 - 제K(K는 N/2 이하인 자연수)영역은 제K+N/2구간에 제1리프레시되는 워드라인의 어드레스를 저장하기 위한 영역이고, 제L(L은 N/2보다 크고 N이하인 자연수)영역은 제L-N/2구간에 제1리프레시되는 워드라인의 어드레스를 저장하기 위한 영역임 - 으로 나뉘고,
상기 리프레시 제어부는
상기 제1 내지 제N영역에 저장된 어드레스에 대응하는 워드라인이 각각 상기 제1 내지 제N구간에 제2리프레시되도록 제어하는 메모리 장치.
- 제 8항에 있어서,
상기 비휘발성 메모리부로부터 전송된 어드레스를 저장하는 하나 이상의 래치부
를 더 포함하고,
상기 리프레시 제어부는
상기 리프레시 구간 동안 상기 하나 이상의 래치부에 래치된 어드레스에 대응하는 워드라인이 1회 이상 제2리프레시되도록 제어하는 메모리 장치.
- 제 8항에 있어서,
상기 비휘발성 메모리부는
상기 리프레시 커맨드가 소정의 횟수만큼 인가될 때마다 상기 저장된 하나 이상의 어드레스를 차례로 상기 리프레시 제어부로 전송하고,
상기 리프레시 제어부는
상기 비휘발성 메모리부로부터 전송된 어드레스에 대응하는 워드라인이 상기 리프레시 구간 동안 1회 이상 제2리프레시되도록 제어하는 메모리 장치.
- 제 8항에 있어서,
상기 비휘발성 메모리부는
1비트의 데이터를 저장하는 다수의 퓨즈 셀을 포함하고,
상기 다수의 퓨즈 셀은 어레이(array)로 배치된 메모리 장치.
- 하나 이상의 메모리 셀이 연결된 제1 내지 제N워드라인;
상기 제1 내지 제N워드라인 중 하나의 워드라인에 대응하고, 대응하는 워드라인이 위크 워드라인인지 나타내는 1비트의 위크 데이터를 저장하는 제1 내지 제N비휘발성 메모리 셀을 포함하는 비휘발성 메모리부; 및
상기 다수의 워드라인이 차례로 제1리프레시되도록 제어하되, 상기 제1 내지 제N비휘발성 메모리 셀의 상기 위크 데이터를 참조하여 위크 워드라인이 리프레시 구간 - 상기 리프레시 구간은 상기 다수의 워드라인이 1회씩 모두 리프레시 되는 구간임 - 동안 1회 이상 제2리프레시되도록 제어하는 리프레시 제어부
를 포함하는 메모리 장치.
- 제 17항에 있어서,
상기 제1 내지 제N비휘발성 메모리 셀은 각각 상기 제1 내지 제N워드라인에 대응하고,
상기 비휘발성 메모리부는
상기 제1 내지 제N비휘발성 메모리 셀의 상기 위크 데이터를 상기 제1 내지 제N휘발성 메모리 셀의 순서 이외의 다른 순서로 전송하고,
상기 리프레시 제어부는
상기 비휘발성 메모리부로부터 전송된 상기 위크 데이터가 위크 워드라인임을 나타내면, 상기 전송된 위크 데이터에 대응하는 워드라인이 제2리프레시되도록 제어하는 메모리 장치.
- 제 17항에 있어서,
상기 제1 내지 제N비휘발성 메모리 셀은 소정의 대응관계에 따라 상기 제1 내지 제N워드라인에 대응하고,
상기 비휘발성 메모리부는
상기 제1 내지 제N비휘발성 메모리 셀의 상기 위크 데이터를 상기 제1 내지 제N휘발성 메모리 셀의 순서로 전송하고,
상기 리프레시 제어부는
상기 비휘발성 메모리부로부터 전송된 상기 위크 데이터가 위크 워드라인임을 나타내면, 상기 전송된 위크 데이터에 대응하는 워드라인이 제2리프레시되도록 제어하는 메모리 장치.
- 제 17항에 있어서,
상기 워드라인이 리프레시될 때마다 값이 변경되는 카운팅 어드레스를 생성하는 리프레시 카운터
를 더 포함하고,
상기 리프레시 제어부는
리프레시 커맨드에 응답하여 상기 카운팅 어드레스에 대응하는 워드라인이 제1리프레시되도록 제어하고, 상기 전송된 위크 데이터가 위크 워드라인임을 나타는 경우 상기 카운팅 어드레스의 소정의 비트를 반전한 어드레스에 대응하는 워드라인이 제2리프레시되도록 제어하는 메모리 장치.
- 제 17항에 있어서,
상기 비휘발성 메모리부로부터 전송된 상기 제1 내지 제N비휘발성 메모리 셀의 상기 위크 데이터를 각각 래치하는 제1 내지 제N래치
를 더 포함하고,
상기 리프레시 제어부는
리프레시 커맨드에 응답하여 상기 카운팅 어드레스에 대응하는 워드라인이 제1리프레시되도록 제어하고, 상기 리프레시 구간 동안 상기 제1 내지 제N래치의 위크 데이터를 소정의 순서로 입력받되, 입력받은 위크 데이터가 위크 워드라임을 나타내는 경우 상기 카운팅 어드레스의 모든 비트를 반전한 어드레스에 대응하는 워드라인이 제2리프레시되도록 제어하는 메모리 장치.
- 제 17항에 있어서,
상기 비휘발성 메모리부는
1비트의 데이터를 저장하는 다수의 퓨즈 셀을 포함하고,
상기 다수의 퓨즈 셀은 어레이(array)로 배치된 메모리 장치.
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