KR20180042489A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 장치는 다수의 워드라인; 다수의 비트라인; 다수의 워드라인 및 다수의 비트라인 중 대응하는 워드라인과 비트라인에 연결된 다수의 메모리 셀; 및 상기 다수의 워드라인 중 둘 이상의 워드라인이 함께 액티브되도록 제어하고, 상기 액티브된 워드라인들에 대응하는 비트라인의 전압을 이용해 위크 셀의 유무를 판정하는 제어부를 포함할 수 있다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICE AND METHOD FOR OPERATING MEMORY DEVICE}
본 특허문헌은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치의 메모리 셀은 스위치 역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉, 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나, MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작이 주기적으로 반복되어야 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
리프레쉬 동작은 메모리 컨트롤러로부터 메모리로 리프레쉬 커맨드가 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레쉬 커맨드를 입력한다. 예를 들어, 메모리의 데이터 유지 시간(data retention time)이 64ms이고, 리프레쉬 커맨드가 8000번 입력되어야 메모리 내부의 전체 메모리 셀이 리프레쉬 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레쉬 커맨드를 메모리 장치로 입력한다.
한편, 메모리 장치의 테스트 과정에서 메모리 장치에 포함된 일부 메모리 셀들의 데이터 유지 시간(data retention time)이 규정된 기준 시간을 초과하지 못하는 경우 해당 메모리 장치는 페일로 처리되는데, 이렇게 페일로 처리된 메모리 장치는 버려져야 한다.
데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀(즉, 위크 셀)을 포함하는 메모리 장치를 모두 페일로 처리하는 경우 수율이 하락하는 문제점이 있다. 또한 테스트를 통과한 메모리 장치라도 사후적인 요인에 의해 위크 셀이 발생하면 오류를 일으킬 수 있다.
더욱이, 하나의 칩에 집적되는 셀(cell)의 수가 수천 만개 이상으로 초고집적화 되어감에 따라 제조 공정의 발달에도 불구하고 위크 셀의 존재 가능성은 더욱 커지고 있다고 할 수 있다. 만일 이러한 위크 셀에 대하여 정확한 테스트가 이루어지지 않는다면 반도체 메모리 장치의 신뢰성을 확보할 수 없게 된다. 따라서, 위크 셀을 검출하는 다양한 스킴 및 방법이 연구되고 있다.
본 발명의 일 실시예는 위크 셀을 검출하는데 필요한 테스트 시간을 줄인 메모리 장치 및 메모리 장치의 동작 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 워드라인; 다수의 비트라인; 다수의 워드라인 및 다수의 비트라인 중 대응하는 워드라인과 비트라인에 연결된 다수의 메모리 셀; 및 상기 다수의 워드라인 중 둘 이상의 워드라인이 함께 액티브되도록 제어하고, 상기 액티브된 워드라인들에 대응하는 비트라인의 전압을 이용해 위크 셀의 유무를 판정하는 제어부를 포함할 수 있다.
다수의 워드라인, 다수의 비트라인 및 다수의 워드라인 및 다수의 비트라인 중 대응하는 워드라인과 비트라인에 연결된 다수의 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은 상기 다수의 워드라인 중 둘 이상의 워드라인을 함께 액티브하는 단계; 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 동일한 비트라인에 연결된 메모리 셀들과 상기 비트라인이 전하를 공유하는 단계; 및 상기 액티브된 워드라인들에 대응하는 비트라인의 전압이 기준 전압보다 낮은 경우 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 상기 액티브된 워드라인들에 대응하는 비트라인의 전압이 상기 기준 전압 이상인 경우 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 각각 둘 이상의 워드라인을 포함하는 제1 내지 제n(n은 자연수)워드라인 그룹; 및 상기 제1 내지 제n워드라인 그룹을 차례로 액티브되도록 제어하고, 액티브된 워드라인 그룹에 대응하는 비트라인의 전압을 이용해 상기 액티브된 워드라인 그룹에 연결된 메모리 셀들 중 위크 셀 유무를 판정하는 제어부를 포함할 수 있다.
본 기술은 메모리 장치에서 다수의 워드라인을 그룹핑하여 테스트를 수행함으로써 위크 셀을 검출하는 테스트 동작이 수행되는 시간을 줄일 수 있다.
도 1는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 2는 셀 어레이(110)의 내부 구성의 일부를 도시한 도면,
도 3a는 다수의 메모리 셀(MC)이 하나의 비트라인(BL)에 동시에 전기적으로 연결된 상태를 나타낸 도면,
도 3b는 도 3a의 메모리 셀(MC)들의 데이터 보유 시간에 따라 도 3a에서 시간에 따른 비트라인(BL)의 전압 변화가 어떻게 달라지는지 나타낸 도면,
도 4는 종래의 테스트 동작을 설명하기 위한 도면,
도 5은 도 1의 메모리 장치의 동작을 설명하기 위한 도면,
도 6은 제어부(150)의 구성도,
도 7은 제1실시예에 따른 어드레스 저장부(640)에서 위크 어드레스가 저장되는 것을 나타낸 도면,
도 8은 제2실시예에 따른 어드레스 저장부(640') 및 제2실시예에 따른 어드레스 저장부(640')에서 위크 어드레스가 저장되는 것을 나타낸 도면,
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도,
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도,
도 11은 도 10의 메모리 장치의 동작 방법을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 1를 참조하면, 메모리 장치는 셀 어레이(110), 모드 설정부(120), 리프레시 제어부(130), 리프레시 카운터(140), 제어부(150), 로우 제어부(160), 컬럼 제어부(170) 및 파이프 래치부(180)를 포함할 수 있다.
셀 어레이(110)는 다수의 워드라인(WL0 - WLx, x는 자연수), 다수의 비트라인(BL0 - BLy, y는 자연수) 다수의 메모리 셀(MC)을 포함할 수 있다. 셀 어레이(210)의 세부 구성 및 동작에 대해서는 도 2의 설명에서 후술한다.
모드 설정부(120)는 메모리 장치를 노멀 동작 모드와 테스트 동작 모드 중 하나의 동작 모드로 설정할 수 있다. 모드 설정부(120)는 메모리 장치가 노멀 동작 모드로 설정된 경우 테스트 모드 신호(TM)를 비활성화하고, 메모리 장치가 테스트 동작 모드로 설정된 경우 테스트 모드 신호(TM)를 활성화할 수 있다. 모드 설정부(120)는 셋 커맨드(SET)가 인가되면 설정 정보(SET_INF)에 응답하여 테스트 모드 신호(TM)를 비활성화하거나 활성화할 수 있다. 설정 정보(SET_INF)는 커맨드 신호들(command signals) 및 어드레스 신호들(address signals) 중 하나 이상의 신호들을 포함할 수 있다.
리프레시 제어부(130)는 리프레시 커맨드(REF)에 응답하여 리프레시 신호(REFP)를 1회 이상 활성화할 수 있다. 리프레시 신호(REFP)가 활성화되는 횟수는 1회의 리프레시 커맨드(REF)에 응답하여 수행되는 리프레시 동작의 횟수에 대응하도록 설정될 수 있다.
리프레시 카운터(140)는 리프레시 신호(REFP)에 응답하여 카운팅을 수행하고, 카운팅 어드레스(CNT_ADD)를 생성할 수 있다. 리프레시 카운터(140)는 카운팅을 통해 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킨다는 것은 금번에 k번째 워드라인이 선택되었다면 다음번에는 k+1번째 워드라인이 선택되도록 카운팅 어드레스(CNT_ADD)를 변화시킨다는 것을 나타낼 수 있다.
제어부(150)는 테스트 동작 모드에서 다수의 워드라인(WL0 - WLx) 중 둘 이상의 워드라인이 함께 액티브되도록 제어하고, 액티브된 워드라인들에 대응하는 비트라인의 전압을 이용해 위크 셀의 유무를 판정할 수 있다. 제어부(150)는 1회의 테스트 동작을 통해 둘 이상의 워드라인에 연결된 메모리 셀들에 위크 셀이 포함되어 있는지 여부를 테스트할 수 있다.
제어부(150)는 비트라인의 전압이 기준 전압 이상인 경우 액티브된 워드라인들에 연결된 메모리 셀(MC)들 중 위크 셀이 없는 것으로 판정하고, 비트라인의 전압이 기준 전압 미만인 경우 액티브된 워드라인들에 연결된 메모리 셀(MC)들 중 위크 셀이 있는 것으로 판정할 수 있다.
먼저 테스트 대상인 둘 이상의 워드라인들에 연결된 다수의 메모리 셀(MC)들에 동일한 데이터(0데이터 또는 1데이터, 이하 테스트 데이터(TEST_DATA)라 함)가 라이트될 수 있다. 그 후 제어부(150)는 테스트 모드 신호(TM)가 활성화되면 테스트 어드레스(TADD)를 생성할 수 있다. 제어부(150)는 리프레시 신호(REFP)가 활성화되면 테스트 어드레스(TADD)를 갱신(예, 증가)할 수 있다. 테스트 동작시 리프레시 신호(REFP)가 활성화되면 테스트 어드레스(TADD)에 대응하는 둘 이상의 워드라인이 함께 설정된 시간 동안 활성화될 수 있다.
참고로 테스트 어드레스(TADD)는 다수의 워드라인(WL0 - WLx) 중 둘 이상의 워드라인을 함께 선택하기 위한 어드레스일 수 있다. 이를 위해 테스트 어드레스(TADD)는 1개의 워드라인을 선택하기 위한 어드레스가 10비트를 포함하는 경우 그 중 설정된 갯수의 상위 비트들만 포함하는 어드레스일 수 있다. 예를 들어, 1개의 워드라인을 선택하기 위한 어드레스가 10비트를 포함하는 경우 테스트 어드레스(TADD)는 10비트 중 상위 6비트만 포함하는 어드레스일 수 있다. 이 경우 테스트 어드레스(TADD)를 이용하면 상위 6비트의 어드레스의 값이 같고, 하위 4비트의 어드레스 값은 서로 다른 16개의 워드라인이 함께 선택될 수 있다.
제어부(150)는 설정된 시간이 지난 후 비트라인들의 데이터와 테스트 데이터(TEST_DATA)를 비교하여 다르면 테스트 대상인 둘 이상의 워드라인에 연결된 메모리 셀들 중 위크 셀이 포함된 것으로 판정하고, 같으면 테스트 대상인 둘 이상의 워드라인에 연결된 메모리 셀들 중 위크 셀이 포함되지 않은 것으로 판정할 수 있다.
제어부(150)는 테스트 동작의 결과 테스트 어드레스(TADD)에 대응하는 워드라인들에 연결된 메모리 셀들 중 위크 셀이 포함된 것으로 판정되면 테스트 어드레스(TADD)를 위크 어드레스(WADD)로 저장할 수 있다.
리드 동작시 셀 어레이(110)에서 출력된 데이터는 컬럼 제어부(170)의 제어에 의해 다수의 글로벌 라인들(GIOs)로 전달될 수 있다. 다수의 글로벌 라인들(GIOs)의 데이터는 파이프 래치부(180)에 래치되었다가, 메모리 장치의 외부로 출력될 수 있다. 테스트 동작시에도 이와 비슷하게, 비트라인의 데이터가 컬럼 제어부(170)에 의해 글로벌 라인들(GIOs) 및 파이프 래치부(180)를 거칠 수 있다. 제어부(150)는 다수의 글로벌 라인의 데이터(D1), 파이프 래치부(180)에 래치된 데이터(D2) 또는 파이프 래치부(180)에서 출력된 데이터(D3)와 자신에게 저장된 테스트 데이터(TEST_DATA)를 비교하여 위크 셀의 포함 여부를 판정할 수 있다. 파이프 래치부(180)에서 출력된 데이터는 데이터 출력 라인(DOs)을 통해 전달될 수 있다.
로우 제어부(160)는 로우 어드레스(RADD), 카운팅 어드레스(CNT_ADD) 또는 테스트 어드레스(TADD)에 의해 선택된 워드라인의 액티브 및 프리차지 동작을 제어할 수 있다. 로우 제어부(160)는 액티브 커맨드(ACT)가 인가되면 로우 어드레스(RADD)에 대응하는 워드라인을 액티브시키고, 프리차지 커맨드(PRE)가 인가되면 액티브된 워드라인을 프리차지시킬 수 있다. 로우 제어부(160)는 테스트 모드 신호(TM)가 비활성화된 상태에서 리프레시 신호(REFP)가 활성화되면 카운팅 어드레스(CNT_ADD)에 대응하는 워드라인을 설정된 시간만큼 액티브시킨 후 프리차지할 수 있다. 로우 제어부(160)는 테스트 모드 신호(TM)가 활성화된 상태에서 리프레시 신호(REFP)가 활성화되면 테스트 어드레스(TADD)에 대응하는 둘 이상의 워드라인들을 함께 설정된 시간만큼 액티브시킨 후 프리차지할 수 있다.
컬럼 제어부(170)는 리드 커맨드(RD)가 인가되면 컬럼 어드레스(CADD)에 의해 선택된 비트라인의 데이터를 리드하고, 라이트 커맨드(WT)가 인가되면 컬럼 어드레스(CADD)에 의해 선택된 비트라인을 통해 데이터를 라이트할 수 있다. 셀 어레이(110)에 입력되거나 출력되는 데이터는 글로벌 라인들(GIOs)을 통해 전달될 수 있다. 테스트 모드 신호(TM)가 활성화된 경우 컬럼 제어부(170)는 둘 이상의 워드라인이 액티브된 후 설정된 시간이 지나면 비트라인의 데이터를 글로벌 라인들(GIOs)로 전달할 수 있다.
도 2는 셀 어레이(110)의 내부 구성의 일부를 도시한 도면이다.
도 2를 참조하면, 셀 어레이(110)는 셀 매트들(MT0, MT1), 제1감지 증폭기들(SA1), 다수의 워드라인(WL), 다수의 비트라인(BL), 다수의 메모리 셀(MC), SIO라인들(SIOs), 제2감지 증폭기(SA2) 및 로컬 라인들(LIOs)을 포함할 수 있다. 각 메모리 셀들(MC)은 셀 트랜지스터(T)와 캐패시터(C)를 포함할 수 있다. 도 2에서는 도시의 편의를 위해 1개의 메모리 셀(MC)만 내부를 도시하였다. 도 2에서는 셀 어레이(110)에 포함된 셀 매트들 중 2개의 셀 매트만 도시하였으나 셀 어레이(110)는 수십 ~ 수백개 이상의 셀 매트를 포함할 수 있다. 또한 각 셀 매트에 대응하는 워드라인 및 비트라인의 개수, 각 셀 매트에 포함된 메모리 셀(MC)의 개수는 설계에 따라 달라질 수 있다.
제1감지 증폭기(SA1)는 인에이블 신호(EN)에 응답하여 활성화되며, 활성화 상태에서 비트라인의 데이터를 감지 및 증폭할 수 있다. 제1감지 증폭기(SA1)는 컬럼 선택신호(YI<0:1>) 중 대응하는 선택신호가 활성화되면 대응하는 비트라인과 SIO라인들(SIOs) 사이에 데이터를 전달할 수 있다.
테스트 모드에서 동작하는 경우 인에이블 신호(EN)는 비활성화 상태를 유지하고, 컬럼 선택신호(YI<0:1>)만 활성화될 수 있다. 이러한 경우 제1감지 증폭기(SA1)는 대응하는 비트라인의 데이터를 증폭하지 않고, 대응하는 비트라인과 SIO라인들(SIOs)을 전기적으로 연결할 수 있다.
제2감지 증폭기(SA2)는 SIO라인들(SIOs)의 데이터를 감지 및 증폭하여, LIO라인들(LIOs)로 전달할 수 있다. 제2감지 증폭기(SA2)는 SIO라인들(SIOs)의 전압이 설정된 레벨보다 높은 경우 제1데이터(예, 1데이터)를 로컬 라인들(LIOs)로 전달하고, 설정된 레벨 미만인 경우 제2데이터(예, 0데이터)를 로컬 라인들(LIOs)로 전달할 수 있다.
테스트 동작시 메모리 셀들(MC)에 동일한 데이터가 라이트된 후 설정된 시간이 지나면 둘 이상의 워드라인이 함께 액티브될 수 있다(TEST_ACT). 둘 이상의 워드라인이 함께 액티브되면 각각의 워드라인에 대응하는 메모리 셀(MC)들이 비트라인(BL)과 전기적으로 연결될 수 있다.
도 3a는 다수의 메모리 셀(MC)이 하나의 비트라인(BL)에 동시에 전기적으로 연결된 상태를 나타낸 도면이다. 도 3a에서 셀 트랜지스터(T)는 턴온된 스위치의 형태로 표시하였다. 도 3a에 도시된 바와 같이, 테스트 동작시 하나의 비트라인에 동시에 2개 이상의 셀 캐패시터(C)가 전기적으로 연결될 수 있다. 비트라인(BL)에 존재하는 캐패시턴스를 BL_C라하면 시간이 지나면서 셀 캐패시터(C)들과 BL_C 사이의 전하 공유로 인해 비트라인(BL)의 전압이 변할 수 있다. 도 3a에서는 워드라인의 도시를 생략하였다.
도 3b는 도 3a의 메모리 셀(MC)들의 데이터 보유 시간에 따라 도 3a에서 시간에 따른 비트라인(BL)의 전압 변화가 어떻게 달라지는지 나타낸 도면이다.
도 3b를 참조하면, 제1그래프(G1)는 메모리 셀들(MC)의 평균적인 데이터 보유 시간이 일반적인 메모리 셀(MC)보다 긴 경우(이하 CASE1) 비트라인(BL)의 전압 변화를 나타낼 수 있다. 이때 메모리 셀들(MC) 중 일부 또는 전부가 일반적인 메모리 셀(MC)보다 긴 데이터 보유 시간을 가질 수 있다. 제2그래프(G2)는 메모리 셀들(MC)의 평균적인 데이터 보유 시간이 일반적인 메모리 셀(MC)과 비슷한 경우(이하 CASE2) 비트라인(BL)의 전압 변화를 나타낼 수 있다. 제3그래프(G3)는 메모리 셀들(MC)의 평균적인 데이터 보유 시간이 일반적인 메모리 셀(MC)보다 짧은 경우(이하 CASE3) 비트라인(BL)의 전압 변화를 나타낼 수 있다. 이때 메모리 셀들(MC) 중 일부 또는 전부가 위크 셀일 수 있다.
제1 내지 제3그래프(G1 - G3)를 살펴보면, 메모리 셀들(MC)의 평균적인 데이터 보유 시간에 따라 시간당 비트라인(BL)의 전압 변화량과 비트라인(BL) 전압의 최대값이 달라진다는 것을 알 수 있다. 이유는 다음과 같다. 이상적인 메모리 셀(MC)에 저장된 전하량은 시간과 관계 없이 유지되지만 실제로 셀 캐패시터(C)에 저장된 전하량은 시간에 따라 점점 줄어든다. 그런데 데이터 보유 시간이 길수록 셀 캐패시터(C)에 저장된 전하량이 천천히 줄어들고, 위크 셀의 경우 셀 캐패시터(C)에 저장된 전하량이 빠르게 줄어든다. 따라서 비트라인(BL)과 연결되었을 때 메모리 셀(MC)들의 셀 캐패시터(C)에 저장된 전하량의 총량은 CASE1이 가장 많고, CASE3가 가장 적다.
메모리 셀들(MC)과 비트라인(BL)의 전하량 차이가 클수록 전하의 이동이 빠르기 때문에 제1그래프(G1)에서 시간당 비트라인(BL)의 전압 변화가 가장 크다. 또한 메모리 셀들(MC)에 저장된 전하량이 많을수록 전하가 완전히 분배된 상태에서 비트라인(BL)에 공유된 전하량이 많기 때문에 제1그래프(G1)에서 비트라인(BL)의 전압의 최대값이 가장 높다. 이때 컬럼 선택신호(YI<0:1>)가 활성화되는 시점에 CASE1, CASE2는 기준 레벨(VREF)보다 높은 전압 레벨을 가지고, CASE3는 기준 레벨(VREF) 미만의 전압을 가지도록 하면 CASE1, CASE2의 경우 제2감지 증폭기(SA2)에서 1데이터가 출력되고, CASE3의 경우 제2감지 증폭기(SA2)에서 0데이터가 출력될 수 있다. 원래 메모리 셀들(MC)에 라이트된 데이터는 1데이터 이므로 이 경우 셀 어레이(210)에서 출력된 데이터와 테스트 데이터(TEST_DATA)인 1데이터를 비교하여 테스트 대상인 둘 이상의 워드라인(WL)에 연결된 메모리 셀들(MC) 중 위크 셀이 포함되어 있는지 여부를 판정할 수 있다.
도 4는 종래의 테스트 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 종래의 테스트 동작은 1개의 워드라인씩 개별적으로 테스트를 진행할 수 있다. 테스트 동작은 다음과 같은 순서로 이루어질 수 있다. 먼저 테스트 대상인 워드라인에 테스트 데이터(TEST_DATA)를 라이트할 수 있다. 그 후 테스트 대상인 워드라인을 설정된 시간 동안 리프레시하지 않고, 설정된 시간이 지난 후 테스트 대상인 워드라인에 연결된 메모리 셀들(도 4에 미도시 됨)을 리드하여 테스트 데이터(TEST_DATA)와 비교할 수 있다. 여기서 설정된 시간은 위크 셀 판별을 위한 기준 시간일 수 있다. 예를 들어, 스펙(SPEC)에 정의된 리프레시 사이클이 tRFC인 경우 기준 시간은 tRFC이거나 tRFC의 n(n은 자연수)배 또는 tRFC의 1/n배 등으로 설정될 수 이있다.
따라서 종래의 경우 1개의 워드라인을 테스트하기 위해 필요한 시간을 tTEST1라 하면 x개의 워드라인을 모두 테스트하기 위해 x×tTEST1 이상의 시간이 필요할 수 밖에 없다.
도 5은 도 1의 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5을 참조하면, 도 1의 메모리 장치의 테스트 동작은 한번에 n개의 워드라인을 묶어서 테스트를 진행할 수 있다. 테스트 동작은 다음과 같은 순서로 이루어질 수 있다. 먼저 테스트 대상인 워드라인들에 테스트 데이터(TEST_DATA)를 라이트할 수 있다. 그 후 테스트 대상인 워드라인을 설정된 시간 동안 리프레시하지 않고, 설정된 시간이 지난 후 n개의 워드라인을 함께 액티브시켜 결정되는 비트라인(BL)의 전압에 대응하는 데이터와 테스트 데이터(TEST_DATA)를 비교할 수 있다.
따라서 도 12의 메모리 장치의 경우 n개의 워드라인을 테스트하기 위해 필요한 시간을 tTEST2라하면 x개의 워드라인을 x/n×tTEST2 시간만으로 모두 테스트할 수 있는 장점이 있다. n은 다양하게 설정이 가능하므로 n을 증가시켜 테스트 시간을 크게 감소시킬 수 있다. 또는 n을 감소시켜 위크 셀을 위치를 더욱 자세히 특정할수도 있다.
도 6은 제어부(150)의 구성도이다.
도 6을 참조하면, 제어부(150)는 테스트 어드레스 생성부(610), 테스트 데이터 래치부(620), 데이터 비교부(630) 및 어드레스 저장부(640)를 포함할 수 있다.
테스트 어드레스 생성부(610)는 테스트 모드 신호(TM)가 활성화되면 테스트 어드레스(TADD)를 생성하되, 리프레시 신호(REFP)가 활성화되면 테스트 어드레스(TADD)를 증가시킬 수 있다.
테스트 데이터 래치부(620)는 테스트 모드 신호(TM)가 활성화되면 테스트 대상인 메모리 셀에 라이트되는 테스트 데이터(TEST_DATA)를 래치하고, 출력할 수 있다.
데이터 비교부(630)는 테스트 데이터(TEST_DATA)와 셀 어레이(110)에서 출력된 데이터(OUT_DATA)를 비교하여 테스트 대상인 둘 이상의 워드라인에 연결된 메모리 셀들에 위크 셀이 포함되었는지 여부를 판정할 수 있다. 데이터 비교부(630)는 리프레시 신호(REFP)를 지연시킨 지연신호(DREFP)에 응답하여 비교 동작을 수행할 수 있다. 여기서 OUT_DATA는 도 2의 D1, D2, D3 중 하나의 데이터일 수 있다. 데이터 비교부(630)는 비교 결과에 따라 위크 셀 검출신호(DET_WEAK)를 활성화하거나 비활성화할 수 있다.
어드레스 저장부(640)는 위크 셀 검출신호(DET_WEAK)가 활성화되면 테스트 어드레스(TADD)를 위크 어드레스(WADD)로 저장할 수 있다. 제1실시예에 따른 어드레스 저장부(640)는 위크 셀 검출신호(DET_WEAK)가 활성화되면 테스트 어드레스(TADD)를 직접 위크 어드레스(WADD)로 저장할 수 있다. 어드레스 저장부(640)는 위크 셀에 대한 리프레시 동작을 위해 위크 어드레스(WADD)를 출력할 수 있다.
도 7은 제1실시예에 따른 어드레스 저장부(640)에서 위크 어드레스가 저장되는 것을 나타낸 도면이다.
어드레스 저장부(640)는 위크 셀 검출신호(DET_WEAK)가 활성화될 때마다 테스트 어드레스(TADD)를 각각 위크 어드레스(WADD1, WADD2, ...)로 차례대로 저장할 수 있다. 어드레스 저장부(640)는 다수의 어드레스 저장부(641_0 - 641_p, p는 자연수)를 포함하고, 위크 셀 검출신호(DET_WEAK)가 활성화될 때마다 위크 어드레스를 다수의 어드레스 저장부(641_0 - 641_p, p는 자연수)에 차례로 저장할 수 있다.
도 8은 제2실시예에 따른 어드레스 저장부(640') 및 제2실시예에 따른 어드레스 저장부(640')에서 위크 어드레스가 저장되는 것을 나타낸 도면이다.
어드레스 저장부(640')는 다수의 레지스터(641'_0 - 641'_p)를 포함하며 리프레시 신호(REFP)에 응답하여 선택된 레지스터를 변경하되, 위크 셀 검출신호(DET_WEAK)가 활성화되면 현재 선택된 레지스터에 위크 셀 검출신호(DET_WEAK)가 활성화되었음을 저장할 수 있다. 예를 들어, 0번 레지스터에 저장된 값이 '0'인 경우 '0'인 테스트 어드레스(TADD)에 대응하는 워드라인들에 연결된 메모리 셀들에는 위크 셀이 포함되지 않았음을 나타낼 수 있다. 5번 레지스터에 저장된 값이 '1'인 경우 '5'인 테스트 어드레스(TADD)에 대응하는 워드라인들에 연결된 메모리 셀들에는 위크 셀이 포함되었음을 나타낼 수 있다. 즉, '5'인 테스트 어드레스(TADD)가 위크 어드레스임을 나타낼 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 메모리 장치의 동작 방법은 워드라인 액티브 단계(S910), 전하 공유 단계(S920), 판정 단계(S930) 및 저장 단계(S940)를 포함할 수 있다.
워드라인 액티브 단계(S910)에서는 현재의 테스트 어드레스(TADD)에 대응하는 둘 이상의 워드라인을 함께 액티브할 수 있다. 둘 이상의 워드라인이 액티브되면 액티브된 워드라인에 연결된 메모리 셀들(MC)이 대응하는 비트라인(BL)과 전기적으로 연결될 수 있다.
메모리 셀들(MC)이 대응하는 비트라인(BL)과 전기적으로 연결되면 전하 공유 단계(S920)에서는 메모리 셀들(MC)과 비트라인(BL) 사이에 전하가 공유될 수 있다. 이때 메모리 셀들(MC)에 저장된 전하량에 따라 비트라인(BL)의 시간당 전압의 변화량과 비트라인(BL)의 전압의 최대값은 달라질 수 있다.
판정 단계(S930)에서 제어부(150)는 테스트 데이터(TEST_DATA)와 셀 어레이(110)에서 출력된 데이터(OUT_DATA)를 비교하여 테스트 대상인 워드라인들에 연결된 메모리 셀들(MC)에 위크 셀이 존재하는지 여부를 판정할 수 있다. 위크 셀(MC)이 존재하는 경우 P1로 진행하여 저장 단계(S940)에서 테스트 어드레스(TADD)를 위크 어드레스(WADD)로 저장할 수 있다. 위크 셀이 존재하지 않는 경우 P2로 진행할 수 있다. S950 단계에서 테스트 어드레스(TADD)의 값이 종료값인 경우 S950에서 P3로 진행하여 테스트가 완료되고, 테스트 어드레스(TADD)의 값이 종료값이 아닌 경우 P4로 진행하여 S960단계에서 테스트 어드레스(TADD)가 증가하고, 테스트가 처음부터 다시 수행될 수 있다.
도 9의 메모리 장치의 동작 방법은 테스트 단위인 n개의 워드라인을 포함하는 그룹(이하 워드라인 그룹)에 위크 셀이 존재하는지 여부는 판정할 수 있지만 워드라인 그룹 내에서 어떤 워드라인에 연결된 메모리 셀에 위크 셀이 존재하는지 여부는 알 수 없다. 위크 셀이 연결된 개별 워드라인을 검출하기 위해서는 도 8에서 설명한 테스트를 수행해야 한다. 그러나 도 9의 메모리 장치의 동작 방법을 활용하는 경우 위크 셀이 연결된 개별 워드라인을 검출하기 위한 테스트 시간을 줄일 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 메모리 장치의 동작 방법은 제1테스트 단계(S1010) 및 제2테스트 단계(S1020)를 포함할 수 있다. 제1테스트 단계(S1010)는 도 9의 메모리 장치의 동작 방법과 동일할 수 있다.
제1테스트 단계(S1010)가 완료되면 위크 셀을 포함하는 워드라인 그룹이 검출될 수 있다. 제2테스트 단계(S1020)에서는 위크 셀을 포함하는 워드라인 그룹에 포함된 워드라인들에 대해서만 개별 테스트를 수행하여 위크 셀이 연결된 개별 워드라인을 검출할 수 있다.
제2테스트 단계(S1020)는 워드라인 그룹 선택 단계(S1021), 워드라인 선택 단계(S1022), 테스트 단계(S1023) 및 저장 단계(S1024)을 포함할 수 있다.
워드라인 그룹 선택 단계(S1021)에서는 테스트 어드레스(TADD)가 제1테스트 단계(S1010)에서 검출된 위크 어드레스(WADD)와 동일한지 비교하여, 테스트 어드레스(TADD)가 위크 어드레스와 동일하면 해당 테스트 어드레스(TADD)에 대응하는 워드라인 그룹을 선택하여 테스트를 진행하고(P5), 동일하지 않은 경우 S1025단계로 진행(P6)할 수 있다. S1025단계에서는 테스트 어드레스(TADD)가 종료값이 아닌 경우 S1026단계로 진행(P7)하여 테스트 어드레스(TADD)를 증가시킨 후 워드라인 그룹 선택 단계(S1021)로 다시 진행하고, 종료값인 경우 P8로 진행하여 제2테스트 단계(S1020)를 종료할 수 있다.
워드라인 그룹이 선택되면 워드라인 선택 단계(S1022)에서는 선택된 워드라인에 포함된 개별 워드라인들을 차례로 선택할 수 있다. 개별 워드라인이 선택되면 개별 워드라인 테스트 단계(S1023)에서 테스트 데이터를 선택된 워드라인에 연결된 메모리 셀들에 라이트하고, 설정된 시간이 지난 후 선택된 워드라인에 연결된 메모리 셀들의 데이터를 리드하여 테스트 데이터와 리드된 데이터를 비교할 수 있다.
테스트 데이터와 리드된 데이터가 다른 경우 저장 단계(S1024)로 진행(P9)하여 선택된 워드라인의 어드레스를 저장할 수 있다. 테스트 데이터와 리드 데이터가 같은 경우 P10로 진행할 수 있다. S1027단계에서 선택된 워드라인이 선택된 워드라인 그룹의 마지막 워드라인이 아닌 경우 P1021단계로 진행(P11)하여 선택된 워드라인을 변경할 수 있다. 선택된 워드라인이 선택된 워드라인 그룹의 마지막 워드라인인 경우 S1027 단계에서 S1025단계로 진행(P12)할 수 있다.
도 11은 도 10의 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 장치의 동작 방법은 먼저 제1테스트 동작(S1010)을 수행하며, 제1테스트 동작(S1010)을 완료하는데 x/n×tTEST2 시간이 걸린다. 그후 위크 셀을 포함하는 워드라인 그룹에 포함된 워드라인에 대해서만 제2테스트 동작(S1020)을 통해 개별 워드라인 테스트를 수행할 수 있다. 예를 들어, 위크 셀을 포함하는 워드라인의 그룹의 개수가 3개라고 가정하자. 이 경우 3개의 워드라인 그룹에 대해서만 개별 워드라인 테스트를 수행하며 개별 워드라인을 테스트하는데 결리는 시간이 도 4와 같이 tTEST1이라하면 개별 워드라인을 모두 테스트하는데 걸리는 시간은 (3×n×tTEST1)이다.
따라서 도 10의 메모리 장치의 동작 방법에서 위크 셀을 포함하는 개별 워드라인을 모두 검출하는데 필요한 시간은 (x/n×tTEST2) + (3×n×tTEST1)로 도 4의 테스트 동작시 필요한 시간인 x×tTEST1보다 줄일 수 있다. 예를 들어, x = 8192, n = 16, tTEST1 ≒ tTEST2 = tTEST라 하면, 도 4의 테스트 방법의 경우 테스트를 완료하는데 8192×tTEST의 시간이 필요하지만 도 10의 메모리 장치의 동작 방법의 경우 560×tTEST의 시간으로 테스트를 완료할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 다수의 워드라인;
    다수의 비트라인;
    다수의 워드라인 및 다수의 비트라인 중 대응하는 워드라인과 비트라인에 연결된 다수의 메모리 셀; 및
    상기 다수의 워드라인 중 둘 이상의 워드라인이 함께 액티브되도록 제어하고, 상기 액티브된 워드라인들에 대응하는 비트라인의 전압을 이용해 위크 셀의 유무를 판정하는 제어부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 위크 셀은
    상기 다수의 메모리 셀 중 데이터 보유 시간(data retention time)이 기준 시간에 미치지 못하는 메모리 셀인 메모리 장치.
  3. 제 1항에 있어서,
    상기 제어부는
    상기 액티브된 워드라인들에 대응하는 비트라인의 전압이 기준 전압보다 낮은 경우 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 상기 액티브된 워드라인들에 대응하는 비트라인의 전압이 상기 기준 전압 이상인 경우 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 메모리 장치.
  4. 제 3항에 있어서,
    상기 제어부는
    상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정된 경우, 상기 액티브된 워드라인들에 공통으로 대응하는 어드레스를 위크 어드레스로 저장하는 메모리 장치.
  5. 제 3항에 있어서,
    상기 다수의 비트라인의 전압에 대응하는 데이터가 전달되는 다수의 글로벌 라인;
    상기 다수의 글로벌 라인의 데이터를 래치 및 정렬하여 출력하는 파이프 래치부; 및
    상기 파이프 래치에서 출력된 데이터를 전달하는 다수의 데이터 출력라인
    을 더 포함하는 메모리 장치.
  6. 제 5항에 있어서,
    상기 제어부는
    상기 다수의 글로벌 라인의 데이터와 테스트 데이터를 비교하여 다르면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 같으면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 메모리 장치.
  7. 제 5항에 있어서,
    상기 제어부는
    상기 파이프 래치부의 데이터와 테스트 데이터를 비교하여 다르면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 같으면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 메모리 장치.
  8. 제 5항에 있어서,
    상기 제어부는
    상기 다수의 데이터 출력 라인의 데이터와 테스트 데이터를 비교하여 다르면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 같으면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 메모리 장치.
  9. 제 1항에 있어서,
    상기 액티브된 워드라인들은 어드레스에 포함된 다수의 비트 중 설정된 갯수의 상위 비트들이 동일한 워드라인인 메모리 장치.
  10. 제 1항에 있어서,
    상기 액티브된 워드라인들에 연결된 메모리 셀들 중 동일한 비트라인에 연결된 메모리 셀들과 상기 비트라인은 전하를 공유하는 메모리 장치.
  11. 제 1항에 있어서,
    상기 다수의 비트라인 중 대응하는 비트라인의 데이터를 감지 및 증폭시키는 다수의 감지 증폭기를 더 포함하고,
    상기 제어부에 의해 테스트 동작이 진행되는 경우 상기 다수의 감지 증폭기는 비활성화되어 상기 대응하는 비트라인의 데이터를 감지 및 증폭시키는 동작을 수행하지 않는 메모리 장치.
  12. 다수의 워드라인, 다수의 비트라인 및 다수의 워드라인 및 다수의 비트라인 중 대응하는 워드라인과 비트라인에 연결된 다수의 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 다수의 워드라인 중 둘 이상의 워드라인을 함께 액티브하는 단계;
    상기 액티브된 워드라인들에 연결된 메모리 셀들 중 동일한 비트라인에 연결된 메모리 셀들과 상기 비트라인이 전하를 공유하는 단계; 및
    상기 액티브된 워드라인들에 대응하는 비트라인의 전압이 기준 전압보다 낮은 경우 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 상기 액티브된 워드라인들에 대응하는 비트라인의 전압이 상기 기준 전압 이상인 경우 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  13. 제 12에 있어서,
    상기 위크 셀은
    상기 다수의 메모리 셀 중 데이터 보유 시간(data retention time)이 기준 시간에 미치지 못하는 메모리 셀인 메모리 장치의 동작 방법.
  14. 제 12항에 있어서,
    상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정된 경우, 상기 액티브된 워드라인들에 공통으로 대응하는 어드레스를 위크 어드레스로 저장하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  15. 제 12항에 있어서,
    상기 둘 이상의 워드라인을 액티브하는 단계는
    상기 둘 이상의 워드라인의 어드레스들에 포함된 다수의 비트 중 설정된 갯수의 상위 비트가 동일한 테스트 어드레스를 인가하는 단계; 및
    상기 테스트 어드레스에 응답하여 상기 둘 이상의 워드라인을 함께 선택 및 구동하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  16. 제 12항에 있어서,
    상기 판정하는 단계는
    상기 액티브된 워드라인에 대응하는 비트라인의 전압에 대응하는 데이터를 전달하는 단계; 및
    상기 전달된 데이터와 테스트 데이터를 비교하여 다르면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 같으면 상기 액티브된 워드라인들에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  17. 제 12항에 있어서,
    상기 둘 이상의 워드라인에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정된 경우 상기 둘 이상의 워드라인에 포함된 워드라인들을 각각 테스트하여 연결된 메모리 셀들 중 상기 위크 셀이 있는 워드라인을 검출하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  18. 각각 둘 이상의 워드라인을 포함하는 제1 내지 제n(n은 자연수)워드라인 그룹; 및
    상기 제1 내지 제n워드라인 그룹을 차례로 액티브되도록 제어하고, 액티브된 워드라인 그룹에 대응하는 비트라인의 전압을 이용해 상기 액티브된 워드라인 그룹에 연결된 메모리 셀들 중 위크 셀 유무를 판정하는 제어부
    를 포함하는 메모리 장치.
  19. 제 18항에 있어서,
    상기 제어부는
    상기 액티브된 워드라인 그룹에 대응하는 비트라인의 전압이 기준 전압보다 낮은 경우 상기 액티브된 워드라인 그룹에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 상기 액티브된 워드라인 그룹에 대응하는 비트라인의 전압이 기준 전압 이상인 경우 상기 액티브된 워드라인 그룹에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 메모리 장치.
  20. 제 18항에 있어서,
    상기 제어부는
    상기 액티브된 워드라인 그룹에 대응하는 비트라인의 전압에 대응하는 데이터와 테스트 데이터를 비교하여 두 데이터가 다른 경우 상기 액티브된 워드라인 그룹에 연결된 메모리 셀들 중 상기 위크 셀이 있는 것으로 판정하고, 상기 두 데이터가 같은 경우 상기 액티브된 워드라인 그룹에 연결된 메모리 셀들 중 상기 위크 셀이 없는 것으로 판정하는 메모리 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
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KR20210054364A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
EP4258266A4 (en) * 2022-02-18 2024-04-17 Changxin Memory Tech Inc TEST METHOD FOR MEMORY CHIP AND RELATED DEVICE

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287189B1 (ko) 1999-04-07 2001-04-16 윤종용 활성화된 다수개의 워드라인들이 순차적으로 디세이블되는 반도체 메모리장치
DE10211932B9 (de) * 2002-03-18 2006-03-30 Infineon Technologies Ag Schaltungsanordnung zum Auslesen, Bewerten und Wiedereinlesen eines Ladungszustandes in eine Speicherzelle
KR100498598B1 (ko) * 2003-04-30 2005-07-01 주식회사 하이닉스반도체 리페어 효율을 향상시킨 반도체 메모리 장치
CN1862706A (zh) * 2005-05-12 2006-11-15 恩益禧电子股份有限公司 易失性半导体存储器
JP5623688B2 (ja) * 2007-10-29 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置、および欠陥セルテスト方法
KR20110002319A (ko) 2009-07-01 2011-01-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 동작 방법
US8773925B2 (en) * 2010-02-23 2014-07-08 Rambus Inc. Multilevel DRAM
US9385054B2 (en) * 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof
KR102362605B1 (ko) * 2015-08-06 2022-02-15 에스케이하이닉스 주식회사 메모리 장치

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