KR20110002319A - 반도체 메모리 장치 및 그 테스트 동작 방법 - Google Patents

반도체 메모리 장치 및 그 테스트 동작 방법 Download PDF

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Abstract

본 발명은 다수의 메모리 뱅크의 모든 워드라인을 활성화시켜 테스트 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 테스트 신호에 서로 다른 지연 시간을 반영하여 다수의 테스트 순서신호를 생성하기 위한 다수의 지연수단, 및 상기 다수의 테스트 순서신호에 응답하여 다수의 워드라인 중 예정된 개수로 그룹핑된 워드라인을 순차적으로 구동하기 위한 다수의 구동수단을 구비하는 반도체 메모리 장치를 제공한다.
반도체 메모리 장치, 워드 라인, 테스트 모드

Description

반도체 메모리 장치 및 그 테스트 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND TEST OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 메모리 뱅크의 모든 워드라인을 활성화시켜 테스트 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치의 공정 기술이 급속도로 발전함에 따라 반도체 메모리 장치를 구성하는 회로의 집적도는 나날이 증가하고 있다. 이러한 집적도의 증가로 인하여 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)을 구비할 수 있게 되었으며, 메모리 셀의 증가는 보다 많은 데이터를 저장할 수 있는 기반을 마련해 주었다.
한편, 반도체 메모리 장치는 제품으로 출하되기 전에 여러 가지 다양한 테스트를 수행 받으며, 이러한 테스트 중에는 메모리 셀에 스트레스(stress)를 인가하 여 약하게 설계된 메모리 셀을 검출하는 테스트가 있다. 이러한 테스트를 수행하는데 있어서 메모리 셀의 증가는 그만큼 테스트를 수행하는데 소요되는 시간을 늘려준다. 테스트를 수행하는데 소모되는 시간은 제품의 비용(cost)을 결정하는 요소로 작용하기 때문에, 이를 단축하기 위한 방법들이 제시되고 있다. 이 중에는 메모리 뱅크에 구비되는 모든 워드라인을 동시에 구동시켜 테스트를 수행하는 방법이 있다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 다수의 메모리 셀을 포함하는 제1 내지 제8 메모리 뱅크를 구비하고, 각 메모리 뱅크에 대응하여 로우 어드레스(row address)를 디코딩하는 로우 디코더(row decoder)와 컬럼 어드레스(column address)를 디코딩하는 컬럼 디코더(column decoder)를 구비한다.
하나의 메모리 뱅크는 16K 개의 워드 라인을 구비하며, 이를 반으로 나눈 하프 뱅크는 8K 개의 워드라인(WL0, …, WL8191)을 구비한다. 다시 말하면, 하나의 하프 뱅크는 로우 어드레스에 대응하여 8192 개의 워드라인(WL0, …, WL8191)과 컬럼 어드레스에 대응하는 비트 라인(BL0, …, BL8191)을 포함한다. 이어서, 8192 개의 워드라인(WL0, …, WL8191)은 16 개의 메모리 셀 매트에 대응하여 각각 512 개의 워드라인(WL0, …, WL511)으로 나뉜다.
이하, 설명의 편의를 위하여 하나의 하프 뱅크를 기준으로 설명하기로 한다. 도 2 는 도 1 의 하프 뱅크에 대응하는 로우 디코더를 설명하기 위한 블록도이다.
도 2 를 참조하면, 로우 디코더는 다수의 로우 어드레스(X_ADD<0:12>)를 디코딩하기 위한 디코딩부(210)와, 다수의 어드레스 디코딩신호(LAX<0:8191>)와 테스트 신호(TM)에 응답하여 다수의 워드라인(WL<0:8191>)을 활성화시키기 위한 신호를 출력하는 구동부(230)를 구비한다.
여기서, 다수의 로우 어드레스(X_ADD<0:12>)는 8192 개의 워드라인(WL<0:8191>)에 대응하여 13 개의 어드레스 비트를 포함하며, 디코딩부(210)는 다수의 로우 어드레스(X_ADD<0:12>)를 디코딩하여 8192 개의 어드레스 디코딩신호(LAX<0:8191>)를 출력한다. 이어서, 테스트 신호(TM)는 테스트 시간을 단축하기 위하여 모든 워드라인을 동시에 구동시키는 테스트 동작시 활성화되는 신호이며, 구동부(230)는 이러한 테스트 신호(TM)에 응답하여 노말 모드(noraml mode)와 테스트 모드(test mode)로 동작을 수행한다. 즉, 구동부(230)는 노말 모드(normal mode)시 다수의 어드레스 디코딩신호(LAX<0:8191>)에 대응하여 다수의 워드라인(WL<0:8191>) 중 해당하는 워드라인을 구동하며, 테스트 모드(test mode)시 테스트 신호(TM)에 대응하여 다수의 워드라인(WL<0:8191>) 모두를 구동한다.
한편, 테스트 모드는 제1 내지 제8 메모리 뱅크가 동시에 수행된다. 즉, 128K 개의 워드라인이 모두 동일한 시점에 구동된다.
도 3 은 기존의 반도체 메모리 장치의 동작과 이에 따른 구동전류를 설명하기 위한 도면이다. 설명의 편의를 위하여 액티브 동작 및 프리차징 동작시 반도체 메모리 장치에서 요구되는 구동전류에 'I_DRV' 라는 도면부호를 부여하였다.
도 1 내지 도 3 을 살펴보면, 반도체 메모리 장치는 외부 클럭신호(CLK_EXT) 에 응답하여 액티브 동작 및 프리차징 동작을 수행하며, 외부 클럭신호(CLK_EXT)의 주기는 300ns 인 것을 일례로 하였다.
테스트 모드 진입시(①) 제1 내지 제8 메모리 뱅크에 구비되는 128K 개의 워드라인(WL128K)은 외부 클럭신호(CLK_EXT)의 라이징 에지(rising edge)에 동기화되어 구동된다. 따라서, 구동전류(I_DRV)는 128K 개의 워드라인(WL128K)이 구동되는 시점에 집중되어 과도하게 사용된다. 참고로, 워드라인(WL128K)을 구동하는 데에는 펌핑 전압 회로(도시되지 않음)가 사용되는데 과도한 구동전류(I_DRV)는 펌핑 전압 회로에 부담을 줄 수 있으며, 나아가 펌핑 전압 회로에서 유지하여야 하는 목표 전압 레벨을 떨어뜨리는 결과를 초래한다. 만약, 펌핑 전압 회로가 목표전압 레벨을 유지하지 못하는 경우 반도체 메모리 장치는 원하는 테스트 동작을 수행할 수 없기 때문에 정확한 테스트 결과를 얻을 수 없다.
또한, 테스트 모드 탈출시(②) 다수의 메모리 뱅크는 프리차징 동작을 수행한다. 이때도 마찬가지로 한 시점에 집중되어 과도한 구동전류(I_DRV)가 요구되며, 프리차징 동작시 사용되는 회로에 부담을 주어 반도체 메모리 장치로 하여금 안정적인 동작을 수행하지 못하게 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 다수의 워드 라인의 구동 시점을 예정된 구간 내에서 순차적으로 수행할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 테스트 신호에 서로 다른 지연 시간을 반영하여 다수의 테스트 순서신호를 생성하기 위한 다수의 지연수단; 및 상기 다수의 테스트 순서신호에 응답하여 다수의 워드라인 중 예정된 개수로 그룹핑된 워드라인을 순차적으로 구동하기 위한 다수의 구동수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 다수의 워드라인을 각각 구비하는 다수의 메모리 뱅크; 및 테스트 모드시 상기 다수의 메모리 뱅크 각각에 구비되는 다수의 워드라인 중 예정된 개수로 그룹핑된 워드라인을 순차적으로 구동하기 위한 다수의 어드레스 디코딩수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 테스트 동작 방법은, 다수의 메모리 뱅크에 구비되는 모든 워드라인을 구동하여 테스트 모드를 수행하는 반도체 메모리 장치의 테스트 동작 방법에 있어서, 상기 테스트 모드 진입시 순차적으로 활성화되는 다수의 테스트 순서신호를 생성하는 단계; 상기 다수의 테스트 순서신호가 활성화되는 시점에 상기 다수의 메모리 뱅크 각각에 구비되는 다수의 워드라인 중 예정된 개수로 그룹핑된 워드라인을 구동하는 단계; 및 상기 구동된 워드라인에 대응하여 테스트 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 모드시 다수의 워드라인의 구동 시점을 예정된 구간 내에서 순차적으로 수행함으로써, 구동전류가 요구되는 시점을 분산시켜 테스트 동작시 반도체 메모리 장치의 안정적인 동작을 보장해 줄 수 있다.
본 발명은 다수의 워드라인을 순차적으로 구동하여 구동전류가 요구되는 시점을 분산시켜 줌으로써, 테스트 동작시 반도체 메모리 장치의 안정적인 회로 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시예는 다수의 메모리 셀에 스트레스를 인가하여 비교적 약하게 설계된 셀을 검출하기 위한 테스트 모드에 있어서, 메모리 뱅크에 구비되는 워드라인의 구동 시점을 순차적으로 제어하는 것이 가능하다. 이하 설명의 편의를 위하여 도 1 에 도시된 하나의 하프 뱅크를 기준으로 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 도 1 의 하프 뱅크에 대응하는 로우 디코더를 설명하기 위한 블록도이다.
도 4 를 참조하면, 로우 디코더는 다수의 로우 어드레스(X_ADD<0:12>)를 디코딩하여 다수의 어드레스 디코딩 신호(LAX<0:8191>)를 생성하기 위한 디코딩부(410)와, 테스트 신호(TM)를 입력받아 서로 다른 일정 시간만큼 지연시켜 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)를 생성하기 위한 다수의 지연부(430), 및 다수의 어드레스 디코딩 신호(LAX<0:8191>)와 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)에 응답하여 다수의 워드라인(WL<0:8191>)을 활성화시키기 위한 신호를 출력하는 다수의 구동부(450)를 구비한다.
여기서, 다수의 로우 어드레스(X_ADD<0:12>)는 하프 뱅크에 포함되는 8192 개의 워드라인(WL<0:8191>)에 대응하여 13 개의 어드레스 비트로 구성되며, 디코딩부(410)는 다수의 로우 어드레스(X_ADD<0:12>)를 디코딩하여 8192 개의 어드레스 디코딩신호(LAX<0:8191>)를 출력한다.
다수의 지연부(430)는 테스트 동작시 활성화되는 테스트 신호(TM)에 서로 다른 일정 지연시간을 반영하기 위한 것으로, 제1 내지 제3 지연부(432, 434, 436)를 구비한다. 본 발명의 실시예에서는 테스트 신호(TM)를 제1 테스트 순서신호(TM_SEQ1)로 사용하였으며, 제1 지연부(432)는 제1 테스트 순서신호(TM_SEQ1)를 일정 시간만큼 지연시켜 제2 테스트 순서신호(TM_SEQ2)를 생성한다. 이어서, 제2 지연부(434)는 제2 테스트 순서신호(TM_SEQ2)를 일정 시간만큼 지연시켜 제3 테스트 순서신호(TM_SEQ3)를 생성하고, 제3 지연부(436)는 제3 테스트 순서신호(TM_SEQ3)를 일정 시간만큼 지연시켜 제4 테스트 순서신호(TM_SEQ4)를 생성한다. 여기서, 테스트 신호(TM) 대비 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)의 지연량은 외부 클럭신호의 한 주기 이내로 설계되는 것이 바람직하다. 이에 대한 설명은 도 6 에서 다시 하기로 한다.
한편, 다수의 구동부(450)는 다수의 어드레스 디코딩신호(LAX<0:8191)와 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)에 응답하여 노말 모드와 테스트 모드에 따라 다수의 워드라인(WL<0:8191>)을 구동시키기 위한 제1 내지 제4 구동부(452, 454, 456, 458)를 구비한다.
제1 구동부(452)는 다수의 어드레스 디코딩신호(LAX<0:8191) 중 일부인 'LAX<0, 4, 8, …>' 어드레스 디코딩신호와 제1 테스트 순서신호(TM_SEQ1)에 응답하여 다수의 워드라인(WL<0:8191>) 중 일부인 'WL<0, 4, 8, …>' 워드라인을 구동하고, 제2 구동부(454)는 'LAX<1, 5, 9, …>' 어드레스 디코딩신호와 제2 테스트 순서신호(TM_SEQ2)에 응답하여 'WL<1, 5, 9, …>' 워드라인을 구동하고, 제3 구동부(456)는 'LAX<2, 6, 10, …>' 어드레스 디코딩신호와 제3 테스트 순서신호(TM_SEQ3)에 응답하여 'WL<2, 6, 10, …>' 워드라인을 구동하며, 제4 구동 부(458)는 'LAX<3, 7, 11, …, 8191>' 어드레스 디코딩신호와 제4 테스트 순서신호(TM_SEQ4)에 응답하여 'WL<2, 7, 11, …, 8191>' 워드라인을 구동한다. 즉, 다수의 워드라인(WL<0:8191>)은 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)에 대응하여 전체 개수의 ¼ 로 나뉘어 그룹핑되어 있으며, 그룹핑된 워드라인은 테스트 모드에서 해당하는 테스트 순서신호에 의하여 구동된다.
도 5 는 도 4 의 제1 구동부(452)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 제1 테스트 순서신호(TM_SEQ1)는 노말 모드에서 논리'로우(low)'가 되고, 테스트 모드에서 논리'하이(high)'가 된다. 따라서, 노말 모드에서는 'LAX<0, 4, 8, …>' 어드레스 디코딩신호에 응답하여 'WL<0, 4, 8, …>' 워드라인 중 해당하는 워드라인이 구동되며, 테스트 모드에서는 제1 테스트 순서신호(TM_SEQ1)에 응답하여 'WL<0, 4, 8, …>' 워드라인이 구동된다.
본 발명의 실시예에서는 테스트 모드에서 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)의 활성화 시점이 모두 다르다. 따라서, 다수의 워드라인(WL<0:8191>) 중 ¼ 에 해당하는 워드라인이 각각 서로 다른 시점에 구동되는 것이 가능하다. 이어서, 테스트 모드는 제1 내지 제8 메모리 뱅크가 동시에 수행된다. 즉, 본 발명에 따른 실시예에서는 128K 개의 워드라인 중 ¼ 에 해당하는 32K 개의 워드라인이 각각 서로 다른 시점에 구동된다. 따라서, 테스트 모드에서 요구되는 구동전류는 워드라인의 서로 다른 구동 시점에 대응하여 분산된다.
도 6 은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작과 이에 따른 구동전류를 설명하기 위한 도면이다.
도 4 내지 도 6 를 살펴보면, 반도체 메모리 장치는 외부 클럭신호(CLK_EXT)에 응답하여 액티브 동작 및 프리차징 동작을 수행한다. 외부 클럭신호(CLK_EXT)의 주기는 도 3 과 마찬가지로 300 ns 인 것을 일례로 하였다. 도면에서 알 수 있듯이, 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)는 지연부(430)에서 서로 다른 지연시간이 반영되어 출력된다. 즉, 각 테스트 순서신호에 대응하는 32K 개의 워드라인(WL32K)이 예컨대, 서로 50 ns 만큼 차이를 두고 순차적으로 구동된다. 따라서, 구동전류(I_DRV)는 각 워드라인(WL32K)이 활성화되는 시점에 대응하여 분산되는 것을 볼 수 있다. 이렇게 구동전류(I_DRV)가 분산되는 것은 프리차징 동작시에도 적용된다.
한편, 도면에서 볼 수 있듯이 32K 개의 각 워드라인(WL32K)의 활성화 구간에서는 외부 클럭신호(CLK_EXT)의 라이징 에지의 개수가 서로 동일한 것을 알 수 있다. 이는 제1 내지 제4 테스트 순서신호(TM_SEQ1, TM_SEQ2, TM_SEQ3, TM_SEQ4)가 외부 클럭신호(CLK_EXT)의 한 주기인 300ns 이내에서 서로 다른 지연시간이 반영되기 때문이며, 이로 인하여 각 워드라인(WL32K)이 활성화된 구간에서는 외부 클럭신호(CLK_EXT)의 라이징 에지의 개수가 서로 동일하다. 이는 각 워드라인(WL32K)에 대응하는 메모리 셀이 테스트 동작 구간에서 서로 동일한 동작을 수행할 수 있음을 의미한다. 이를 위하여 제1 내지 제3 지연부(432, 434, 436)에서 반영되는 지연시간은 외부 클럭신호(CLK_EXT)의 한 주기에 대응하여 설계되는 것이 바람직하다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 모드시 예컨대, 32K 개의 워드라인을 순차적으로 구동시켜 줌으로써, 테스트 동작시 요구되는 구동전류를 분산시켜 주는 것이 가능하다. 이는 테스트 동작시 사용되는 전원 회로의 부담을 줄여 안정적인 회로 동작을 보장해 줄 수 있으며, 이로 인하여 보다 안정적인 테스트 동작 수행 및 보다 정확한 테스트 결과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 본 발명의 제1 내지 제3 지연부(432, 434, 436)는 지연 회로를 이용하여 테스트 신호(TM)에 비동기적인 지연시간을 반영하는 것을 일례로 하였으나, 본 발명은 제1 내지 제3 지연부(432, 434, 436)에 외부 클럭신호의 주기에 해당하는 정보를 별도로 입력받아 외부 클럭신호에 맞게 지연시간이 조절되는 경우에도 적용될 수 있다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 하프 뱅크에 대응하는 로우 디코더를 설명하기 위한 블록도.
도 3 은 기존의 반도체 메모리 장치의 동작과 이에 따른 구동전류를 설명하기 위한 도면.
도 4 는 본 발명의 실시예에 따른 도 1 의 하프 뱅크에 대응하는 로우 디코더를 설명하기 위한 블록도.
도 5 는 도 4 의 제1 구동부(452)를 설명하기 위한 회로도.
도 6 은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작과 이에 따른 구동전류를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
410 : 디코딩부 430 : 다수의 지연부
450 : 다수의 구동부

Claims (14)

  1. 테스트 신호에 서로 다른 지연 시간을 반영하여 다수의 테스트 순서신호를 생성하기 위한 다수의 지연수단; 및
    상기 다수의 테스트 순서신호에 응답하여 다수의 워드라인 중 예정된 개수로 그룹핑된 워드라인을 순차적으로 구동하기 위한 다수의 구동수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 다수의 테스트 순서신호는 상기 테스트 신호 대비 외부 클럭신호의 한 주기 내에 대응하는 서로 다른 지연시간이 반영되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    노말 모드시 어드레스 신호를 디코딩하기 위한 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 구동수단은 상기 노말 모드시 상기 디코딩 수단의 출력신호에 따라 상기 다수의 워드라인 중 해당하는 워드라인을 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 다수의 워드라인을 각각 구비하는 다수의 메모리 뱅크; 및
    테스트 모드시 상기 다수의 메모리 뱅크 각각에 구비되는 다수의 워드라인 중 예정된 개수로 그룹핑된 워드라인을 순차적으로 구동하기 위한 다수의 어드레스 디코딩수단
    을 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 다수의 어드레스 디코딩수단은 노말 모드시 어드레스를 디코딩하여 상기 다수의 워드라인 중 해당하는 워드라인을 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 다수의 어드레스 디코딩수단은 각각,
    상기 테스트 모드시 활성화되는 테스트 신호에 서로 다른 지연 시간을 반영하여 다수의 테스트 순서신호를 생성하기 위한 다수의 지연부; 및
    상기 다수의 테스트 순서신호에 응답하여 상기 그룹핑된 워드라인을 순차적으로 구동하기 위한 다수의 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 다수의 테스트 순서신호는 상기 테스트 신호 대비 외부 클럭신호의 한 주기 내에 대응하는 서로 다른 지연시간이 반영되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 테스트 모드시 상기 다수의 워드라인의 활성화 구간 내에는 상기 외부 클럭신호의 활성화 에지의 개수가 서로 동일하게 포함되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 다수의 구동부는 상기 노말 모드시 어드레스에 대응하는 신호에 따라 다수의 워드라인 중 해당하는 워드라인을 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 다수의 메모리 뱅크에 구비되는 모든 워드라인을 구동하여 테스트 모드를 수행하는 반도체 메모리 장치의 테스트 동작 방법에 있어서,
    상기 테스트 모드 진입시 순차적으로 활성화되는 다수의 테스트 순서신호를 생성하는 단계;
    상기 다수의 테스트 순서신호가 활성화되는 시점에 상기 다수의 메모리 뱅크 각각에 구비되는 다수의 워드라인 중 예정된 개수로 그룹핑된 워드라인을 구동하는 단계; 및
    상기 구동된 워드라인에 대응하여 테스트 동작을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 테스트 동작 방법.
  12. 제11항에 있어서,
    상기 다수의 테스트 순서신호를 생성하는 단계는,
    상기 테스트 모드시 활성화되는 테스트 신호에 서로 다른 지연 시간을 반영 하여 상기 다수의 테스트 순서신호를 생성하되,
    상기 다수의 테스트 순서신호는 상기 테스트 신호 대비 외부 클럭신호의 한 주기 내에 대응하는 서로 다른 지연시간이 반영되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 동작 방법.
  13. 제12항에 있어서,
    상기 테스트 모드시 상기 다수의 워드라인의 활성화 구간 내에는 상기 외부 클럭신호의 활성화 에지의 개수가 서로 동일하게 포함되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 동작 방법.
  14. 제11항에 있어서,
    노말 모드시 어드레스를 디코딩하여 상기 다수의 워드라인 중 해당하는 워드라인을 구동하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 동작 방법.
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