CN104810043B - 突发长度控制电路 - Google Patents

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Abstract

一种突发长度控制电路，包括：突发长度输入电路，输出模式寄存器突发长度信号和突发长度即时信号；突发长度发生器电路，输出突发长度信号；突发长度调节器，将所述突发长度信号延迟写入延时时间以产生写入突发长度控制信号。选择电路，通过根据写入读取命令信号和自突发长度输入电路接收的即时信号选择所述突发长度信号和所述写入突发长度控制信号的任何一个且输出突发长度控制信号。突发停止计数器，根据内部写入命令信号和内部读取命令信号对所述突发长度控制信号计数，且输出与选中的突发长度相对应的突发停止信号。

Description

突发长度控制电路
相关申请的交叉引用
本申请要求2014年1月27日向韩国知识产权局提交的申请号为10-2014-0009417的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及突发长度控制电路和包括所述突发长度控制电路的半导体器件，且更具体地涉及能够在低功率半导体存储器件中控制突发长度的技术。
背景技术
已经开发了集成度和操作速度增大的半导体存储器件。为了增大操作速度，已经公开了能够与外部时钟同步操作的同步存储器件。
首先开发的是单数据率(SDR)同步存储器件，其中，同步于外部时钟的上升沿，在外部时钟的一个周期期间经由一个数据引脚输入或输出一个比特位的数据。
然而，SDR同步存储器件对于配置成执行高速操作的系统来说速度不够。因此，双数据率(DDR)同步存储器件已被引入，DDR同步存储器件被配置成在一个时钟周期期间传送两个比特位的数据。
在DDR同步存储器件中，第一比特位和第二比特位的数据经由每个数据输入/输出(I/O)引脚连续输入或输出，第一比特位和第二比特位分别与提供的外部时钟的上升沿和下降沿同步。因此，由于可以实现比传统SDR同步存储器件宽至少两倍的带宽而不用增大外部时钟的频率，所以可以相应地实现高速操作。
DDR同步存储器件采用每次内部处理多个比特位的多比特位预取方案。多比特位预取方案指如下这种方案：顺序输入的数据同步于数据选通信号而并行布置、且然后并行的多比特位数据通过同步于外部时钟信号而输入的写入命令被储存在存储器单元阵列中。
DDR同步存储器件可以包括能够在不同存储体组中支持两个并发操作(concurrent operations)的附加模式(plus mode)。如果DDR同步存储器件进入附加模式，则当考虑DDR3时，在附加模式期间可以启动使用两个时钟周期的写入/读取操作，相比之下在正常(非附加)模式期间相似操作使用四个时钟周期。
附加模式可以用于即时模式(on-the-fly mode)中。即时模式是根据写入命令或读取命令的地址中的比特位来判定使用第一突发长度(例如BL4)还是使用第二突发长度(例如BL8)的模式。
如在JEDEC DDR3标准中规定的，为了在第一突发长度BL4或即时模式操作中利用存储体中的全部单元，存储体通常被划分成两个存储体组(例如，第一存储体组和第二存储体组)且执行用于选择在第一存储体组还是第二存储体组中写入数据的操作。
当存储器件在正常即时模式中操作时，执行使用四个时钟周期的操作，以及在四个时钟周期期间执行地址变更。当在附加即时模式中操作时，由于需要单时钟周期中的操作，所以可以执行与即时操作相关的地址切换。
在低功率DDR3(LPDDR3)下的传统产品可以采用突发长度突变方案，其中，通过突发停止终止(BST)命令将突发长度BLx2模式修改成具有突发长度BLx1模式的时序。
然而，在突发停止终止(BST)方案中，可以对接收的命令信号计数，这可能不方便。例如，为了在突发长度BL32模式中实现突发长度BL16，会对突发停止终止命令计数。
此外，在相关技术中，如果突发停止终止信号通过写入控制单元和读取控制单元接收，则突发长度的量级根据写入控制单元和读取控制单元的选通信号而变化。结果，当使用传统的突发停止终止(BST)方案时，自动预充电模式被禁用。
发明内容
本公开的实施例能够在低电源电压环境下根据写入命令或读取命令来选择性地控制即时模式中的突发长度，而不用接收突发停止终止命令信号。
在本公开的一个实施例中，一种突发长度控制电路，包括：突发长度输入电路，被配置成根据命令地址输出包括突发长度信息的模式寄存器突发长度信号和包括即时信息的突发长度即时信号。突发长度发生器电路，被配置成根据模式寄存器写入命令信号和突发长度即时信号来输出包括突发信息的突发长度信号，以及突发长度调节器，被配置成通过写入模式中的写入延时时间来控制突发长度信号且输出写入突发长度控制信号。选择电路被配置成根据写入读取命令信号和自突发长度输入电路接收的即时信号选择所述突发长度信号和所述写入突发长度控制信号的任何一个且输出突发长度控制信号。突发停止计数器，被配置成根据内部写入命令信号和内部读取命令信号对所述突发长度控制信号计数，且输出与选中的突发长度相对应的突发停止信号。
在本公开的一个实施例中，一种半导体器件包括突发长度控制电路，突发长度控制电路被配置成产生包括突发信息的突发长度信号；输出通过将写入延时引入至所述突发长度信号产生的写入突发长度控制信号，以及在即时模式中时，通过根据写入读取命令信号来选择所述突发长度信号和所述写入突发长度控制信号的任何一个来输出突发停止信号。半导体器件还包括：预充电控制电路，被配置成根据所述突发停止信号来控制自动预充电操作；写入控制电路，被配置成根据所述突发停止信号来控制写入操作；读取控制电路，被配置成根据所述突发停止信号来控制读取操作；以及存储体，被配置成根据所述预充电控制电路、所述写入控制电路和所述读取控制电路的输出来选择的突发长度操作。
附图说明
结合附图描述本公开的特征、方面和实施例，在附图中：
图1示出了根据本公开的一个实施例的突发长度控制电路；
图2示出了根据一个实施例的即时信号发生电路；
图3示出了根据一个实施例的突发长度控制电路；
图4示出了根据一个实施例的选择电路；
图5示出了根据一个实施例的突发停止计数器。
具体实施方式
在下文中，将参照附图描述根据本公开的突发长度控制电路和包括所述突发长度控制电路的半导体器件的实施例。
图1说明根据本公开的一个实施例的突发长度控制电路10的配置图。突发长度控制电路10包括突发长度输入电路100、突发长度发生器电路300、突发长度调节器400、选择电路600、突发停止计数器700、自动预充电控制电路800、写入控制电路810和读取控制电路820。
突发长度调节器400包括复制延时控制电路410和复制突发长度计数器420。突发长度输入电路100包括命令解码器110和即时信号发生电路120。
突发长度输入电路100根据一个或多个命令地址CA、写入命令信号EWT、读取命令信号ERT和内部命令地址ICARR来输出包括即时信息和突发长度信息的模式寄存器突发长度信号MRW_BL、即时信号MRW_OTF和突发长度即时信号BLOTF。
命令解码器110对包括模式寄存器写入命令(包括突发长度信息和即时信息)的一个或多个命令地址CA解码，且将包括突发长度信息的模式寄存器突发长度信号MRW_BL和包括即时信息的即时信号MRW_OTF输出至突发长度发生器电路300。
在针对DDR同步存储器件的JEDEC说明中，规定了通过经由接收模式寄存器写入命令MRW而进入测试模式来执行测试以便测试DDR存储器件是否适当操作。
因而，在命令解码器110中，突发长度和突发长度即时模式在模式寄存器设置中设置。在一个实施例中，命令解码器110包括在模式寄存器设置中的关于固定突发长度BL16模式、固定突发长度BL32模式和突发长度即时模式的信息(作为突发长度信息)。
在一个实施例中，命令解码器110当固定突发长度BL16模式在模式寄存器设置中被选中时，将模式寄存器突发长度信号MRW_BL输出成高电平；以及当固定突发长度BL32模式在模式寄存器设置中被选中时，将模式寄存器突发长度信号MRW_BL输出成低电平。
即时信号MRW_OTF表示一即时模式根据模式寄存器写入命令在命令解码器110的模式寄存器设置中是否被选中。例如，如果命令地址CA的特定地址包括具有低电平的指定比特位，则其表示在即时模式中突发长度BL16模式被选中，以及如果命令地址CA的特定地址包括具有高电平的指定比特位，则其表示在即时模式中突发长度BL32模式被选中。
换言之，当即时模式被设定时，突发长度不被模式寄存器设置确定，反而，突发长度根据读取命令或写入命令被接收时命令地址CA中的特定地址比特位的值是低电平还是高电平来确定。
即时信号发生电路120基于写入命令信号EWT、读取命令信号ERT和内部命令地址ICARR来产生突发长度即时信号BLOTF，且将突发长度即时信号BLOTF输出至突发长度发生器电路300。内部命令地址ICARR对应于命令地址CA的用于选择即时模式中的突发长度的特定地址比特位。
因此，当突发长度即时信号BLOTF根据内部命令地址ICARR被激活成高电平时，可以通过选择突发长度BL16模式来执行操作。否则，可以通过选择突发长度BL32模式来执行操作。
突发长度发生器电路300接收模式寄存器突发长度信号MRW_BL、即时信号MRW_OTF和突发长度即时信号BLOTF，且将突发长度信号BL输出至突发长度调节器400和选择电路600。在一个实施例中，突发长度信号BL被设置成根据突发长度确定的持续时间的预定值。
突发长度调节器400接收突发长度信号BL且输出可以具有声明持续至少两倍长的预定值的写入突发长度控制信号BL_WT。为此，复制延时控制电路410接收突发长度信号BL、根据写入操作的写入延时来延迟突发长度信号BL以及将所得信号输出至复制突发长度计数器420。换言之，复制延时控制电路410将突发长度信号BL延迟写入操作的写入延时。
复制突发长度计数器420对复制延时控制电路410的输出信号的持续时间计数以确定对应突发长度的量级。即，复制突发长度计数器420对已被施加写入操作的写入延时的突发长度信号计数，且将写入突发长度控制信号BL_WT输出至选择电路600。
在一个实施例中，突发长度发生器电路300产生用于执行基本突发长度BL16模式的突发长度信号BL，以及突发停止计数器700通过根据突发长度信号BL两次执行计数操作来执行突发长度BL32模式。
在本文描述的一个实施例中，即时模式允许针对每个数据写入操作和每个数据读取操作选择BL16或BL32的突发长度。然而，实施例不局限于此，且突发长度的可允许量级可被改变。
选择电路600响应于写入读取命令信号WTRDB和即时信号MRW_OTF而选择突发长度信号BL或写入突发长度控制信号BL_WT，且输出突发长度控制信号BL_D。
选择电路600可以根据写入读取命令信号WTRDB和即时信号MRW_OTF来选择突发长度的量级。选择电路600可以使用写入读取命令信号WTRDB来判定写入操作还是读取操作要被执行。
在一个实施例中，当写入读取命令信号WTRDB处于低电平时，可以指示读取操作，以及当写入读取命令信号WTRDB处于高电平时，可以指示写入操作。选择电路600当即时信号MRW_OTF被激活时选择即时模式中的突发长度的量级，且输出突发长度控制信号BL_D。即，当即时模式是激活的且写入操作被执行时，写入突发长度控制信号BL_WT用于产生突发长度控制信号BL_D。否则，即，当即时模式是激活的且读取操作被执行时，突发长度BL用于产生突发长度控制信号BL_D。
换言之，在即时模式中，当写入读取命令信号WTRDB指示读取操作时，可以选择突发长度信号BL，以及当写入读取命令信号WTRDB指示写入操作时，可以选择具有延迟的延时量级的写入突发长度控制信号BL_WT。
突发停止计数器700响应于内部写入命令信号IWT和内部读取命令信号IRD而对突发长度控制信号BL_D计数，且输出突发停止信号BEND。内部写入命令信号IWT和内部读取命令信号IRD是从外部写入命令信号EWT和外部读取命令信号ERT内部产生的命令信号。内部写入命令信号IWT和内部读取命令信号IRD可以分别与写入读取命令信号WTRDB的高电平和低电平同步。
在一个实施例中，当在突发长度BL16模式中使得突发长度控制信号BL_D处于高电平时，突发停止计数器700可以在产生突发停止信号BEND之前操作计数器1个周期。当在突发长度BL32模式中使得突发长度控制信号BL_D处于低电平时，突发停止计数器700可以在产生突发停止信号BEND之前操作计数器2个周期。
换言之，在本公开的实施例中，突发停止信号BEND包括突发选择信息，所述突发选择信息取决于自选择电路600接收的突发长度控制信号BL_D。突发停止信号BEND被提供至自动预充电控制电路800、写入控制电路810和读取控制电路820。
自动预充电控制电路800根据突发停止信号BEND来产生要被提供至存储体900的自动预充电信号APCG。根据本发明的实施例，在突发停止计数器(700)的操作之前，突发长度被选择且被输入至自动预充电控制电路(800)中，使得突发停止终止(BST)方案可以用在自动预充电模式中。
写入控制电路810根据突发停止信号BEND来控制列地址选通脉冲，且在写入操作中将写入信号WTT或写入信号IWTT输出至存储体900。
写入控制电路810在对应于突发停止信号BEND的突发长度BL16模式的情况下响应于写入信号WTT而控制存储体900的写入操作，以及在突发长度BL32模式的情况下响应于写入信号IWTT而控制存储体900的写入操作。存储体900响应于写入信号WTT或写入信号IWTT而将存在于全局输入/输出(I/O)线路上的对应突发长度的数据写入存储体900的储存单元中。
读取控制电路820根据突发停止信号BEND将读取信号RDT输出至存储体900。读取信号RDT控制存储体900的列地址选通脉冲。读取控制电路820当处于突发长度BL16模式时根据读取信号RDT控制存储体900的读取操作，以及当处于突发长度BL32模式时根据读取信号IRDT来控制存储体900的读取操作。
在本公开的实施例中，在即时模式下的写入操作或读取操作中，突发长度被不同地控制，且突发停止信号BEND被产生。即，为了支持突发长度即时模式，当执行写入命令时突发长度停止信号BEND的停止时间与当执行读取命令时相比被不同地控制。
在写入操作中，突发停止计数器700利用写入突发长度控制信号BL_WT产生延迟了延时的突发停止信号BEND，写入突发长度控制信号BL_WT利用复制延时控制电路410和复制突发长度计数器420产生。在读取操作中，突发长度信号BL的量级适当同步于接收的命令而被确定，因而，不必在读取操作中引入延时。
结果，在本公开的实施例中，在写入操作或读取操作中，自动预充电控制电路800、写入控制电路810和读取控制电路820根据与设置的突发长度模式相适应的突发停止信号BEND来操作。
此外，在本公开的实施例中，由于突发停止信号BEND包括突发长度选择信息，所以自动预充电控制电路800可以在突发长度即时模式期间控制自动预充电操作。
在一个实施例中，存储体900包括一个或多个存储阵列，每个阵列包括以行和列布置的多个存储器单元。存储体900中的存储器单元可以包括动态存储器单元、静态存储器单元、电阻式存储器单元和快闪存储器单元等中的任何。
在一个实施例中，半导体器件包括多个存储体900以及多个对应的突发长度控制电路10。第一存储体900和对应的第一突发长度控制电路10可以能够独立于和同步于第二存储体900和对应的第二突发长度控制电路10以即时模式执行突发读取和写入操作。
图2说明根据一个实施例的适于用在图1中所示的突发长度控制电路10中的即时信号发生电路120的图示。
即时信号发生电路120包括写入驱动部121、读取驱动部122和输出部123。
写入驱动部121根据写入操作中的写入命令信号EWT1和EWT1B来锁存内部命令地址ICARR，且当写入命令信号EWT1具有高电平时将所得信号输出至节点NODE1。写入命令信号EWT1是写入命令信号EWT1B的反信号。
写入驱动部121包括第一反相器IV1至第四反相器IV4。第一反相器IV1根据写入命令信号EWT1和EWT1B来驱动内部命令地址ICARR。第二反相器IV2和第三反相器IV3在锁存结构中连接，且根据写入命令信号EWT1和EWT1B来锁存第一反相器IV1的输出信号。第四反相器IV4根据写入命令信号EWT1和EWT1B来驱动第三反相器IV3的输出信号，且将所得信号输出至节点NODE1。
读取驱动部122根据读取操作中的读取命令信号ERT1和ERT1B来锁存内部命令地址ICARR，且当读取命令信号ERT1具有高电平时将所得信号输出至节点NODE1。读取命令信号ERT1是读取命令信号ERT1B的反信号。
读取驱动部122包括第五反相器IV5至第八反相器IV8。第五反相器IV5根据读取命令信号ERT1和ERT1B来驱动内部命令地址ICARR。第六反相器IV6和第七反相器IV7在锁存结构中连接，且根据读取命令信号ERT1和ERT1B来锁存第五反相器IV5的输出信号。第八反相器IV8根据读取命令信号ERT1和ERT1B来驱动第七反相器IV7的输出信号，且将所得信号输出至节点NODE1。
输出部123锁存被驱动至节点NODE1的信号，且输出突发长度即时信号BLOTF。输出部123包括PMOS晶体管P1和第九反相器IV9至第十一反相器IV11。
在输出部123中，当在上电模式中上电信号PWRUP变成低电平时，PMOS晶体管P1被导通，且将节点NODE1上拉驱动成电源电压VDD2的电平。第九反相器IV9和第十反相器IV10在锁存结构中连接，且在当信号未被驱动至节点NODE1时的时段期间锁存节点NODE1的输出信号，以及输出突发长度即时信号BLOTF。
第十一反相器IV11对突发长度即时信号BLOTF反相且驱动，并输出反相的突发长度即时信号BLOTFB。突发长度即时信号BLOTFB是突发长度即时信号BLOTF的反相信号。
图3说明根据一个实施例的适于用在图1中所示的突发长度控制电路10中的突发长度发生器电路300的图示。
突发长度发生器电路300包括第一NAND(与非)门ND1和第二NAND门ND2以及反相器IV12。突发长度发生器电路300逻辑地组合模式寄存器突发长度信号MRW_BL、即时信号MRW_OTF和突发长度即时信号BLOTF，且输出突发长度信号BL。
第一NAND门ND1对即时信号MRW_OTF和突发长度即时信号BLOTF执行NAND操作(即，对其输入执行逻辑AND操作且然后对结果取反)。第二NAND门ND2对模式寄存器突发长度信号MRW_BL和第一NAND门ND1的输出执行NAND操作。反相器IV12对第二NAND门ND2产生的信号取反且驱动，以及输出突发长度信号BL。
如上所述配置的突发长度发生器电路300组合突发长度即时信号BLOTF和命令解码器110的即时信号MRW_OTF，且设置即时模式。即，当在正常操作状态时，其中即时信号MRW_OTF具有低电平，突发长度信号BL根据模式寄存器突发长度信号MRW_BL的电平来被控制。相反地，在即时模式中，其中，即时信号MRW_OTF具有高电平且模式寄存器突发长度信号MRW_BL具有高电平，突发长度信号BL根据突发长度即时信号BLOTF来被控制。
图4说明根据一个实施例的适于用在图1中所示的突发长度控制电路10中的选择电路600的图示。
选择电路600包括第三NAND门ND3至第六NAND门ND6以及反相器IV13。选择电路600根据写入读取命令信号WTRDB和即时信号MRW_OTF来选择突发长度信号BL或写入突发长度控制信号BL_WT，且输出突发长度控制信号BL_D。
第三NAND门ND3对写入读取命令信号WTRDB和即时信号MRW_OTF执行NAND操作。第四NAND门ND4对写入突发长度控制信号BL_WT和通过对第三NAND门ND3的输出反相获取的反相器IV13的输出执行NAND操作。第五NAND门ND5对第三NAND门ND3的输出和突发长度信号BL执行NAND操作。第六NAND门ND6对第四NAND门ND4的输出和第五NAND门ND5的输出执行NAND操作，且输出突发长度控制信号BL_D。在一个实施例中，选择电路600作为多路复用器操作，当写入读取命令信号WTRDB和即时信号MRW_OTF都具有高电平时，选择写入突发长度控制信号BL_WT，否则选择突发长度信号BL。
如上所述配置的选择电路600组合写入读取命令信号WTRDB和即时信号MRW_OTF，使得当写入读取命令信号WTRDB具有低电平(表示读取操作)或即时信号MRW_OTF具有低电平(表示正常模式)时，选择电路600选择突发长度信号BL来输出作为突发长度控制信号BL_D。
相反地，当写入读取命令信号WTRDB具有高电平(表示写入操作)且即时信号MRW_OTF具有高电平(表示即时模式)时，选择电路600选择通过利用具有预定量级的延时来被延迟而产生的写入突发长度控制信号BL_WT来输出作为突发长度控制信号BL_D。
图5说明根据一个实施例的适于用在图1中所示的突发长度控制电路10中的突发停止计数器700的图示。
突发停止计数器700根据内部写入命令信号IWT和内部读取命令信号IRD来对突发长度控制信号BL_D计数，且输出突发停止信号BEND。突发停止计数器700包括第一突发长度计数器710至第四突发长度计数器740以及突发停止信号发生部750。
第一突发长度计数器710根据内部写入命令信号IWT和内部读取命令信号IRD来对突发长度控制信号BL_D计数。在内部写入命令信号IWT和内部读取命令信号IRD的至少任何一个具有表示激活状态的值的情况下，第一突发长度计数器710执行计数操作。第二突发长度计数器720根据第一突发长度计数器710的输出来对突发长度控制信号BL_D计数。
第三突发长度计数器730根据第二突发长度计数器720的输出对突发长度控制信号BL_D计数。第四突发长度计数器740根据第三突发长度计数器730的输出对突发长度控制信号BL_D计数。
突发停止信号发生部750根据突发长度控制信号BL_D来选择第二突发长度计数器720的输出和第四突发长度计数器740的输出中的一个，且将选择的信号输出作为突发停止信号BEND。
换言之，第一突发长度计数器710和第二突发长度计数器720是当突发长度量级是BL16时操作1个周期时段的第一组计数器。第三突发长度计数器730和第四突发长度计数器740是利用第二突发长度计数器720的输出来操作另外1个周期时段的第二组计数器，使得当突发长度量级是BL32时第一组计数器和第二组计数器操作2个周期时段(是1个周期时段的两倍长)。
第二突发长度计数器720的输出具有突发长度BL16的量级，以及第四突发长度计数器740的输出具有突发长度BL32的量级。然后，相比于第二突发长度计数器720的输出，第四突发长度计数器740的输出具有两倍长的突发长度。
在突发长度BL16模式中，在一个计数周期之后，突发停止信号BEND根据第二突发长度计数器720的输出来被激活和输出。在突发长度BL32模式中，在两个计数周期之后，突发停止信号BEND根据第四突发长度计数器740的输出来被激活和输出。
根据本公开的实施例，在低电源电压环境下，突发长度可以根据写入命令或读取命令在即时模式中被选择性地控制。
另外，根据本公开的实施例，当处于具有可选择的突发长度的模式中时，可以提供自动预充电模式。
尽管以上描述了某些实施例，但本领域的技术人员将理解的是，描述的实施例是说明性的，且本公开的实施例不限于此。更确切地，本文描述的突发长度控制电路和包括所述突发长度控制电路的半导体器件应当仅根据所附权利要求结合以上描述和附图而来被限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种突发长度控制电路，包括：
突发长度发生器电路，配置成根据模式寄存器突发长度信号和突发长度即时信号来输出突发长度信号；
突发长度调节器，配置成通过将所述突发长度信号延迟写入延时时间来产生写入突发长度控制信号；
选择电路，被配置成通过根据写入读取命令信号和即时信号选择所述突发长度信号和所述写入突发长度控制信号中的任何一个来产生突发长度控制信号；以及
突发停止计数器，被配置成通过根据内部写入命令信号和内部读取命令信号对所述突发长度控制信号计数来产生突发停止信号。
技术方案2.如技术方案1所述的突发长度控制电路，还包括突发长度输入电路，所述突发长度输入电路包括：
命令解码器，被配置成对命令地址解码、且输出所述模式寄存器突发长度信号和所述即时信号；以及
即时信号发生电路，被配置成根据写入命令信号、读取命令信号和内部命令地址来输出所述突发长度即时信号。
技术方案3.如技术方案1所述的突发长度控制电路，其中，所述突发长度调节器包括：
复制延时控制电路，配置成接收所述突发长度信号且将所述突发长度信号延迟所述写入延时时间；以及
复制突发长度计数器，配置成：针对对应的突发长度对所述复制延时控制电路的输出计数，且输出所述写入突发长度控制信号。
技术方案4.如技术方案1所述的突发长度控制电路，其中，所述选择电路当所述写入读取命令信号包括第一电平时选择所述突发长度信号，以及当所述写入读取命令信号包括第二电平时根据所述即时信号来选择所述写入突发长度控制信号。
技术方案5.如技术方案1所述的突发长度控制电路，其中，所述选择电路在写入模式中选择所述写入突发长度控制信号以及在读取模式中选择所述突发长度信号。
技术方案6.如技术方案1所述的突发长度控制电路，其中，所述突发停止计数器包括：
第一组计数器，配置成当所述突发长度控制信号包括第一突发长度量级时操作；
第二组计数器，配置成当所述突发长度控制信号包括第二突发长度量级时操作；以及
突发停止信号发生部，配置成通过选择所述第一组计数器的输出和所述第二组计数器的输出中的任何一个来产生所述突发停止信号。
技术方案7.如技术方案1所述的突发长度控制电路，还包括：
预充电控制电路，配置成根据所述突发停止信号来控制自动预充电操作；
写入控制电路，被配置成根据所述突发停止信号来控制写入操作；以及
读取控制电路，被配置成根据所述突发停止信号来控制读取操作。
技术方案8.如技术方案7所述的突发长度控制电路，其中，根据所述突发停止信号，所述写入控制电路根据第一突发长度模式中的第一写入信号来控制所述写入操作，以及根据第二突发长度模式中的第二写入信号来控制所述写入操作。
技术方案9.如技术方案7所述的突发长度控制电路，其中，根据所述突发停止信号，所述读取控制电路根据第一突发长度模式中的第一读取信号来控制所述读取操作，以及根据第二突发长度模式中的第二读取信号来控制所述读取操作。
技术方案10.一种半导体器件，包括：
突发长度控制电路，被配置成：
产生包括突发信息的突发长度信号，
输出通过根据写入延时延迟所述突发长度信号而产生的写入突发长度控制信号，以及
当处于即时模式中时，通过根据写入读取命令信号来选择所述突发长度信号和所述写入突发长度控制信号中的任何一个来输出突发停止信号；
预充电控制电路，被配置成根据所述突发停止信号来控制自动预充电操作；
写入控制电路，被配置成根据所述突发停止信号来控制写入操作；
读取控制电路，被配置成根据所述突发停止信号来控制读取操作；以及
存储体，被配置成根据基于所述预充电控制电路、所述写入控制电路和所述读取控制电路的输出而选择的突发长度来操作。
技术方案11.如技术方案10所述的半导体器件，其中，所述突发长度控制电路包括：
突发长度发生器电路，被配置成根据模式寄存器突发长度信号和突发长度即时信号来输出所述突发长度信号；
突发长度调节器，被配置成将所述突发长度信号延迟写入模式的写入延时时间以产生所述写入突发长度控制信号；
选择电路，被配置成根据所述写入读取命令信号和即时信号来选择所述突发长度信号和所述写入突发长度控制信号中的任何一个以产生突发长度控制信号；以及
突发停止计数器，被配置成根据内部写入命令信号和内部读取命令信号来对所述突发长度控制信号计数、且输出所述突发停止信号。
技术方案12.如技术方案11所述的半导体器件，还包括突发长度输入电路，其中，所述突发长度输入电路包括：
命令解码器，被配置成对命令地址解码、且输出所述模式寄存器突发长度信号和所述即时信号；以及
即时信号发生电路，被配置成根据写入命令信号、读取命令信号和内部命令地址来输出所述突发长度即时信号。
技术方案13.如技术方案11所述的半导体器件，其中，所述突发长度调节器包括：
复制延时控制电路，被配置成根据所述写入延时来延迟所述突发长度信号；以及
复制突发长度计数器，被配置成针对对应突发长度来对所述复制延时控制电路的输出计数、且产生所述写入突发长度控制信号。
技术方案14.如技术方案11所述的半导体器件，其中，所述选择电路当所述写入读取命令信号包括第一电平时选择所述突发长度信号，以及当所述写入读取命令信号包括第二电平时根据所述即时信号选择所述写入突发长度控制信号。
技术方案15.如技术方案11所述的半导体器件，其中，所述选择电路在所述写入模式中选择所述写入突发长度控制信号，以及在读取模式中选择所述突发长度信号。
技术方案16.如技术方案11所述的半导体器件，其中，所述突发停止计数器包括：
第一组计数器，配置成当所述突发长度控制信号包括第一突发长度量级时操作；
第二组计数器，配置成当所述突发长度控制信号包括第二突发长度量级时操作；以及
突发停止信号发生部，配置成选择所述第一组计数器的输出和所述第二组计数器的输出中的任何一个、且输出所述突发停止信号。
技术方案17.如技术方案10所述的半导体器件，其中，根据所述突发停止信号，所述写入控制电路根据第一突发长度模式中的第一写入信号来控制所述写入操作，以及根据第二突发长度模式中的第二写入信号来控制所述写入操作。
技术方案18.如技术方案10所述的半导体器件，其中，根据所述突发停止信号，所述读取控制电路根据第一突发长度模式中的第一读取信号来控制所述读取操作，以及根据第二突发长度模式中的第二读取信号来控制所述读取操作。
附图中每个元件的标记
10:突发长度控制电路
100:突发长度输入电路
300:突发长度发生器电路
400:突发长度调节器
600:选择电路
700:突发停止计数器
800:自动预充电控制电路
810:写入控制电路
820:读取控制电路

Claims (18)

1.一种突发长度控制电路，包括：
突发长度输入电路，配置成与命令地址和内部命令地址相对应地，输出包括突发长度信息的模式寄存器突发长度信号、包括即时信息的即时信号、以及突发长度即时信号；
突发长度发生器电路，配置成根据所述模式寄存器突发长度信号、所述即时信号和所述突发长度即时信号来输出突发长度信号；
突发长度调节器，配置成通过将所述突发长度信号延迟写入延时时间来产生写入突发长度控制信号；
选择电路，被配置成通过根据写入读取命令信号和所述即时信号选择所述突发长度信号和所述写入突发长度控制信号中的任何一个来产生突发长度控制信号；以及
突发停止计数器，被配置成通过根据内部写入命令信号和内部读取命令信号对所述突发长度控制信号计数来产生突发停止信号。
2.如权利要求1所述的突发长度控制电路，其中，所述突发长度输入电路包括：
命令解码器，被配置成对所述命令地址解码、且输出所述模式寄存器突发长度信号和所述即时信号；以及
即时信号发生电路，被配置成根据写入命令信号、读取命令信号和所述内部命令地址来输出所述突发长度即时信号。
3.如权利要求1所述的突发长度控制电路，其中，所述突发长度调节器包括：
复制延时控制电路，配置成接收所述突发长度信号且将所述突发长度信号延迟所述写入延时时间；以及
复制突发长度计数器，配置成：针对对应的突发长度对所述复制延时控制电路的输出计数，且输出所述写入突发长度控制信号。
4.如权利要求1所述的突发长度控制电路，其中，所述选择电路当所述写入读取命令信号包括低电平时选择所述突发长度信号，以及当所述写入读取命令信号包括高电平时根据所述即时信号来选择所述写入突发长度控制信号。
5.如权利要求1所述的突发长度控制电路，其中，所述选择电路在写入模式中选择所述写入突发长度控制信号以及在读取模式中选择所述突发长度信号。
6.如权利要求1所述的突发长度控制电路，其中，所述突发停止计数器包括：
第一组计数器，配置成当所述突发长度控制信号包括第一突发长度量级时操作；
第二组计数器，配置成当所述突发长度控制信号包括第二突发长度量级时操作；以及
突发停止信号发生部，配置成通过选择所述第一组计数器的输出和所述第二组计数器的输出中的任何一个来产生所述突发停止信号。
7.如权利要求1所述的突发长度控制电路，还包括：
预充电控制电路，配置成根据所述突发停止信号来控制自动预充电操作；
写入控制电路，被配置成根据所述突发停止信号来控制写入操作；以及
读取控制电路，被配置成根据所述突发停止信号来控制读取操作。
8.如权利要求7所述的突发长度控制电路，其中，根据所述突发停止信号，所述写入控制电路输出包括用于写入对应突发长度的数据的列地址选通脉冲信息的写入信号。
9.如权利要求7所述的突发长度控制电路，其中，根据所述突发停止信号，所述读取控制电路输出包括用于读取对应突发长度的数据的列地址选通脉冲信息的读取信号。
10.一种半导体器件，包括：
突发长度控制电路，被配置成：
根据包括突发长度信息的模式寄存器突发长度信号、包括即时信息的即时信号、以及突发长度即时信号，来产生包括突发信息的突发长度信号，
输出通过根据写入延时延迟所述突发长度信号而产生的写入突发长度控制信号，以及
当处于即时模式中时，通过根据写入读取命令信号来选择所述突发长度信号和所述写入突发长度控制信号中的任何一个来输出突发停止信号；
预充电控制电路，被配置成根据所述突发停止信号来控制自动预充电操作；
写入控制电路，被配置成根据所述突发停止信号来控制写入操作；
读取控制电路，被配置成根据所述突发停止信号来控制读取操作；以及
存储体，被配置成根据基于所述预充电控制电路、所述写入控制电路和所述读取控制电路的输出而选择的突发长度来操作。
11.如权利要求10所述的半导体器件，其中，所述突发长度控制电路包括：
突发长度输入电路，配置成与命令地址和内部命令地址相对应地，输出所述模式寄存器突发长度信号、所述即时信号以及所述突发长度即时信号；
突发长度发生器电路，被配置成根据所述模式寄存器突发长度信号、所述即时信号和所述突发长度即时信号来输出所述突发长度信号；
突发长度调节器，被配置成将所述突发长度信号延迟写入模式的写入延时时间以产生所述写入突发长度控制信号；
选择电路，被配置成根据所述写入读取命令信号和所述即时信号来选择所述突发长度信号和所述写入突发长度控制信号中的任何一个以产生突发长度控制信号；以及
突发停止计数器，被配置成根据内部写入命令信号和内部读取命令信号来对所述突发长度控制信号计数、且输出所述突发停止信号。
12.如权利要求11所述的半导体器件，其中，所述突发长度输入电路包括：
命令解码器，被配置成对所述命令地址解码、且输出所述模式寄存器突发长度信号和所述即时信号；以及
即时信号发生电路，被配置成根据写入命令信号、读取命令信号和所述内部命令地址来输出所述突发长度即时信号。
13.如权利要求11所述的半导体器件，其中，所述突发长度调节器包括：
复制延时控制电路，被配置成根据所述写入延时来延迟所述突发长度信号；以及
复制突发长度计数器，被配置成针对对应突发长度来对所述复制延时控制电路的输出计数、且产生所述写入突发长度控制信号。
14.如权利要求11所述的半导体器件，其中，所述选择电路当所述写入读取命令信号包括低电平时选择所述突发长度信号，以及当所述写入读取命令信号包括高电平时根据所述即时信号选择所述写入突发长度控制信号。
15.如权利要求11所述的半导体器件，其中，所述选择电路在所述写入模式中选择所述写入突发长度控制信号，以及在读取模式中选择所述突发长度信号。
16.如权利要求11所述的半导体器件，其中，所述突发停止计数器包括：
第一组计数器，配置成当所述突发长度控制信号包括第一突发长度量级时操作；
第二组计数器，配置成当所述突发长度控制信号包括第二突发长度量级时操作；以及
突发停止信号发生部，配置成选择所述第一组计数器的输出和所述第二组计数器的输出中的任何一个、且输出所述突发停止信号。
17.如权利要求10所述的半导体器件，其中，根据所述突发停止信号，所述写入控制电路输出包括用于写入对应突发长度的数据的列地址选通脉冲信息的写入信号。
18.如权利要求10所述的半导体器件，其中，根据所述突发停止信号，所述读取控制电路输出包括用于读取对应突发长度的数据的列地址选通脉冲信息的读取信号。
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