CN101465158A - 半导体存储器、存储器系统和存储器访问控制方法 - Google Patents

半导体存储器、存储器系统和存储器访问控制方法 Download PDF

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Abstract

本发明公开了一种半导体存储器、存储器系统和存储器访问控制方法。该半导体存储器包括包含多个存储单元的存储器核心，生成用于刷新存储单元的刷新请求的刷新生成单元，响应于访问请求而执行访问操作的核心控制单元，在芯片使能信号的激活和刷新请求发生冲突时激活等待时间延长信号、并且响应于芯片使能信号的失活而失活等待时间延长信号的等待时间判定单元，输出等待时间延长信号的等待时间输出缓冲器，以及在等待时间延长信号的激活期间改变从访问请求到向数据端子传送数据的等待时间的数据控制单元。

Description

半导体存储器、存储器系统和存储器访问控制方法
技术领域
本申请涉及半导体存储器。
背景技术
伪SRAM(pseudo-SRAM)包括DRAM存储单元(memorycell)和SRAM接口，并且自动执行芯片中存储单元的刷新操作。在伪SRAM中，在芯片内生成的刷新请求是与外部访问请求异步生成的。与伪SRAM有关的技术在日本早期公开专利公布No.2005-285271、日本早期公开专利公布No.2007-12244等等中有所公开。
发明内容
根据实施例的一方面，提供了一种半导体存储器，包括：包括多个存储单元的存储器核心(memory core)；生成用于刷新存储单元的刷新请求的刷新生成单元；响应于访问请求而执行访问操作的核心控制单元；在芯片使能信号的激活和刷新请求发生冲突时激活等待时间延长(latencyextension)信号，并且响应于芯片使能信号的失活(deactivate)而失活等待时间延长信号的等待时间判定单元；输出等待时间延长信号的等待时间输出缓冲器；以及在等待时间延长信号的激活期间改变从访问请求到向数据端子传送数据的等待时间的数据控制单元。
本发明的其他优点和新颖特征将部分地在下面跟着的描述中给出，并且将在本领域技术人员检查了以下内容或者通过实施本发明而学习后部分地变得更加清楚。在下面的附图说明中，“PSRAM”指根据各种实施例的伪SRAM。
附图说明
图1示出了第一实施例；
图2示出了示例性的命令译码器；
图3示出了突发计数器(burst counter)的示例性操作；
图4示出了其上设有PSRAM的示例性系统；
图5示出了示例性的存储器控制器；
图6示出了等待时间判定单元的示例性操作；
图7示出了PSRAM的示例性操作；
图8示出了PSRAM的另一种示例性操作；
图9示出了PSRAM的又一种示例性操作；
图10示出了PSRAM的又一种示例性操作；
图11示出了PSRAM的又一种示例性操作；
图12示出了第二实施例；
图13示出了PSRAM的示例性操作；
图14示出了PSRAM的另一种示例性操作；
图15示出了PSRAM的又一种示例性操作；
图16示出了第三实施例；
图17示出了PSRAM的示例性操作；
图18示出了PSRAM的另一种示例性操作；
图19示出了第四实施例；
图20示出了示例性的存储器控制器；
图21示出了等待时间判定单元的示例性操作；
图22示出了PSRAM的示例性操作；
图23示出了PSRAM的又一种示例性操作；
图24示出了第五实施例；
图25示出了PSRAM的示例性操作；
图26示出了PSRAM的又一种示例性操作；
图27示出了第六实施例；
图28示出了PSRAM的示例性操作；
图29示出了PSRAM的另一种示例性操作；
图30示出了第七实施例；
图31示出了PSRAM的示例性操作；以及
图32示出了PSRAM的另一种示例性操作。
具体实施方式
在图1、4、5、12、16、19、20、24、27和30中，以粗体示出的信号线指示多条信号线被设置。粗线所耦合到的块的一部分包括多个电路。信号线用代表通过信号线传送的信号名称的标号来标记。具有后缀是字母“Z”的标号的信号指示正逻辑。具有前缀是符号“/”的标号的信号指示负逻辑。
双框符号代表外部端子，例如半导体芯片上的焊盘或其中包含半导体芯片的封装的引线。端子和通过端子提供的信号分别用相似的标号来表示。半导体存储器例如是时钟同步型伪SRAM(下文中称为PSRAM)。PSRAM包括DRAM存储单元(动态存储单元)和SRAM接口。
图1示出了第一实施例。图1中的PSRAM包括时钟输入缓冲器10、命令输入缓冲器12、刷新生成单元14、命令译码器16、等待时间判定单元18、等待时间输出缓冲器20、模式寄存器22、操作控制单元24、突发计数器26、地址输入缓冲器28、突发地址计数器30、地址锁存器32、数据输入缓冲器34、数据输出缓冲器36和存储器核心CORE。
时钟输入缓冲器10接收时钟信号CLK并输出内部时钟信号ICLK。内部时钟信号ICLK被提供给与时钟同步操作的电路。命令输入缓冲器12接收命令信号CMD。命令信号CMD可以是地址有效信号/ADV、芯片使能信号/CE、输出使能信号/OE、写使能信号/WE等等。CMD信号是与内部时钟信号ICLK同步接收的，并且被输出到命令译码器16。刷新生成单元14包括振荡器(未示出)，并且周期性地输出刷新请求信号RREQZ。生成刷新请求信号RREQZ的周期(cycle)例如是10微秒(ms)。
命令译码器16响应于来自命令输入缓冲器12的芯片使能信号CEZ而输出内部芯片使能信号ICEZ，并且响应于来自刷新生成单元14的刷新请求信号RREQZ而输出内部刷新请求信号IREFZ。命令译码器16在被提供访问请求(读命令或写命令)时激活行读写信号RRWZ。命令译码器16在芯片使能信号/CE处于低电平的时间段期间接收到读命令或写命令后激活列读写信号CRWZ。
命令译码器16包括判定芯片使能信号CEZ和刷新请求信号RREQZ之间的优先级的仲裁器(arbiter)ARB。读命令(读访问请求)是基于在/ADV信号和/CE信号的激活期间处于低电平的/OE信号而检测到的。写命令(写访问请求)是基于在/ADV信号和/CE信号的激活期间处于低电平的/WE信号而检测到的。当优先级被赋予读命令或写命令(高于刷新请求信号RREQZ)时，命令译码器16输出读信号RDZ或写信号WRZ，并且在/CE信号的失活之后输出刷新信号REFZ。当优先级被赋予刷新请求信号RREQZ(高于读命令或写命令)时，命令译码器16输出刷新信号REFZ，并且响应于刷新操作的完成而输出读信号RDZ或写信号WRZ。当命令信号CMD的组合代表用于设置模式寄存器22的模式寄存器设置命令时，命令译码器16输出模式寄存器设置信号MRSZ。
等待时间判定单元18包括判断电路JUDG和触发器F/F。当在内部芯片使能信号ICEZ的激活期间内部刷新请求信号IREFZ被激活时，判断电路JUDG输出用于设置触发器F/F的设置信号。触发器F/F在设置信号被输入到设置端子SET后激活延长信号EXTZ。触发器F/F在复位信号(CEZ信号的上升沿)被输入到复位端子RST后失活(deactivate)延长信号EXTZ。等待时间输出缓冲器20使延长信号EXTZ的逻辑电平反转以输出为等待时间延长信号/LEXT。低电平等待时间延长信号/LEXT表明读等待时间RL或写等待时间WL相比于标准值增大。高电平等待时间延长信号/LEXT表明读等待时间RL或写等待时间WL等于标准值。读等待时间RL指示第一读数据信号(DQ)的输出和读命令的提供之间的时钟周期的数目。写等待时间WL指示第一写数据信号(DQ)的输出和写命令的提供之间的时钟周期的数目。
模式寄存器22包括多个寄存器，其中行地址信号RAD、列地址信号CAD和数据信号DQ中的至少一个被与模式寄存器设置信号MRSZ同步地设置。例如，模式寄存器22输出指示突发长度(burst length)BL的信号。突发长度BL指示响应于单个读命令而从数据端子DQ输出的数据信号的输出数目和响应于单个写命令而在数据端子DQ处接收的数据信号的输出数目。
操作控制单元24响应于读信号RDZ、写信号WRZ或刷新信号REFZ而输出控制存储器核心CORE的访问操作(读操作、写操作或刷新操作)的控制信号CNT。控制信号CNT包括用于对位线BL和/BL预充电的定时信号、用于激活字线WL1的定时信号、用于激活读出放大器(senseamplifier)SA的定时信号等等。基于读命令，数据被从由行地址信号RAD和列地址信号CAD选定的存储单元MC读取。基于写命令，数据被向由行地址信号RAD和列地址信号CAD选定的存储单元MC写入。基于刷新命令，耦合到由刷新地址信号选定的字线WL1的存储单元MC被刷新。
操作控制单元24输出定时信号，例如操作突发地址计数器30和地址锁存器32的定时信号、操作数据输入缓冲器34的定时信号DIZ和操作数据输出缓冲器36的定时信号DOZ。仲裁器ARB和操作控制单元24在芯片使能信号/CE的失活期间响应于刷新请求信号RREQZ而执行刷新操作。仲裁器ARB和操作控制单元24响应于与芯片使能信号/CE的激活一起提供的第一访问请求和在芯片使能信号/CE的激活期间提供的后续访问请求而执行访问操作(读操作或写操作)。仲裁器ARB和操作控制单元24在芯片使能信号/CE的激活和刷新请求信号RREQZ之间冲突时在刷新操作之后执行访问操作。
突发计数器26响应于访问请求(行读写信号RRWZ或列读写信号CRWZ)而执行计数操作。当计数器值达到预期值时，突发计数器26与内部时钟信号ICLK同步地输出具有与突发长度BL相对应的脉冲数目的突发时钟信号BCLK。
预期值是访问请求和突发时钟信号BCLK的脉冲输出之间的时间段(某一数目的时钟周期)。预期值是响应于读/写信号RRWZ和CRWZ以及延长信号EXTZ决定的，并且在等待时间延长信号/LEXT的激活后增大。
地址输入缓冲器28经由地址端子AD内的不同端子同时接收行地址信号RAD和列地址信号CAD，以便选择要访问的存储单元MC。行地址信号RAD被提供以便选择字线WL1，而列地址信号CAD被提供以便选择位线对BL和/BL。在突发读操作或突发写操作中，突发地址计数器30利用地址端子AD接收列地址CAD(起始地址)，并且随后顺序地生成列地址。这样生成的列地址的数目是基于突发长度BL决定的。地址锁存器32接收来自地址端子AD的列地址CAD和来自突发地址计数器30的列地址，并且向列译码器CDEC输出列地址作为内部列地址ICAD。
数据输入缓冲器34在定时信号DIZ的激活期间接收提供给数据端子DQ的写数据信号(例如16位)，并将数据信号输出到数据总线DB。数据输出缓冲器36经由数据总线DB接收从存储单元MC读取的读数据，并且在定时信号DOZ的激活期间将读数据输出到数据端子DQ。
例如，存储器核心CORE包括一对行块(row block)RBLK、与行块RBLK中的每一个相对应的行译码器RDEC、设在行块RBLK之间的读出放大器区域SAA、列译码器CDEC、读放大器RA、写放大器WA和数据寄存器DREG。注意，行块RBLK的数目是四(4)、八(8)、十(10)等等。各个行块RBLK包括以矩阵方式布置的多个存储单元MC、耦合到在图1中布置在横向方向上的存储单元MC的行的字线WL1、以及耦合到在图1中布置在纵向方向上的存储单元MC的列的位线BL1(或/BL1)。
读出放大器区域SAA包括预充电电路PRE和耦合开关BT(其中每一个对应于行块RBLK中的每一个)、以及读出放大器SA和列开关CSW(其中每一个被行块RBLK共享)。耦合开关BT选择性地将每个行块RBLK的位线对BL和/BL耦合到读出放大器SA。
列译码器CDEC对列地址信号CAD译码以便选择数目与数据端子DQ的位数相对应的位线对BL和/BL。如果数据寄存器DREG具有将并行的读数据转换为串行的读数据的功能，则列译码器CDEC选择数目与数据端子DQ的位数的整数倍相对应的位线对BL和/BL。在读操作中，读放大器RA放大经由列开关CSW输出的互补的读数据。在写操作中，写放大器WA放大经由数据总线DB提供的互补的写数据，并向位线对BL和/BL提供数据。
在读操作中，数据寄存器DREG与突发时钟信号BCLK同步地将经由读放大器RA提供的读数据输出到数据总线DB。在写操作中，数据寄存器DREG与突发时钟信号BCLK同步地将经由数据总线DB提供的写数据输出到写放大器WA。突发计数器26响应于访问请求和等待时间延长信号/LEXT而生成突发时钟信号BCLK。数据寄存器DREG与突发时钟信号BCLK同步地将读数据或写数据传送到数据总线DB或写放大器WA。存储器核心CORE可以是共用的DRAM存储器核心。
图2示出了图1中所示的示例性命令译码器16。命令译码器16包括仲裁器ARB、缓冲器电路BUF、读写请求生成单元RWREQ和读写检测单元RWDET。
当刷新请求RREQZ的上升沿领先于芯片使能信号CEZ的上升沿时，仲裁器ARB激活刷新信号REFZ。在以上情况下，仲裁器ARB在响应于刷新信号REFZ的刷新操作完成之后激活读信号RDZ或写信号WRD。读信号RDZ是响应于输出使能信号OEZ而生成的。写信号WRZ是响应于写使能信号WEZ而生成的。
当芯片使能信号CEZ的上升沿领先于刷新请求RREQZ的上升沿时，仲裁器ARB激活读信号RDZ或写信号WRZ。在以上情况下，仲裁器ARB响应于芯片使能信号CEZ(/CE)的失活而激活刷新信号REFZ。
缓冲器电路BUF输出刷新请求RREQZ作为内部刷新请求信号IREFZ，并且输出芯片使能信号CEZ作为内部芯片使能信号ICEZ。读写请求生成单元RWREQ响应于在芯片使能信号CEZ的激活期间提供的输出使能信号OEZ或写使能信号WEZ而激活内部读写信号IRWZ。
当输出使能信号OEZ或写使能信号WEZ与芯片使能信号CEZ的激活一同被激活时，读写检测单元RWDET激活行读写信号RRWZ。当输出使能信号OEZ或写使能信号WEZ在芯片使能信号CEZ的激活期间被激活时，读写检测单元RWDET激活列读写信号CRWZ。当字线WL1的激活和读出放大器SA的激活之间的行操作以及位线对BL和/BL的选择和数据向/从存储器核心CORE输入/输出之间的列操作是必要的时，行读写信号RRWZ被激活。当行操作已经开始并且仅有列操作是必要的时，列读写信号CRWZ被激活。
图3示出了图1中所示的突发计数器26的示例性操作。突发计数器26具有与时钟信号CLK同步操作的逻辑电路(未示出)。突发计数器26响应于延长信号EXTZ的逻辑电平和处于高电平的行读写信号RRWZ或处于高电平的列读写信号CRWZ而输出各自具有不同定时的四种类型的突发时钟信号BCLK。突发时钟信号BCLK的脉冲数目等于突发长度BL的值(在该实施例中是4)。
在芯片使能信号/CE的激活后，当执行刷新操作并且执行伴随有行操作和列操作的访问操作时(当EXTZ信号处于高电平并且RRWZ信号处于高电平时)，突发时钟信号BCLK在访问命令(读命令或写命令)之后的8个时钟开始输出。当突发计数器26的计数器值达到作为预期值的“8”时，突发时钟信号BCLK的输出开始。下文中，执行伴随有行操作和列操作的访问操作的访问命令(读命令或写命令)被称为“行访问命令”(行读命令或行写命令)。
当访问命令是读命令时，读数据RD1至RD4与突发时钟信号BCLK同步地被从存储器核心CORE输出到数据总线DB，并且被从数据端子DQ输出到外部。访问PSRAM的控制器(例如，图4中所示的PSCNT)与第九时钟信号CLK的上升沿同步地接收第一读数据RD。读等待时间RL是“9”。
当访问命令是写命令时，写数据WR1至WR4与第九时钟信号CLK至第十一时钟信号CLK的上升沿同步地被从控制器顺序提供给PSRAM的数据端子DQ，并且被传送到数据总线DB。写等待时间WL是“8”。数据总线DB上的写数据WD1至WD4与突发时钟信号BCLK同步地被写入到存储单元MC。
当在芯片使能信号/CE的激活期间执行刷新操作和仅伴随有列操作的访问操作时(当EXTZ信号处于高电平并且CRWZ信号处于高电平时)，突发时钟信号BCLK在访问命令之后的5个时钟开始输出。读等待时间RL是“6”，并且写等待时间WL是“5”。下文中，执行仅伴随有列操作的访问操作的访问命令(读命令或写命令)被称为“列访问命令”(列读命令或列写命令)。
与列读命令相对应的读等待时间RL相比于与行读命令相对应的读等待时间RL来说较小。与列写命令相对应的写等待时间WL相比于与行写命令相对应的写等待时间WL来说较小。读等待时间RL或写等待时间WL取决于是否伴随有行操作而改变，从而读数据利用最小数目的时钟周期被从PSRAM输出，或者写数据利用最小数目的时钟周期被输入到PSRAM。
当响应于芯片使能信号/CE的激活而在没有刷新操作的情况下执行伴随有行操作和列操作的访问操作时(当EXTZ信号处于低电平并且CRWZ信号处于高电平时)，突发时钟信号BCLK在访问命令之后的4个时钟开始输出。读等待时间RL是“5(标准值)”，并且写等待时间WL是“4(标准值)”。
当响应于芯片使能信号/CE的激活而在没有刷新操作的情况下执行仅伴随有列操作的访问操作时(当EXTZ信号处于低电平并且CRWZ信号处于高电平时)，突发时钟信号BCLK在访问命令之后的1个时钟开始输出。读等待时间RL是“2(标准值)”，并且写等待时间WL是“1(标准值)”。
图4示出了其上设有PSRAM的示例性系统SYS。例如，系统SYS是诸如移动电话等的便携式设备。注意，下面公开的实施例也被设在图4中所示的系统上。系统SYS包括系统级封装(SiP)，其中多个芯片被设在诸如引线框架等的封装衬底上。或者，系统SYS包括多芯片封装(MCP)，其中多个芯片被堆叠在封装衬底上。或者，系统SYS包括片上系统(SoC)，其中多个宏被集成在硅衬底上。或者，系统SYS包括层叠芯片(Chip on Chip，CoC)或层叠封装(Package on Package，PoP)。
SiP包括图1中所示的PSRAM、访问PSRAM的存储器控制器PSCNT、闪存FLASH、访问闪存FLASH的存储器控制器FCNT、以及控制整个系统的CPU(控制器)。CPU与存储器控制器PSCNT和FCNT经由系统总线SBUS彼此耦合。SiP经由外部总线SCNT耦合到上层系统。
CPU输出命令信号CMD、地址信号AD和写数据信号DQ以便访问PSRAM和闪存FLASH，并且从PSRAM和闪存FLASH接收读数据信号DQ。
图5示出了图4中所示的示例性存储器控制器PSCNT。存储器控制器PSCNT包括等待时间判定单元50、等待时间调节单元52、命令生成单元54、数据输出单元56和数据输入单元58。等待时间判定单元50基于来自PSRAM的等待时间延长信号/LEXT和来自命令生成单元54的命令信息来输出读等待时间RL(系统读等待时间)和写等待时间WL(系统写等待时间)。
系统读等待时间指示在等待时间延长信号/LEXT的激活期间读访问请求的输出和读数据的接收之间的时间段(某一数目的时钟周期)。系统写等待时间指示在等待时间延长信号/LEXT的激活期间写访问请求的输出和写数据的输出之间的时间段(某一数目的时钟周期)。
来自命令生成单元54的命令信息还包括两条信息，即，关于访问请求是否伴随有行操作的第一信息和关于访问请求是读请求还是写请求的第二信息。读等待时间RL和写等待时间WL具有如图3所示的相同值。等待时间判定单元50预先包括关于PSRAM的读等待时间RL和写等待时间WL的信息。
等待时间调节单元52基于指示突发长度BL的突发信息BINF、来自等待时间判定单元50的读等待时间RL和写等待时间WL来与时钟信号CLK同步地输出控制命令生成单元54、数据输出单元56和数据输入单元58的控制信号。等待时间判定单元50和等待时间调节单元52在等待时间延长信号/LEXT的激活期间相比于等待时间延长信号/LEXT的失活期间增大系统读等待时间。等待时间判定单元50和等待时间调节单元52在等待时间延长信号/LEXT的激活期间相比于等待时间延长信号/LEXT的失活期间增大系统写等待时间。
命令生成单元54响应于来自等待时间调节单元52的控制信号，根据突发长度BL、可变读等待时间RL和可变写等待时间WL来输出命令信号CMD，并且将控制信号输出到数据输出单元56和数据输入单元58。
数据输出单元56基于来自等待时间调节单元52和命令生成单元54的指令来将写数据输出到数据端子DQ。数据输入单元58基于来自等待时间调节单元52和命令生成单元54的指令来从数据端子DQ接收读数据。
图6示出了图5中所示的等待时间判定单元50的示例性操作。等待时间判定单元50可包括逻辑电路，或者可以是软件。
在操作10中，等待时间判定单元50基于来自命令生成单元54的信息来判定读命令RD和写命令WR中的哪一个已被提供给PSRAM。当提供了读命令RD时，过程进行到操作12。当提供了写命令WR时，过程进行到操作32。
在操作12中，等待时间判定单元50判定来自PSRAM的延长信号/LEXT是否处于低电平。当延长信号/LEXT处于低电平时，判定刷新操作已被插入，并且过程进行到操作14。当延长信号/LEXT处于高电平时，判定刷新操作未被插入，并且过程进行到操作20。
在操作14中，等待时间判定单元50基于来自命令生成单元54的信息来判定读操作是否伴随有行操作(是否是第一读命令“第一RD”)。当读操作伴随有行操作时，过程进行到操作16。当读操作未伴随有行操作时，过程进行到操作18。在操作16中，读等待时间RL被设置为“9”。在操作18中，读等待时间RL被设置为“6”。
在操作20中，以与先前公开的操作14中相同的方式判定读操作是否伴随有行操作。在操作22和24中，读等待时间RL分别被设置为“5”和“2”。
当提供了写命令WR时，在操作32中判定延长信号/LEXT的逻辑电平。在操作34和操作40中，判定写操作是否伴随有行操作。在操作36、38、42和44中，响应于PSRAM的操作状态设置写等待时间WL。
图7示出了图1中所示的PSRAM的示例性操作。读命令RD1至RD5被从存储器控制器PSCNT顺序提供给PSRAM，并且页面读操作(pageread operation)被执行。紧挨着在提供第一读命令RD1之前，刷新请求信号RREQZ(IREFZ)被激活(图7(a))。突发长度BL被设置为“1”。
页面读操作指示这样的操作，其中从耦合到单个字线WL1的存储单元MC读取并且被读出放大器SA锁存的任何数据被利用列地址CAD选定并被读取。字线WL1在页操作中保持激活，并且由于此原因，芯片使能信号/CE也需要被保持激活。例如，为了周期性地执行刷新操作，字线WL1的最大激活时间段被设置为10ms，其等于刷新请求信号RREQZ的周期。
在/ADV信号和/CE信号的激活期间(/WE信号处于高电平)，响应于获得低电平的/OE信号而识别读命令RD1至RD5。对于与芯片使能信号/CE的下降沿一同提供的读命令RD1和下一读命令RD2之间的时间段来说，至少4个时钟周期是必需的，以便执行行操作。对于读命令RD1和读命令RD2之间的时间段来说，突发长度BL的值加上(+)3个或更多个时钟周期是必需的。第二和后续读命令RD(RD2、RD3等)在某一数目的时钟周期中被一次提供，其数目等于突发长度BL的值(在该实施例中是1个时钟周期)。
图2中所示的命令译码器16响应于读命令RD1-RD5中的每一个而激活内部读写信号IRWZ。与读命令RD1至RD5一同，存储器控制器PSCNT将行地址信号RAD和列地址信号CAD输出到PSRAM。行地址信号RAD(R1)指示用于执行页面操作的公共行地址。列地址信号CAD(C1至C5)指示用于执行页面操作的分别不同的列地址。
图2中所示的命令译码器16响应于芯片使能信号/CE的激活而激活内部芯片使能信号ICEZ(图7(b))。由于在内部芯片使能信号ICEZ之前内部刷新请求信号IREFZ已被激活，因此图4中的等待时间判定单元50激活延长信号EXTZ(图7(c))。图1中的等待时间输出缓冲器20响应于延长信号EXTZ的激活而激活等待时间延长信号/LEXT(图7(d))。延长信号EXTZ和等待时间延长信号/LEXT被保持激活，直到芯片使能信号/CE被失活并且页面读操作完成。因此，如图3所示，当读等待时间伴随有行操作时，读等待时间RL是“9”。当读等待时间未伴随有行操作时，读等待时间RL是“6”。
图1中所示的命令译码器16的仲裁器ARB(图2)响应于刷新请求信号RREQZ而激活刷新信号REFZ，并且临时保持读命令RD1。图1中的操作控制单元24响应于刷新信号REFZ而开始存储器核心CORE的刷新操作REF(图7(e))。仲裁器ARB响应于刷新操作REF的完成而激活读信号RDZ(未示出)。操作控制单元24响应于读信号RDZ而激活由行地址信号RAD指示的字线WL1，并且激活读出放大器SA。存储器核心CORE的激活操作ACTV开始(图7(f))。
图1中所示的数据寄存器DERG与图3中所示的突发时钟BCLK同步地输出读数据RD1至RD5。读数据RD1至RD5与对应于读等待时间RL的时钟信号CLK同步地被输出到数据端子DQ(图7(g))。
图8示出了PSRAM的另一种示例性操作。在图8中，读命令RD1至RD5在与图7中所示相同的定时被从存储器控制器PSCNT顺序提供给PSRAM，并且页面读操作被执行。存储器控制器PSCNT在与图7中所示相同的定时将信号提供给PSRAM。突发长度BL被设置为“1”。
在提供了第一读命令RD1后，刷新请求还未生成并且刷新请求信号RREQZ(IREFZ)保持失活(图8(a))。仲裁器ARB响应于读命令RD1而激活读信号RDZ。由于操作控制单元24响应于读信号RDZ而执行存储器核心CORE的读操作，因此操作控制单元24激活由行地址信号RAD指示的字线WL1，并且激活读出放大器SA。存储器核心CORE的激活操作ACTV开始(图8(b))。
图5中所示的等待时间判定单元50保持延长信号EXTZ被失活(图8(c))。等待时间输出缓冲器20保持等待时间延长信号/LEXT被失活(图8(d))。如图3所示，当读等待时间RL伴随有行操作时，读等待时间RL是“5”。当读等待时间RL未伴随有行操作时，读等待时间RL是“2”。读数据RD1至RD5与对应于图3中所示的读等待时间RL的时钟信号CLK同步地被输出到数据端子DQ(图8(e))。
在图7和8所示的PSRAM的操作中，第二和后续读命令RD2至RD5中的每一个在相同的定时被提供，而无论刷新操作REF是否被插入。在刷新操作REF被插入的情况下第一读命令RD1的读等待时间RL(＝9)与第二和后续读命令RD2至RD5的读等待时间RL(＝6)之间的差异被设置为与以下值相等：该值是在刷新操作REF未被插入的情况下第一读命令RD1的读等待时间RL(＝5)与第二和后续读命令RD2至RD5的读等待时间RL(＝2)之间的差异(在该实施例中是“3”)，从而允许命令在相同的定时被提供。即使写命令WR在第一读命令RD1之后提供，等待时间上的差异也被设置为相同，而无论刷新操作REF是否被插入，从而允许命令在相同的定时被提供，而无论刷新操作REF是否被插入。
存储器控制器PSCNT可以取决于刷新操作是否被插入而仅改变读数据的接收定时。由于存储器控制器PSCNT不需要改变输出第二和后续读命令RD2至RD5的定时，因此存储器控制器PSCNT可以在其操作方面具有某种裕度(leeway)。例如，由于图5中所示的命令生成单元54可以在相同的定时进行操作，而无论刷新操作是否被插入，因此在命令提供的定时方面提供了某种裕度。
图9示出了图1中所示的PSRAM的另一种示例性操作。在图9中，写命令和读命令以混合方式被从存储器控制器PSCNT提供，并且页面操作被执行。突发长度BL被设置为“1”。在/ADV信号和/CE信号的激活期间(/OE信号处于低电平)，响应于获得低电平的/WE信号而识别写命令WR。
作为与芯片使能信号/CE的下降沿一同提供的写命令WR1和下一读命令RD2之间的间隔，至少3个时钟周期是必需的，以便执行行操作。对于写命令WR1和读命令RD2之间的间隔来说，突发长度BL的值加上(+)2个或更多个时钟周期是必需的。由于比读等待时间RL小一个(1)时钟周期的写等待时间WL，因此图9中所示的间隔比图7中所示的间隔小一个时钟。
对于第二和后续读命令RD与写命令RD之间的间隔来说，至少一个(1)时钟周期是必需的，以防止基于等待时间WL和等待时间RL之间的差异而生成的读数据RD和写数据WD之间的冲突。多个第二和后续读命令RD以时钟周期为基础被提供。多个第二和后续写命令WD也以时钟周期为基础被提供。第二和后续写命令WD和读命令RD被顺序提供。
紧挨着在第一写命令WR1被提供之前，刷新请求信号RREQZ(IREFZ)被激活(图9(a))。以与图7中所示相同的方式，延长信号EXTZ被激活(图9(b))，并且等待时间延长信号/LEXT被激活(图9(c))。如图3所示，当写等待时间WL伴随有行操作时，写等待时间WL是“8”。当写等待时间WL未伴随有行操作时，写等待时间WL是“5”。读等待时间RL与图7中所示的读等待时间相同。
当刷新操作REF未被插入时，向数据端子DQ提供写数据WD的定时和从数据端子DQ输出读数据RD的定时改变。写等待时间WL和读等待时间RL减小“4”。可以使得提供命令WR1、RD2、WR3、RD4和WR5的定时等于图9中所示的提供定时。在刷新操作REF被插入的情况下第一写命令WR1的写等待时间WL(＝8)与第二和后续读命令RD2和RD4的等待时间RL(＝6)之间的差异被设置为与以下值相等：该值是在刷新操作REF未被插入的情况下第一写命令WD1的写等待时间WL(＝4)与第二和后续读命令RD2和RD4的读等待时间RL(＝2)之间的差异(在该实施例中是“2”)，从而允许命令在相同的定时被提供。在刷新操作REF被插入的情况下第一写命令WR1的等待时间WL(＝8)与第二和后续写命令WR3和WR5的写等待时间WL(＝5)之间的差异被设置为与以下值相等：该值是在刷新操作REF未被插入的情况下第一写命令WR1的等待时间WL(＝4)与第二和后续写命令WR3和WR5的读等待时间RL(＝1)之间的差异(在该实施例中是“3”)，从而允许命令在相同的定时被提供。
存储器控制器PSCNT可以取决于刷新操作是否被插入而仅改变输出写数据的定时和接收读数据的定时。即，存储器控制器PSCNT不需要改变输出第二和后续命令RD2至RD5的定时。因此，对于存储器控制器PSCNT，在其操作方面可以有某种裕度，因而在提供命令的定时方面可以有某种裕度。
图10示出了图1中的PSRAM的另一种示例性操作。在图10中的PSRAM的操作中，读命令和写命令以混合方式被从存储器控制器PSCNT提供，并且页面操作被执行。突发长度BL被设置为“1”。
对于第二和后续读命令RD与写命令WR之间的间隔来说，至少一个(1)时钟周期是必需的。作为与芯片使能信号/CE的下降沿一同提供的读命令RD1和下一写命令WR2之间的间隔，比图7中所示的间隔多一个(1)时钟周期的5个时钟周期是必需的。作为读命令RD1和写命令WR2之间的间隔，突发长度BL的值加上(+)4个或更多个时钟周期是必需的。
在提供了第一读命令RD1后，刷新请求还未生成，并且刷新请求信号RREQZ(IREFZ)被失活(图10(a))。图5中所示的等待时间判定单元50保持延长信号EXTZ被失活(图10(b))。图1中所示的等待时间输出缓冲器20保持等待时间延长信号/LEXT被失活(图10(c))。如图3所示，当写等待时间WL伴随有行操作时，写等待时间WL是“5”。当写等待时间WL未伴随有行操作时，写等待时间WL是“1”。读等待时间RL与图8中所示的读等待时间相同。
图11示出了图1中所示的PSRAM的另一种示例性操作。在图11所示的PSRAM的操作中，读命令RD1至RD3被从存储器控制器PSCNT顺序提供，并且页面操作被执行。突发长度BL被设置为“4”。
读命令RD1和RD2之间的最小间隔是突发长度BL的值加上(+)3个时钟周期(也就是说，7个时钟周期)。读命令RD2和RD3之间的间隔变为某一数目的时钟周期，其数目等于突发长度BL的值(在该实施例中是4个时钟周期)。
紧挨着在第一读命令RD1被提供之前，刷新请求信号RREQZ(IREFZ)被激活(图11(a))。因此，以与图7中所示相同的方式，延长信号EXTZ被激活(图11(b))，并且等待时间延长信号/LEXT被激活(图11(c))。
以与图7中所示相同的方式，当读等待时间伴随有行操作时，读等待时间RL是“9”。当读等待时间RL未伴随有行操作时，读等待时间RL是“6”。
在芯片使能信号/CE的激活期间，等待时间延长信号/LEXT被保持在恒定电平，从而防止了在页面操作中与列访问命令相对应的读等待时间RL或写等待时间WL的改变，而无论刷新操作REF是否被插入。
由于向PSRAM提供列访问命令的定时变得相同，而无论刷新操作REF是否被插入，因此对于存储器控制器PSCNT的操作可以提供某种裕度，并且对于提供命令的定时可以提供某种裕度。即使时钟信号CLK具有高频率，读命令RD和写命令WR也被可靠地提供给PSRAM。因此，可以防止在错误的定时从存储器控制器PSCNT向PSRAM提供列访问命令。因而，可以防止PSRAM的误操作(malfunction)。
图12示出了第二实施例。在第二实施例中，与第一实施例中所示相同的标号被赋予相同的元件，并且其公开将被缩减或省略。图12中所示的半导体存储器例如是PSRAM。图12中的PSRAM包括等待时间判定单元18A，而不是图1中的等待时间判定单元18。PSRAM包括复位控制单元RSTCNT。图12中的PSRAM的其他结构与第一实施例中所示的相同。
等待时间判定单元18A的触发器F/F在复位端子RST接收到延长复位信号EXTRSTZ或高电平的芯片使能信号CEZ后被复位，并且将延长信号EXTZ改变到低电平。如果从命令译码器CDEC提供的列读写信号CRWZ之间的间隔超过了某一时间段(通过将由突发长度BL指示的时钟周期加上4个时钟周期而获得的时钟周期的数目)，则复位控制单元RSTCNT激活延长复位信号EXTRSTZ。当在芯片使能信号/CE的激活之后紧跟着的访问请求未被提供达某一时间段时，复位控制单元RSTCNT输出延长复位信号。
图13示出了图12中所示的PSRAM的示例性操作。在图13中，读命令RD1至RD5被顺序从存储器控制器PSCNT提供给PSRAM，并且页面读操作被执行。紧挨着在第一读命令RD1被提供之前，刷新请求信号RREQZ(IREFZ)被激活(图13(a))，并且在访问操作之前执行刷新操作REF(图13(b))。突发长度BL被设置为“1”。
图12中所示的复位控制单元RSTCNT对在接收到与读命令RD3相对应的列读写信号CRWZ之后的时钟周期的数目计数(图13(c))。复位控制单元RSTCNT临时激活延长复位信号EXTRSTZ，因为下一读命令或下一写命令没有与第十二时钟信号CLK的上升沿同步地被提供(图13(d))。基于临时激活的延长复位信号EXTRSTZ，延长信号EXTZ被失活，并且等待时间延长信号/LEXT被失活(图13(e))。
基于等待时间延长信号/LEXT的失活，读等待时间RL被从“6”减小到“2”(图13(f))。该减小不仅提高了存储器控制器PSCNT和PSRAM之间的数据传送速率，还提高了PSRAM的访问效率。在没有刷新操作REF被插入的情况下的操作与图8中所示的相同。第一读命令RD1的读等待时间RL是“5”，并且第二和后续读命令RD2至RD5的读等待时间RL是“2”。
在与第十三时钟信号CLK同步地提供了读命令RD4后，读数据RD4与第十五时钟信号CLK同步地被输出(图13(g))。生成了一个(1)时钟周期的时间段，在该时间段中数据未被传送到数据端子DQ。由于当写命令WR与第十三时钟信号CLK同步地被提供时，写数据与第十四时钟信号CLK同步地被提供给数据端子DQ(写等待时间WL＝1)，因此一个(1)时钟周期是必需的。
即使当刷新操作REF未被插入时，复位控制单元RSTCNT也对时钟周期的数目计数并激活复位信号EXTRSTZ。当刷新操作未被插入时，触发器F/F失活延长信号EXTZ，从而防止了误操作。
图14示出了图12中所示的PSRAM的另一种示例性操作。在图14所示的操作中，写命令和读命令以混合方式被从存储器控制器PSCNT提供，并且页面操作被执行。突发长度BL被设置为“1”。在图14所示的操作中，刷新操作REF被插入。
图12中所示的复位控制单元RSTCNT对在接收到与读命令RD2相对应的列读写信号CRWZ之后的时钟周期的数目计数(图14(a))。复位控制单元RSTCNT临时激活延长复位信号EXTRSTZ，因为下一读命令或下一写命令没有与第十时钟信号CLK的上升沿同步地被提供(图14(b))。以与图13中所示的操作相同的方式，基于临时激活的延长复位信号EXTRSTZ，减小读等待时间RL和写等待时间WL(图14(c))。在没有刷新操作REF被插入的情况下的操作与图10中所示的相同。当紧接着在等待时间减小之后提供了写命令WR时，读数据RD2和写数据WR3被顺序传送到数据端子DQ。
图15示出了图12中所示的PSRAM的另一种示例性操作。在图15所示的PSRAM的操作中，读命令RD1至RD3被顺序从存储器控制器PSCNT提供，并且页面操作被执行。突发长度BL被设置为“4”。在图15所示的操作中，刷新操作REF被插入。
图12中所示的复位控制单元RSTCNT对在接收到与读命令RD2相对应的列读写信号CRWZ之后的时钟周期的数目计数(图15(a))。复位控制单元RSTCNT临时激活延长复位信号EXTRSTZ，因为下一读命令或下一写命令没有与第十七时钟信号CLK的上升沿同步地被提供(图15(b))。当突发长度BL为“4”并且读命令或写命令未被提供达8个时钟周期的时间段时，读等待时间RL被减小。即使当突发长度BL不同时，图12中所示的PSRAM也不会误操作。以与图13中所示的操作相同的方式，在图12所示的PSRAM中读等待时间RL被减小(图15
(c))。
第二实施例具有与第一实施例相同的优点。在第二实施例中，当第三和后续访问请求未被提供达某一时间段时，等待时间延长信号/LEXT被失活，并且读等待时间RL或写等待时间WL被减小。
读等待时间RL或写等待时间WL被减小，从而存储器控制器PSCNT和PSRAM之间的数据传送速率得以提高，并且另外，PSRAM的访问效率得以提高。
由于直到等待时间延长信号/LEXT的失活为止的时钟周期的数目可响应于突发长度BL而改变，因此可以防止由于突发长度BL的改变而引起的数据信号DQ之间的冲突，并且可以有效地防止PSRAM的误操作。
图16示出了第三实施例。在第三实施例中，与第一和第二实施例中所示相同的标号被赋予相同的元件，并且其公开将被缩减或省略。图16中所示的半导体存储器例如是PSRAM。
图16中所示的PSRAM具有与图12所示的PSRAM中的复位控制单元RSTCNT不同的复位控制单元RSTCNT。图16中的其他结构与图12中所示的相同。
当列读写信号CRWZ之间的间隔超过了某一数目的时钟周期(通过向等于突发长度BL的值的时钟周期的数目加上“4”而获得的值)时，复位控制单元RSTCNT激活延长复位信号EXTRSTZ。当行读写信号RRWZ之间的间隔超过了某一数目的时钟周期(通过向等于突发长度BL的值的时钟周期的数目加上“7”而获得的值)时，复位控制单元RSTCNT激活延长复位信号EXTRSTZ。在第三实施例中，当在提供了与芯片使能信号/CE一同提供的第一访问命令RD或WR之后下一访问命令未被提供达某一时间段时，延长复位信号EXTRSTZ被激活。
图17示出了图16中所示的PSRAM的示例性操作。直到第四时钟周期为止的操作与图7中所示的操作相同。在访问操作之前执行刷新操作REF(图17(a))。突发长度BL被设置为“1”。
图16中所示的复位控制单元RSTCNT对在接收到与读命令RD1相对应的行读写信号RRWZ之后的时钟周期的数目计数(图17(b))。复位控制单元RSTCNT临时激活延长复位信号EXTRSTZ，因为下一读命令或下一写命令未与第十时钟信号CLK的上升沿同步地被提供(图17(c))。临时激活的延长复位信号EXTRSTZ失活了延长信号EXTZ，并且等待时间延长信号/LEXT被失活(图17(d))。
等待时间延长信号/LEXT的失活使得读等待时间RL从“9”减小到“2”(图17(e))。在没有刷新操作REF被插入的情况下的操作与图8中所示的操作相同。第一读命令RD1的读等待时间RL是“5”，而第二和后续读命令RD2至RD5的读等待时间RL是“2”。
图18示出了图16中的PSRAM的另一种示例性操作。在图18中，读命令RD1至RD3被顺序从存储器控制器PSCNT提供，并且页面操作被执行。突发长度BL被设置为“4”。同样，在图18所示的操作中，刷新操作REF被插入。
图16中所示的复位控制单元RSTCNT对在接收到与第一读命令RD1相对应的行读写信号RRWZ之后的时钟周期的数目计数(图18(a))。复位控制单元RSTCNT临时激活延长复位信号EXTRSTZ，因为下一读命令和下一写命令未与第十三时钟信号CLK的上升沿同步地被提供(图18(b))。以与图13中所示的操作相同的方式，临时激活的延长复位信号EXTRSTZ使得读等待时间RL被减小(图18(c))。
第三实施例具有与第一和第二实施例相同的优点。在第三实施例中，即使在与芯片使能信号/CE一同提供的第一访问命令(行访问命令)和下一访问命令(列访问命令)之间有大量的时钟周期，也可以提高存储器控制器PSCNT和PSRAM之间的数据传送速率，并且可以提高PSRAM的访问效率。在图17所示的操作中，防止了读命令RD2至RD5的读等待时间RL变为“6”。
图19示出了第四实施例。在第四实施例中，与第一、第二和第三实施例中所示相同的标号被赋予相同的元件，并且其公开将被缩减或省略。半导体存储器例如是PSRAM。在PSRAM中，等待时间输出缓冲器20B不同于图12中的等待时间输出缓冲器20。图19中所示的其他结构与图12中所示的相同。
等待时间输出缓冲器20B包括脉冲发生器PGEN，脉冲发生器PGEN与延长信号EXTZ的激活同步地生成具有负脉冲的等待时间延长信号/LEXT(脉冲信号)。等待时间延长信号/LEXT与延长信号EXTZ的上升沿同步地改变到低电平。
在第四实施例中，除了等待时间延长信号/LEXT的波形以外，PSRAM的操作与图13至15中的相同。如图16所示，不仅列读写信号CRWZ而且行读写信号RRWZ可以被提供给复位控制单元RSTCNT。即使在与芯片使能信号/CE一同提供的第一访问命令和下一访问命令之间有大量的时钟周期，PSRAM的访问效率也得以提高。
图20示出了图4中所示的示例性存储器控制器PSCNT。存储器控制器PSCNT包括等待时间判定单元50B，而不是图5中的等待时间判定单元50。
等待时间判定单元50B与等待时间延长信号/LEXT的低脉冲同步地增大读等待时间RL和写等待时间WL的值。当在通过向指示出突发长度BL的突发信息BINF的值加上4个时钟而获得的某些时钟周期期间，读命令或写命令未从命令生成单元54输出时，等待时间判定单元50B减小读等待时间RL和写等待时间WL的值。等待时间判定单元50B检测读命令或写命令未被生成达某一时间段以便减小读等待时间RL和写等待时间WL。
在接收到等待时间延长信号/LEXT的低脉冲后，等待时间判定单元50B和等待时间调节单元52增大读访问请求的输出和读数据的接收之间的系统读等待时间RL，并且当后续的读访问请求未被输出达某一时间段时恢复系统读等待时间RL。在接收到等待时间延长信号/LEXT的低脉冲后，等待时间判定单元50B和等待时间调节单元52增大写访问请求的输出和写数据的输出之间的系统写等待时间WL，并且在后续的写访问请求未被输出达某一时间段的情况下恢复系统写等待时间WL。
图21示出了图20中所示的等待时间判定单元50B的示例性操作。在操作50中，等待时间判定单元50B检测来自PSRAM的等待时间延长信号/LEXT是否改变到低电平。如果等待时间延长信号/LEXT处于低电平，则过程进行到操作52。如果等待时间延长信号/LEXT处于高电平，则过程进行到操作64。
在操作52中，等待时间判定单元50B增大读等待时间RL和写等待时间WL的值，并且将其通知给等待时间调节单元52。等待时间调节单元52基于增大的读等待时间RL和写等待时间WL来控制命令生成单元54、数据输出单元56和数据输入单元58。在操作54中，等待时间判定单元50B将其内结合的计数器的计数器值复位到“0”。
在操作56中，等待时间判定单元50B基于来自命令生成单元54的命令信息来检测读命令RD或写命令WR是否被输出到PSRAM。当命令RD或命令WR被输出时，在操作58中计数器值COUNT被复位到“0”。当命令RD或命令WR未被输出时，在操作60中计数器值COUNT与时钟信号CLK同步地增大“1”。
在操作62中，等待时间判定单元50B判定计数器值COUNT是否等于通过向突发信息BINF的值加上4个时钟周期而获得的值(切换值)。当计数器值COUNT没有达到切换值时，过程进行到操作56。读等待时间RL和写等待时间WL保持增大。
当计数器值COUNT达到切换值时，过程进行到操作64。等待时间判定单元50B判定在某些时钟周期中未生成命令RD或命令WR。
在操作64中，等待时间判定单元50B减小读等待时间RL和写等待时间WL的值，并且将其通知给等待时间调节单元52。等待时间调节单元52基于这样减小的读等待时间RL和写等待时间WL来控制命令生成单元54、数据输出单元56和数据输入单元58。
图22示出了图19中所示的PSRAM的示例性操作。除了等待时间延长信号/LEXT的波形以外，图22中所示的PSRAM的操作与图13中所示的操作相同。突发长度BL被设置为“1”。
图20中所示的等待时间判定单元50B判定在读命令RD已被输出之后下一命令RD或WR是否以时钟周期为基础被输出。当命令RD或WR未被输出时，等待时间判定单元50B顺序增大计数器值COUNT(图22(a))。当命令RD或WR被输出时，等待时间判定单元50B将计数器值COUNT复位到“0”(图22(b)、(c))。当计数器值COUNT变为“5”时，等待时间判定单元50B减小读等待时间RL和写等待时间WL(图22(d))。
图23示出了图19中所示的PSRAM的另一种示例性操作。除了等待时间延长信号/LEXT的波形以外，图23中所示的PSRAM的操作与图13中所示的相同。突发长度BL被设置为“4”。当计数器值COUNT变为“8”时，等待时间判定单元50B减小读等待时间RL和写等待时间WL。
第四实施例具有与第二和第三实施例相同的优点。在第四实施例中，存储器控制器PSCNT可以在跟在芯片使能信号/CE被提供给PSRAM的时钟周期之后的时钟周期中监视等待时间延长信号/LEXT的电平。因此，在存储器控制器PSCNT中迅速地执行了改变读等待时间RL和写等待时间WL的操作。
存储器控制器PSCNT的等待时间判定单元50B(图20)通过监视输出到PSRAM的读命令RD或写命令WR来判定是否可以减小读等待时间RL和写等待时间WL。与响应于来自PSRAM的等待时间延长信号/LEXT而执行的操作相比，第四实施例可以迅速地减小读等待时间RL和写等待时间WL。
例如，存储器控制器PSCNT与第一时钟信号CLK的上升沿同步地判定读命令RD1的输出，并且与第一时钟信号CLK的下降沿同步地将读命令RD1输出到PSRAM。图20中所示的等待时间判定单元50B可以判定命令RD和WR是否比在图12的第二实施例中和图16的第三实施例中早一个(1)时钟周期被输出。结果，在第四实施例中，存储器控制器PSCNT的操作容限(operation margin)变得更大。在第四实施例中，即使时钟信号CLK具有高频率，也可以可靠地执行读等待时间RL和写等待时间WL的切换操作，从而防止了PSRAM的误操作。
图24示出了第五实施例。在第五实施例中，与第一至第四实施例中所示相同的标号被赋予相同的元件，并且其公开将被缩减或省略。
半导体存储器例如是具有SDRAM型输入-输出接口的PSRAM。第五实施例中的PSRAM包括时钟缓冲器10C、命令译码器16C、突发计数器26C和地址输入缓冲器28C，而不是图1中的时钟缓冲器10、命令译码器16、突发计数器26和地址输入缓冲器28。其他结构与图1中所示的相同。
时钟输入缓冲器10C在芯片使能信号CE2处于高电平时接收时钟信号CLK，并且输出内部时钟信号ICLK。当芯片使能信号CE2处于低电平时，时钟输入缓冲器10C停止输出内部时钟信号ICLK。当内部时钟信号ICLK的输出停止时，PSRAM使得内部电路的操作和刷新操作停止，并且PSRAM从正常操作模式进入功率降低模式(低功耗模式)。
命令译码器16C向突发计数器26C仅输出列读写信号CRWZ。在第五实施例中，不是读命令RD或写命令WR，而是活动命令(activecommand)ACT与芯片使能信号/CE一同被提供给PSRAM。行读写信号RRWZ不被生成。在接收到列读写信号CRWZ后，突发计数器26C与内部时钟信号ICLK同步地输出其脉冲数目对应于突发长度BL的突发时钟信号BCLK。
地址输入缓冲器28C分别在不同的定时接收到提供给公共地址端子AD的行地址信号RAD和列地址信号CAD。第五实施例中的PSRAM是地址复用型的。
图25示出了图24中所示的PSRAM的示例性操作。命令译码器16C基于芯片使能信号/CE的下降沿检测活动命令ACT(图25(a))。行地址信号R1被提供给地址端子AD(图25(b))。以与图7中所示相同的方式，由于紧挨着在芯片使能信号/CE的激活之前刷新操作REF被插入，因此等待时间延长信号/LEXT被激活(图25(c))。PSRAM响应于活动命令ACT激活由行地址信号RAD指示的字线WL1，并且激活读出放大器SA。
读命令RD1和列地址信号C1与第五时钟信号CLK的上升沿同步地被提供给PSRAM(图25(d))。由于读数据或写数据没有响应于活动命令ACT而被传送到数据端子DQ，因此读命令R1比图7中所示的读命令RD2早一个(1)时钟周期被提供。除了读命令R1早一个(1)时钟周期被提供以外，伴随有读命令RD1至RD4的操作与图7中所示的相同。
图26示出了图24中所示的PSRAM的另一种示例性操作。在图26所示的PSRAM的操作中，活动命令ACT被提供，而不是图8中所示的读命令RD1。刷新操作REF未被插入。以与图25中所示相同的方式，读命令RD1至RD4比图8中所示的读命令RD2至RD5早一个(1)时钟周期被提供给PSRAM，并且读数据被早一个(1)时钟周期输出。其他操作与图8中所示的相同。
第五实施例具有与第一至第四实施例相同的优点。第五实施例中所示的具有SDRAM型输入-输出接口的PSRAM可以防止PSRAM的误操作。
图27示出了第六实施例。在第六实施例中，与第一至第五实施例中所示的相同的标号被赋予相同的元件，并且其公开将被缩减或省略。半导体存储器例如是具有SDRAM型输入-输出接口的PSRAM。PSRAM包括接收地址信号和数据信号的地址数据端子ADQ。
地址输入缓冲器28D输出提供给地址端子AD和地址数据端子ADQ的地址信号，作为行地址信号RAD。数据输入缓冲器34D向数据总线DB输出提供给数据端子DQ和地址数据端子ADQ的写数据。数据输出缓冲器36D将从存储器核心CORE提供给数据总线DB的读数据输出到数据端子DQ和地址数据端子ADQ。图27中所示的其他结构与图24中所示的相同。
图28示出了图27中所示的PSRAM的示例性操作。除了行地址信号RAD被提供给地址数据端子ADQ并且读数据RD1至RD4不仅被输出到数据端子DQ还被输出到地址数据端子ADQ以外，该操作与图25中所示的相同。
图29示出了图27中所示的PSRAM的另一种示例性操作。除了行地址信号RAD被提供给地址数据端子ADQ并且读数据RD1至RD4不仅被输出到数据端子DQ还被输出到地址数据端子ADQ以外，该操作与图26中所示的相同。
第六实施例具有与第一至第五实施例相同的优点。第六实施例中所示的具有SDRAM型输入-输出接口和地址数据端子ADQ的PSRAM可以防止PSRAM的误操作。
图30示出了第七实施例。在第七实施例中，与第一至第六实施例中所示的相同的标号被赋予相同的元件，并且其公开将被缩减或省略。
半导体存储器例如是PSRAM。PSRAM包括等待控制单元38E和等待端子/WAIT，等待控制单元38E输出等待信号，该等待信号指示输出读数据的定时。PSRAM包括突发计数器26E，而不是图1中的突发计数器26。图30中的PSRAM的其他结构与图1中所示的相同。
突发计数器26E除了具有图1中的突发计数器26的功能以外，还具有输出突发使能信号BSTENZ的功能。等待控制单元38E响应于芯片使能信号CEZ、输出使能信号OEZ、写使能信号WEZ和突发使能信号BSTENZ而将等待信号/WAIT设置到高电平或低电平或高阻抗状态。
图31示出了图30中所示的PSRAM的示例性操作。除了突发使能信号BSTENZ和等待信号/WAIT的波形以外，图31中所示的操作与图7中所示的相同。在芯片使能信号/CE的失活期间，等待控制单元38E将等待信号/WAIT设置到高阻抗状态Hi-Z(图31(a)、(b))。当第一命令是读命令RD1时，等待控制单元38E将等待信号/WAIT激活到低电平(图31(c))。突发计数器26E响应于第一读命令RD在突发时钟信号BCLK被输出之前的一个(1)时钟周期激活突发使能信号BSTENZ(图31(d))。
等待控制单元38E与突发使能信号BSTENZ的激活同步地将等待信号/WAIT失活到高电平(图31(e))。等待信号/WAIT响应于第一读命令RD而被激活，并且在与第一读请求RD相对应的读数据被输出之前被失活。存储器控制器PSCNT与第十时钟信号CLK的上升沿同步地检测到等待信号/WAIT的高电平，并且与下一时钟信号CLK同步地检测到第一读数据RD1被从PSRAM输出。突发计数器26E与芯片使能信号/CE的失活同步地失活突发使能信号BSTENZ(图31(f))。
图32示出了图30中所示的PSRAM的另一种示例性操作。除了突发使能信号BSTENZ和等待信号/WAIT的波形以外，图32中所示的操作与图9中所示的相同。
等待控制单元38E与写命令WR1同步地将等待信号/WAIT失活到高电平(图32(a))。以与图31中所示相同的方式，突发计数器26E响应于第一读命令RD或写命令WR而在突发时钟信号BCLK被输出之前的一个(1)时钟周期激活突发使能信号BSTENZ(图32(b))。
第七实施例具有与第一至第六实施例相同的优点。第七实施例中所示的具有输出等待信号/WAIT(该信号指示输出读数据的定时)的功能的PSRAM可以防止PSRAM的误操作。
在图24至27所示的实施例中使用了具有SDRAM型输入-输出接口的伪SRAM。同样在其他实施例中也可使用具有SDRAM型输入-输出接口的伪SRAM。在图27所示的实施例中使用了具有地址数据端子ADQ的伪SRAM。在其他实施例中也可使用具有地址数据端子ADQ的伪SRAM。在图30所示的实施例中使用了具有等待端子/WAIT的伪SRAM。在其他实施例中也可使用具有等待端子/WAIT的伪SRAM。
现在已根据以上优点描述了本发明的示例性实施例。将会意识到这些示例仅仅是对本发明的说明。许多变化和修改对于本领域技术人员来说将会是清楚的。
本申请要求2007年12月19日提交的日本专利申请No.2007-327678的优先权，该申请的全部内容通过引用结合于此。

Claims (20)

1.一种半导体存储器，包括：
存储器核心，该存储器核心包括多个存储单元；
刷新生成单元，该刷新生成单元生成用于刷新所述存储单元的刷新请求；
核心控制单元，该核心控制单元响应于访问请求而执行访问操作；
等待时间判定单元，该等待时间判定单元在芯片使能信号的激活和所述刷新请求发生冲突时激活等待时间延长信号，并且响应于所述芯片使能信号的失活而失活所述等待时间延长信号；
等待时间输出缓冲器，该等待时间输出缓冲器输出所述等待时间延长信号；以及
数据控制单元，该数据控制单元在所述等待时间延长信号的激活期间改变从所述访问请求到向数据端子传送数据的等待时间。
2.如权利要求1所述的半导体存储器，其中所述数据控制单元相比于在所述等待时间延长信号的失活期间的等待时间而增大等待时间。
3.如权利要求1所述的半导体存储器，其中所述核心控制单元响应于与所述芯片使能信号的激活一同提供的第一访问请求和在所述芯片使能信号的激活期间提供的后续访问请求而执行所述访问操作，并且还包括等待时间控制单元，该等待时间控制单元当所述后续访问请求未被提供达某一时间段时输出延长复位信号。
4.如权利要求1所述的半导体存储器，其中所述等待时间包括读等待时间和写等待时间中的至少一个，在所述读等待时间中，读数据被基于读请求传送到所述数据端子，在所述写等待时间中，写数据被基于写请求传送到所述数据端子。
5.如权利要求3所述的半导体存储器，还包括：
模式寄存器，该模式寄存器设置指示响应于所述访问请求而输入或输出数据的次数的突发长度，
其中所述某一时间段是通过将由所述突发长度指示的时钟周期加上某一数目的时钟周期而获得的。
6.如权利要求1所述的半导体存储器，其中所述等待时间输出缓冲器输出与所述等待时间延长信号的激活同步的脉冲信号，作为所述等待时间延长信号。
7.如权利要求1所述的半导体存储器，其中所述数据控制单元包括：
突发计数器，该突发计数器响应于所述访问请求而进行计数，并且在计数器值达到预期值后输出突发时钟信号，
其中所述预期值在所述等待时间延长信号的激活后被增大。
8.如权利要求7所述的半导体存储器，还包括：
数据寄存器，该数据寄存器与所述突发时钟信号同步地传送读数据和写数据中的至少一个。
9.如权利要求1所述的半导体存储器，其中
所述核心控制单元响应于与所述芯片使能信号的激活一同提供的第一访问请求和在所述芯片使能信号的激活期间提供的后续访问请求而执行所述访问操作，并且
所述数据控制单元设置在所述等待时间延长信号的激活期间与所述第一访问请求相对应的等待时间和与所述后续访问请求相对应的等待时间之间的差异，使之等于在所述等待时间延长信号的失活期间与所述第一访问请求相对应的等待时间和与所述后续访问请求相对应的等待时间之间的差异。
10.如权利要求8所述的半导体存储器，其中所述等待时间包括读等待时间和写等待时间中的至少一个，在所述读等待时间中，读数据被基于读请求传送到所述数据端子，在所述写等待时间中，写数据被基于写请求传送到所述数据端子。
11.如权利要求1所述的半导体存储器，还包括：
输出等待信号的等待控制单元，该等待信号响应于所述访问请求而被激活，并且在与所述访问请求相对应的数据被输出之前被失活。
12.如权利要求1所述的半导体存储器，其中所述核心控制电路在所述芯片使能信号的激活和所述刷新请求之间发生冲突时在刷新操作之后执行所述访问操作。
13.一种存储器系统，包括：
半导体存储器；以及
存储器控制器，该存储器控制器向所述半导体存储器提供用于访问所述半导体存储器的访问请求，
其中所述半导体存储器包括：
存储器核心，该存储器核心包括多个存储单元；
刷新生成单元，该刷新生成单元生成用于刷新所述存储单元的刷新请求；
核心控制单元，该核心控制单元响应于所述访问请求而执行访问操作；
等待时间判定单元，该等待时间判定单元在芯片使能信号的激活和所述刷新请求发生冲突时激活等待时间延长信号，并且响应于所述芯片使能信号的失活而失活所述等待时间延长信号；
等待时间输出缓冲器，该等待时间输出缓冲器向外部输出所述等待时间延长信号；以及
数据控制单元，该数据控制单元在所述等待时间延长信号的激活期间改变所述访问请求和向数据端子传送数据之间的等待时间。
14.如权利要求13所述的存储器系统，其中所述存储器控制器包括：
系统等待时间控制单元，该系统等待时间控制单元基于从所述半导体存储器输出的等待时间延长信号而改变所述访问请求的输出和向所述存储器控制器的数据端子传送数据之间的系统等待时间。
15.如权利要求14所述的存储器系统，其中所述系统等待时间控制单元相比于在所述等待时间延长信号的失活期间的系统等待时间而增大系统等待时间。
16.如权利要求13所述的存储器系统，其中所述等待时间包括读等待时间和写等待时间中的至少一个，在所述读等待时间中，读数据被基于读请求传送到所述数据端子，在所述写等待时间中，写数据被基于写请求传送到所述数据端子。
17.如权利要求14所述的存储器系统，其中所述核心控制单元响应于与所述芯片使能信号的激活一同提供的第一访问请求和在所述芯片使能信号的激活期间提供的后续访问请求而执行所述访问操作，并且
其中所述系统等待时间控制单元当所述后续访问请求未被提供达某一时间段时恢复改变的系统等待时间。
18.一种存储器访问控制方法，包括：
响应于与芯片使能信号的激活一同提供的第一访问请求和在所述芯片使能信号的激活期间提供的后续访问请求而对多个存储单元执行访问操作；
响应于刷新请求而刷新所述多个存储单元；
在所述芯片使能信号的激活和所述刷新请求发生冲突时激活等待时间延长信号，并且响应于所述芯片使能信号的失活而失活所述等待时间延长信号；
输出所述等待时间延长信号；以及
在所述等待时间延长信号的激活期间增大所述访问请求和向数据端子传送数据之间的等待时间。
19.如权利要求18所述的存储器访问控制方法，还包括：
当所述后续访问请求未被提供达某一时间段时，失活所述等待时间延长信号。
20.如权利要求18所述的存储器访问控制方法，其中所述等待时间包括读等待时间和写等待时间中的至少一个，在所述读等待时间中，读数据被基于读请求传送到所述数据端子，在所述写等待时间中，写数据被基于写请求传送到所述数据端子。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102751966A (zh) * 2011-04-21 2012-10-24 海力士半导体有限公司 延迟电路和存储器的潜伏时间控制电路及其信号延迟方法
CN102891114A (zh) * 2012-10-24 2013-01-23 上海新储集成电路有限公司 一种上下堆叠的片上系统芯片的制作方法
CN102050977B (zh) * 2009-10-29 2013-03-27 比亚迪股份有限公司 正温度系数材料及其制备方法及含该材料的热敏电阻及其制备方法
CN104810043A (zh) * 2014-01-27 2015-07-29 爱思开海力士有限公司 突发长度控制电路
CN105280218A (zh) * 2014-06-30 2016-01-27 爱思开海力士有限公司 半导体存储器件及其操作方法
CN105684088A (zh) * 2013-09-04 2016-06-15 株式会社东芝 半导体存储装置
CN109686396A (zh) * 2018-02-24 2019-04-26 上海兆芯集成电路有限公司 性能评估装置及性能评估方法
CN111816230A (zh) * 2019-04-10 2020-10-23 爱思开海力士有限公司 半导体存储器件及其操作方法
CN112102859A (zh) * 2019-06-17 2020-12-18 华邦电子股份有限公司 伪静态随机存取存储器及其数据写入方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110010512A1 (en) * 2009-07-09 2011-01-13 Mediatek Inc. Method for controlling storage system having multiple non-volatile memory units and storage system using the same
KR101649395B1 (ko) * 2009-12-02 2016-08-19 마이크론 테크놀로지, 인크. 비휘발성 메모리에 대한 리프레시 아키텍처 및 알고리즘
US9240229B1 (en) * 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
JP2013229068A (ja) * 2012-04-24 2013-11-07 Ps4 Luxco S A R L 半導体装置及びこれを備える情報処理システム
US10236042B2 (en) 2016-10-28 2019-03-19 Integrated Silicon Solution, Inc. Clocked commands timing adjustments method in synchronous semiconductor integrated circuits
US10068626B2 (en) 2016-10-28 2018-09-04 Integrated Silicon Solution, Inc. Clocked commands timing adjustments in synchronous semiconductor integrated circuits
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) * 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
JP6751460B1 (ja) * 2019-05-30 2020-09-02 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリ及びそのデータ書き込み方法
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
CN113900580A (zh) * 2020-07-06 2022-01-07 旺宏电子股份有限公司 存储器装置、电子装置及与其相关的读取方法
KR102379858B1 (ko) * 2020-07-13 2022-03-30 윈본드 일렉트로닉스 코포레이션 메모리 시스템 및 그 조작 방법
TWI740581B (zh) 2020-07-20 2021-09-21 華邦電子股份有限公司 虛擬靜態隨機存取記憶體裝置
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07107793B2 (ja) * 1987-11-10 1995-11-15 株式会社東芝 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム
JP3400824B2 (ja) * 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
JP2003123470A (ja) * 2001-10-05 2003-04-25 Mitsubishi Electric Corp 半導体記憶装置
JP4078119B2 (ja) * 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ
KR100448905B1 (ko) * 2002-07-29 2004-09-16 삼성전자주식회사 낸드플래쉬메모리를 시스템구동 및 저장용으로 사용하는장치
WO2004027780A1 (ja) * 2002-09-20 2004-04-01 Fujitsu Limited 半導体メモリ
JP2005285271A (ja) 2004-03-30 2005-10-13 Nec Electronics Corp 半導体記憶装置
TWI260019B (en) * 2004-05-21 2006-08-11 Fujitsu Ltd Semiconductor memory device and memory system
JP4275033B2 (ja) * 2004-08-23 2009-06-10 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置とテスト回路及び方法
KR100670665B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 레이턴시 제어 회로
JP4428319B2 (ja) * 2005-08-30 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびバンク・リフレッシュ方法
JP4808070B2 (ja) * 2006-05-18 2011-11-02 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの動作方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102050977B (zh) * 2009-10-29 2013-03-27 比亚迪股份有限公司 正温度系数材料及其制备方法及含该材料的热敏电阻及其制备方法
CN102751966A (zh) * 2011-04-21 2012-10-24 海力士半导体有限公司 延迟电路和存储器的潜伏时间控制电路及其信号延迟方法
CN102751966B (zh) * 2011-04-21 2016-06-15 海力士半导体有限公司 延迟电路和存储器的潜伏时间控制电路及其信号延迟方法
CN102891114A (zh) * 2012-10-24 2013-01-23 上海新储集成电路有限公司 一种上下堆叠的片上系统芯片的制作方法
CN102891114B (zh) * 2012-10-24 2015-01-28 上海新储集成电路有限公司 一种上下堆叠的片上系统芯片的制作方法
CN105684088A (zh) * 2013-09-04 2016-06-15 株式会社东芝 半导体存储装置
CN105684088B (zh) * 2013-09-04 2018-09-18 东芝存储器株式会社 半导体存储装置
CN104810043A (zh) * 2014-01-27 2015-07-29 爱思开海力士有限公司 突发长度控制电路
CN104810043B (zh) * 2014-01-27 2018-10-12 爱思开海力士有限公司 突发长度控制电路
CN105280218A (zh) * 2014-06-30 2016-01-27 爱思开海力士有限公司 半导体存储器件及其操作方法
CN105280218B (zh) * 2014-06-30 2020-08-11 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109686396A (zh) * 2018-02-24 2019-04-26 上海兆芯集成电路有限公司 性能评估装置及性能评估方法
CN109686396B (zh) * 2018-02-24 2020-12-08 上海兆芯集成电路有限公司 性能评估装置及性能评估方法
CN111816230A (zh) * 2019-04-10 2020-10-23 爱思开海力士有限公司 半导体存储器件及其操作方法
CN111816230B (zh) * 2019-04-10 2024-02-13 爱思开海力士有限公司 半导体存储器件及其操作方法
CN112102859A (zh) * 2019-06-17 2020-12-18 华邦电子股份有限公司 伪静态随机存取存储器及其数据写入方法
CN112102859B (zh) * 2019-06-17 2023-08-15 华邦电子股份有限公司 伪静态随机存取存储器及其数据写入方法

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