TWI401681B - 半導體記憶體、記憶體系統與記憶體存取控制方法 - Google Patents

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Description

半導體記憶體、記憶體系統與記憶體存取控制方法 相關申請案
本案請求日本專利申請案第2007-327678號，申請日2007年12月19日之優先權，該案全文內容以引用方式併入此處。
發明領域
本案係有關一種半導體記憶體。
 發明背景
一種虛擬SRAM包括DRAM記憶體胞元及SRAM介面且於一晶片自動執行該記憶體胞元之刷新操作。於一虛擬SRAM中，於一晶片內部所產生之刷新請求係與外部存取請求異步地產生。該虛擬SRAM相關技術係揭示於日本特許公開案第2005-285271號、日本特許公開案第2007-12244號等。
 發明概要
根據實施例之一個面相，提供一種半導體記憶體其包含：一記憶體核心其包括多數記憶體胞元；一刷新(refresh)產生單元其產生用於刷新該記憶體胞元之一刷新請求；一核心控制單元其係回應於一存取請求而執行存取操作；一潛伏期判定單元其於一晶片致能信號之活化與該刷新請求間起衝突時活化一潛伏期延長信號，及其回應於該晶片致能信號之去活化而去活化該潛伏期延長信號；一潛伏期輸出緩衝器其係輸出該潛伏期延長信號；以及一資料控制單元其係於該潛伏期延長信號活化期間，將一潛伏期由該存取請求改成資料傳輸至一資料終端。
其它本發明之優點及新穎特徵部分陳述於後文說明，部分對熟諳技藝人士當檢視後文時或當藉實施本發明學習時將更為彰顯。於如下圖式之簡單說明中，「PSRAM」係指根據多個實施例之虛擬SRAM。
圖式簡單說明
第1圖顯示第一實施例；第2圖顯示一說明性命令解碼器；第3圖顯示叢訊計數器之操作之說明例；第4圖顯示其上提供PSRAM之說明性系統；第5圖顯示說明性記憶體控制器；第6圖顯示潛伏期判定單元之操作之說明例；第7圖顯示PSRAM之操作之說明例；第8圖顯示PSRAM之另一項操作之說明例；第9圖顯示PSRAM之又另一項操作之說明例；第10圖顯示PSRAM之又另一項操作之說明例；第11圖顯示PSRAM之又另一項操作之說明例；第12圖顯示第二實施例；第13圖顯示PSRAM之操作之說明例；第14圖顯示PSRAM之另一項操作之說明例；第15圖顯示PSRAM之又另一項操作之說明例；第16圖顯示第三實施例；第17圖顯示PSRAM之操作之說明例；第18圖顯示PSRAM之另一項操作之說明例；第19圖顯示第四實施例；第20圖顯示說明性記憶體控制器；第21圖顯示潛伏期判定單元之操作之說明例；第22圖顯示PSRAM之操作之說明例；第23圖顯示PSRAM之另一項操作之說明例；第24圖顯示第五實施例；第25圖顯示PSRAM之操作之說明例；第26圖顯示PSRAM之另一項操作之說明例；第27圖顯示第六實施例；第28圖顯示PSRAM之操作之說明例；第29圖顯示PSRAM之另一項操作之說明例；第30圖顯示第七實施例；第31圖顯示PSRAM之操作之說明例；以及第32圖顯示PSRAM之另一項操作之說明例。
 較佳實施例之詳細說明
於第1、4、5、12、16、19、20、24、27及30圖中，以粗體線顯示之信號線指示提供多數信號線。粗體線耦接之一區塊部分包括多數電路。信號線係以表示通過該等信號線傳輸之信號名稱之參考符號標記。具有參考符號尾端接有字母「Z」之一信號指示正邏輯。具有接頭符號「/」之參考符號之一信號指示負邏輯。
雙平方符號表示一外部終端諸如一半導體晶片上之襯墊或含有該半導體晶片於其中之一封裝體之引線。終端及經由該等終端供給之信號係以類似之參考符號標示。半導體記憶體例如為時鐘同步型虛擬SRAM(後文稱作為PSRAM)。PSRAM包括DRAM記憶體胞元(動態記憶體胞元)及SRAM介面。
第1圖顯示第一實施例。第1圖之PSRAM包括一時鐘輸入緩衝器10、一命令輸入緩衝器12、一刷新產生單元14、一命令解碼器16、一潛伏期判定單元18、一潛伏期輸出緩衝器20、一模式暫存器22、一操作控制單元24、一叢訊計數器26、一位址輸入緩衝器28、一叢訊位址計數器30、一位址鎖存器32、一資料輸入緩衝器34、一資料輸出緩衝器36、及一記憶體核心CORE。
時鐘輸入緩衝器10接收一時鐘信號CLK且輸出一內部時鐘信號ICLK。該內部時鐘信號ICLK係供給與該時鐘同步操作之一電路。該命令輸入緩衝器12接收一命令信號CMD。該命令信號CMD可為一位址有效信號/ADV、一晶片致能信號/CE、一輸出致能信號/OE、一寫入致能信號/WE等。CMD信號係與該內部時鐘信號ICLK同步接收且輸出至命令解碼器16。該刷新產生單元14包括一振盪器(圖中未顯示)，週期性地輸出一刷新請求信號RREQZ。產生該刷新請求信號RREQZ之一週期例如為10微秒(ms)。
回應於來自於命令輸入緩衝器12之一晶片致能信號CEZ而輸出一內部晶片致能信號ICEZ；以及回應於來自於刷新產生單元14之刷新請求信號RREQZ而輸出一內部刷新請求信號IRREQZ。命令解碼器16於存取請求(讀取命令或寫入命令)供給其中時活化一列讀寫信號。命令解碼器16於該晶片致能信號/CE於低位準之一週期期間，當接收讀取命令或寫入命令時，活化一行讀寫信號CRWZ。
命令解碼器16包括一仲裁器ARB來判定晶片致能信號CEZ與刷新請求信號RREQZ間之優先順序。於/ADV信號及/CE信號活化期間，基於該/OE信號於低位準而檢測讀取命令(讀取存取請求)。於/ADV信號及/CE信號活化期間，基於該/WE信號於低位準而檢測寫入命令(寫入存取請求)。當給定該讀取命令或該寫入命令之優先順位優於該刷新請求信號RREQZ時，該命令解碼器16輸出一讀取信號RDZ或一寫入信號WRZ，且於該/CE信號去活化後輸出一刷新信號REFZ。當給定該刷新請求信號RREQZ之優先順位係優於該讀取命令或寫入命令時，命令解碼器16輸出該刷新信號REFZ且回應於刷新操作之完成而輸出該讀取信號RDZ或該寫入信號WRZ。當命令信號CMD之組合表示用於設定該模式暫存器22之一模式暫存器設定命令時，命令解碼器16輸出一模式暫存器設定信號MRSZ。
潛伏期判定單元18包括一判定電路JUDG及一正反器F/F。當於該內部晶片致能信號ICEZ活化期間，當內部刷新請求信號IRREQZ被活化時，該判定電路JUDG輸出用於設定該正反器F/F之一設定信號。該正反器F/F於該設定信號輸入至一設定終端SET時活化一延長信號EXTZ。當復置信號(CEZ信號之上升緣)輸入至一復置終端RST時，該正反器F/F去活化該延長信號EXTZ。潛伏期輸出緩衝器20反相該延長信號EXTZ之邏輯位準而輸出作為潛伏期延長信號/LEXT。低位準潛伏期延長信號/LEXT指示讀取潛伏期RL或寫入潛伏期WL比較標準值增高。高位準潛伏期延長信號/LEXT指示讀取潛伏期RL或寫入潛伏期WL等於標準值。讀取潛伏期RL指示於第一讀取資料信號(DQ)輸出與讀取命令供給間之時鐘週期數目。寫入潛伏期WL指示於第一讀取資料信號(DQ)輸出與寫入命令供給間之時鐘週期數目。
模式暫存器22包括多數暫存器，其中一列位址信號RAD、一行位址信號CAD、及一資料信號DQ中之至少一者係與該模式暫存器設定信號MRSZ同步設定。例如，模式暫存器22輸出指示叢訊長度BL之一信號。叢訊長度BL指示回應於單一讀取命令而由該資料終端DQ所輸出之資料信號之輸出數目及回應於單一寫入命令於該資料終端DQ所接收之資料信號之輸入數目。
操作控制單元24輸出一控制信號CNT其回應於該讀取信號RDZ、寫入信號WRZ或刷新信號REFZ而控制該記憶體核心CORE之存取操作(讀取操作、寫入操作或刷新操作)。控制信號CNT包括用於預充電位元線BL及/BL之一時序信號、用於活化字元線WL1之一時序信號、用於活化一感測放大器SA之一時序信號等。基於該讀取信號，資料係讀取自藉該列位址信號RAD及該行位址信號CAD所選定之一記憶體胞元MC。基於該寫入命令，資料係寫入藉該列位址信號RAD及該行位址信號CAD所選定之該記憶體胞元MC。基於一刷新命令，耦接至由一刷新位址信號所選定之該字元線WL1之該記憶體胞元MC經刷新。
操作控制單元24輸出時序信號，諸如操作叢訊位址計數器30及位址鎖存器32之一時序信號、操作資料輸入緩衝器34之一時序信號DIZ、及操作資料輸出緩衝器36之一時序信號DOZ。於該晶片致能信號/CE之去活化期間，回應於該刷新請求信號RREQZ，該仲裁器ARB及該操作控制單元24執行該刷新操作。回應於連同該晶片致能信號/CE之活化所供給之第一存取請求及於該晶片致能信號/CE活化期間隨後所供給之存取請求，仲裁器ARB及操作控制單元24執行該存取操作(讀取操作或寫入操作)。當該晶片致能信號/CE之活化與刷新請求信號RREQZ間衝突時，於該刷新操作後，該仲裁器ARB及操作控制單元24執行存取操作。
叢訊計數器26回應於該存取請求(列讀寫信號RRWZ或行讀寫信號CRWZ)執行計數操作。當計數值達到期望值時，叢訊計數器26與該內部時鐘信號ICLK同步，輸出具有予該叢訊長度BL相對應之脈衝數目之一叢訊時鐘信號BCLK。
期望值為該存取請求至該叢訊時鐘信號BCLK之脈衝輸出間之一時間週期(某個時鐘週期數目)。期望值係回應於讀/寫信號RRWZ及CRWZ及延長信號EXTZ判定，且於潛伏期延長信號/LEXT活化時增高。
位址輸入緩衝器28透過一位址終端AD內部之不同終端，同時接收該列位址信號RAD及該行位址信號CAD，因而選定欲存取的記憶體胞元MC。供給列位址信號RAD因而選定該字元線WL1；及供給該行位址信號CAD因而選定該位元線對BL及/BL。於叢訊讀取操作中或於叢訊寫入操作中，叢訊位址計數器30以該位址終端接收一行位址CAD(一起點位址)，以及隨後循序產生該等行位址。如此所產生之行位址數目係基於叢訊長度BL判定。位址鎖存器32接收來自該位址終端AD之行位址CAD及來自叢訊位址計數器30之行位址，且輸出該行位址至一行解碼器CDEC作為一內部行位址ICAD。
於該時序信號DIZ活化期間，資料輸入緩衝器34接收供給資料終端DQ之一寫入資料信號(例如16位元)且輸出該資料信號予一資料匯流排DB。資料輸出緩衝器36透過該資料匯流排DB接收讀取自該記憶體胞元MC之讀取資料且於該時序信號DOZ之活化期間輸出該讀取資料至該資料終端DQ。
例如，記憶體核心CORE包括一對列區塊RBLK、與各列區塊RBLK相對應之一列解碼器RDEC、設置於該等列區塊RBLK間之一感測放大器區SAA、該行解碼器CDEC、一讀取放大器RA、一寫入放大器WA、及一資料暫存器DREG。注意列區塊RBLK之數目為4、8、10等。個別列區塊RBLK包括排列成矩陣方式之多數記憶體胞元MC、排列於第1圖之橫向且耦接至該記憶體胞元MC各列之字元線WL1、及排列於第1圖之縱向且耦接至該記憶體胞元MC之各行之位元線BL1(或/BL1)。
感測放大器區SAA包括一預充電電路PRE及一耦接交換器BT，其各自係與各列區塊RBLK相對應及包括一感測放大器SA及一行交換器CSW，其各自係與該等列區塊RBLK共享。耦接交換器BT選擇性耦接各個列區塊RBLK之該對位元線BL及/BL至該感測放大器SA。
行解碼器CDEC解碼行位址信號CAD，因而選定位元線對BL及/BL，位元線對數目係與資料終端DQ之位元數目相對應。若資料暫存器DREG具有將並列讀取資料轉成串列讀取資料之功能，則行解碼器CDEC選定位元線對BL及/BL，位元線對數目係與資料終端DQ之位元數目相對應。於操作中，讀取放大器RA放大透過行交換器CSW所輸出之互補讀取資料。於寫入操作中，寫入放大器WA放大透過該資料匯流排DB所供給之互補寫入資料，且以該資料供給該對位元線BL及/BL。
於讀取操作中，資料暫存器DREG與該叢訊時鐘信號BCLK同步輸出透過該讀取放大器RA所供給之讀取資料予該資料匯流排DB。於寫入操作中，資料暫存器DREG與該叢訊時鐘信號BCLK同步輸出透過該資料匯流排DB所供給之寫入資料予該寫入放大器WA。該叢訊計數器26回應於該存取請求及該潛伏期延長信號/LEXT而產生該叢訊時鐘信號BCLK。資料暫存器DREG與該叢訊時鐘信號BCLK同步傳輸該讀取資料或寫入資料至該資料匯流排DB或寫入放大器WA。記憶體核心CORE可為共通使用的DRAM記憶體核心。
第2圖顯示第1圖所示之說明性命令解碼器16。命令解碼器16包括該仲裁器ARB、一緩衝器電路BUF、一讀寫請求產生單元RWREQ、及一讀寫檢測單元RWDET。
當該刷新請求RREQZ之上升緣領先該晶片致能信號CEZ之上升緣時，仲裁器ARB活化該刷新信號REFZ。於前述情況下，回應於該刷新信號REFZ，於刷新操作完成後，仲裁器ARB活化該讀取信號RDZ或寫入信號WRZ。回應於一輸出致能信號OEZ而產生讀取信號RDZ。回應於寫入致能信號WEZ而產生該寫入信號WRZ。
當該晶片致能信號CEZ之上升緣領先該刷新請求RREQZ之上升緣時，仲裁器ARB活化該讀取信號RDZ或寫入信號WRZ。於前述情況下，回應於晶片致能信號CEZ(/CE)之去活化，仲裁器ARB活化該刷新信號REFZ。
緩衝器電路BUF輸出該刷新請求RREQZ做無內部刷新請求信號IRREQZ，且輸出該晶片致能信號CEZ作為內部晶片致能信號ICEZ。讀寫請求產生單元RWREQ回應於輸出致能信號OEZ或晶片致能信號CEZ活化期間所供給之寫入致能信號WEZ而活化一內部讀寫信號IRWZ。
當輸出致能信號OEZ或寫入致能信號WEZ連同該晶片致能信號CEZ之活化而被活化時，讀寫檢測單元RWDET活化該列讀寫信號RRWZ。當於該晶片致能信號CEZ活化期間，輸出致能信號OEZ或寫入致能信號WEZ被活化時，讀寫檢測單元RWDET活化該行讀寫信號CRWZ。當需要字元線WL1之活化與感測放大器SA之活化間之列操作且需要該位元線對BL及/BL之選定與資料輸入至/輸出至該記憶體核心CORE之列操作時，該列讀寫信號RRWZ經活化。當該列操作已經開始而只需要行操作時，行讀寫信號CRWZ經活化。
第3圖顯示第1圖所示之叢訊計數器26之操作之說明例。叢訊計數器26具有與時鐘信號CLK同步操作之邏輯電路(圖中未顯示)。叢訊計數器26輸出四類型叢訊時鐘信號BCLK，其各自具有對延長信號EXTZ之邏輯位準及於高邏輯位準之列讀寫信號RRWZ或於高位準之行讀寫信號CRWZ之不同時序響應。叢訊時鐘信號BCLK之脈衝數目係等於叢訊長度BL之值(本實施例為4)。
於晶片致能信號/CE活化時，當執行刷新操作，且執行存取操作伴隨列操作及行操作(當EXTZ信號於高位準及RRWZ信號於高位準)時，叢訊時鐘信號BCLK開始於存取命令(讀取命令或寫入命令)之後輸出8時鐘。當叢訊計數器26之計數值達到期望值之「8」時，叢訊時鐘信號BCLK之輸出開始。隨後，執行存取操作伴隨列操作及行操作之該存取命令(讀取命令或寫入命令)稱作為「列存取命令」(列讀取命令或列寫入命令)當存取命令為讀取命令時，與叢訊時鐘信號BCLK同步，讀取資料RD1至RD4由記憶體核心CORE輸出至資料匯流排DB且由資料終端DQ輸出至外側。存取PSRAM之控制器(例如第4圖所示PSCNT)與第九時鐘信號CLK之上升緣同步接收第一讀取資料RD。讀取潛伏期RL為「9」。
當該存取命令為寫入命令時，與該第八時鐘信號CLK至第十一時鐘信號CLK之上升緣同步，寫入資料WR1至WR4由該控制器循序供給該PSRAM之資料終端DQ，且傳輸至資料匯流排DB。與叢訊時鐘信號BCLK同步，資料匯流排DB上之寫入資料WD1至WD4寫入至記憶體胞元MC。
當於晶片致能信號/CE活化期間(當EXTZ信號於高位準及CRWZ信號於高位準時)，執行刷新操作及存取操作只伴隨行操作時，於存取命令之後叢訊時鐘信號BCLK開始輸出5時鐘。讀取潛伏期RL為「6」及寫入潛伏期WL為「5」。後文中執行只伴隨行操作之存取操作之存取命令(讀取命令或寫入命令)稱作為「行存取命令」(行讀取命令或行寫入命令)。
比較與列讀取命令相對應之列潛伏期RL，與行讀取命令相對應之讀取潛伏期RL為較少。比較與列寫入命令相對應之列潛伏期WL，與行寫入命令相對應之寫入潛伏期WL為較少。取決於是否伴隨列操作，讀取潛伏期RL或寫入潛伏期WL改變，藉此以最少時鐘週期數，讀取資料由PSRAM輸出；或以最少時鐘週期數，寫入資料輸入至該PSRAM。
當回應於晶片致能信號/CE之活化而無刷新操作(當EXTZ信號於低位準及CRWZ信號於高位準時)執行伴隨列操作及行操作之存取操作時，叢訊時鐘信號BCLK開始於該存取命令後方輸出4時鐘。讀取潛伏期RL為「5(標準值)」及寫入潛伏期WL為「4(標準值)」。
當回應於晶片致能信號/CE之活化而無刷新操作(當EXTZ信號於低位準及CRWZ信號於高位準時)執行只伴隨行操作之存取操作時，叢訊時鐘信號BCLK開始於該存取命令後方輸出1時鐘。讀取潛伏期RL為「2(標準值)」及寫入潛伏期WL為「1(標準值)」。
第4圖顯示其上設有PSRAM之說明性系統SYS。例如系統SYS為可攜式裝置諸如行動電話等。注意後文揭示之實施例只提供於第4圖所示之系統。系統SYS包括系統於封裝體(SiP)其中多數晶片設於一封裝體基材諸如引線框等上。另外系統SYS包括多晶片封裝體(MCP)其中多數晶片堆疊於該封裝體基材上。另外，系統SYS包括一系統於晶片上(SoC)其中多數巨集整合於該矽基材上。另外，系統SYS包括晶片於晶片上(CoC)或封裝體於封裝體上(PoP)。
Sip包括第1圖所示PSRAM、存取該PSRAM之記憶體控制器PSCNT、一快閃記憶體FLASH、一存取該快閃記憶體FLASH之記憶體控制器FCNT、及控制整個系統之一CPU(控制器)。CPU及記憶體控制器PSCNT及FCNT透過一系統匯流排SBUS彼此耦接。Sip透過一外部匯流排SCNT耦接至一上系統。CPU輸出該命令信號CMD、一位準信號AD、及一寫入資料信號DQ因而存取該PSRAM及快閃記憶體FLASH，且接收讀取自該PSRAM及快閃記憶體FLASH之資料信號DQ。
第5圖顯示第4圖所示之說明性記憶體控制器PSCNT。說明性記憶體控制器PSCNT包括一潛伏期判定單元50、一潛伏期調整單元52、一命令產生單元54、一資料輸出單元56、及一資料輸入單元58。基於得自該PSRAM之潛伏期延長信號/LEXT及得自命令產生單元54之命令資訊而輸出讀取潛伏期RL(系統讀取潛伏期)及寫入潛伏期WL(系統寫入潛伏期)。
系統讀取潛伏期指示於讀取存取請求輸出至潛伏期延長信號/LEXT活化期間接收到讀取資料間之時間週期(某個時鐘週期數)。系統寫入潛伏期指示於寫入存取請求輸出至潛伏期延長信號/LEXT活化期間接收到寫入資料間之時間週期(某個時鐘週期數)。
得自命令產生單元54之命令資訊進一步包括兩塊資訊，亦即有關存取請求是否伴隨列操作之第一資訊及有關存取請求為讀取請求或寫入請求之第二資訊。讀取潛伏期RL及寫入潛伏期WL具有如同第3圖所示之相同數值。潛伏期判定單元50先前包括有關PSRAM之讀取潛伏期RL及寫入潛伏期WL之資訊。
基於得自潛伏期判定單元50之指示叢訊長度BL、讀取潛伏期RL及寫入潛伏期WL之叢訊資訊BINF，潛伏期調整單元52與時鐘信號CLK同步輸出控制命令產生單元54、資料輸出單元56及資料輸入單元58之控制信號。比較於潛伏期延長信號/LEXT去活化期間之潛伏期延長信號/LEXT，潛伏期判定單元50及潛伏期調整單元52增加於潛伏期延長信號/LEXT活化期間之系統讀取潛伏期。比較於潛伏期延長信號/LEXT去活化期間之潛伏期延長信號/LEXT，潛伏期判定單元50及潛伏期調整單元52增加於潛伏期延長信號/LEXT活化期間之系統寫入潛伏期。
命令產生單元54回應於來自於潛伏期調整單元52之控制信號，根據叢訊長度BL、讀取潛伏期RL及寫入潛伏期WL輸出命令信號CMD；且輸出該控制信號至資料輸出單元56及資料輸入單元58。
基於來自潛伏期調整單元52及命令產生單元54之指令，資料輸出單元56輸出寫入資料至資料終端DQ。基於來自潛伏期調整單元52及命令產生單元54之指令，資料輸入單元58接收來自該資料終端DQ之讀取資料。
第6圖顯示第5圖所示潛伏期判定單元50之操作之說明例。潛伏期判定單元50包括邏輯電路或可為軟體。
於操作10，潛伏期判定單元50基於得自命令產生單元54之資訊，判定讀取命令RD及寫入命令WR中之哪一者已經供給PSRAM。當已經供給讀取命令RD時，處理前進至操作12。當已經供給寫入命令WR時，處理前進至操作32。
於操作12，潛伏期判定單元50判定得自PSRAM之延長信號/LEXT是否於低位準。當延長信號/LEXT係於低位準時，判定已經插入刷新操作及處理前進至操作14。當延長信號/LEXT係於高位準時，判定尚未插入刷新操作及處理前進至操作20。
於操作14，潛伏期判定單元50基於得自命令產生單元54之資訊判定讀取操作是否伴隨列操作(是否為第一讀取命令1stRD)。當讀取操作伴隨列操作時，處理前進至操作16。當讀取操作未伴隨列操作時，處理前進至操作18。於操作16，讀取潛伏期RL設定為「9」。於操作18，讀取潛伏期RL設定為「6」。
於操作20，以先前揭示的操作14之相同方式判定讀取操作是否伴隨列操作。於操作22及操作24，讀取潛伏期RL分別設定為「5」及「2」。
當供給寫入命令WR時，於操作32判定延長信號/LEXT之邏輯位準。於操作34及操作40，判定寫入操作是否伴隨列操作。於操作36、38、42及44，寫入潛伏期WL係回應於PSRAM之操作狀態設定。
第7圖顯示第1圖所示PSRAM之操作之說明例。讀取命令RD1至RD5由記憶體控制器PSCNT循序供給PSRAM且執行頁讀取操作。恰在供給第一讀取命令RD1之前，刷新請求信號RREQZ(IREFZ)經活化(第7(a)圖)。叢訊長度BL設定為「1」。
列讀取操作指示一種操作，其中任何讀取自記憶體胞元MC之資料，係耦接至單一字元線WL1，且由感測放大器SA所鎖存，該讀取資料係以行位址CAD選定且經讀取。字元線WL1於頁操作中維持活化，且因此之故，晶片致能信號/CE也需維持活化。為了週期性執行刷新操作，例如，字元線WL1之最大活化週期設定為10毫秒，其係等於刷新請求信號RREQZ之週期。
於/ADV信號及/CE信號活化期間，回應於/OE信號達成低位準(/WE信號於高位準)，辨識讀取命令RD1至RD5。於連同晶片致能信號/CE下降緣供給之讀取命令RD1至下一個讀取命令RD2間之時間需要至少4個時鐘週期來執行列操作。對讀取命令RD1至讀取命令RD2間之時間需要叢訊長度BL值加(+)3或以上時鐘週期。但於某個數目之時鐘週期，供給第二及隨後之讀取命令RD(RD2、RD3等)，該數目係等於叢訊長度BL之值(於本實施例中，1時鐘週期)。
第2圖所示命令解碼器16回應於各個讀取命令RD1-RD1活化內部讀寫信號IRWZ。記憶體控制器PSCNT連同讀取命令RD1至RD5，將列位址信號RAD(R1)及行位址信號CAD輸出至PSRAM。列位址信號RAD(R1)指示執行頁操作之共通列位址。行位址信號CAD(C1至C5)分別指示用於執行頁操作之不同行位址。
第2圖所示命令解碼器16回應於晶片致能信號/CE之活化而活化內部晶片致能信號ICEZ(第7(b)圖)。因內部晶片致能信號ICEZ之前刷新請求信號IREFZ已經活化，故第4圖之潛伏期判定單元50活化延長信號EXTZ(第7(c)圖)。第1圖之潛伏期輸出緩衝器20回應於延長信號EXTZ之活化而活化潛伏期延長信號/LEXT(第7(d)圖)。延長信號EXTZ及潛伏期延長信號/LEXT維持活化直到晶片致能信號/CE被去活化，且頁讀取操作完成。結果，如第3圖所示，當讀取潛伏期伴隨列操作時，讀取潛伏期RL為「9」。當讀取潛伏期未伴隨列操作時，讀取潛伏期RL為「6」。
第1圖所示命令解碼器16之仲裁器ARB(第2圖)回應於刷新請求信號RREQZ活化刷新信號REFZ且暫時保留讀取命令RD1。第1圖之操作控制單元24回應於刷新信號REFZ開始記憶體核心CORE之刷新操作REF(第7(e)圖)。仲裁器ARB回應於刷新操作REF之完成而活化讀取信號RDZ(圖中未顯示)。操作控制單元24回應於讀取信號RDZ而活化由列位址信號RAD所指示之字元線WL1且活化感測放大器SA。啟動記憶體核心CORE之活性操作ACTV(第7(f)圖)。
第1圖所示資料暫存器DREG與第3圖所示叢訊時鐘BCLK同步輸出讀取資料RD1至RD5。讀取資料RD1至RD5與相對應於讀取潛伏期RL之時鐘信號CLK(第7(g)圖)同步輸出資料終端DQ。
第8圖顯示PSRAM之另一項操作之說明例。於第8圖中，與第7圖所示相同時序，讀取命令RD1至RD5由記憶體控制器PSCNT供給PSRAM且執行頁讀取操作。記憶體控制器PSCNT於第7圖所示相同時序供給信號予PSRAM。叢訊長度BL設定為「1」。
當供給第一讀取命令RD1時，尚未產生刷新請求，刷新請求信號RREQZ(IREFZ)維持去活化(第8(a)圖)。仲裁器ARB回應於讀取命令RD1活化讀取信號RDZ。因操作控制單元24回應於讀取信號RDZ執行記憶體核心CORE之讀取操作，故操作控制單元24活化由列位址信號RAD所指示之字元線WL1且活化感測放大器SA。啟動記憶體核心CORE之活性操作ACTV(第8(b)圖)。
第5圖所示潛伏期判定單元50維持延長信號EXTZ去活化(第8(c)圖)。潛伏期輸出緩衝器20維持潛伏期延長信號/LEXT去活化(第8(d)圖)。如第3圖所示，當讀取潛伏期RL伴隨列操作時，讀取潛伏期RL為「5」。當讀取潛伏期RL未伴隨列操作時，讀取潛伏期RL為「2」。讀取資料RD1至RD5與相對應於第3圖所示之讀取潛伏期RL之時鐘信號CLK(第8(e)圖)同步輸出至資料終端DQ。
於第7及8圖所示PSRAM之操作中，第二讀取信號及隨後讀取信號RD2至RD5各自同時供給而與是否插入刷新操作REF無關。第一讀取命令RD1之讀取潛伏期RL(=9)與第二及隨後讀取命令RD2至RD5(此處插入刷新操作REF)之讀取潛伏期RL(=6)間之差異係設定為如同第一讀取命令RD1之讀取潛伏期RL(=5)與第二及隨後讀取命令RD2至RD5(此處未插入刷新操作REF)之讀取潛伏期RL(=2)間之差異之相同數值，因而允許於相同時序供給命令。即使寫入命令WR係於第一讀取命令RD1之後供給，潛伏期之差異相等而與是否插入刷新操作REF無關，藉此允許於相同時序供給命令而與是否插入刷新操作REF無關。
記憶體控制器PSCNT可只改變讀取資料之接收時序，係取決於是否插入刷新操作。因記憶體控制器PSCNT無需改變第二及隨後讀取命令RD2至RD5之輸出時序，記憶體控制器PSCNT就其操作而言，可有若干偏差。例如因第5圖所示命令產生單元54可於相同時序操作而與是否插入刷新操作無關，就命令供給之時序而言可提供若干偏差。
第9圖顯示第1圖所示PSRAM之又另一項操作實例。於第9圖中，寫入命令及讀取命令係以混合方式而由記憶體控制器PSCNT供給且執行頁操作。叢訊長度BL設定為「1」。回應於於/ADV信號及/CE信號之活化期間/WE信號達成低位準(/OE信號係於低位準)，辨識寫入命令WR。
至於連同/CE之下降緣供給之寫入命令WR1與下一個讀取命令RD2間之間隔，需要至少3個時鐘週期來執行列操作。需要叢訊長度BL加(+)2或以上時鐘週期之數值用於寫入命令WR1與讀取命令RD2間之間隔。由於寫入潛伏期WL比讀取潛伏期RL少1時鐘週期，第9圖所示間隔比第7圖所示間隔少一個時鐘週期。
第二及隨後讀取命令RD與寫入命令WR間之間隔需要至少一個時鐘週期俾防止基於潛伏期WL與潛伏期RL間之差異所產生的讀取資料RD與寫入資料WD間之衝突。多數第二及隨後讀取命令RD係基於時鐘週期基準供給。多數第二及隨後寫入命令WD係基於時鐘週期基準供給。第二及隨後寫入命令WD及讀取命令RD係循序供給。
恰在第一寫入命令WR1供給前即刻活化刷新請求信號RREQZ(IREFZ)(第9(a)圖)。以第7圖所示相同方式，延長信號EXTZ經活化(第9(b)圖)，且潛伏期延長信號/LEXT經活化(第9(c)圖)。如第3圖所示，當寫入潛伏期WL伴隨列操作時，寫入潛伏期WL為「8」。當寫入潛伏期WL並未伴隨列操作時，寫入潛伏期WL為「5」。讀取潛伏期RL係與第7圖所示讀取潛伏期相同。
當未插入刷新操作REF時，供給寫入資料WD至資料終端DQ之時序及由資料終端DQ輸出讀取資料RD之時序改變。寫入潛伏期WL及讀取潛伏期RL減少「4」。供給命令WR1、RD2、WR3、RD4、及WR5之時序可調整為等於第9圖所示之供給時序。第一寫入命令WR1之寫入潛伏期WL(=8)與第二及隨後讀取命令RD2及RD4之讀取潛伏期RL(=6)此處插入刷新操作REF間之差異與第一寫入命令WR1之寫入潛伏期WL(=4)與第二及隨後讀取命令RD2及RD4之讀取潛伏期RL(=2)此處未插入刷新操作REF間之差異係設定為相同數值(本實施例為「2」)，藉此允許命令於相同時序供給。第一寫入命令WR1之寫入潛伏期WL(=8)與第二及隨後寫入命令WR3及WR5之寫入潛伏期WL(=5)此處插入刷新操作REF間之差異與第一寫入命令WR1之寫入潛伏期WL(=4)與第二及隨後寫入命令WR3及WR5之讀取潛伏期RL(=1)此處未插入刷新操作REF間之差異係設定為相同數值(本實施例為「3」)，藉此允許命令於相同時序供給。
依據是否插入刷新操作，記憶體控制器PSCNT可只改變輸出寫入資料之時序及接收讀取資料之時序。換言之，記憶體控制器PSCNT無需改變輸出第二及隨後命令RD2至RD5之時序。結果就其操作而言記憶體控制器PSCNT可有若干偏差，如此就命令及供給時序而言可有若干偏差。
第10圖顯示第1圖所示PSRAM之又另一項操作。於第10圖之PSRAM之操作中，讀取命令及寫入命令係以混合方式而由記憶體控制器PSCNT供給且執行頁操作。叢訊長度BL設定為「1」。
第二及隨後讀取命令RD至寫入命令WR間之間隔需要至少一個時鐘週期。至於連同晶片致能信號/CE之下降緣供給至讀取命令RD1至下一個寫入命令WR2間之間隔，需要5個時鐘週期，亦即比第7圖所示間隔多一個時鐘週期。至於讀取命令RD1至寫入命令WR2間之間隔，需要叢發長度BL加4個或以上之時鐘週期之數值。
當供給第一讀取命令RD1時，尚未產生刷新請求，刷新請求信號RREQZ(IREFZ)被去活化(第10(a)圖)。第5圖所示潛伏期判定單元50維持延長信號EXTZ去活化(第10(b)圖)。第1圖所示潛伏期輸出緩衝器20維持潛伏期延長信號/LEXT去活化(第10(c)圖)。如第3圖所示，當寫入潛伏期WL伴隨列操作時，寫入潛伏期WL為「5」。當寫入潛伏期WL未伴隨列操作時，寫入潛伏期WL為「1」。讀取潛伏期RL係與第8圖所示讀取潛伏期相同。
第11圖顯示第1圖所示PSRAM之又另一項操作實例。於第11圖所示PSRAM之操作中，讀取命令RD1至RD3係由記憶體控制器PSCNT循序供給及執行頁操作。叢訊長度BL設定為4。
讀取命令RD1至RD2間之最小間隔為叢訊長度BL加3個時鐘週期之數值(亦即7時鐘週期)。讀取命令RD2至RD3間之間隔變成某個時鐘週期數，其數目係等於叢訊長度BL之數值(於本實施例為4個時鐘週期)。
恰於供給第一讀取命令RD1之前，活化刷新請求信號RREQZ(IREFZ)(第11(a)圖)。結果，以第7圖所示相同方式，活化延長信號EXTZ(第11(b)圖)及活化潛伏期延長信號/LEXT(第11(c)圖)。
以第7圖所示相同方式，當讀取潛伏期伴隨列操作時，讀取潛伏期RL為「9」。當讀取潛伏期未伴隨列操作時，讀取潛伏期RL為「6」。
於晶片致能信號/CE之活化期間維持恆定位準，藉此與頁操作中之行存取命令相對應之讀取潛伏期RL或寫入潛伏期WL可防止改變而與是否插入刷新操作REF無關。
因供給行存取命令予PSRAM之時序變相同，而與是否插入刷新操作REF無關，故對記憶體控制器PSCNT之操作可提供若干偏差，以及對供給命令之時序可提供若干偏差。即使時鐘信號CLK有高頻，讀取命令RD及寫入命令WR可靠地供給PSRAM。結果，可防止於錯誤時序由記憶體控制器PSCNT供給行存取命令予PSRAM。如此可防止PSRAM之功能異常。
第12圖顯示第二實施例。於第二實施例中，與第一實施例相同之元件符號給予相同元件而減少或刪除其揭示。第12圖所示半導體記憶體例如為PSRAM。第12圖中PSRAM包括潛伏期判定單元18A而非第1圖之潛伏期判定單元18。PSRAM包括一復置控制單元RSTCNT。第12圖之另一個PSRAM結構係與第一實施例所示相同。
潛伏期判定單元18A之正反器F/F於接收到高位準晶片致能信號CEZ或延長復置信號EXTRSTZ時以復置終端RST復置，且改變延長信號EXTZ至低位準。若由命令解碼器CDEC供給之行讀寫信號CRWZ間之間隔超過某個週期(經由叢訊長度BL指示之時鐘週期加至4週期獲得之時鐘週期數目)，則復置控制單元RSTCNT活化延長復置信號EXTRSTZ。於晶片致能信號/CE活化後追蹤存取請求並未供給歷某個時間週期時，復置控制單元RSTCNT輸出延長復置信號。
第13圖顯示第12圖所示PSRAM之操作實例。於第13圖中，讀取出之讀取命令RD1至RD5由記憶體控制器PSCNT供給PSRAM且執行頁讀取操作。恰在供給第一讀取命令RD1之前活化刷新請求信號RREQZ(IREFZ)(第13(a)圖)，及於存取操作前執行刷新操作REF(第13(b)圖)。叢訊長度BL設定為「1」。
第12圖所示復置控制單元RSTCNT計數於接收到與讀取命令RD3相對應之行讀寫信號CRWZ後之時鐘週期數目(第13(c)圖)。復置控制單元RSTCNT由於下一個讀取命令或下一個寫入命令並未與第十二個時鐘信號CLK之上升緣同步供給(第13(d)圖)，故復置控制單元RSTCNT暫時活化延長復置信號EXTRSTZ。基於暫時活化的延長復置信號EXTRSTZ，延長信號被去活化且潛伏期延長信號/LEXT被去活化(第13(e)圖)。
基於潛伏期延長信號/LEXT之去活化，讀取潛伏期RL由「2」減至「6」(第13(f)圖)。如此減少不僅改良記憶體控制器PSCNT與PSRAM間之資料傳輸速率，同時也改良PSRAM之存取效率。未插入刷新操作REF之操作係與第8圖所示相同。第一讀取命令RD1之讀取潛伏期RL為「5」，而第二及隨後讀取命令RD2至RD5之讀取潛伏期RL為「2」。
當讀取命令RD4與第十三時鐘信號CLK同步供給時，讀取資料RD4係與第十五時鐘信號CLK同步輸出(第13(g)圖)。產生一個時鐘週期之週期時間，其中資料未傳出至資料終端DQ。因寫入命令WR與第十三時鐘信號CLK同步供給時，寫入資料係與第十四時鐘信號CLK同步供給資料終端DQ(寫入潛伏期WL=1)，需要一個時鐘週期。
即使未插入刷新操作REF，復置控制單元RSTCNT計數時鐘週期數目且活化復置信號EXTRSTZ。當未插入刷新操作時，正反器F/F去活化延長信號EXTZ，藉此防止功能異常。
第14圖顯示第12圖所示PSRAM之又另一項操作之說明例。於第14圖所示操作中，寫入命令及讀取命令係以混合方式由記憶體控制器PSCNT供給且執行頁操作。叢訊長度BL設定為「1」。於第14圖所示操作中，插入刷新操作REF。
第12圖所示復置控制單元RSTCNT計數於接收到與讀取命令RD2(第14(a)圖)相對應之行讀寫信號CRWZ後之時鐘週期數目。由於下一個讀取命令或下一個寫入命令並未與第十個時鐘信號CLK之上升緣同步供給(第14(b)圖)，故復置控制單元RSTCNT暫時活化延長復置信號EXTRSTZ。以第13圖所示操作之相同方式，讀取潛伏期RL及寫入潛伏期WL基於暫時活化的延長復置信號EXTRSTZ縮短(第14(c)圖)。未插入刷新操作REF之操作係與第10圖所示者相同。當恰於潛伏期縮短後供給寫入命令WR時，讀取資料RD2及寫入資料WR3循序傳輸至資料終端DQ。
第15圖顯示第12圖所示PSRAM之另一個操作之說明例。於第15圖所示PSRAM之操作中，讀取命令RD1至RD3由記憶體控制器PSCNT循序供給且執行頁操作。叢訊長度BL設定為「4」。於第15圖所示操作中，插入刷新操作REF。
第12圖所示復置控制單元RSTCNT計數於接收到與讀取命令RD2(第15(a)圖)相對應之行讀寫信號CRWZ後之時鐘週期數目。由於下一個讀取命令或下一個寫入命令並未與第十七個時鐘信號CLK之上升緣同步供給(第15(b)圖)，故復置控制單元RSTCNT暫時活化延長復置信號EXTRSTZ。當叢訊長度BL為「4」及未供給讀取命令或寫入命令歷經8時鐘週期時間時，縮短讀取潛伏期RL。即使叢訊長度BL為不同，第12圖所示PSRAM不會功能異常。以第13圖所示操作之相同方式，第12圖所示PSRAM之讀取潛伏期RL縮短(第15(c)圖)。
第二實施例具有第一實施例之相同優點。於第二實施例中，當未供給第二及隨後存取請求歷經某個時間，延長潛伏期信號/LEXT經去活化，讀取潛伏期RL或寫入潛伏期WL縮短。讀取潛伏期RL或寫入潛伏期WL縮短，藉此記憶體控制器PSCNT與PSRAM間之資料傳輸速率改良，此外PSRAM之存取效率改良。
因直到潛伏期延長信號/LEXT去活化之時鐘週期數目可回應於叢訊長度BL而改變，可防止因叢訊長度BL改變所導致的資料信號DQ間之衝突，而可有效防止PSRAM之功能異常。
第16圖顯示第三實施例。於第三實施例中，對相同元件標示以與第一及第二實施例所示元件符號之相同元件符號。第16圖所示半導體記憶體例如為PSRAM。第16圖所示PSRAM具有與第12圖所示PSRAM中之復置控制單元RSTCNT不同的復置控制單元RSTCNT。第16圖之其它結構係與第12圖所示結構相同。
當行讀寫信號CRWZ間之間隔超過某個時鐘週期數時，該時鐘週期數係將等於叢訊長度BL之數值之時鐘週期數加「4」獲得，復置控制單元RSTCNT活化延長復置信號EXTRSTZ。當列讀寫信號RRWZ間之間隔超過某個時鐘週期數時，該時鐘週期數係將等於叢訊長度BL之數值之時鐘週期數加「7」獲得，復置控制單元RSTCNT活化延長復置信號EXTRSTZ。於第三實施例中，於連同晶片致能信號/CE供給之第一讀取命令RD或寫入命令WR供給後歷經某一段時間未供給下一個存取命令時，延長復置信號EXTRSTZ被活化。
第17圖顯示第16圖所示PSRAM之操作之說明例。直到第四個時鐘週期之操作係與第7圖所示操作相同。於存取操作前執行刷新操作REF(第17(a)圖)。叢訊長度BL設定為「1」。
第16圖所示復置控制單元RSTCNT計數於接收到與讀取命令RD1(第17(b)圖)相對應之列讀寫信號RRWZ後之時鐘週期數目。由於下一個讀取命令或下一個寫入命令並未與第十個時鐘信號CLK之上升緣同步供給(第17(c)圖)，故復置控制單元RSTCNT暫時活化延長復置信號EXTRSTZ。延長復置信號EXTRSTZ暫時活化的延長復置信號EXTRSTZ去活化延長信號EXTZ，且潛伏期延長信號/LEXT被去活化(第17(d)圖)。
潛伏期延長信號/LEXT之去活化造成讀取潛伏期RL由「9」縮短為「2」(第17(e)圖)。未插入刷新操作REF之操作係與第8圖所示操作相同。第一讀取命令RD1之讀取潛伏期RL為「5」，而第二及隨後讀取命令RD2至RD5之讀取潛伏期RL為「2」。
第18圖顯示第16圖所示PSRAM之又另一項操作之說明例。於第18圖中，讀取命令RD1至RD3循序由記憶體控制器PSCNT供給及執行頁操作。叢訊長度BL設定為「4」。刷新操作REF也插入第18圖所示操作。
第16圖所示復置控制單元RSTCNT計數於接收到與讀取命令RD1(第18(a)圖)相對應之列讀寫信號RRWZ後之時鐘週期數目。由於下一個讀取命令或下一個寫入命令並未與第十三時鐘信號CLK之上升緣同步供給(第18(b)圖)，故復置控制單元RSTCNT暫時活化延長復置信號EXTRSTZ。以第13圖所示操作之相同方式，暫時活化的延長復置信號EXTRSTZ造成讀取潛伏期RL的縮短(第18(c)圖)。
第三實施例具有第一實施例及第二實施例之相同優點。於第三實施例中，即使於連同晶片致能信號/CE供給的第一存取命令(列存取命令)至下一個存取命令(行存取命令)間有大量時鐘週期，仍可改良記憶體控制器PSCNT與PSRAM間之資料傳輸速率且可改良PSRAM之存取效率。於第17圖所示操作中，防止讀取命令RD2至RD5之讀取潛伏期RL變成「6」。
第19圖顯示第四實施例。於第四實施例中，於第一、第二及第三實施例所示之相同元件符號標示於相同元件而減少或刪除其說明。半導體記憶體例如為PSRAM。於PSRAM中，潛伏期輸出緩衝器20B係與第12圖之潛伏期輸出緩衝器20相異。第19圖中之其它結構係與第12圖所示之結構相同。
潛伏期輸出緩衝器20B包括一脈衝產生器PGEN，其係與延長信號EXTZ同步，產生具有負脈衝之潛伏期延長信號/LEXT(脈衝信號)。潛伏期延長信號/LEXT與延長信號EXTZ之上升緣同步暫時改成低位準。
於第四實施例中，PSRAM之操作係與第13至15圖相同，但潛伏期延長信號/LEXT之波形除外。如第16圖所示，不僅行讀寫信號CRWZ同時列讀寫信號RRWZ可供給復置控制單元RSTCNT。即使於連同晶片致能信號/CE供給之第一存取命令與下一個存取命令間有大的時鐘週期數目，仍可改良PSRAM之存取效率。
第20圖顯示第4圖所示記憶體控制器PSCNT之實例。記憶體控制器PSCNT包括潛伏期判定單元50B替代第5圖之潛伏期判定單元50。
潛伏期判定單元50B與潛伏期延長信號/LEXT之低脈衝同步增加讀取潛伏期RL及寫入潛伏期WL之數值。當於藉將4時鐘加至指示叢訊長度BL之叢訊資訊BINF數值所得某個時鐘週期期間讀取命令或寫入命令未由命令產生單元54輸出時，潛伏期判定單元50B減少讀取潛伏期RL及寫入潛伏期WL之值。潛伏期判定單元50B檢測讀取命令或寫入命令並未產生歷經某個週期時間，因而減少讀取潛伏期RL及寫入潛伏期WL。
當接收到潛伏期延長信號/LEXT之低脈衝時，潛伏期判定單元50B及潛伏期調整單元52增加讀取存取請求輸出至接收到讀取資料間之系統讀取潛伏期RL，且當隨後之讀取存取請求未輸出歷經某一段時間時，回復系統讀取潛伏期RL。當接收到潛伏期延長信號/LEXT之低脈衝時，潛伏期判定單元50B及潛伏期調整單元52增加寫入存取請求輸出至接收到寫入資料間之系統寫入潛伏期WL，且當隨後之寫入存取請求未輸出歷經某一段時間時，回復系統寫入潛伏期WL。
第21圖顯示第20圖所示潛伏期判定單元50B之操作之說明例。於操作50中，潛伏期判定單元50B檢測得自PSRAM之潛伏期延長信號/LEXT是否改成低位準。若潛伏期延長信號/LEXT係於低位準，則處理前進至操作52。若潛伏期延長信號/LEXT係於高位準，則處理前進至操作64。
於操作52中，潛伏期判定單元50B增加讀取潛伏期RL及寫入潛伏期WL之數值，且通知潛伏期調整單元52該數值。潛伏期調整單元52基於讀取潛伏期RL及寫入潛伏期WL之增加，控制命令產生單元54、資料輸出單元56及資料輸入單元58。於操作54，潛伏期判定單元50B復置其中結合之計數器之計數值為「0」。
於操作56中，潛伏期判定單元50B基於得自命令產生單元54之命令資訊，檢測讀取命令RD或寫入命令WR是否輸出至PSRAM。當命令RD或命令WR輸出時，於操作58中，計數器值COUNT復置為「0」。當命令RD或命令WR未輸出時，於操作60中，計數器值COUNT與時鐘信號CLK同步增加「1」。
於操作62，潛伏期判定單元50B判定計數器值COUNT是否等於將叢訊資訊BINF數值加4個時鐘週期所得之數值(交換器數值)。當計數器值COUNT未達交換器數值時，處理程序前進至操作56。讀取潛伏期RL及寫入潛伏期WL保持增加。當計數器值COUNT達到交換器數值時，處理程序前進至操作64。潛伏期判定單元50B判定於某些時鐘週期尚未產生讀取命令RD或寫入命令WR。
於操作64中，潛伏期判定單元50B增加讀取潛伏期RL及寫入潛伏期WL之數值，且通知潛伏期調整單元52該數值。潛伏期調整單元52基於讀取潛伏期RL及寫入潛伏期WL之增加，控制命令產生單元54、資料輸出單元56及資料輸入單元58。
第22圖顯示第19圖所示PSRAM之操作之說明例。第22圖所示PSRAM之操作係與第13圖所示相同，但潛伏期延長信號/LEXT之波形除外。叢訊長度BL設定為「1」。
第20圖所示潛伏期判定單元50B係於讀取命令RD已經輸出後，以時鐘週期為基礎判定是否輸出下一個命令RD或WR。當命令RD或WR未輸出時，潛伏期判定單元50B循序遞增計數器值COUNT(第22(a)圖)。當命令RD或WR輸出時，潛伏期判定單元50B復置計數器值COUNT至「0」(第22(b)、(c)圖)。當計數器值COUNT變成「5」時，潛伏期判定單元50B減少讀取潛伏期RL及寫入潛伏期WL(第22(d)圖)。
第23圖顯示第19圖所示PSRAM之另一個操作之說明例。第23圖所示PSRAM之操作係與第13圖所示相同，但潛伏期延長信號/LEXT之波形除外。叢訊長度BL設定為「4」。當計數器值COUNT變成「8」時，潛伏期判定單元50B減少讀取潛伏期RL及寫入潛伏期WL。
第四實施例具有第二及第三實施例之相同優點。於第四實施例中，記憶體控制器PSCNT監視於晶片致能信號/CE供給PSRAM之該時鐘週期隨後之時鐘週期之潛伏期延長信號/LEXT之位準。結果，改變讀取潛伏期RL及寫入潛伏期WL之操作於記憶體控制器PSCNT中即刻進行。記憶體控制器PSCNT之潛伏期判定單元50B(第20圖)判定經由監視輸出予PSRAM之讀取命令RD或寫入命令WR，判定是否可減少讀取潛伏期RL及寫入潛伏期WL。比較回應於來自PSRAM之潛伏期延長信號/LEXT執行之操作，第四實施例可即刻減少讀取潛伏期RL及寫入潛伏期WL。
舉例言之，記憶體控制器PSCNT係與第一時鐘信號CLK之上升緣同步，判定讀取命令RD1之輸出；而與第一時鐘信號CLK之下降緣同步輸出讀取命令RD1予PSRAM。第20圖所示潛伏期判定單元50B判定命令RD及寫入命令WR是否比第12圖之第二實施例及第16圖之第三實施例早一個時鐘週期輸出。結果，於第四實施例中，記憶體控制器PSCNT之操作邊際變大。於第四實施例中，即使時鐘信號CLK具有高頻，可靠地執行讀取潛伏期RL及寫入潛伏期WL之切換操作，藉此防止PSRAM之功能異常。
第24圖顯示第五實施例，於第五實施例中，將與第一至第四實施例所示相同的元件符號給予相同元件且將減少或刪除其揭示。
半導體記憶體為例如具有SDRAM型輸入-輸出介面之PSRAM。第五實施例之PSRAM包括一時鐘緩衝器10C、一命令解碼器16C、一叢訊計數器26C、及一位址輸入緩衝器28C替代第1圖之時鐘緩衝器10、一命令解碼器16、一叢訊計數器26、及一位址輸入緩衝器28。其它結構係與第1圖所示相同。
當晶片致能信號CE2係於高位準時，時鐘輸入緩衝器10C接收時鐘信號CLK且輸出一內部時鐘信號ICLK。當晶片致能信號CE2係於低位準時，時鐘輸入緩衝器10C停止輸出內部時鐘信號ICLK。當內部時鐘信號ICLK之輸出停止時，PSRAM造成內部電路的操作及刷新操作停止，且PSRAM由正常操作模式進入電力下降模式(低耗電模式)。
命令解碼器16C只將行讀寫信號CRWZ輸出至叢訊計數器26C。於第五實施例中，非讀取命令RD或寫入命令WR，而係活性命令ACT連同晶片致能信號/CE供給PSRAM。未產生列讀寫信號RRWZ。當接收到行讀寫信號CRWZ時，叢訊計數器26C與內部時鐘信號ICLK同步輸出具有多個脈衝之一叢訊時鐘信號BCLK，脈衝數目係與叢訊長度BL相對應。
位址輸入緩衝器28C接收以不同時序分別供給一共通位址終端AD之一列位址信號RAD及一行位址信號CAD。第五實施例之PSRAM為位址多工型。
第25圖顯示第24圖所示PSRAM之實例操作。命令解碼器16C基於晶片致能信號/CE之下降緣檢測活性命令ACT(第25(a)圖)。列位址信號R1供給位址終端AD(第25(b)圖)。以第7圖所示相同方式，因晶片致能信號/CE活化前即刻插入刷新操作REF，故潛伏期延長信號/LEXT經活化(第25(c)圖)。PSRAM回應於活性命令ACT，只活化由列位址信號RAD所指示之字元線WL1及活化感測放大器SA。
讀取命令RD1及行位址信號C1係與第五時鐘信號CLK之上升緣同步供給PSRAM(第25(d)圖)。因讀取資料或寫入資料並未回應於活性命令ACT傳輸至資料終端DQ，讀取命令R1比第7圖所示讀取命令RD2早一個時鐘週期供應。伴隨讀取命令RD1至RD4之操作係與第7圖所示相同，但讀取命令R1更早一個週期供應。
第26圖顯示第24圖所示PSRAM之另一個操作之說明例。於第26圖所示PSRAM之操作中，供給活性命令ACT替代第8圖所示之讀取命令RD1。未插入刷新操作REF。第25圖所示操作之相同方式，讀取命令RD1至RD4比第8圖所示讀取命令RD2至RD5早一個時鐘週期供給PSRAM，而讀取的資料早一個時鐘週期輸出。其它操作係同第8圖所示。
第五實施例具有第一至第四實施例之相同優點。具有如第五實施例所示SDRAM型輸入-輸出介面之PSRAM可防止PSRAM之功能異常。
第27圖顯示第六實施例。於第六實施例中，對相同元件標示以如第一至第五實施例所示之相同元件符號而減少或刪除其揭示。半導體記憶體例如為具有SDRAM型輸入-輸出介面之PSRAM。PSRAM包括接收位址信號及資料信號之一位址資料終端ADQ。
位址輸入緩衝器28D輸出一位址信號供給位址終端AD及位址資料終端ADQ作為列位址信號RAD。資料輸入緩衝器34D將供給資料終端DQ及位址資料終端ADQ之寫入的資料輸出至一資料匯流排DB。資料輸出緩衝器36D將由記憶體核心CORE供給資料匯流排DB之讀取的資料輸出至資料終端DQ及位址資料終端ADQ。第27圖所示之其它結構係與第24圖所示之結構相同。
第28圖顯示第27圖所示PSRAM之操作之說明例。該操作係與第25圖相同，但列位址信號RAD供給位址資料終端ADQ，讀取命令RD1至RD4不僅輸出至資料終端DQ同時也輸出至位址資料終端ADQ。
第29圖顯示第27圖所示PSRAM之另一個操作之說明例。該操作係與第26圖相同，但列位址信號RAD供給位址資料終端ADQ，讀取命令RD1至RD4不僅輸出至資料終端DQ同時也輸出至位址資料終端ADQ。
第六實施例具有第一至第五實施例之相同優點。具有如第六實施例所示SDRAM型輸入-輸出介面及位址資料終端ADQ之PSRAM可防止PSRAM之功能異常。
第30圖顯示第七實施例。於第七實施例中，對相同元件標示以如第一至第六實施例所示之相同元件符號而減少或刪除其揭示。
半導體記憶體例如為PSRAM。PSRAM包括指示輸出的讀取資料之時序之一等待信號之一等待控制單元38E及一等待終端/WAIT。PSRAM包括一叢訊計數器26E來替代第1圖之叢訊計數器26。第30中，PSRAM之其它結構係與第1圖所示者相同。
叢訊計數器26E除了具有第1圖之叢訊計數器26之功能之外，具有輸出叢訊致能信號BSTENZ之功能。等待控制單元38E回應於晶片致能信號CEZ、輸出致能信號OEZ、寫入致能信號WEZ、及叢訊致能信號BSTENZ，設定等待信號/WAIT至高位準或至低位準或至高阻抗狀態。
第31圖顯示第30圖所示PSRAM之操作之說明例。第31圖所示操作係同第7圖，但叢訊致能信號BSTENZ及等待信號/WAIT之波形不同。等待控制單元38E於晶片致能信號/CE去活化期間設定等待信號/WAIT至高阻抗態Hi-Z(第31(a)、(b)圖)。當第一命令為讀取命令RD1時，等待控制單元38E活化等待信號/WAIT至低位準(第31(c)圖)。於回應於第一讀取命令RD，叢訊時鐘信號BCLK輸出前一個時鐘週期，叢訊計數器26E活化叢訊致能信號BSTENZ。
等待控制單元38E與叢訊致能信號BSTENZ之活化同步，去活化等待信號/WAIT至高位準(第31(e)圖)。等待信號/WAIT回應於第一讀取命令RD被活化，而於與第一讀取請求RD相對應之讀取資料輸出前被去活化。記憶體控制器PSCNT與第十時鐘信號CLK之上升緣同步檢測等待信號/WAIT之高位準，且與下一個時鐘信號CLK同步檢測第一讀取資料RD1由PSRAM輸出。叢訊計數器26E與晶片致能信號/CE之去活化同步去活化叢訊致能信號BSTENZ(第31(f)圖)。
第32圖顯示第30圖所示PSRAM之另一個操作之說明例。第32圖所示操作係與第9圖所示者相同，但叢訊致能信號BSTEN及等待信號/WAIT之波形除外。
等待控制單元38E與寫入命令WR1同步去活化等待信號/WAIT至高位準(第32(a)圖)。與第31圖所示相同方式，回應於第一讀取命令RD或寫入命令WR，於叢訊時鐘信號BCLK輸出前一個時鐘週期，叢訊計數器26E活化叢訊致能信號BSTENZ(第32(b)圖)。
第七實施例具有第一至第六實施例之相同優點。PSRAM具有輸出等待信號/WAIT之功能，該信號係指示輸出第七實施例所示讀取資料之時序，可防止PSRAM之功能異常。
具有SDRAM型輸入-輸出介面之虛擬SRAM用於第24圖至第27圖所示之實施例。具有SDRAM型輸入-輸出介面之虛擬SRAM也可用於其它實施例。具有位址資料終端ADQ之虛擬SRAM用於第27圖所示實施例。具有位址資料終端ADQ之虛擬SRAM用於其它實施例。具有等待終端/WAIT之虛擬SRAM用於第30圖所示實施例。具有等待終端/WAIT之虛擬SRAM用於其它實施例。
現在已經根據前述優點說明本發明之具體實施例。須了解此等實例僅供舉例說明本發明之用。熟諳技藝人士顯然易知多項變化及修改。
10．．．時鐘輸入緩衝器
12．．．命令輸入緩衝器
14．．．刷新產生單元
16．．．命令解碼器
18,50．．．潛伏期判定單元
20．．．潛伏期輸出緩衝器
22．．．模式暫存器
24．．．操作控制單元
26．．．叢訊計數器
28．．．位址輸入緩衝器
30．．．叢訊位址計數器
32．．．位址鎖存器
34．．．資料輸入緩衝器
36．．．資料輸出緩衝器
38．．．等候控制單元
10-44．．．方塊
50,52．．．潛伏期調整單元
54．．．命令產生單元
56．．．資料輸出單元
58．．．資料輸入單元
50-64．．．操作
ACT．．．活化命令
ACTV．．．活化操作
AD．．．位址終端
ADQ．．．位址資料終端
/ADV．．．位址有效信號
ARB．．．仲裁器
BCLK．．．叢訊時鐘信號
BINF．．．叢訊資訊
BL．．．叢訊長度、位元線
/BL．．．位元線
BSTENZ．．．叢訊致能信號
BT．．．耦接交換器
BUF．．．緩衝器電路
C1,CAD．．．行位址信號
CDEC．．．行解瑪器
/CE,CEZ．．．晶片致能信號
CLK．．．時鐘信號
CMD．．．命令信號
CNT．．．控制信號
CORE．．．記憶體核心
COUNT．．．計數器值
CRWZ．．．行讀寫信號
CSW．．．行交換器
DB．．．資料匯流排
DIZ,DOZ．．．時序信號
DQ．．．資料終端、講取資料信號
DREG．．．資料暫存器
EXTRSTZ．．．延長復置信號
EXTZ．．．潛伏期延長信號、延長信號
FCNT．．．記憶體控制器
F/F．．．正反器
FLASH．．．快閃記憶體
ICAD．．．內部行位址
ICEZ．．．內部晶片致能信號
ICLK．．．內部時鐘信號
IREFZ．．．刷新請求信號
IRWZ．．．內部讀寫信號
JUDG．．．判定電路
/LEXT．．．潛伏期延長信號
MC．．．記憶體胞元
MRSZ．．．模式暫存器設定信號
PGEN．．．脈衝產生器
PRE．．．預充電電路
PSCNT．．．記憶體控制器
PSRAM．．．半導體記憶體、虛擬SRAM
/OE,OEZ．．．輸出致能信號
R1,RAD．．．列位址信號
RA．．．讀取放大器
RBLK．．．列區塊
RD．．．讀取命令、讀取資料
RDEC．．．列解碼器
RDZ．．．讀取信號
REF,REFZ．．．刷新操作、刷新信號
RL．．．讀取潛伏期
REQZ.,RREQZ．．．刷新請求信號
RRWZ．．．列讀寫信號
RSTCNT．．．復置控制單元
RST．．．復置終端
RWDET．．．讀寫檢測單元
RWERQ．．．讀寫請求產生單元
SA．．．感測放大器
SAA．．．感測放大器區
SBUS．．．系統匯流排
SCNT．．．外部匯流排
SET．．．設定終端
SRAM．．．半導體記憶體
SYS．．．系統
WA．．．寫入放大器
/WAIT．．．等待信號
WD,WR,WR1．．．寫入命令、寫入資料
/WE,WEZ．．．寫入致能信號
WL．．．寫入潛伏期
WL1．．．字元線
WRZ．．．寫入信號
第1圖顯示第一實施例；
第2圖顯示一說明性命令解碼器；
第3圖顯示叢訊計數器之操作之說明例；
第4圖顯示其上提供PSRAM之說明性系統；
第5圖顯示說明性記憶體控制器；
第6圖顯示潛伏期判定單元之操作之說明例；
第7圖顯示PSRAM之操作之說明例；
第8圖顯示PSRAM之另一項操作之說明例；
第9圖顯示PSRAM之又另一項操作之說明例；
第10圖顯示PSRAM之又另一項操作之說明例；
第11圖顯示PSRAM之又另一項操作之說明例；
第12圖顯示第二實施例；
第13圖顯示PSRAM之操作之說明例；
第14圖顯示PSRAM之另一項操作之說明例；
第15圖顯示PSRAM之又另一項操作之說明例；
第16圖顯示第三實施例；
第17圖顯示PSRAM之操作之說明例；
第18圖顯示PSRAM之另一項操作之說明例；
第19圖顯示第四實施例；
第20圖顯示說明性記憶體控制器；
第21圖顯示潛伏期判定單元之操作之說明例；
第22圖顯示PSRAM之操作之說明例；
第23圖顯示PSRAM之另一項操作之說明例；
第24圖顯示第五實施例；
第25圖顯示PSRAM之操作之說明例；
第26圖顯示PSRAM之另一項操作之說明例；
第27圖顯示第六實施例；
第28圖顯示PSRAM之操作之說明例；
第29圖顯示PSRAM之另一項操作之說明例；
第30圖顯示第七實施例；
第31圖顯示PSRAM之操作之說明例；以及
第32圖顯示PSRAM之另一項操作之說明例。
10．．．時鐘輸入緩衝器
12．．．命令輸入緩衝器
14．．．刷新產生單元
16．．．命令解碼器
18．．．潛伏期判定單元
20．．．潛伏期輸出緩衝器
22．．．模式暫存器
24．．．操作控制單元
26．．．叢訊計數器
28．．．位址輸入緩衝器
30．．．叢訊位址計數器
32．．．位址鎖存器
34．．．資料輸入緩衝器
36．．．資料輸出緩衝器

Claims (20)

  1. 一種半導體記憶體，包含：一記憶體核心，其包括複數個記憶體胞元；一刷新(refresh)產生單元，其產生用於刷新該記憶體胞元之一刷新請求；一核心控制單元，其回應於一存取請求而執行一存取操作；一潛伏期判定單元，其於一晶片致能信號之活化與該刷新請求間起衝突時活化一潛伏期延長信號，並回應於該晶片致能信號之去活化而去活化該潛伏期延長信號；一潛伏期輸出緩衝器，其輸出該潛伏期延長信號；以及一資料控制單元，其係於該潛伏期延長信號之活化期間改變該存取請求與至一資料終端的資料的傳輸之間的一潛伏期。
  2. 如申請專利範圍第1項之半導體記憶體，其中該資料控制單元相較於在該潛伏期延長信號之去活化期間之一潛伏期而言係增加該潛伏期。
  3. 如申請專利範圍第1項之半導體記憶體，其中該核心控制單元回應於連同該晶片致能信號之活化所供給之一第一存取請求以及於該晶片致能信號活化期間所供給之一隨後存取請求來執行該存取操作；且該核心控制單元更包括一潛伏期控制單元，當該隨後存取請求在一特 定時間長度未被供給時，該潛伏期控制單元輸出一延長復置信號。
  4. 如申請專利範圍第1項之半導體記憶體，其中該潛伏期包括其中基於一讀取請求而將讀取資料傳輸至該資料終端之一讀取潛伏期、以及其中基於一寫入請求而將寫入資料傳輸至該資料終端之一寫入潛伏期中的至少一者。
  5. 如申請專利範圍第3項之半導體記憶體，進一步包含：一模式暫存器，其設定一叢訊長度，該叢訊長度指示回應於該存取請求而輸入的或輸出的資料的次數，其中係經由將該叢訊長度所指示之一時鐘週期加至一特定數量的時鐘週期以獲得該特定時間長度。
  6. 如申請專利範圍第1項之半導體記憶體，其中該潛伏期輸出緩衝器輸出與該潛伏期延長信號之活化同步的一脈衝信號作為該潛伏期延長信號。
  7. 如申請專利範圍第1項之半導體記憶體，其中該資料控制單元包括：一叢訊計數器，當一計數值達到一期望值時，該叢訊計數器回應於該存取請求而計數並輸出一叢訊時鐘信號，其中該期望值於該潛伏期延長信號之活化時增加。
  8. 如申請專利範圍第7項之半導體記憶體，進一步包含：一資料暫存器，其與該叢訊時鐘信號同步傳輸讀取資料及寫入資料中之至少一者。
  9. 如申請專利範圍第1項之半導體記憶體，其中該核心控制單元回應於連同該晶片致能信號之活化所供給之一第一存取請求以及於該晶片致能信號之活化期間所供給之一隨後存取請求而執行該存取操作，且該資料控制單元將於該潛伏期延長信號之活化期間對應該第一存取請求之一潛伏期與對應該隨後存取請求之一潛伏期之間的差，設定為等於於該潛伏期延長信號之去活化期間對應該第一存取請求之一潛伏期與對應該隨後存取請求之一潛伏期之間的差。
  10. 如申請專利範圍第8項之半導體記憶體，其中該潛伏期包括其中基於一讀取請求而將該讀取資料傳輸至該資料終端之一讀取潛伏期、以及其中基於一寫入請求而將該寫入資料傳輸至該資料終端之一寫入潛伏期中的至少一者。
  11. 如申請專利範圍第1項之半導體記憶體，進一步包含：一等待控制單元，其輸出一等待信號，該等待信號回應於該存取請求而被活化且於對應該存取請求之資料輸出前被去活化。
  12. 如申請專利範圍第1項之半導體記憶體，其中當該晶片致能信號之活化與該刷新請求間起衝突時，該核心控制電路於一刷新操作後執行該存取操作。
  13. 一種記憶體系統，包含：一半導體記憶體；及 一記憶體控制器，其供給用以存取該半導體記憶體之一存取請求給該半導體記憶體，其中該半導體記憶體包括：一記憶體核心，其包括複數個記憶體胞元；一刷新(refresh)產生單元，其產生用於刷新該記憶體胞元之一刷新請求；一核心控制單元，其回應於該存取請求而執行一存取操作；一潛伏期判定單元，其於一晶片致能信號之活化與該刷新請求間起衝突時活化一潛伏期延長信號，並回應於該晶片致能信號之去活化而去活化該潛伏期延長信號；一潛伏期輸出緩衝器，其輸出該潛伏期延長信號至一外部；以及一資料控制單元，其係於該潛伏期延長信號之活化期間的一潛伏期改變該存取請求與至一資料終端的資料的傳輸之間的一潛伏期。
  14. 如申請專利範圍第13項之記憶體系統，其中該記憶體控制器包括：一系統潛伏期控制單元，其基於從該半導體記憶體所輸出之該潛伏期延長信號而改變該存取請求之輸出與至該記憶體控制器的該資料終端之該資料的傳輸之間的一系統潛伏期。
  15. 如申請專利範圍第14項之記憶體系統，其中該系統潛伏期控制單元相較於在該潛伏期延長信號之去活化期間 之一系統潛伏期而言係增加該系統潛伏期。
  16. 如申請專利範圍第13項之記憶體系統，其中該潛伏期包括其中基於一讀取請求而將讀取資料傳輸至該資料終端之一讀取潛伏期、以及其中基於一寫入請求而將寫入資料傳輸至該資料終端之一寫入潛伏期中的至少一者。
  17. 如申請專利範圍第14項之記憶體系統，其中該核心控制單元回應於連同該晶片致能信號活化所供給之一第一存取請求及於該晶片致能信號活化期間所供給之一隨後存取請求而執行該存取操作，且其中當該隨後存取請求在一特定時間長度未供給時，該系統潛伏期控制單元復原被改變的該系統潛伏期。
  18. 一種記憶體存取控制方法，包含：回應於連同一晶片致能信號活化所供給之一第一存取請求及於該晶片致能信號活化期間所供給之一隨後存取請求而於複數個記憶體胞元上執行一存取操作；回應於一刷新請求而刷新該等複數個記憶體胞元；當該晶片致能信號之活化與該刷新請求間起衝突時，活化一潛伏期延長信號，以及回應於該晶片致能信號之去活化而去活化該潛伏期延長信號；輸出該潛伏期延長信號；以及於該潛伏期延長信號活化期間，增加該第一存取請求或該隨後存取請求與至一資料終端的資料的傳輸之間的一潛伏期。
  19. 如申請專利範圍第18項之記憶體存取控制方法，該記憶 體存取控制方法更包含：當該隨後存取請求在一特定時間長度未被供給，去活化該潛伏期延長信號。
  20. 如申請專利範圍第18項之記憶體存取控制方法，其中該潛伏期包括其中基於一讀取請求而將讀取資料傳輸至該資料終端之一讀取潛伏期、以及其中基於一寫入請求而將寫入資料傳輸至該資料終端之一寫入潛伏期中的至少一者。
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