KR102379858B1 - 메모리 시스템 및 그 조작 방법 - Google Patents

메모리 시스템 및 그 조작 방법 Download PDF

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Abstract

[목적] 리프레쉬 경합의 정보를 모든 메모리 칩에 공유해, 동일한 지연을 동기적으로 실시할 수 있는 메모리 시스템 및 그 조작 방법을 제공한다.
[해결수단] 메모리 시스템은, 복수의 의사 SRAM 칩 및 메모리 컨트롤러를 포함한다. 의사 SRAM 칩은, 서로 접속된다. 각 의사 SRAM 칩이 동작 커맨드를 수신했을 때, 자신에게 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 경합 신호를 생성한다. 메모리 컨트롤러는, 경합 신호에 근거하여, 의사 SRAM 칩을 제어한다. 모든 의사 SRAM 칩이 각자의 경합 신호를 공유해, 동일한 지연을 동기적으로 실시한다.

Description

메모리 시스템 및 그 조작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은, 메모리 시스템에 관한 것이며, 특히, 의사 SRAM(Pseudo Static Random Access Memory) 칩에 적용되는 메모리 시스템 및 그 조작 방법에 관한 것이다.
의사 SRAM(Pseudo Static Random Access Memory)은, 대용량과 저비용의 이점을 가지지만, 리프레쉬(refresh) 조작을 정기적으로 실행할 필요가 있다는 것을 고려해야 한다. 리프레쉬의 경합에 의해 초래되는 영향을 회피하기 위해, 현재 가지고 있는 의사 SRAM은, 가변 지연 시간(VL) 모드를 가진다. 가변 지연 시간(VL) 모드에서, 지연(delay)의 길이는, 기입(Write) 동작 또는 독출(Read) 동작과 리프레쉬의 경합이 발생했는지 여부에 따라 결정된다. 리프레쉬의 경합이 발생했을 때는 긴 지연을 채용하고, 발생하지 않았을 때는 짧은 지연을 채용한다. 긴 지연 시간은, 예를 들면, 짧은 지연 시간의 2배이다.
전자 디바이스의 사이즈를 작게 하기 위해, 다중 칩 패키지(Multi-chip package, MCP)는, 앞으로 발전하는 필연적인 추세의 하나가 되고 있다. MPC의 구조에서는, 그 중 하나의 의사 SRAM 칩에 리프레쉬의 경합이 발생했을 때, 그 외의 의사 SRAM 칩에도 동시에 리프레쉬의 경합이 발생할 필요가 없기 때문에, 양자에게 적용되는 지연 시간도 다르다. 지연 시간을 실시간으로 조정하는 것은 어렵기 때문에, 조작 상의 난이도가 상승한다. 따라서, MPC를 채용하는 의사 SRAM 칩에 대해서 어떻게 설계를 실시할 것인지가, 하나의 중요한 과제로 되고 있다.
본 발명은, 리프레쉬 경합의 정보를 모든 메모리 칩에 공유해, 동일한 지연을 동기적(同期的)으로 실시할 수 있는 메모리 시스템 및 그 조작 방법을 제공한다.
본 발명의 메모리 시스템은, 복수의 의사 SRAM 칩 및 메모리 컨트롤러를 포함한다. 의사 SRAM 칩은, 서로 접속된다. 각 의사 SRAM 칩이 동작 커맨드를 수신했을 때, 자신에게 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 경합 신호를 생성한다. 메모리 컨트롤러는, 경합 신호에 근거하여, 의사 SRAM 칩을 제어한다. 모든 의사 SRAM 칩이 각자의 경합 신호를 공유해, 동일한 지연을 동기적으로 실시한다.
본 발명의 메모리 시스템의 조작 방법은, 복수의 의사 SRAM 칩을 포함한 메모리 시스템에 적용된다. 조작 방법은, 동작 커맨드를 수신하는 단계와, 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 경합 신호를 생성하는 단계와, 모든 의사 SRAM 칩에 경합 신호를 공유해, 동일한 지연을 동기적으로 실시하는 단계를 포함한다.
이상과 같이, 본 발명의 메모리 시스템은, 모든 메모리 칩이 각자의 경합 정보(경합 신호)를 공유할 수 있다. 적어도 하나의 메모리 칩에 리프레쉬의 경합이 발생했을 때, 지연 시간을 긴 지연으로 설정할 수 있다. 모든 메모리 칩에 리프레쉬의 경합이 발생하고 있지 않을 때, 지연 시간을 짧은 지연으로 설정할 수 있다. 모든 메모리 칩의 지연 시간은 같기 때문에, MPC의 구조에 있어서 가변 지연 시간 모드를 사용해, 지연 시간을 실시간으로 조정함으로써, 메모리 칩의 실행 속도를 올릴 수 있다.
첨부 도면은, 본 발명의 원리가 한층 이해되게 하기 위해 포함되어 있고, 본 명세서에 조입되고 또한 그 일부를 구성하는 것이다. 도면은, 본 발명의 실시 형태를 예시하고 있고, 설명과 함께, 본 발명의 원리를 설명하는 역할을 이루고 있다.
[도 1] 본 발명의 일 실시 형태에 따른 메모리 시스템의 블록 개략도이다.
[도 2] 본 발명의 일 실시 형태에 따른 메모리 시스템의 회로 개략도이다.
[도 3] 본 발명의 일 실시 형태에 따른 출력 구동 회로의 구조 개략도이다.
[도 4] 본 발명의 다른 실시 형태에 따른 메모리 시스템의 회로 개략도이다.
[도 5] 본 발명의 다른 실시 형태에 따른 출력 구동 회로의 구조 개략도이다.
[도 6] 본 발명의 일 실시 형태에 따른 메모리 시스템의 조작 방법의 플로우도이다.
도 1을 참조하면, 도 1은, 본 발명의 일 실시 형태에 따른 메모리 시스템의 블록 개략도이다. 메모리 시스템(100)은, 복수의 의사 SRAM 칩(예를 들면, 의사 SRAM 칩(110＿0 및 110＿1)) 및 메모리 컨트롤러(120)를 포함한다.
의사 SRAM 칩(110＿0 및 110＿1)은, 예를 들면, MPC 기술을 채용해서 배치된 의사 SRAM 칩이다. 의사 SRAM 칩(110＿0 및 110＿1)은, 서로 접속된다. 본 실시 형태에서, 각 의사 SRAM 칩(110＿0 및 110＿1)이 동작 커맨드(ACMD)를 수신했을 때, 각 의사 SRAM 칩(110＿0 및 110＿1)은, 모두 자신에게 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 경합 신호를 생성한다.
메모리 컨트롤러(120)는, 의사 SRAM 칩(110＿0 및 110＿1)에 접속된다. 메모리 컨트롤러(120)는, 경합 신호에 근거하여, 의사 SRAM 칩(110＿0 및 110＿1)을 제어한다. 예를 들어 설명하면, 기입 조작 또는 독출 조작을 실시할 때, 메모리 컨트롤러(120)는, 의사 SRAM 칩(110＿0 및 110＿1)으로부터의 경합 신호에 근거하여, 의사 SRAM 칩(110＿0 및 110＿1)의 동작을 적절히 조정해, 데이터의 신뢰성을 고려한 상황에서, 기입 조작 또는 독출 조작을 스무스(smooth)하게 실시할 수 있다.
또, 본 실시 형태에서, 의사 SRAM 칩(110＿0 및 110＿1)은, 각자의 경합 신호를 공유해, 동일한 지연을 동기적으로 실시할 수 있다. 예를 들어 설명하면, 의사 SRAM 칩(110＿0)에 리프레쉬의 경합이 발생했을 때, 의사 SRAM 칩(110＿0)은, 대응하는 경합 신호를 생성한다. 의사 SRAM 칩(110＿0 및 110＿1)에서, 경합 신호를 전송하는 리드 선이 서로 접속되어 있기 때문에, 의사 SRAM 칩(110＿1)은, 수신한 의사 SRAM 칩(110＿0)으로부터의 경합 신호에 근거해 자신의 지연 시간을 설정해, 의사 SRAM 칩(110＿0)과 동일한 지연을 동기적으로 실시할 수 있다.
본 실시 형태에서, 메모리 컨트롤러(120)는, 복수의 논리 게이트로 구성된 논리 회로, 또는 중앙 처리 장치(central processing unit, CPU), 프로그램 가능한 일반 용도 또는 특수 용도의 마이크로 프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor, DSP), 프로그래머블 컨트롤러(programmable controller), 특수 용도의 집적회로(application specific integrated circuits, ASIC), 프로그램 가능한 논리 소자(programmable logic device, PLD), 그 외의 유사 디바이스, 또는 이들 디바이스의 조합이어도 무방하지만, 본 발명은 이것으로 한정되지 않는다.
설명해야 할 것으로, 본 실시 형태는, 2개의 의사 SRAM 칩(110＿0 및 110＿1)을 포함한 메모리 시스템(100)을 이용해 설명했지만, 상술한 칩의 개수는, 본 발명에서 한정하지 않는다. 본 분야의 기술자이면, 실제의 요구에 근거해 또한 본 실시 형태의 교시(敎示)를 참조하여, 의사 SRAM 칩의 개수를 더 많이 유추할 수 있다.
본원의 메모리 시스템(100)은, 예를 들면, 주소 확장형(address expansion type) 및 IO 확장형(IO expansion type)의 2 종류의 방법을 채용해 배치할 수 있다. 이하, 상기의 2 종류의 방법으로 대해서 예를 들어 설명한다.
도 2는, 본 발명의 일 실시 형태에 따른 메모리 시스템의 회로 개략도이다. 메모리 시스템(200)은, 주소 확장형의 배치 방식에 적용된다. 도 2에 도시한 것처럼, 메모리 시스템(200)은, 복수의 의사 SRAM 칩(예를 들면, 의사 SRAM 칩(210＿0 및 210＿1)) 및 메모리 컨트롤러(220)를 포함한다. 상술한 의사 SRAM 칩의 개수는, 본 발명에서 한정하지 않는다.
도 2에 도시한 것처럼, 의사 SRAM 칩(210＿0)은, 게이트 핀(DQS＿0), 데이터 핀(ADQ＿0), 구동 컨트롤러(230＿0), 출력 구동 회로(240＿0), 및 수신기(250＿0)를 포함한다. 의사 SRAM 칩(210＿1)은, 게이트 핀(DQS＿1), 데이터 핀(ADQ＿1), 구동 컨트롤러(230＿1), 출력 구동 회로(240＿1), 및 수신기(250＿1)를 포함한다. 의사 SRAM 칩(210＿0)의 게이트 핀(DQS＿0)은, 그 외의 모든 의사 SRAM 칩의 게이트 핀(예를 들면, 의사 SRAM 칩(210＿1)의 게이트 핀(DQS＿1)) 및 메모리 컨트롤러(220)의 게이트 핀(DQS＿C)에 접속되고, 의사 SRAM 칩(210＿0)의 데이터 핀(ADQ＿0)은, 그 외의 모든 의사 SRAM 칩의 데이터 핀(예를 들면, 의사 SRAM 칩(210＿1)의 데이터 핀(ADQ＿1)) 및 메모리 컨트롤러(220)의 데이터 핀(ADQ＿C)에 접속된다.
의사 SRAM 칩(210＿0)을 예로 들어 설명하면, 구동 컨트롤러(230＿0)는, 데이터 핀(ADQ＿0)을 통해 메모리 컨트롤러(220)로부터 동작 커맨드(ACMD)를 수신한다.
예를 들어 설명하면, 의사 SRAM 칩(210＿0)은, 예를 들면, 256 M비트, 8 IO의 의사 SRAM 칩이다. 메모리 컨트롤러(220)가 발행한 동작 커맨드(ACMD)에는, 8 비트량의 커맨드 정보, 25 비트량의 주소 정보 A＜24：0＞, 및 1 비트량의 칩 정보 A＜25＞가 포함된다. 칩 정보 A＜25＞가 0(저논리 레벨)일 때, 메모리 컨트롤러(220)가 선택한 것은 의사 SRAM 칩(210＿0)인 것을 나타낸다. 칩 정보 A＜25＞가 1(고논리 레벨)일 때, 메모리 컨트롤러(220)가 선택한 것은 의사 SRAM 칩(210＿1)인 것을 나타낸다. 이에 따라, 의사 SRAM 칩(210＿0)이 동작 커맨드(ACMD)를 수신했을 때, 구동 컨트롤러(230＿0)는, 예를 들면, 칩 정보 A＜25＞에 근거하여, 대응하는 동작을 실행할지 여부를 판단할 수 있다.
계속해서, 의사 SRAM 칩(210＿0)이 선택되었을 때, 구동 컨트롤러(230＿0)는, 동작 커맨드(ACMD)를 수신한 시간점과 내용에 근거하여, 속(屬)하는 의사 SRAM 칩(210＿0)에 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 제어 신호(CL1＿0)를 생성할 수 있다.
출력 구동 회로(240＿0)는, 게이트 핀(DQS＿0) 및 구동 컨트롤러(230＿0)에 접속된다. 출력 구동 회로(240＿0)는, 제어 신호(CL1＿0)에 근거하여, 경합 신호(CF1＿0)를 게이트 핀(DQS＿0)에 제공한다.
수신기(250＿0)는, 게이트 핀(DQS＿0)에 접속된다. 수신기(250＿0)는, 경합 신호(CF1＿0)에 근거해 지연 시간을 결정하고, 속하는 의사 SRAM 칩(210＿0)을 지연시킨다. 본 실시 형태에서, 수신기(250＿0)는, 예를 들면, 카운터 및 복수의 논리 게이트를 포함한 논리 회로이지만, 본 발명은 이것으로 한정되지 않는다.
의사 SRAM 칩(210＿1)과 의사 SRAM 칩(210＿0)의 조작 방법은, 실질적으로 같기 때문에, 그 동작 및 신호(제어 신호(CL1＿1) 및 경합 신호(CF1＿1))의 조작 방법에 대해서는, 의사 SRAM 칩(210＿0)을 참조할 수 있다.
이하, 예를 들어 출력 구동 회로(240＿0)의 상세한 회로 구조 및 조작 방법에 대해 설명한다. 도 3은, 본 발명의 일 실시 형태에 따른 출력 구동 회로의 구조 개략도이다. 출력 구동 회로(240＿0)는, 트랜지스터(T1)와, 트랜지스터(T2)와, 트랜지스터(T3)와, 저항(R1)을 포함한다. 본 실시 형태에서, 제어 신호(CL1＿0)는, 제어 신호(CL1), 제어 신호(CL2) 및 제어 신호(CL3)를 포함하고, 각각 트랜지스터(T1), 트랜지스터(T2), 및 트랜지스터(T3)를 제어하기 위해서 사용된다.
도 3에서, 트랜지스터(T1)의 제1 단자는, 구동 전압(VDD)을 수신한다. 트랜지스터(T1)의 제2 단자는, 게이트 핀(DQS＿0)에 접속된다. 트랜지스터(T1)의 제어 단자는, 서브 제어 신호(CL1)를 수신한다.
트랜지스터(T2)의 제1 단자는, 트랜지스터(T1)의 제2 단자에 접속된다. 트랜지스터(T2)의 제2 단자는, 접지 전압(VSS)을 수신한다. 트랜지스터(T2)의 제어 단자는, 서브 제어 신호(CL2)를 수신한다.
트랜지스터(T3)의 제1 단자는, 트랜지스터(T1)의 제2 단자에 접속된다. 트랜지스터(T3)의 제어 단자는, 서브 제어 신호(CL3)를 수신한다. 저항(R1)의 제1 단자는, 트랜지스터(T3)의 제2 단자에 접속되고, 저항(R1)의 제2 단자는, 접지 전압(VSS)을 수신한다.
도 3에 도시한 것처럼, 트랜지스터(T1)는, P형 트랜지스터이며, 트랜지스터(T2 및 T3)는, N형 트랜지스터이다. 제어 신호(CL1∼CL3)의 조작 방법은, 이하와 같다.
동작 커맨드(ACMD)를 수신한다 독출 기입 그 외
리프레쉬
경합이 없다		 리프레쉬
경합이 있다
CL1 H L V H H
CL2 L L V L L
CL3 240_0 H H L L L
그 외 L L L L L
수신기 enable enable disable enable disable
표 1에서, H는 고논리 레벨이며, L은 저논리 레벨이다. V는, 고논리 레벨 또는 저논리 레벨 중 어느 하나이고, 게이트 핀(DQS＿0)에 H를 출력할 때는 CL1 및 CL2 = L, L을 출력할 때는 CL1 및 CL2 = H가 된다.
도 3 및 표 1을 동시에 참조하면, 회로의 조작에서, 구동 컨트롤러(230＿0)가 동작 커맨드(ACMD)를 수신하고, 또한 속하는 의사 SRAM 칩(210＿0)에 리프레쉬의 경합이 발생하지 않는다고 판단했을 때, 제어 신호(CL1)는, 고논리 레벨(H)이며, 제어 신호(CL2)는, 저논리 레벨(L)이며, 출력 구동 회로(240＿0)의 제어 신호(CL3)는, 고논리 레벨(H)이다. 이때, 출력 구동 회로(240＿0)에서 트랜지스터(T1 및 T2)가 절단되기 때문에, 출력 구동 회로(240＿0)는, 게이트 핀(DQS＿0)의 논리 레벨을 구동하지 않는다. 모든 의사 SRAM 칩(210＿0) 및 의사 SRAM 칩(210＿1)에 리프레쉬의 경합이 발생하지 않는 상황에서, 출력 구동 회로(240＿0)의 트랜지스터(T3) 만이 도통하기 때문에, 게이트 핀(DQS＿0)은, 접지 전압(VSS)까지 내려가고, 대응하는 경합 신호(CF1＿0)를 게이트 핀(DQS＿0)에 출력한다.
한편, 구동 컨트롤러(230＿0)가 동작 커맨드(ACMD)를 수신하고, 또한 속하는 의사 SRAM 칩(210＿0)에 리프레쉬의 경합이 발생한다고 판단했을 때, 제어 신호(CL1)는, 저논리 레벨(L)이며, 제어 신호(CL2)는, 저논리 레벨(L)이며, 출력 구동 회로(240＿0)의 제어 신호(CL3)는, 고논리 레벨(H)이다. 이때, 출력 구동 회로(240＿0)에서 트랜지스터(T1)가 도통하고, 트랜지스터(T2)가 절단되기 때문에, 출력 구동 회로(240＿0)는, 게이트 핀(DQS＿0)의 논리 레벨을 올리고, 대응하는 경합 신호(CF1＿0)를 게이트 핀(DQS＿0)에 출력한다.
상기의 조작 방법에 의해, 본원의 복수의 의사 SRAM 칩(예를 들면, 의사 SRAM 칩(210＿0 및 210＿1))에서, 리프레쉬의 경합이 발생한 칩은, 게이트 핀을 고논리 레벨까지 구동시킬 수 있고, 리프레쉬의 경합이 발생하고 있지 않는 칩은, 게이트 핀을 구동하지 않는다.
또한, 이러한 조작 방법은, 핀 상(上)에서 버스 파이트(bus fight)가 발생하기 어렵다. 게이트 핀(DQS＿0)이 고논리 레벨까지 구동되었을 때, 직류 전류가 트랜지스터(T3) 및 저항(R1)에 흐른다. 이 전류는 저항(R1)의 저항값으로 정해진다. 예를 들어 설명하면, 저항(R1) = 10 ㏀, VDD = 2.0 V일 때, 트랜지스터(T3)를 통과하는 직류 전류는, 200 μ암페어이며, 의사 SRAM 칩의 활성화 전류(activated current) 보다 작다.
표 1에 도시한 것처럼, 구동 컨트롤러(230＿0)가 동작 커맨드(ACMD)를 수신하고 있는 기간, 리프레쉬의 경합이 발생했는지 여부에 관계없이, 출력 구동 회로(240＿0)의 제어 신호(CL3) 만이 고논리 레벨(H)이며, 그 외의 출력 구동 회로의 제어 신호(CL3)는, 모두 저논리 레벨(L)이다. 이러한 조작 방법은, 모든 의사 SRAM 칩(210＿0 및 210＿1)에 리프레쉬의 경합이 발생하고 있지 않는 상황에서, 출력 구동 회로(240＿0)의 트랜지스터(T3)를 도통해, 게이트 핀(DQS＿0 및 DQS＿1)을 접지 전압(VSS)까지 내림으로써, 게이트 핀(DQS＿0 및 DQS＿1)이 고(高) 임피던스 상태가 되는 것을 막는다.
또, 구동 컨트롤러(230＿0)가 동작 커맨드(ACMD)를 수신하고 있는 기간, 수신기(250＿0)는, 인에이블(enable) 상태에 있다. 출력 구동 회로(240＿0)가 대응하는 경합 신호(CF1＿0)를 게이트 핀(DQS＿0)에 출력한 후, 수신기(250＿0)는, 경합 신호(CF1＿0)에 근거해 지연 시간을 결정할 수 있다.
또, 모든 의사 SRAM 칩(210＿0 및 210＿1)의 게이트 핀은, 어느 쪽이든 서로에게 접속하고 있기 때문에, 모든 의사 SRAM 칩(210＿0 및 210＿1)은, 동일한 지연 시간을 동기적으로 설치할 수 있다. 모든 의사 SRAM 칩(210＿0 및 210＿1)에 리프레쉬의 경합이 발생하고 있지 않는 상황에서, 비교적 짧은 지연 시간을 동기적으로 설치할 수 있다. 이에 따라, 본 발명의 구조에서, 메모리 칩을 넘어선 버스트(burst) 리드(read) 및 라이트(write)를 실현할 수 있다.
또한, 표 1에 도시한 것처럼, 독출 조작을 실시하는 기간, 수신기를 무효로 할 수 있다. 기입 조작을 실시하는 기간, 게이트 핀을 사용해 데이터 마스크(data mask) 신호를 생성할 수 있기 때문에, 출력 구동 회로를 무효로 해서, 수신기를 인에이블로 할 수 있다.
도 4는, 본 발명의 다른 실시 형태에 따른 메모리 시스템의 회로 개략도이다. 메모리 시스템(300)은, IO 확장형의 배치 방법에 적용된다. 도 4에 도시한 것처럼, 메모리 시스템(300)은, 복수의 의사 SRAM 칩(예를 들면, 의사 SRAM 칩(310＿0 및 310＿1)) 및 메모리 컨트롤러(320)를 포함한다. 상술한 의사 SRAM 칩의 개수는, 본 발명에서 한정하지 않는다.
도 4에 도시한 것처럼, 의사 SRAM 칩(310＿0)은, 게이트 핀(DQS＿0), 데이터 핀(ADQ＿0), 지연 핀(LTY＿0), 구동 컨트롤러(330＿0), 출력 구동 회로(340＿0), 수신기(350＿0), 및 출력 컨트롤러(360＿0)를 포함한다. 의사 SRAM 칩(310＿1)은, 게이트 핀(DQS＿1), 데이터 핀(ADQ＿1), 지연 핀(LTY＿1), 구동 컨트롤러(330＿1), 출력 구동 회로(340＿1), 수신기(350＿1), 및 출력 컨트롤러(360＿1)를 포함한다. 의사 SRAM 칩(310＿0)의 게이트 핀(DQS＿0) 및 데이터 핀(ADQ＿0)은, 각각 메모리 컨트롤러(320)의 게이트 핀(DQS＿C)0 및 데이터 핀(ADQ＿C0)에 접속된다. 의사 SRAM 칩(310＿1)의 게이트 핀(DQS＿1) 및 데이터 핀(ADQ＿1)은, 각각 메모리 컨트롤러(320)의 게이트 핀(DQS＿C1) 및 데이터 핀(ADQ＿C1)에 접속된다. 의사 SRAM 칩(310＿0)의 지연 핀(LTY＿0)은, 그 외의 모든 의사 SRAM 칩의 지연 핀(예를 들면, 의사 SRAM 칩(310＿1)의 지연 핀(LTY＿1))에 접속된다.
의사 SRAM 칩(310＿0)을 예로 들어 설명하면, 구동 컨트롤러(330＿0)는, 데이터 핀(ADQ＿0)을 통하여 메모리 컨트롤러(320)로부터 동작 커맨드(ACMD0)를 수신한다.
예를 들어 설명하면, 의사 SRAM 칩(310＿0)은, 예를 들면, 256 M비트, 8 IO의 의사 SRAM 칩이다. 상술한 실시 형태와 다른 것은, 메모리 컨트롤러(320)가 각각 데이터 핀(ADQ＿C0) 및 데이터 핀(ADQ＿C1)에 의해 의사 SRAM 칩(310＿0)의 데이터 핀(ADQ＿C0) 및 의사 SRAM 칩(310＿1)의 데이터 핀(ADQ＿C1)에 접속되기 때문에, 의사 SRAM 칩(310＿0)을 선택했을 때에, 메모리 컨트롤러(320)가 데이터 핀(ADQ＿C0)을 통해 동작 커맨드(ACMD0)를 의사 SRAM 칩(310＿0)에 송신할 수 있는 것이다. IO 확장형의 MCP에서는, 메모리 컨트롤러(320)는 모든 의사 SRAM 칩(310＿0 및 310＿1)에 동시에 동일한 커맨드를 송신한다.
계속해서, 의사 SRAM 칩(310＿0)이 선택되었을 때, 구동 컨트롤러(330＿0)는, 동작 커맨드(ACMD0)를 수신한 시간점과 내용에 근거하여, 속하는 의사 SRAM 칩(310＿0)에 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 제어 신호(CL2＿0)를 생성할 수 있다.
출력 구동 회로(340＿0)는, 지연 핀(LTY＿0) 및 구동 컨트롤러(330＿0)에 접속된다. 출력 구동 회로(340＿0)는, 제어 신호(CL2＿0)에 근거하여, 경합 신호(CF2＿0)를 지연 핀(LTY＿0)에 제공한다.
수신기(350＿0)는, 지연 핀(LTY＿0)에 접속된다. 수신기(350＿0)는, 경합 신호(CF2＿0)에 근거해 지연 시간을 결정하고, 속하는 의사 SRAM 칩(310＿0)을 지연시킬 수 있다. 본 실시 형태에서, 수신기(350＿0)는, 예를 들면, 카운터 및 복수의 논리 게이트를 포함한 논리 회로여도 무방하지만, 본 발명은 이것으로 한정되지 않는다.
출력 컨트롤러(360＿0)는, 수신기(350＿0) 및 게이트 핀(DQS＿0)에 접속된다. 출력 컨트롤러(360＿0)는, 결정한 지연 시간에 근거하여, 지연 신호(LT＿0)를 게이트 핀(DQS＿0)에 제공한다. 이에 따라, 메모리 컨트롤러(320)는, 의사 SRAM 칩(310＿0)의 지연 정보를 얻을 수 있어, 의사 SRAM 칩(310＿0)을 적절히 제어할 수 있다. 본 실시 형태에서, 출력 컨트롤러(360＿0)는, 복수의 논리 게이트로 구성된 논리 회로여도 무방하지만, 본 발명은 이것으로 한정되지 않는다.
또, 일 실시 형태에서, 출력 컨트롤러(360＿0)와 게이트 핀(DQS＿0)의 사이에, 오프 칩 드라이버(off-chip driver, OCD)가 접속되어도 무방하다. 오프 칩 드라이버는, 게이트 핀(DQS＿0)의 전압을 조정하여, 풀업(pull-up) 및 풀다운(pull-down) 저항값을 보상함으로써, 신호의 완전성 및 신뢰성을 확보하기 위해 사용된다.
의사 SRAM 칩(310＿1)과 의사 SRAM 칩(310＿0)의 조작 방법은, 실질적으로 같기 때문에, 그 동작 및 신호(동작 커맨드(ACMD1), 제어 신호(CL2＿1), 경합 신호(CF2＿1), 및 지연 신호(LT＿1))의 조작 방법에 대해서는, 의사 SRAM 칩(310＿0)을 참조할 수 있다.
이하, 예를 들어 출력 구동 회로(340＿0)의 상세한 회로 구조 및 조작 방법에 대해 설명한다. 도 5는, 본 발명의 다른 실시 형태에 따른 출력 구동 회로의 구조 개략도이다. 출력 구동 회로(340＿0)는, 트랜지스터(T4)와 트랜지스터(T5)와 저항(R2)을 포함한다. 본 실시 형태에서, 제어 신호(CL2＿0)는, 제어 신호(CL4) 및 제어 신호(CL5)를 포함하고, 각각 트랜지스터(T4) 및 트랜지스터(T5)를 제어하기 위해서 사용된다.
도 5에서, 트랜지스터(T4)의 제1 단자는, 구동 전압(VDD)을 수신한다. 트랜지스터(T4)의 제2 단자는, 지연 핀(LTY＿0)에 접속된다. 트랜지스터(T4)의 제어 단자는, 서브 제어 신호(CL4)를 수신한다.
트랜지스터(T5)의 제1 단자는, 트랜지스터(T4)의 제2 단자에 접속된다. 트랜지스터(T5)의 제어 단자는, 서브 제어 신호(CL5)를 수신한다. 저항(R2)의 제1 단자는, 트랜지스터(T5)의 제2 단자에 접속되고, 저항(R2)의 제2 단자는, 접지 전압(VSS)을 수신한다.
도 5에 도시한 것처럼, 트랜지스터(T4)는, P형 트랜지스터이며, 트랜지스터(T5)는, N형 트랜지스터이다. 제어 신호(CL4, CL5)의 조작 방법은, 이하와 같다.
동작 커맨드(ACMD)를 수신한다 그 외
리프레쉬
경합이 없다		 리프레쉬
경합이 있다
CL4 H L H
CL5 340_0 H H H
그 외 L L L
수신기 enable enable disable
표 2에서, H는 고논리 레벨이며, L은 저논리 레벨이다.
도 5 및 표 2를 동시에 참조하면, 회로의 조작에서, 구동 컨트롤러(330＿0)가 동작 커맨드(ACMD0)를 수신하고, 또한 속하는 의사 SRAM 칩(310＿0)에 리프레쉬의 경합이 발생하지 않는다고 판단했을 때, 제어 신호(CL4)는, 고논리 레벨(H)이며, 출력 구동 회로(340＿0)의 제어 신호(CL5)는, 고논리 레벨(H)이다. 이때, 출력 구동 회로(340＿0)에서 트랜지스터(T4)가 절단되기 때문에, 출력 구동 회로(340＿0)는, 지연 핀(LTY＿0)의 논리 레벨을 구동하지 않는다. 모든 의사 SRAM 칩(310＿0) 및 의사 SRAM 칩(310＿1)에 리프레쉬의 경합이 발생하지 않는 상황에서, 출력 구동 회로(340＿0)의 트랜지스터(T5) 만이 도통하기 때문에, 지연 핀(LTY＿0)은, 접지 전압(VSS)까지 내려가고, 대응하는 경합 신호(CF2＿0)를 지연 핀(LTY＿0)에 출력한다.
한편, 구동 컨트롤러(330＿0)가 동작 커맨드(ACMD0)를 수신하고, 또한 속하는 의사 SRAM 칩(310＿0)에 리프레쉬의 경합이 발생한다고 판단했을 때, 제어 신호(CL4)는, 저논리 레벨(L)이며, 출력 구동 회로(340＿0)의 제어 신호(CL5)는, 고논리 레벨(H)이다. 이때, 출력 구동 회로(340＿0)에서 트랜지스터(T4)가 도통하기 때문에, 출력 구동 회로(340＿0)는, 지연 핀(LTY＿0)의 논리 레벨을 올리고, 대응하는 경합 신호(CF2＿0)를 지연 핀(LTY＿0)에 출력한다.
상기의 조작 방법에 의해, 본원의 복수의 의사 SRAM 칩(예를 들면, 의사 SRAM 칩(310＿0 및 310＿1))에서, 리프레쉬의 경합이 발생한 칩은, 지연 핀을 고논리 레벨까지 구동시킬 수 있고, 리프레쉬의 경합이 발생하고 있지 않는 칩은, 지연 핀을 구동하지 않는다.
또한, 이러한 조작 방법은, 핀 상에서 버스 파이트(bus fight)가 발생하기 어렵다. 지연 핀(LTY＿0)이 고논리 레벨까지 구동되었을 때, 직류 전류가 트랜지스터(T5) 및 저항(R2)에 흐른다. 이 전류는 저항(R2)의 저항값으로 정해진다. 예를 들어 설명하면, 저항(R2) = 10 ㏀, VDD = 2.0 V일 때, 트랜지스터(T5)를 통과하는 직류 전류는, 200 μ암페어이며, 의사 SRAM 칩의 활성화 전류(activated current) 보다 작다.
표 2에 도시한 것처럼, 구동 컨트롤러(330＿0)가 동작 커맨드(ACMD0)를 수신하고 있는 기간, 리프레쉬의 경합이 발생했는지 여부에 관계없이, 출력 구동 회로(340＿0)의 제어 신호(CL5) 만이 고논리 레벨(H)이며, 그 외의 출력 구동 회로의 제어 신호(CL5)는, 모두 저논리 레벨(L)이다. 이러한 조작 방법은, 모든 의사 SRAM 칩(310＿0 및 310＿1)에 리프레쉬의 경합이 발생하고 있지 않는 상황에서, 출력 구동 회로(340＿0)의 트랜지스터(T5)를 도통하고, 지연 핀(LTY＿0) 및 지연 핀(LTY＿1)을 접지 전압(VSS)까지 내림으로써, 지연 핀(LTY＿0) 및 지연 핀(LTY＿1)이 고(高) 임피던스 상태가 되는 것을 막는다.
또, 구동 컨트롤러(330＿0)가 동작 커맨드(ACMD0)를 수신하고 있는 기간, 수신기(350＿0)는, 인에이블 상태에 있다. 출력 구동 회로(340＿0)가 대응하는 경합 신호(CF2＿0)를 지연 핀(LTY＿1)에 출력한 후, 수신기(350＿0)는, 경합 신호(CF2＿0)에 근거해 지연 시간을 결정할 수 있다.
또, 모든 의사 SRAM 칩(310＿0 및 310＿1)의 지연 핀은, 어느 쪽이든 서로에게 접속하고 있기 때문에, 모든 의사 SRAM 칩(310＿0 및 310＿1)은, 동일한 지연 시간을 동기적으로 설치할 수 있다. 모든 의사 SRAM 칩(310＿0 및 310＿1)에 리프레쉬의 경합이 발생하고 있지 않는 상황에서, 비교적 짧은 지연 시간을 동기적으로 설치할 수 있다.
이하, 도 6을 참조하면, 도 6은, 본 발명의 일 실시 형태에 따른 메모리 시스템의 조작 방법의 플로우도이다. 본 실시 형태의 메모리 시스템은, 복수의 의사 SRAM 칩을 포함한다. 스텝(S610)에서, 동작 커맨드를 수신한다. 계속해서, 스텝(S620)에서, 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 경합 신호를 생성한다. 마지막으로, 스텝(S630)에서, 경합 신호를 의사 SRAM 칩에 공유하여, 동일한 지연을 동기적으로 실시한다. 상술한 도 6의 메모리 시스템의 조작 방법의 스텝 실시의 상세에 대해서는, 상술한 복수의 실시 형태 및 복수의 실시 방식에서, 모두 자세히 설명되어 있기 때문에, 여기에서는 반복해 설명하지 않는다.
이상과 같이, 본 발명의 메모리 시스템은, 모든 메모리 칩이 각자의 경합 정보(경합 신호)를 공유할 수 있다. 모든 메모리 칩의 지연 시간은 같기 때문에, MPC의 구조에 있어서, 가변 지연 시간 모드를 사용해, 지연 시간을 실시간으로 조정함으로써, 메모리 칩의 실행 속도를 올리고, 또한 제어 및 조작 상의 난이도를 낮출 수 있다.
100, 200, 300: 메모리 시스템
110＿0, 110＿1, 210＿0, 210＿1, 310＿0, 310＿1: 의사 SRAM 칩
120, 220, 320: 메모리 컨트롤러
230＿0, 230＿1, 330＿0, 330＿1: 구동 컨트롤러
240＿0, 240＿1, 340＿0, 340＿1: 출력 구동 회로
250＿0, 250＿1, 350＿0, 350＿1: 수신기
360＿0, 360＿1: 출력 컨트롤러
ACMD, ACMD0, ACMD1: 동작 커맨드
ADQ＿0, ADQ＿1, ADQ＿C, ADQ＿C0, ADQ＿C1: 데이터 핀
CF1＿0, CF1＿1, CF2＿0, CF2＿1: 경합 신호
CL1＿0, CL1＿1, CL2＿0, CL2＿1: 제어 신호
CL1~CL5: 서브 제어 신호
DQS＿0, DQS＿1, DQS＿C, DQS＿C0, DQS＿C1: 게이트 핀
LT＿0, LT＿1: 지연 신호
LTY＿0, LTY＿1: 지연 핀
R1, R2: 저항
T1~T5: 트랜지스터
VDD: 구동 전압
VSS: 접지 전압
S610~S630: 스텝

Claims (10)

  1. 서로 접속되어, 각각이 동작 커맨드를 수신했을 때, 자신에게 리프레쉬의 경합(refresh collision)이 발생했는지 여부를 판단하고, 그에 근거해 경합 신호를 생성하는 복수의 의사 SRAM 칩과,
    상기 의사 SRAM 칩에 접속되고, 상기 경합 신호에 근거하여, 상기 의사 SRAM 칩을 제어하는 메모리 컨트롤러
    를 포함하고,
    상기 복수의 의사 SRAM 칩의 모두가, 각자의 경합 신호를 공유하고,
    상기 복수의 의사 SRAM 칩의 모두가, 동일한 지연을 동기적으로 실시하는
    메모리 시스템.
  2. 제1항에 있어서,
    상기 의사 SRAM 칩이,
    상기 메모리 컨트롤러 및 그 외의 모든 상기 의사 SRAM 칩의 게이트 핀에 접속된 게이트 핀과,
    상기 메모리 컨트롤러 및 그 외의 모든 상기 의사 SRAM 칩의 데이터 핀에 접속된 데이터 핀과,
    상기 데이터 핀을 통하여 상기 메모리 컨트롤러로부터 상기 동작 커맨드를 수신하고, 상기 동작 커맨드를 수신한 시간점과 내용에 근거하여, 속하는 상기 의사 SRAM 칩에 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 제어 신호를 생성하는 구동 컨트롤러와,
    상기 게이트 핀 및 상기 구동 컨트롤러에 접속되고, 상기 제어 신호에 근거하여, 상기 경합 신호를 상기 게이트 핀에 제공하는 출력 구동 회로
    를 포함하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 제어 신호가, 제1 서브 제어 신호, 제2 서브 제어 신호, 및 제3 서브 제어 신호를 포함하고,
    상기 출력 구동 회로가,
    제1 단자가 구동 전압을 수신하고, 제2 단자가 상기 게이트 핀에 접속되고, 제어 단자가 상기 제1 서브 제어 신호를 수신하는 제1 트랜지스터와,
    제1 단자가 상기 제1 트랜지스터의 제2 단자에 접속되고, 제2 단자가 접지 전압을 수신하고, 제어 단자가 상기 제2 서브 제어 신호를 수신하는 제2 트랜지스터와,
    제1 단자가 상기 제1 트랜지스터의 제2 단자에 접속되고, 제어 단자가 상기 제3 서브 제어 신호를 수신하는 제3 트랜지스터와,
    제1 단자가 상기 제3 트랜지스터의 제2 단자에 접속되고, 제2 단자가 상기 접지 전압을 수신하는 저항
    을 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 제1 트랜지스터가, P형 트랜지스터이고,
    상기 제2, 제3 트랜지스터가, N형 트랜지스터인
    메모리 시스템.
  5. 제2항에 있어서,
    각 상기 의사 SRAM 칩이,
    상기 게이트 핀에 접속되어, 상기 경합 신호에 근거해 지연 시간을 결정하고, 속하는 상기 의사 SRAM 칩을 지연시키는 수신기
    를 더 포함하는 메모리 시스템.
  6. 제1항에 있어서,
    각 상기 의사 SRAM 칩이,
    상기 메모리 컨트롤러에 접속된 게이트 핀과,
    상기 메모리 컨트롤러에 접속된 데이터 핀과,
    그 외의 모든 상기 의사 SRAM 칩의 지연 핀에 접속된 지연 핀과,
    상기 데이터 핀을 통하여 상기 메모리 컨트롤러로부터 상기 동작 커맨드를 수신하고, 상기 동작 커맨드를 수신한 시간점과 내용에 근거하여, 속하는 상기 의사 SRAM 칩에 리프레쉬의 경합이 발생했는지 여부를 판단하고, 그에 근거해 제어 신호를 생성하는 구동 컨트롤러와,
    상기 지연 핀 및 상기 구동 컨트롤러에 접속되고, 상기 제어 신호에 근거하여, 상기 경합 신호를 상기 지연 핀에 제공하는 출력 구동 회로
    를 포함하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 제어 신호가, 제1 서브 제어 신호 및 제2 서브 제어 신호를 포함하고,
    상기 출력 구동 회로가,
    제1 단자가 구동 전압을 수신하고, 제2 단자가 상기 지연 핀에 접속되고, 제어 단자가 상기 제1 서브 제어 신호를 수신하는 제1 트랜지스터와,
    제1 단자가 상기 제1 트랜지스터의 제2 단자에 접속되고, 제어 단자가 상기 제2 서브 제어 신호를 수신하는 제2 트랜지스터와,
    제1 단자가 상기 제2 트랜지스터의 제2 단자에 접속되고, 제2 단자가 접지 전압을 수신하는 저항
    을 포함하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 제1 트랜지스터가, P형 트랜지스터이고,
    상기 제2 트랜지스터가, N형 트랜지스터인
    메모리 시스템.
  9. 제6항에 있어서,
    각 상기 의사 SRAM 칩이,
    상기 지연 핀에 접속되어, 상기 경합 신호에 근거해 지연 시간을 결정하는 수신기와,
    상기 수신기 및 상기 게이트 핀에 접속되어, 결정된 상기 지연 시간에 근거하여, 지연 신호를 상기 게이트 핀에 제공하는 출력 컨트롤러
    를 더 포함하는 메모리 시스템.
  10. 복수의 의사 SRAM 칩을 포함한 메모리 시스템의 조작 방법에 있어서,
    상기 복수의 의사 SRAM 칩의 각각에 의하여, 동작 커맨드를 수신하는 단계와,
    상기 복수의 의사 SRAM 칩의 각각에 의하여, 리프레쉬의 경합이 발생했는지 여부를 판단하고, 상기 복수의 의사 SRAM 칩의 각각에 의하여, 그에 근거해 경합 신호를 생성하는 단계와,
    상기 복수의 의사 SRAM 칩의 모두에 의하여, 상기 경합 신호를 공유하고, 상기 복수의 의사 SRAM 칩의 모두에 의하여, 동일한 지연을 동기적으로 실시하는 단계
    를 포함하는 메모리 시스템의 조작 방법.

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