JP2022536209A - メモリデバイスのラッチ回路 - Google Patents
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Abstract
Description
Claims (20)
- メモリデバイスであって、
前記メモリデバイスで使用するためのデータをラッチするように構成されたラッチ回路を備え、
前記ラッチ回路は、
それぞれが前記データのビットを格納するように構成された複数のラッチセルと、
書き込みドライバであって、
前記複数のラッチセルに格納される前記データを受信するように構成された入力と、
前記入力に結合され、データ信号を前記複数のラッチセルの第1の側に出力するように構成されたインバータのペアと、
前記入力に結合され、前記複数のラッチセルの第2の側にデータ偽信号を生成するように構成されたインバータであって、前記データ偽信号を生成するために使用される前記データが、前記インバータのペアを通過しない、前記インバータと
を備える、前記書き込みドライバと
を備える、前記メモリデバイス。 - 前記第1の側が、前記複数のラッチセルの左側を含み、前記第2の側が、前記複数のラッチセルの右側を含む、請求項1に記載のメモリデバイス。
- 前記ラッチセルに供給される動的電圧を生成するように構成された生成回路を備える、請求項1に記載のメモリデバイス。
- 前記生成回路が、それぞれが前記複数のラッチセルのうちのラッチセルに対応する複数のサブ回路を備える、請求項3に記載のメモリデバイス。
- 各サブ回路が、対応する前記ラッチセルのために高に遷移するワードライン信号に少なくとも部分的に基づいて、供給電圧からそれぞれの動的電圧を選択的に切り離すように構成されたPMOSトランジスタを備える、請求項4に記載のメモリデバイス。
- 各サブ回路が、
供給電圧からそれぞれの動的電圧を選択的に切り離すように構成されたPMOSトランジスタと、
前記それぞれの動的電圧を第2の電圧に選択的に結合するように構成されたNMOSトランジスタと、
前記PMOSトランジスタ及び前記NMOSトランジスタのゲートに結合され、第1の極に選択的に接続して前記それぞれの動的電圧を前記供給電圧に駆動するか、または第2の極に選択的に接続して前記それぞれの動的電圧を前記第2の電圧に駆動するスイッチと
を備える、請求項4に記載のメモリデバイス。 - 各ラッチセルが、
前記複数のラッチセルの前記第1の側を介して前記ラッチセルへのアクセスを選択的に提供する第1のアクセストランジスタと、
前記複数のラッチセルの前記第2の側を介して前記ラッチセルへのアクセスを選択的に提供する第2のアクセストランジスタと
を備える、請求項1に記載のメモリデバイス。 - 各ラッチセルが、
前記第1のアクセストランジスタと前記第2のアクセストランジスタとの間に結合された第1のインバータと、
前記第1のアクセストランジスタと前記第2のアクセストランジスタとの間に結合された第2のインバータと
を備え、
前記第1及び第2のインバータが、前記第1のアクセストランジスタ及び前記第2のアクセストランジスタに対して逆向きに配置されている、
請求項7に記載のメモリデバイス。 - 前記第1のインバータが、
第1のNMOSトランジスタと、
第1のPMOSトランジスタであって、前記第1のNMOSトランジスタ及び前記第1のPMOSトランジスタのゲートが前記第1のアクセストランジスタに結合され、前記第1のNMOSトランジスタ及び前記第1のPMOSトランジスタのドレイン端子が前記第2のアクセストランジスタに結合される、前記第1のPMOSトランジスタと
を備え、
前記第2のインバータが、
第2のNMOSトランジスタと、
第2のPMOSトランジスタであって、前記第2のNMOSトランジスタ及び前記第2のPMOSトランジスタのゲートが前記第2のアクセストランジスタに結合され、前記第2のNMOSトランジスタ及び前記第2のPMOSトランジスタのドレイン端子が前記第1のアクセストランジスタに結合される、前記第2のPMOSトランジスタと
を備える、
請求項8に記載のメモリデバイス。 - 前記第1及び第2のPMOSトランジスタのソース端子が、電圧源に結合される、請求項9に記載のメモリデバイス。
- 前記第1及び第2のアクセストランジスタを介してアクセスを制御するように構成されたワードライン信号に少なくとも部分的に基づいて、前記第1及び第2のPMOSトランジスタのソース端子を電圧源に選択的に結合するように構成された電圧トランジスタを備える、請求項9に記載のメモリデバイス。
- 前記電圧トランジスタが、前記ワードライン信号のアサーションに少なくとも部分的に基づいて、前記電圧源から前記第1及び第2のPMOSトランジスタの前記ソース端子を切り離すように構成されたPMOSトランジスタを備える、請求項11に記載のメモリデバイス。
- 方法であって、
複数のラッチセルに格納されるデータを受信することと、
前記データを反転させるためにデータ偽インバータを使用してデータ偽信号を生成することと、
インバータペアを使用してデータ信号を生成することであって、前記データ偽信号を生成するために使用される前記データが、前記データ信号を生成するために使用される前記インバータペアを通過しない、前記生成することと、
前記データ偽信号を使用して前記複数のラッチセルの第1の側を駆動することと、
前記データ信号を使用して前記複数のラッチセルの第2の側を駆動することと
を含む、前記方法。 - ラッチセルに記憶された電圧をプルダウンするときに、前記複数のラッチセルのうちのラッチセルのインバータのpチャネルを電圧源から切り離すことを含む、請求項13に記載の方法。
- 前記ラッチセルの前記インバータの前記pチャネルを切り離すことが、ワードライン信号に少なくとも部分的に基づく、請求項14に記載の方法。
- 前記ラッチセルの前記第1及び第2の側を駆動することが、前記ワードライン信号に少なくとも部分的に基づいて前記ラッチセルに書き込み、第1のアクセストランジスタを介した前記ラッチセルの前記第1の側から、及び第2のアクセストランジスタを介した前記ラッチセルの前記第2の側から前記ラッチセルへのアクセスを可能にすることを含む、請求項15に記載の方法。
- ラッチ回路装置であって、
それぞれがデータのビットを格納するように構成された複数のラッチセルと、
前記複数のラッチセルの第1の側に結合されたデータラインと、
前記複数のラッチセルの第2の側に結合されたデータ偽ラインと、
書き込みドライバであって、
前記データを受信するように構成された入力と、
前記入力に結合され、前記データを反転させることによって前記データ偽ライン上にデータ偽信号を生成するように構成されたデータ偽インバータと、
前記入力に結合され、前記データライン上にデータ信号を生成するように構成されたインバータのペアであって、前記データ偽信号を生成するために使用される前記データが前記インバータのペアを通過しない、前記インバータのペアと
を備える、前記書き込みドライバと
を備える、前記ラッチ回路装置。 - 前記データが、前記ラッチ回路を含むメモリデバイスのためのメモリ冗長性スキームでメモリデータをルーティングする際に使用されるように構成されたヒューズデータを含む、請求項17に記載のラッチ回路装置。
- 前記データ信号及び前記データ偽信号を介して前記書き込みドライバによるそれぞれのラッチセルへのアクセスを制御するために使用されるワードライン信号に少なくとも部分的に基づいて電圧源から前記それぞれのラッチセルのラッチインバータを切り離すことによって、前記書き込みドライバが前記複数のラッチセルのうちの対応するラッチセルで電圧をプルダウンするのを支援するようにそれぞれ構成された複数の書き込み支援トランジスタを備える、請求項17に記載のラッチ回路装置。
- 前記データ信号及び前記データ偽信号が、前記ワードライン信号に少なくとも部分的に基づいて前記データを前記ラッチセルに格納するために使用される差動信号である、請求項19に記載のラッチ回路装置。
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