JPH02108297A - メモリセル回路 - Google Patents
メモリセル回路Info
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- JPH02108297A JPH02108297A JP63262464A JP26246488A JPH02108297A JP H02108297 A JPH02108297 A JP H02108297A JP 63262464 A JP63262464 A JP 63262464A JP 26246488 A JP26246488 A JP 26246488A JP H02108297 A JPH02108297 A JP H02108297A
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- 238000006243 chemical reaction Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野］
本発明は、ＭＩＳトランジスタを用いた第１及び第２の
インバータを用いて構成されたフリップフ０ツブ回路と
、ソース及びドレインのいずれか一方を上記フリップフ
ロップ回路の上記第１及び第２のインバータから導出さ
れた第１及び第２の入出力線にそれぞれ接続し、ソース
及びドレインの他方を互に相補性を有する第１及び第２
のビット線にそれぞれ接続し、ゲーｔ・をワード線にと
もに接続している第１及び第２のトランスファ用ＭＩＳ
トランジスタとを有するメモリセル回路の改良に関する
。 【従来の技術】 従来、第８図を伴って、次に述べるメモリセル回路が提
案されている。 すなわち、例えば、ｎチャンネル形を有するＭＩＳトラ
ンジスタＱ１と負荷Ｌ１とが直列に接続されて直流電源
端子Ｅに接続され且つＭＩＳトランジスタＱ１と負荷Ｌ
１との接続中点から入出力線Ｎ１を導出しているインバ
ータ■１と、ＭＫＳトランジスタＱ１と同じｎチャンネ
ル形を有するＭＩＳトランジスタＱ２と負荷［２とが直
列に接続されて上述した直流電源Ｅに接続され且つＭＩ
ＳトランジスタＱ２と負荷Ｌ２との接続中点から入出力
線Ｎ２を導出しているインバータＩ２とを有し、そして
、インバータ１１のＭＩＳトランジスタＱ１のゲートを
インバータＩ２の入出力線Ｎ２に接続し、また、インバ
ータ■１のＭＩＳトランジスタＱ２のゲートをインバー
タ１１の入出力線Ｎ１に接続している、という構成を有
するフリップフロップ回路１を有する。 この場合、直流電源端子Ｅが、接地を基準として正極性
を有するとして、インバータ１１を構成しているＭＩＳ
トランジスタＱ１のソース及びドレイン中のいずれか一
方例えばソースが、接地に接続され、また、負荷Ｌ１が
、ソース及びドレイン中のいずれか一方例えばソースを
ＭＩＳトランジスタＱ１のドレインに接続し、ドレイン
を直流電源端子Ｅに接続し、ゲートをインバータ■２の
入出力線Ｎ２に接続しているｐチャンネル形の負荷用ト
ランジスタＱ３でなる。 また、同様に、インバータ■２を構成しているＭＩＳト
ランジスタＱ２のソースが接地に接続され、また、負荷
Ｌ２が、同様に、ソースをＭＩＳトランジスタＱ２のド
レインに接続し、ドレインを直流電源端子Ｅに接続し、
ゲートをインバータ１１の入出力線Ｎ１に接続している
ｐチャンネル形の負荷用トランジスタＱ４でなる。 また、ドレイン及びソース中のいずれか一方例えばソー
スをインバータ１１の入出力線Ｎ１に接続し、ドレイン
をビット線ＢＬに接続し、ゲートをワード線ＷＬに接続
しているトランスファ用ＭＩＳトランジスタＱ５を有す
る。 さらに、ドレイン及びソース中のいずれか一方例えばソ
ースをインバータＩ２の入出力線Ｎ２に接続し、ドレイ
ンをピッ１−線ＢＬに対して相補性を有するビット線Ｂ
Ｌ’ に接続し、ゲートをワード線ＷＬに接続し、口つ
トランスファ用ＭＩＳトランジスタＱ５と同じｐチャン
ネル形を有するトランスファ用ＭＩＳトランジスタＱ６
を有する。 以上が、従来提案されているメモリセル回路の構成であ
る。 このような構成を有するメモリセル回路は、次に述べる
動作を行う。 すなわち、いま、ワード線ＷＬが低電位を有して非選択
状態にあり、このため、トランスファ用ＭＩＳトランジ
スタＱ５及びＱ６がともに非導通状態にあり、また、ビ
ット線ＢＬ及び８Ｌ′が高電位にプリチャージされ、さ
らに、フリップフロップ回路１のインバータ１１のＭＩ
ＳトランジスタＱ１及びインバータＩ２のＭＩＳトラン
ジスタＱ２がそれぞれ非導通状態及び導通状態にあり、
また、負荷［１の１−ランジスタＱ３及び負荷Ｌ２のト
ランジスタＱ４がそれぞれ導通状態及び非導通状態にあ
り、このため、インバータ１１の入出力線Ｎ１及びイン
バータＩ２の入出力線Ｎ２がそれぞれ高電位（直流電源
端子Ｅ１の電位とほぼ等しい）及び低電位（接地電位）
を有しているとする。 このような状態から、まず、ワード線ＷＬを高電位の選
択状態にさせ、次で、ビット線ＢＬ及びＢＬ’を磨込み
回路２の出力段り及びＤ′からの互に相補性を有する出
力によってそれぞれ低電位及び高電位の状態にさせ、Ｉ
Ｉに、ワード線ＷＬを低電位の非選択状態にさせる。 しかるときは、まず、トランスファ用トランジスタＱ５
及びＱ６がともに導通状態になり、このため、次で、フ
リップフロップ回路１の入出力線Ｎ１及びＮ２がそれぞ
れ低電位及び高電位になるので、ＭＩＳトランジスタＱ
１及び０２がそれぞれ導通状態及び非導通状態になると
ともに、ＭＩＳトランジスタＱ３及びＱ４がそれぞれ非
導通状態及び導通状態になり、このため、入出力線Ｎ１
及びＮ２がそれぞれ低電位及び高電位になり、ＲＷｔに
トランスファ用ＭＩＳトランジスタＱ５及びＱ６がとも
に非導通状態になり、よって、入出力線Ｎ１及びＮ２に
低電位及び高電位がそれぞれ得られている状態になる。 従って、いま、上述した高電位及び低電位をそれぞれ２
（１表示の「１」及びｒＯＪに対応させれば、ビット線
ＢＬ及びＢＬ’ に当込み回路２の出力段り及びＤ′か
ら２値表示で「０」及び「１」をそれぞれとる相補性信
号を自込み信号として供給させることによって、その書
込み信号を、フリップフロップ回路１の入出力線Ｎ１及
びＮ２に２値表示で「０」及び「１」をとる信号が得ら
れる状態に書込ませることができる。 また、このような状態から、まず、ワード線ＷＬを高電
位の選択状態にさせ、次で、ビット１ｉ１８１及び８ｍ
’を、上述したと同様に、それぞれ高電位及び低電位の
状態にさせ、最後に、ワード線ＷＬを低電位の非選択状
態にさせる。 しかるときは、まず、トランスファ用トランジスタＱ５
及びＱ６がともに導通状態になり、このため、次で、フ
リップフロップ回路１の入出力線Ｎ１及びＮ２がそれぞ
れ高電位及び低電位になるので、ＭＩＳトランジスタＱ
１及びＱ２がそれぞれ非導通状態及び導通状態になると
ともに、ＭＩＳトランジスタＱ３及びＱ４がぞれぞれ導
通状態及び非導通状態になり、このため、入出力線Ｎ１
及びＮ２がそれぞれ高電位及び低電位に転換し、最後に
、トランスファ用ＭＩＳトランジスタＱ５及びＱ６がと
もに非導通状態になり、よって、入出力線Ｎ２及びＮ２
を高電位及び低電位がそれぞれ得られている状態になる
。 従って、ビット線ＢＬ及びＢＬ’に２値表示で「１」及
び「０」をそれぞれとる相補性信号を、書込み回路２の
出力段り及びＤ′から、書込み信号として供給させるこ
とによって、その書込み信号を、フリップフロップ回路
１の入出力線Ｎ１及びＮ２に２値表示で［０］及び「１
」をとる信号が得られる状態に書込ませることができる
。 さらに、上述したように、書込み信号が、入出力１！ｉ
！Ｎｌ及びＮ２に２値表示で「０」及び「１」をとる信
号が得られる状態に書込まれている状態で、ビット線Ｂ
Ｌ及びＢＬ’をともに高電位に予めプリチャージさせて
いる状態から、ワード線ＷＬを高電位の選択状態にさせ
、次で、ワード線ＷＬを低電位の非選択状態にさせる。 しかるときは、まず、トランジスタＱ５及びＱ６がとも
に導通状態になり、このため、ビット線ＢＬが、トラン
ジスタＱ５及びＱｌを通じ接地されることによって、低
電位になり、しかしながら、ビット線ＢＬ’が、トラン
ジスタＱ２が非導通状態であることによって接地されな
いので、高電位を保ち、最後に、トランスファ用ＭＩＳ
トランジスタＱ５及びＱ６がともに非導通状態になり、
よって、ビット線ＢＬ及びＢＬ′に、２ＷＪ表示で「０
」及び「１」をとる相補性信号が、トランスファ用トラ
ンジスタＱ５及びＱ６がともに導通状態になっている期
間において、読出し信号として読出される。 また、上述したように、書込み信号が、入出力線Ｎ１及
びＮ２に２値表示で「１」及び「０」をとる信号が得ら
れる状態に書込まれている状態で、ビット線ＢＬ及びＢ
Ｌ’をともに高電位に予めプリチャージさせている状態
からワード線ＷＬを高電位の選択状態にさけ１次で、ワ
ード線ＷＬを低電位の非選択状態にさせる。 しかるときは、まず、トランジスタＱ５及びＱ６がとも
に導通状態になり、ビット線ＢＬ’が、トランジスタＱ
６及びＱ２を通じ接地されることによって、低電位にな
り、しかしながら、ビット線ＢＬが、トランジスタＱ１
が非導通状態であることによって接地されないので、高
電位を保ち、最後に、トランスファ用ＭＩＳトランジス
タＱ５及びＱ６がともに非導通状態になり、よって、ピ
ッＩ・線ＢＬ及びＢＬ’に２値表示でｒｌＪ及び「０」
をとる信号が、トランスファ用トランジスタ０５及びＱ
６がともに導通状態になっている期間において、読出し
信号として読出される。 上述したところから、第８図に示す従来のメモリセル回
路によれば、メモリセルとしての機能が得られる。
インバータを用いて構成されたフリップフ０ツブ回路と
、ソース及びドレインのいずれか一方を上記フリップフ
ロップ回路の上記第１及び第２のインバータから導出さ
れた第１及び第２の入出力線にそれぞれ接続し、ソース
及びドレインの他方を互に相補性を有する第１及び第２
のビット線にそれぞれ接続し、ゲーｔ・をワード線にと
もに接続している第１及び第２のトランスファ用ＭＩＳ
トランジスタとを有するメモリセル回路の改良に関する
。 【従来の技術】 従来、第８図を伴って、次に述べるメモリセル回路が提
案されている。 すなわち、例えば、ｎチャンネル形を有するＭＩＳトラ
ンジスタＱ１と負荷Ｌ１とが直列に接続されて直流電源
端子Ｅに接続され且つＭＩＳトランジスタＱ１と負荷Ｌ
１との接続中点から入出力線Ｎ１を導出しているインバ
ータ■１と、ＭＫＳトランジスタＱ１と同じｎチャンネ
ル形を有するＭＩＳトランジスタＱ２と負荷［２とが直
列に接続されて上述した直流電源Ｅに接続され且つＭＩ
ＳトランジスタＱ２と負荷Ｌ２との接続中点から入出力
線Ｎ２を導出しているインバータＩ２とを有し、そして
、インバータ１１のＭＩＳトランジスタＱ１のゲートを
インバータＩ２の入出力線Ｎ２に接続し、また、インバ
ータ■１のＭＩＳトランジスタＱ２のゲートをインバー
タ１１の入出力線Ｎ１に接続している、という構成を有
するフリップフロップ回路１を有する。 この場合、直流電源端子Ｅが、接地を基準として正極性
を有するとして、インバータ１１を構成しているＭＩＳ
トランジスタＱ１のソース及びドレイン中のいずれか一
方例えばソースが、接地に接続され、また、負荷Ｌ１が
、ソース及びドレイン中のいずれか一方例えばソースを
ＭＩＳトランジスタＱ１のドレインに接続し、ドレイン
を直流電源端子Ｅに接続し、ゲートをインバータ■２の
入出力線Ｎ２に接続しているｐチャンネル形の負荷用ト
ランジスタＱ３でなる。 また、同様に、インバータ■２を構成しているＭＩＳト
ランジスタＱ２のソースが接地に接続され、また、負荷
Ｌ２が、同様に、ソースをＭＩＳトランジスタＱ２のド
レインに接続し、ドレインを直流電源端子Ｅに接続し、
ゲートをインバータ１１の入出力線Ｎ１に接続している
ｐチャンネル形の負荷用トランジスタＱ４でなる。 また、ドレイン及びソース中のいずれか一方例えばソー
スをインバータ１１の入出力線Ｎ１に接続し、ドレイン
をビット線ＢＬに接続し、ゲートをワード線ＷＬに接続
しているトランスファ用ＭＩＳトランジスタＱ５を有す
る。 さらに、ドレイン及びソース中のいずれか一方例えばソ
ースをインバータＩ２の入出力線Ｎ２に接続し、ドレイ
ンをピッ１−線ＢＬに対して相補性を有するビット線Ｂ
Ｌ’ に接続し、ゲートをワード線ＷＬに接続し、口つ
トランスファ用ＭＩＳトランジスタＱ５と同じｐチャン
ネル形を有するトランスファ用ＭＩＳトランジスタＱ６
を有する。 以上が、従来提案されているメモリセル回路の構成であ
る。 このような構成を有するメモリセル回路は、次に述べる
動作を行う。 すなわち、いま、ワード線ＷＬが低電位を有して非選択
状態にあり、このため、トランスファ用ＭＩＳトランジ
スタＱ５及びＱ６がともに非導通状態にあり、また、ビ
ット線ＢＬ及び８Ｌ′が高電位にプリチャージされ、さ
らに、フリップフロップ回路１のインバータ１１のＭＩ
ＳトランジスタＱ１及びインバータＩ２のＭＩＳトラン
ジスタＱ２がそれぞれ非導通状態及び導通状態にあり、
また、負荷［１の１−ランジスタＱ３及び負荷Ｌ２のト
ランジスタＱ４がそれぞれ導通状態及び非導通状態にあ
り、このため、インバータ１１の入出力線Ｎ１及びイン
バータＩ２の入出力線Ｎ２がそれぞれ高電位（直流電源
端子Ｅ１の電位とほぼ等しい）及び低電位（接地電位）
を有しているとする。 このような状態から、まず、ワード線ＷＬを高電位の選
択状態にさせ、次で、ビット線ＢＬ及びＢＬ’を磨込み
回路２の出力段り及びＤ′からの互に相補性を有する出
力によってそれぞれ低電位及び高電位の状態にさせ、Ｉ
Ｉに、ワード線ＷＬを低電位の非選択状態にさせる。 しかるときは、まず、トランスファ用トランジスタＱ５
及びＱ６がともに導通状態になり、このため、次で、フ
リップフロップ回路１の入出力線Ｎ１及びＮ２がそれぞ
れ低電位及び高電位になるので、ＭＩＳトランジスタＱ
１及び０２がそれぞれ導通状態及び非導通状態になると
ともに、ＭＩＳトランジスタＱ３及びＱ４がそれぞれ非
導通状態及び導通状態になり、このため、入出力線Ｎ１
及びＮ２がそれぞれ低電位及び高電位になり、ＲＷｔに
トランスファ用ＭＩＳトランジスタＱ５及びＱ６がとも
に非導通状態になり、よって、入出力線Ｎ１及びＮ２に
低電位及び高電位がそれぞれ得られている状態になる。 従って、いま、上述した高電位及び低電位をそれぞれ２
（１表示の「１」及びｒＯＪに対応させれば、ビット線
ＢＬ及びＢＬ’ に当込み回路２の出力段り及びＤ′か
ら２値表示で「０」及び「１」をそれぞれとる相補性信
号を自込み信号として供給させることによって、その書
込み信号を、フリップフロップ回路１の入出力線Ｎ１及
びＮ２に２値表示で「０」及び「１」をとる信号が得ら
れる状態に書込ませることができる。 また、このような状態から、まず、ワード線ＷＬを高電
位の選択状態にさせ、次で、ビット１ｉ１８１及び８ｍ
’を、上述したと同様に、それぞれ高電位及び低電位の
状態にさせ、最後に、ワード線ＷＬを低電位の非選択状
態にさせる。 しかるときは、まず、トランスファ用トランジスタＱ５
及びＱ６がともに導通状態になり、このため、次で、フ
リップフロップ回路１の入出力線Ｎ１及びＮ２がそれぞ
れ高電位及び低電位になるので、ＭＩＳトランジスタＱ
１及びＱ２がそれぞれ非導通状態及び導通状態になると
ともに、ＭＩＳトランジスタＱ３及びＱ４がぞれぞれ導
通状態及び非導通状態になり、このため、入出力線Ｎ１
及びＮ２がそれぞれ高電位及び低電位に転換し、最後に
、トランスファ用ＭＩＳトランジスタＱ５及びＱ６がと
もに非導通状態になり、よって、入出力線Ｎ２及びＮ２
を高電位及び低電位がそれぞれ得られている状態になる
。 従って、ビット線ＢＬ及びＢＬ’に２値表示で「１」及
び「０」をそれぞれとる相補性信号を、書込み回路２の
出力段り及びＤ′から、書込み信号として供給させるこ
とによって、その書込み信号を、フリップフロップ回路
１の入出力線Ｎ１及びＮ２に２値表示で［０］及び「１
」をとる信号が得られる状態に書込ませることができる
。 さらに、上述したように、書込み信号が、入出力１！ｉ
！Ｎｌ及びＮ２に２値表示で「０」及び「１」をとる信
号が得られる状態に書込まれている状態で、ビット線Ｂ
Ｌ及びＢＬ’をともに高電位に予めプリチャージさせて
いる状態から、ワード線ＷＬを高電位の選択状態にさせ
、次で、ワード線ＷＬを低電位の非選択状態にさせる。 しかるときは、まず、トランジスタＱ５及びＱ６がとも
に導通状態になり、このため、ビット線ＢＬが、トラン
ジスタＱ５及びＱｌを通じ接地されることによって、低
電位になり、しかしながら、ビット線ＢＬ’が、トラン
ジスタＱ２が非導通状態であることによって接地されな
いので、高電位を保ち、最後に、トランスファ用ＭＩＳ
トランジスタＱ５及びＱ６がともに非導通状態になり、
よって、ビット線ＢＬ及びＢＬ′に、２ＷＪ表示で「０
」及び「１」をとる相補性信号が、トランスファ用トラ
ンジスタＱ５及びＱ６がともに導通状態になっている期
間において、読出し信号として読出される。 また、上述したように、書込み信号が、入出力線Ｎ１及
びＮ２に２値表示で「１」及び「０」をとる信号が得ら
れる状態に書込まれている状態で、ビット線ＢＬ及びＢ
Ｌ’をともに高電位に予めプリチャージさせている状態
からワード線ＷＬを高電位の選択状態にさけ１次で、ワ
ード線ＷＬを低電位の非選択状態にさせる。 しかるときは、まず、トランジスタＱ５及びＱ６がとも
に導通状態になり、ビット線ＢＬ’が、トランジスタＱ
６及びＱ２を通じ接地されることによって、低電位にな
り、しかしながら、ビット線ＢＬが、トランジスタＱ１
が非導通状態であることによって接地されないので、高
電位を保ち、最後に、トランスファ用ＭＩＳトランジス
タＱ５及びＱ６がともに非導通状態になり、よって、ピ
ッＩ・線ＢＬ及びＢＬ’に２値表示でｒｌＪ及び「０」
をとる信号が、トランスファ用トランジスタ０５及びＱ
６がともに導通状態になっている期間において、読出し
信号として読出される。 上述したところから、第８図に示す従来のメモリセル回
路によれば、メモリセルとしての機能が得られる。
第８図に示す従来のメモリセル回路の場合、上述したよ
うに、書込み信号が入出力１！Ｎｌ及びＮ２に２値表示
で「１］及び「０」 （または「０」及び「１」）をそ
れぞれとる相補性信号が得られている状態に書込まれて
いる状態から、ビット線Ｂ［及びＢＬ’をそれぞれ低電
位（または高電位）及び高電位（または低電位）の状態
にさけることによって、それら低電位（または高電位）
及び高電位（または低電位）をトランスファ用トランジ
スタＱ５及びＱ６をそれぞれ介して、入出力線Ｎ１及び
Ｎ２に与えれば、１込み信号を、入出力線Ｎ１及びＮ２
に２値表示ｒ ｒＯＪ及び「１」 （または「１」及び
「０」）をそれぞれとる相補性信号が得られる状態に転
換して書込ませることができるが、それは入出力線Ｎ２
（またはＮｌ）に高電位が与えられるからというよりも
、入出力線Ｎ１（またはＮ２）に低電位が与えられるか
らである。 その理由は、入出力線Ｎ２（またはＮ１）に高電位が与
えられるとき、ビットｌ１ｌＢＬ’ （またはＢＬ）
に与えられる高電位が、トランスファ用ＭＩＳトランジ
スタＱ６（またはＱ５）において比較的大きな値で降下
し、その降下電圧が、入出力線Ｎ２（またはＮｌ＞に高
電位として与えられるため、上述した転換を行わせる効
果が低いからである。 このため、上述した転換動作を行わせるときに、ビット
線ＢＬ（またはＢ［′）に、入出力線Ｎｌ（またはＮ２
）が論理閾値以下の４分低い値を有する低電位になるよ
うに、十分低い値の低電位を与える必要がある。 従って、第８図に示すメモリセル回路の場合。 内込み回路２のその出力段り及びＤ′を、上述したよう
な低い値を有する低電位がピッｌ−線ＢＬ及びＢＬ’
にそれぞれ出力されるように、構成する必要があり、そ
して、その場合、それら出力段り及びＤ′が大型化し、
また、この場合、ビット線ＢＬ及びＢＬ’ にそれぞれ
流れる電流の密度が高くなるので、ビット線ＢＬ及びＢ
Ｌに、エレクトロマイグレーションによる断線が生ずる
おそれがある、などの欠点を有していた。 よって、本発明は、上述した欠点のない、新規なメモリ
セル回路を提案せんとするものである。
うに、書込み信号が入出力１！Ｎｌ及びＮ２に２値表示
で「１］及び「０」 （または「０」及び「１」）をそ
れぞれとる相補性信号が得られている状態に書込まれて
いる状態から、ビット線Ｂ［及びＢＬ’をそれぞれ低電
位（または高電位）及び高電位（または低電位）の状態
にさけることによって、それら低電位（または高電位）
及び高電位（または低電位）をトランスファ用トランジ
スタＱ５及びＱ６をそれぞれ介して、入出力線Ｎ１及び
Ｎ２に与えれば、１込み信号を、入出力線Ｎ１及びＮ２
に２値表示ｒ ｒＯＪ及び「１」 （または「１」及び
「０」）をそれぞれとる相補性信号が得られる状態に転
換して書込ませることができるが、それは入出力線Ｎ２
（またはＮｌ）に高電位が与えられるからというよりも
、入出力線Ｎ１（またはＮ２）に低電位が与えられるか
らである。 その理由は、入出力線Ｎ２（またはＮ１）に高電位が与
えられるとき、ビットｌ１ｌＢＬ’ （またはＢＬ）
に与えられる高電位が、トランスファ用ＭＩＳトランジ
スタＱ６（またはＱ５）において比較的大きな値で降下
し、その降下電圧が、入出力線Ｎ２（またはＮｌ＞に高
電位として与えられるため、上述した転換を行わせる効
果が低いからである。 このため、上述した転換動作を行わせるときに、ビット
線ＢＬ（またはＢ［′）に、入出力線Ｎｌ（またはＮ２
）が論理閾値以下の４分低い値を有する低電位になるよ
うに、十分低い値の低電位を与える必要がある。 従って、第８図に示すメモリセル回路の場合。 内込み回路２のその出力段り及びＤ′を、上述したよう
な低い値を有する低電位がピッｌ−線ＢＬ及びＢＬ’
にそれぞれ出力されるように、構成する必要があり、そ
して、その場合、それら出力段り及びＤ′が大型化し、
また、この場合、ビット線ＢＬ及びＢＬ’ にそれぞれ
流れる電流の密度が高くなるので、ビット線ＢＬ及びＢ
Ｌに、エレクトロマイグレーションによる断線が生ずる
おそれがある、などの欠点を有していた。 よって、本発明は、上述した欠点のない、新規なメモリ
セル回路を提案せんとするものである。
本願第１番目の発明及び本願第２番目の発明によるメモ
リセル回路は、第８図で上述した従来のメモリセル回路
の場合と同様に、■第１のＭＩＳトランジスタと第１の
負荷とが直列に接続されて電源に接続され且つ上記第１
のＭＩＳトランジスタと上記第１の負荷との第１の接続
中点から第１の入出力線を導出している第１のインバー
タと、上記第１のＭＩＳトランジスタと同じチャンネル
形を有する第２のＭＩＳトランジスタと第２の負荷とが
直列に接続されて上記電源に接続され且つ上記第２のＭ
ＩＳトランジスタと上記第２の負荷との第２の接続中点
から第２の入出力線を導出している第２のインバータと
を有し、上記第１のインバータの第１のＭ ｒ Ｓ ｌ
−ランジスタのゲートが上記第２のインバータの第２の
入出力線に接続され、上記第２のインバータの第２のＭ
ＩＳトランジスタのゲートが上記第１のインバータの第
１の入出力線に接続されているフリップフロップ回路と
、■ドレイン及びソース中のいずれか一方を上記第１の
インバータの第１の入出力線に接続し、ドレイン及びソ
ース中の他方を第１のビット線に接続し、ゲートをワー
ド線に接続している第１のトランスファ用ＭＩＳトラン
ジスタと、■ドレイン及びソース中のいずれか一方を上
記第２のインバータの第２の入出力線に接続し、ドレイ
ン及びソース中の他方を上記第１のビット線に対して相
補性を有する第２のビット線に接続し、ゲートを上記ワ
ード線に接続し、ｌっ上記第１のトランスファ用ＭＩＳ
トランジスタと同じチャンネル形を有する第２のトラン
スファ用ＭＩＳトランジスタとを有する。 しかしながら、本願第１番目の発明によるメモリセル回
路は、このような構成を有するメモリセル回路において
、■上記第１のインバータの第１の入出力線と上記電源
との間に上記第１のインバータの第１の負荷と直列にな
るように介挿され、且つゲートを上記ワード線に接続し
ているとともに、上記第１及び第２のトランスファ用Ｍ
ＩＳトランジスタとは逆のチャンネル形を有する第１の
電荷供給路遮断用ＭＩＳトランジスタと、■上記第２の
インバータの第２の入出力線と上記電源との間に上記第
２のインバータの第２の負荷と直列になるように介挿さ
れ、且つゲートを上記ワード線に接続しているとともに
、上記第１及び第２のトランスファ用ＭＩＳトランジス
タとは逆のチャンネル形を有する第２の電荷供給路遮断
用ＭＩＳトランジスタとを有する。 また、本願第２番目の発明によるメモリセル回路は、上
述した従来のメモリセル回路と同様の構成を有するメモ
リセル回路において、上記第１のインバータの第１の入
出力線と上記電源との間及び上記第２のインバータの第
２の入出力線と上記電源との間に上記第１のインバータ
の第１の負荷及び上記第２のインバータの第２の負荷と
共通に直列になるように介挿され、且つゲートを上記ワ
ード線に接続しているとともに、上記第１及び第２のト
ランスファ用ＭＩＳトランジスタとは逆のチャンネル形
を有する電荷供給路遮断用ＭＩＳトランジスタを有する
。
リセル回路は、第８図で上述した従来のメモリセル回路
の場合と同様に、■第１のＭＩＳトランジスタと第１の
負荷とが直列に接続されて電源に接続され且つ上記第１
のＭＩＳトランジスタと上記第１の負荷との第１の接続
中点から第１の入出力線を導出している第１のインバー
タと、上記第１のＭＩＳトランジスタと同じチャンネル
形を有する第２のＭＩＳトランジスタと第２の負荷とが
直列に接続されて上記電源に接続され且つ上記第２のＭ
ＩＳトランジスタと上記第２の負荷との第２の接続中点
から第２の入出力線を導出している第２のインバータと
を有し、上記第１のインバータの第１のＭ ｒ Ｓ ｌ
−ランジスタのゲートが上記第２のインバータの第２の
入出力線に接続され、上記第２のインバータの第２のＭ
ＩＳトランジスタのゲートが上記第１のインバータの第
１の入出力線に接続されているフリップフロップ回路と
、■ドレイン及びソース中のいずれか一方を上記第１の
インバータの第１の入出力線に接続し、ドレイン及びソ
ース中の他方を第１のビット線に接続し、ゲートをワー
ド線に接続している第１のトランスファ用ＭＩＳトラン
ジスタと、■ドレイン及びソース中のいずれか一方を上
記第２のインバータの第２の入出力線に接続し、ドレイ
ン及びソース中の他方を上記第１のビット線に対して相
補性を有する第２のビット線に接続し、ゲートを上記ワ
ード線に接続し、ｌっ上記第１のトランスファ用ＭＩＳ
トランジスタと同じチャンネル形を有する第２のトラン
スファ用ＭＩＳトランジスタとを有する。 しかしながら、本願第１番目の発明によるメモリセル回
路は、このような構成を有するメモリセル回路において
、■上記第１のインバータの第１の入出力線と上記電源
との間に上記第１のインバータの第１の負荷と直列にな
るように介挿され、且つゲートを上記ワード線に接続し
ているとともに、上記第１及び第２のトランスファ用Ｍ
ＩＳトランジスタとは逆のチャンネル形を有する第１の
電荷供給路遮断用ＭＩＳトランジスタと、■上記第２の
インバータの第２の入出力線と上記電源との間に上記第
２のインバータの第２の負荷と直列になるように介挿さ
れ、且つゲートを上記ワード線に接続しているとともに
、上記第１及び第２のトランスファ用ＭＩＳトランジス
タとは逆のチャンネル形を有する第２の電荷供給路遮断
用ＭＩＳトランジスタとを有する。 また、本願第２番目の発明によるメモリセル回路は、上
述した従来のメモリセル回路と同様の構成を有するメモ
リセル回路において、上記第１のインバータの第１の入
出力線と上記電源との間及び上記第２のインバータの第
２の入出力線と上記電源との間に上記第１のインバータ
の第１の負荷及び上記第２のインバータの第２の負荷と
共通に直列になるように介挿され、且つゲートを上記ワ
ード線に接続しているとともに、上記第１及び第２のト
ランスファ用ＭＩＳトランジスタとは逆のチャンネル形
を有する電荷供給路遮断用ＭＩＳトランジスタを有する
。
【作用・効果１
本発明によるメモリセル回路によれば、電荷供給路遮断
用ＭＩＳトランジスタを有することを除いて、第８図で
上述した従来のメモリセル回路の場合と同様の構成を有
し、そして、第１及び第２のトランスファ用ＭＩＳトラ
ンジスタがともに導通状態（または非導通状態）になる
とき、電荷供給路遮断用ｖｔｓトランジスタが非導通状
態（または導通状態）になるので、第８図で上述した従
来のメモリセル回路の場合と同様に、メモリセルとして
の機能が得られる。 しかしながら、第１及び第２のトランスファ用ＭＩＳト
ランジスタがともに導通状態になるとき、電荷供給路遮
断用ＭＩＳトランジスタが非導通状態になるので、フリ
ップフロップ回路の第１のインバータの第１の入出力線
（または第２のインバータの第２の入出力線）に第１の
ビット線（または第２のピッ１−線）から低電位または
高電位を与える書込み詩、第１のインバータの第１の入
出力線（または第２のインバータの第２の入出力線）に
、直流電源から、電荷が供給されるのが遮断される。 このため、第８図で上述した従来のメモリセル回路につ
いて上述した欠点を有効に回避させることができる。 【実施例１】 次に、第１図を伴って本願第１番目の発明によるメモリ
セル回路の第１の実施例を述べよう。 第１図において、第８図との対応部分には同一符号を付
し、詳ＩＩ１．Ｊ２明を省略する。 第１図に示す本願第１番目の発明によるメモリセル回路
は、次の事項を除いて、第８図で上述した従来のメモリ
セル回路と同様の構成を有する。 すなわら、フリップフロップ回路１を構成しちるインバ
ータ■１の入出力線Ｎ１と直流電源喘子Ｅとの間にイン
バータ１１の負荷Ｌ１と直列になるように介挿され、且
つゲートをワード線ＷＬに接続しているとともに、トラ
ンスファ用ＭＩＳトランジスタＱ５及びＱ６とは逆のｐ
チャンネル形を有する電荷供給路遮断用ＭＩＳトランジ
スタＱ７を有するとともに、インバータ１２の入出力線
Ｎ２とム流電源端子Ｅとの間にインバータ■２の負荷Ｌ
２と直列になるように介挿され、且つゲートをワード線
ＷＬに接続しているとともに、トランスファ用ＭＩＳト
ランジスタＱ５及びＱ６とは逆のｐヂトンネル形を有す
る電荷供給路遮断用ＭＩＳトランジスタＱ８を有する。 以上が、本願第１番目の発明によるメモリセル回路の第
１の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第８図で
上述した従来のメモリセル回路の場合と同様の構成を有
し、そして、ワード線ＷＬを高電位の選択状態にさせる
ことによって、トランスファ用ＭＩＳトランジスタＱ５
及びＱ６がともに導通状態になるとき、電荷供給路遮断
用ＭＩＳトランジスタＱ７及びＱ８がともに非導通状態
になり、また、ワード線ＷＬを低電位の非選択状態にさ
せることによって、トランスファ用Ｍ Ｉ Ｓ ｌ−ラ
ンジスタＱ５及びＱ６がともに非導通状態になるとき、
電荷供給路遮断用ＭＩＳトランジスタＱ７及びＱ８がと
もに導通状態になるので、第８図で上述した従来のメモ
リセル回路の場合の場合と同様に、まず、ワードＩＷＬ
を高電位の選択状態にさせ、次で、ビット線ＢＬ及びＢ
Ｌ’ を低電位及び高電位（または高電位及び低電位）
にさせ、最後に、ワード線ＷＬを低電位の非選択状態に
させることによって、第８図で上述した従来のメモリセ
ル回路の場合と同様に、書込み信号を、入出力線Ｎ１及
びＮ２にそれぞれ低電位及び高電位（または高電位及び
低電位）をとる相補性信号が得られる状態に書込ませる
ことができることは明らかである。 また、第８図で上述した従来のメモリセル回路の場合の
場合と同様に、ビット線ＢＬ及びＢ［′を予め高電位の
プリチャージの状態にさせている状態から、ワードＩＷ
Ｌを高電位の選択状態にさせることによって、上述した
ように書込ませている劃込み信号を第８図で上述した従
来のメモリセル回路の場合と同様に、ビット線８ｍ及び
ＢＬ’に読出すことができることし明らかである。 従って、第８図で上述した従来のメモリセル回路の場合
と同様に、メモリセルとしての機能が得られる。 しかしながら、第１図に示す本願第１番目の発明による
メモリセル回路によれば、ワード線Ｗしを高電位の選択
状態にさせることによって、トランスファ用ＭＩＳトラ
ンジスタＱ５及びＱ６がともに導通状態になるとき、電
荷供給路遮所用ＭＩＳトランジスタＱ７及びＱ８がとも
に非導通状態になるので、ビット線ＢＬ（またはＢＬ’
）を低電位にさせ、その低電位をトランスファ用ＭＩＳ
トランジスタＱ５（またはＱ６）を介して、入出力線Ｎ
ｌ（またはＮ２）の与えるとき、その入出力線Ｎｌ（ま
たはＮ２）に、直流電源端子Ｅから電荷が供給されるの
が遮断される。 このため、その入出力１ｉ１Ｎ１（またはＮ２）の低電
位を、ビット線ＢＬ（またはＢＬ’）に与える低電位の
同じ値で、第８図で上述した従来のメモリセル回路の場
合の場合に比し、十分低い値にさせることができる。 従って、この分、第１図に示す本願第１番目の発明によ
るメモリセール回路膜よれば、ビット線ＢＬ及びＢＬ’
にそれぞれ層込み回路２の出力段り及びＤ′から与える
低電位を＾くすることができるので、書込み回路２の出
力段りおよびＤ′を、それから低電位が十分低い値で出
力されるように特別の考慮を払って構成したり、また、
これに伴い出力段り及びＤ′を大型化させたり、さらに
、ビット線Ｂ［及び８ｍ’ に電流を高密度で流し、こ
のため、ビット線ＢＬ及びＢＬ’ にエレクトロマイグ
レーションによって断線を生ぜしめたりすることを、有
効に回避させることができる。
用ＭＩＳトランジスタを有することを除いて、第８図で
上述した従来のメモリセル回路の場合と同様の構成を有
し、そして、第１及び第２のトランスファ用ＭＩＳトラ
ンジスタがともに導通状態（または非導通状態）になる
とき、電荷供給路遮断用ｖｔｓトランジスタが非導通状
態（または導通状態）になるので、第８図で上述した従
来のメモリセル回路の場合と同様に、メモリセルとして
の機能が得られる。 しかしながら、第１及び第２のトランスファ用ＭＩＳト
ランジスタがともに導通状態になるとき、電荷供給路遮
断用ＭＩＳトランジスタが非導通状態になるので、フリ
ップフロップ回路の第１のインバータの第１の入出力線
（または第２のインバータの第２の入出力線）に第１の
ビット線（または第２のピッ１−線）から低電位または
高電位を与える書込み詩、第１のインバータの第１の入
出力線（または第２のインバータの第２の入出力線）に
、直流電源から、電荷が供給されるのが遮断される。 このため、第８図で上述した従来のメモリセル回路につ
いて上述した欠点を有効に回避させることができる。 【実施例１】 次に、第１図を伴って本願第１番目の発明によるメモリ
セル回路の第１の実施例を述べよう。 第１図において、第８図との対応部分には同一符号を付
し、詳ＩＩ１．Ｊ２明を省略する。 第１図に示す本願第１番目の発明によるメモリセル回路
は、次の事項を除いて、第８図で上述した従来のメモリ
セル回路と同様の構成を有する。 すなわら、フリップフロップ回路１を構成しちるインバ
ータ■１の入出力線Ｎ１と直流電源喘子Ｅとの間にイン
バータ１１の負荷Ｌ１と直列になるように介挿され、且
つゲートをワード線ＷＬに接続しているとともに、トラ
ンスファ用ＭＩＳトランジスタＱ５及びＱ６とは逆のｐ
チャンネル形を有する電荷供給路遮断用ＭＩＳトランジ
スタＱ７を有するとともに、インバータ１２の入出力線
Ｎ２とム流電源端子Ｅとの間にインバータ■２の負荷Ｌ
２と直列になるように介挿され、且つゲートをワード線
ＷＬに接続しているとともに、トランスファ用ＭＩＳト
ランジスタＱ５及びＱ６とは逆のｐヂトンネル形を有す
る電荷供給路遮断用ＭＩＳトランジスタＱ８を有する。 以上が、本願第１番目の発明によるメモリセル回路の第
１の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第８図で
上述した従来のメモリセル回路の場合と同様の構成を有
し、そして、ワード線ＷＬを高電位の選択状態にさせる
ことによって、トランスファ用ＭＩＳトランジスタＱ５
及びＱ６がともに導通状態になるとき、電荷供給路遮断
用ＭＩＳトランジスタＱ７及びＱ８がともに非導通状態
になり、また、ワード線ＷＬを低電位の非選択状態にさ
せることによって、トランスファ用Ｍ Ｉ Ｓ ｌ−ラ
ンジスタＱ５及びＱ６がともに非導通状態になるとき、
電荷供給路遮断用ＭＩＳトランジスタＱ７及びＱ８がと
もに導通状態になるので、第８図で上述した従来のメモ
リセル回路の場合の場合と同様に、まず、ワードＩＷＬ
を高電位の選択状態にさせ、次で、ビット線ＢＬ及びＢ
Ｌ’ を低電位及び高電位（または高電位及び低電位）
にさせ、最後に、ワード線ＷＬを低電位の非選択状態に
させることによって、第８図で上述した従来のメモリセ
ル回路の場合と同様に、書込み信号を、入出力線Ｎ１及
びＮ２にそれぞれ低電位及び高電位（または高電位及び
低電位）をとる相補性信号が得られる状態に書込ませる
ことができることは明らかである。 また、第８図で上述した従来のメモリセル回路の場合の
場合と同様に、ビット線ＢＬ及びＢ［′を予め高電位の
プリチャージの状態にさせている状態から、ワードＩＷ
Ｌを高電位の選択状態にさせることによって、上述した
ように書込ませている劃込み信号を第８図で上述した従
来のメモリセル回路の場合と同様に、ビット線８ｍ及び
ＢＬ’に読出すことができることし明らかである。 従って、第８図で上述した従来のメモリセル回路の場合
と同様に、メモリセルとしての機能が得られる。 しかしながら、第１図に示す本願第１番目の発明による
メモリセル回路によれば、ワード線Ｗしを高電位の選択
状態にさせることによって、トランスファ用ＭＩＳトラ
ンジスタＱ５及びＱ６がともに導通状態になるとき、電
荷供給路遮所用ＭＩＳトランジスタＱ７及びＱ８がとも
に非導通状態になるので、ビット線ＢＬ（またはＢＬ’
）を低電位にさせ、その低電位をトランスファ用ＭＩＳ
トランジスタＱ５（またはＱ６）を介して、入出力線Ｎ
ｌ（またはＮ２）の与えるとき、その入出力線Ｎｌ（ま
たはＮ２）に、直流電源端子Ｅから電荷が供給されるの
が遮断される。 このため、その入出力１ｉ１Ｎ１（またはＮ２）の低電
位を、ビット線ＢＬ（またはＢＬ’）に与える低電位の
同じ値で、第８図で上述した従来のメモリセル回路の場
合の場合に比し、十分低い値にさせることができる。 従って、この分、第１図に示す本願第１番目の発明によ
るメモリセール回路膜よれば、ビット線ＢＬ及びＢＬ’
にそれぞれ層込み回路２の出力段り及びＤ′から与える
低電位を＾くすることができるので、書込み回路２の出
力段りおよびＤ′を、それから低電位が十分低い値で出
力されるように特別の考慮を払って構成したり、また、
これに伴い出力段り及びＤ′を大型化させたり、さらに
、ビット線Ｂ［及び８ｍ’ に電流を高密度で流し、こ
のため、ビット線ＢＬ及びＢＬ’ にエレクトロマイグ
レーションによって断線を生ぜしめたりすることを、有
効に回避させることができる。
【実施例２］
次に、第２図を伴って、本願第１番目の発明によるメモ
リセル回路の第２の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第２図に示す本発明によるメモリセル回路は、第１図で
上述した本願第１番目の発明によるメモリセル回路にお
いて、電荷供給路遮断用ＭＩＳトランジスタＱ７及びＱ
８が、負荷［１及びＬ２からみて、ともに直流電源端子
Ｅ側に介挿されているのに代え、入出力線Ｎ１及びＮ２
１１１１にそれぞれ介挿されていることを除いて、第１
図で上述した本願第１番目の発明によるメモリセル回路
と同様の構成を有する。 以上が、本願第１番目の発明によるメモリセル回路の第
２の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第１図で
上述した本願第１番目の発明によるメモリセル回路と同
様の構成を有するので、詳細説明は省略するが、第１図
で上述した本願第１番目の発明によるメモリセル回路と
同様の作用効果が得られることは明らかである。 【実施例３】 次に、第３図を伴って、本願第１番目の発明によるメモ
リセル回路の第３の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第３図に示す本願第１１目の発明によるメモリセル回路
は、第１図で上述した本願第１番目の発明によるメモリ
セル回路において、負荷Ｌ１及びＬ２がそれぞれＭＩＳ
トランジスタＱ３及びＱ４を用いて構成されているのに
代え、抵抗Ｒ１及びＲ２を用いて構成されていることを
除いて、第１図で上述した本願第１番目の発明によるメ
モリセル回路と同様の構成を有する。 以上が、本願第１番目の発明によるメモリセル回路の第
３の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上）ホした事項を除いて、第１図
で上述した本願第１番目の発明によるメモリセル回路と
同様の構成を有するので、ｉｍ説明は省略するが、負荷
Ｌ１及びＬ２をそれぞれ構成している抵抗Ｒ１及びＲ２
の値を予め適当に選んでおくことによって、第１図で上
述した本願第１番目の発明によるメモリセル回路と同様
の作用効果が得られることは明らかである。
リセル回路の第２の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第２図に示す本発明によるメモリセル回路は、第１図で
上述した本願第１番目の発明によるメモリセル回路にお
いて、電荷供給路遮断用ＭＩＳトランジスタＱ７及びＱ
８が、負荷［１及びＬ２からみて、ともに直流電源端子
Ｅ側に介挿されているのに代え、入出力線Ｎ１及びＮ２
１１１１にそれぞれ介挿されていることを除いて、第１
図で上述した本願第１番目の発明によるメモリセル回路
と同様の構成を有する。 以上が、本願第１番目の発明によるメモリセル回路の第
２の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第１図で
上述した本願第１番目の発明によるメモリセル回路と同
様の構成を有するので、詳細説明は省略するが、第１図
で上述した本願第１番目の発明によるメモリセル回路と
同様の作用効果が得られることは明らかである。 【実施例３】 次に、第３図を伴って、本願第１番目の発明によるメモ
リセル回路の第３の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第３図に示す本願第１１目の発明によるメモリセル回路
は、第１図で上述した本願第１番目の発明によるメモリ
セル回路において、負荷Ｌ１及びＬ２がそれぞれＭＩＳ
トランジスタＱ３及びＱ４を用いて構成されているのに
代え、抵抗Ｒ１及びＲ２を用いて構成されていることを
除いて、第１図で上述した本願第１番目の発明によるメ
モリセル回路と同様の構成を有する。 以上が、本願第１番目の発明によるメモリセル回路の第
３の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上）ホした事項を除いて、第１図
で上述した本願第１番目の発明によるメモリセル回路と
同様の構成を有するので、ｉｍ説明は省略するが、負荷
Ｌ１及びＬ２をそれぞれ構成している抵抗Ｒ１及びＲ２
の値を予め適当に選んでおくことによって、第１図で上
述した本願第１番目の発明によるメモリセル回路と同様
の作用効果が得られることは明らかである。
【実施例４１
次に、第４図を伴って、本願第１番目の発明によるメモ
リセル回路の第４の実施例を述べよう。 第４図において、第２図との対応部分には同一符号を付
して詳細説明を省略する。 第４図に示す本願第１番目の発明によるメモリセル回路
は、第１図で上述した本願第１番目の発明によるメモリ
セル回路において、第３図で上述した本願第１番目の発
明によるメモリセル回路の場合と同様に、負荷Ｌ１及び
ＬうがそれぞれＭＩＳトランジスタＱ３及びＱ４を用い
て構成されているのに代え、抵抗Ｒ１及びＲ２を用いて
構成されていることを除いて、第１図で上述した本願第
１番目の発明によるメモリセル回路と同様の構成を有す
る。 以上が、本願第１番目の発明によるメモリビル回路の第
４の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第２図で
上述した本願第１番目の発明によるメモリセル回路と同
様の構成を有するので、詳細説明は省略するが、第２図
で上述した本願第１番目の発明によるメモリセル回路と
同様の作用効果が得られることは明らかである。 【実施例５】 次に、第５図を伴って、本願第２番目の発明によるメモ
リセル回路の第１の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第５図に示す本願第２番目の発明によるメモリセル回路
は、第１図で上述した本願第１番目の発明によるメモリ
セル回路において、インバータ１１の入出力線Ｎ１及び
直流電源端子Ｅ間及びインバータＩ２の入出力ＩＮ２及
び直流電源端子Ｅ間に、ゲートをともにワード線ＷＬに
接続している２つの電荷供給路遮断用ＭＩＳトランジス
タＱ７及びＱ８が、ぞれぞれ負荷Ｌ１及びＬ２と直列に
なるように、それぞれ介挿されているのに代え、ゲート
を同じワード線Ｗ Ｌ−に接続している１つのＰチャン
ネル形の電荷供給路遮断用ＭＩＳトランジスタＱ９が、
直流電源端子Ｅ側において、負荷Ｌ１及びＬ２と共通に
直列になるように介挿されていることを除いて、第１図
で上述した本願第１番目の発明によるメモリセル回路と
同様の構成を有する。 以上が、本願第２番目の発明によるメモリセル回路の第
１の実施例の構成である。 このような構成を有する本願第２番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第１図で
上述した本発明によるメモリセル回路と同様の構成を有
するので、詳細説明は省略するが、第１図で上述した本
願筒１Ｍ日の発明によるメモリセル回路と同様の作用効
果が得られることは明らかである。
リセル回路の第４の実施例を述べよう。 第４図において、第２図との対応部分には同一符号を付
して詳細説明を省略する。 第４図に示す本願第１番目の発明によるメモリセル回路
は、第１図で上述した本願第１番目の発明によるメモリ
セル回路において、第３図で上述した本願第１番目の発
明によるメモリセル回路の場合と同様に、負荷Ｌ１及び
ＬうがそれぞれＭＩＳトランジスタＱ３及びＱ４を用い
て構成されているのに代え、抵抗Ｒ１及びＲ２を用いて
構成されていることを除いて、第１図で上述した本願第
１番目の発明によるメモリセル回路と同様の構成を有す
る。 以上が、本願第１番目の発明によるメモリビル回路の第
４の実施例の構成である。 このような構成を有する本願第１番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第２図で
上述した本願第１番目の発明によるメモリセル回路と同
様の構成を有するので、詳細説明は省略するが、第２図
で上述した本願第１番目の発明によるメモリセル回路と
同様の作用効果が得られることは明らかである。 【実施例５】 次に、第５図を伴って、本願第２番目の発明によるメモ
リセル回路の第１の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第５図に示す本願第２番目の発明によるメモリセル回路
は、第１図で上述した本願第１番目の発明によるメモリ
セル回路において、インバータ１１の入出力線Ｎ１及び
直流電源端子Ｅ間及びインバータＩ２の入出力ＩＮ２及
び直流電源端子Ｅ間に、ゲートをともにワード線ＷＬに
接続している２つの電荷供給路遮断用ＭＩＳトランジス
タＱ７及びＱ８が、ぞれぞれ負荷Ｌ１及びＬ２と直列に
なるように、それぞれ介挿されているのに代え、ゲート
を同じワード線Ｗ Ｌ−に接続している１つのＰチャン
ネル形の電荷供給路遮断用ＭＩＳトランジスタＱ９が、
直流電源端子Ｅ側において、負荷Ｌ１及びＬ２と共通に
直列になるように介挿されていることを除いて、第１図
で上述した本願第１番目の発明によるメモリセル回路と
同様の構成を有する。 以上が、本願第２番目の発明によるメモリセル回路の第
１の実施例の構成である。 このような構成を有する本願第２番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第１図で
上述した本発明によるメモリセル回路と同様の構成を有
するので、詳細説明は省略するが、第１図で上述した本
願筒１Ｍ日の発明によるメモリセル回路と同様の作用効
果が得られることは明らかである。
【実施例６】
次に、第６図を伴って、本願第２？Ｉ目の発明によるメ
モリセル回路の第２の実施例を述べよう。 第６図において、第５図との対応部分には同一符号を付
して詳ｌＩｌ説明を省略する。 第６図に示す本発明によるメモリセル回路は、第５図で
上述した本願第２番目の発明によるメモリセル回路にお
いて、第３図で上述した本願第１番目の発明によるメモ
リセル回路の場合と同様に、負ＭＬ１及びＬ２がそれぞ
れＭＩＳトランジスタＱ３及びＱ４を用いて構成されて
いるのに代え、抵抗Ｒ１及び１（２を用いて構成されて
いることを除いて、第５図で上述した本願第２番目の発
明によるメモリセル回路と同様の構成を有する。 以上が、本願第２番目の発明によるメモリセル回路の第
２の実施例の構成である。 このような構成を有する本順第２番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第５図で
上述した本発明によるメモリセル回路と同様の構成を有
するので、詳ｌＩＡ説明は省略するが、第５図で上述し
た本願第２番目の発明によるメモリセル回路と同様の作
用効果が得られることは明らかである。 【実施例７］ 次に、第７図を伴って、第１図〜第６図で上述した本発
明によるメモリセル回路の適用された連想メモリセル回
路の実施例を述べよう。 第７図において、第１図〜第６図との対応部分には同一
符号を付し、詳細説明を省略する。 第、７図に示す連想メモリセル回路は、第１図〜第６図
で上述した本発明によるメ［リセル回路を有するととも
に、ビット線ＢＬ及びＢＬ’に対応している互に相補性
を有する検索線Ｓ及びＳ′と、それらに対して共通な出
力線ト（とを有し、そして、出力線Ｈと接地との間に、
ゲートをフリップフロップ回路１の入出力ＩＮ２に接続
しているｎチャンネル形のＭ Ｉ Ｓ ｌ−ランジスタ
Ｑ１１と、ゲートを検索線Ｓに接続しているｎチャンネ
ル形のＭＩＳトランジスクＱ１２との直列回路が接続さ
れているとともに、ゲートをフリップフロップ回路１の
入出力線Ｎ１に接続しているｎチャンネル形のＭＩＳト
ランジスタＱ１３と、ゲートを検索線Ｓ′に接続してい
るｎチャンネル形のＭＩＳトランジスタＱ１４との直列
回路が接続されている構成を有する。 以上が、第１図〜第６図で上述した本発明によるメモリ
セル回路の適用された連想メモリヒル回路の実施例の構
成である。 このような構成によれば、検索ａＳ及びＳ′がそれぞれ
高電位及び低電位（または低電位及び高電位）になれば
、ＭＩＳトランジスタＱ１２及びＱ１４がそれぞれ導通
状態及び非導通状態（または非導通状態及び導通状態）
になり、一方、ＭＩＳトランジスタＱ１１及びＱ１３が
、フリップフロップ回路１の入出力１１Ｎ１及びＮ２が
それぞれ高電位及び低電位になっているか低電位及び１
ｓ電位になっているかに応じて、それぞれ導通状態及び
非導通状態または非導通状態及び導通状態になっている
。 このため、出力線Ｈを予め高電位のプリチャージ状態に
している状態で、検索ａＳ及びＳ′をそれぞれ高電位及
び低電位（または低電位及びｔＳ電位）にさせれば、フ
リップフロップ回路１の入出力線Ｎ１及びＮ２がそれぞ
れ高電位及び低電位になっているか低電位及び高電位に
なっているかに応じて、出力線１−１が高電位または低
電位になるので、出力ＩＳＨから、フリップフロップ回
路１の入出力線Ｎ１及びＮ２にそれぞれ高電位及び低電
位または低電位及び高電位をとって得られるメモリセル
回路の記憶データと、検索線Ｓ及びＳ′にそれぞれ同様
の電位をとって得られる検索データとの照合結果の出力
を得ることができ、連想メモリセル回路としての機能が
得られる。 上述したところから、本発明によるメモリセル回路によ
れば、それを用いて、連想メモリセル回路を容易に構成
することができる。 なお、上述においては、本発明によるメモリセル回路の
僅かな実施例を示したに過ぎず、例えば、上述したＭＩ
Ｓトランジスタの「ｎチ１シンネル形」を「ｎチャンネ
ル形」に、また［ｐチャンネル形Ｊを「ｎチャンネル形
」に読み代え、これに応じて、直流１源端子Ｅの「王権
性」を「負極性」に読み代えた構成とし、「高電位」を
「低電位」に、「低電位」を「高電位」に読み代えた、
上述したと同様の作用効果を得ることができることは明
らかであろう。 その他、本発明の精神を脱することなしに、種々の変型
、変更をなし１５るであろう。
モリセル回路の第２の実施例を述べよう。 第６図において、第５図との対応部分には同一符号を付
して詳ｌＩｌ説明を省略する。 第６図に示す本発明によるメモリセル回路は、第５図で
上述した本願第２番目の発明によるメモリセル回路にお
いて、第３図で上述した本願第１番目の発明によるメモ
リセル回路の場合と同様に、負ＭＬ１及びＬ２がそれぞ
れＭＩＳトランジスタＱ３及びＱ４を用いて構成されて
いるのに代え、抵抗Ｒ１及び１（２を用いて構成されて
いることを除いて、第５図で上述した本願第２番目の発
明によるメモリセル回路と同様の構成を有する。 以上が、本願第２番目の発明によるメモリセル回路の第
２の実施例の構成である。 このような構成を有する本順第２番目の発明によるメモ
リセル回路によれば、上述した事項を除いて、第５図で
上述した本発明によるメモリセル回路と同様の構成を有
するので、詳ｌＩＡ説明は省略するが、第５図で上述し
た本願第２番目の発明によるメモリセル回路と同様の作
用効果が得られることは明らかである。 【実施例７］ 次に、第７図を伴って、第１図〜第６図で上述した本発
明によるメモリセル回路の適用された連想メモリセル回
路の実施例を述べよう。 第７図において、第１図〜第６図との対応部分には同一
符号を付し、詳細説明を省略する。 第、７図に示す連想メモリセル回路は、第１図〜第６図
で上述した本発明によるメ［リセル回路を有するととも
に、ビット線ＢＬ及びＢＬ’に対応している互に相補性
を有する検索線Ｓ及びＳ′と、それらに対して共通な出
力線ト（とを有し、そして、出力線Ｈと接地との間に、
ゲートをフリップフロップ回路１の入出力ＩＮ２に接続
しているｎチャンネル形のＭ Ｉ Ｓ ｌ−ランジスタ
Ｑ１１と、ゲートを検索線Ｓに接続しているｎチャンネ
ル形のＭＩＳトランジスクＱ１２との直列回路が接続さ
れているとともに、ゲートをフリップフロップ回路１の
入出力線Ｎ１に接続しているｎチャンネル形のＭＩＳト
ランジスタＱ１３と、ゲートを検索線Ｓ′に接続してい
るｎチャンネル形のＭＩＳトランジスタＱ１４との直列
回路が接続されている構成を有する。 以上が、第１図〜第６図で上述した本発明によるメモリ
セル回路の適用された連想メモリヒル回路の実施例の構
成である。 このような構成によれば、検索ａＳ及びＳ′がそれぞれ
高電位及び低電位（または低電位及び高電位）になれば
、ＭＩＳトランジスタＱ１２及びＱ１４がそれぞれ導通
状態及び非導通状態（または非導通状態及び導通状態）
になり、一方、ＭＩＳトランジスタＱ１１及びＱ１３が
、フリップフロップ回路１の入出力１１Ｎ１及びＮ２が
それぞれ高電位及び低電位になっているか低電位及び１
ｓ電位になっているかに応じて、それぞれ導通状態及び
非導通状態または非導通状態及び導通状態になっている
。 このため、出力線Ｈを予め高電位のプリチャージ状態に
している状態で、検索ａＳ及びＳ′をそれぞれ高電位及
び低電位（または低電位及びｔＳ電位）にさせれば、フ
リップフロップ回路１の入出力線Ｎ１及びＮ２がそれぞ
れ高電位及び低電位になっているか低電位及び高電位に
なっているかに応じて、出力線１−１が高電位または低
電位になるので、出力ＩＳＨから、フリップフロップ回
路１の入出力線Ｎ１及びＮ２にそれぞれ高電位及び低電
位または低電位及び高電位をとって得られるメモリセル
回路の記憶データと、検索線Ｓ及びＳ′にそれぞれ同様
の電位をとって得られる検索データとの照合結果の出力
を得ることができ、連想メモリセル回路としての機能が
得られる。 上述したところから、本発明によるメモリセル回路によ
れば、それを用いて、連想メモリセル回路を容易に構成
することができる。 なお、上述においては、本発明によるメモリセル回路の
僅かな実施例を示したに過ぎず、例えば、上述したＭＩ
Ｓトランジスタの「ｎチ１シンネル形」を「ｎチャンネ
ル形」に、また［ｐチャンネル形Ｊを「ｎチャンネル形
」に読み代え、これに応じて、直流１源端子Ｅの「王権
性」を「負極性」に読み代えた構成とし、「高電位」を
「低電位」に、「低電位」を「高電位」に読み代えた、
上述したと同様の作用効果を得ることができることは明
らかであろう。 その他、本発明の精神を脱することなしに、種々の変型
、変更をなし１５るであろう。
第１図、第２図、第３図及び第４図は、本願第１番目の
発明によるメモリセル回路の第１、第２、第３及び第４
の実施例をそれぞれ示す接続図である。 第５図及び第６図は、本願第２番目の発明によるメモリ
セル回路の第５及び第６の実施例をそれぞれ示ず接続図
である。 第７図は、第１図〜第６図に示す本発明によるメモリセ
ル回路の適用された連想メモリセル回路の実施例を示す
接続図である。 第８図は、従来のメモリセル回路を示す接続図である。 １・・・・・・・・・フリップフロップ回路２・・・・
・・・・・書込み回路 Ｑｌ、Ｑ２、Ｑ５、Ｑ６ ・・・・・・・・・ｎチャンネル形ＭＩＳトランジスタ
Ｑ３、Ｑ４、Ｑｌ、Ｑ８、Ｑ９ ・・・・・・・・・ｐチャンネル形ＭＩＳトランジスタ
Ｅ・・・・・・・・・直流電源端子 Ｌ１．１２ ・・・・・・・・・負荷 Ｒ１、Ｒ２ ・・・・・・・・・抵抗 ８１％８１’ ・・・・・・・・・ビット線 ＷＬ・・・・・・ワード線 ■１．１２ ・・・・・・・・・インバータ
発明によるメモリセル回路の第１、第２、第３及び第４
の実施例をそれぞれ示す接続図である。 第５図及び第６図は、本願第２番目の発明によるメモリ
セル回路の第５及び第６の実施例をそれぞれ示ず接続図
である。 第７図は、第１図〜第６図に示す本発明によるメモリセ
ル回路の適用された連想メモリセル回路の実施例を示す
接続図である。 第８図は、従来のメモリセル回路を示す接続図である。 １・・・・・・・・・フリップフロップ回路２・・・・
・・・・・書込み回路 Ｑｌ、Ｑ２、Ｑ５、Ｑ６ ・・・・・・・・・ｎチャンネル形ＭＩＳトランジスタ
Ｑ３、Ｑ４、Ｑｌ、Ｑ８、Ｑ９ ・・・・・・・・・ｐチャンネル形ＭＩＳトランジスタ
Ｅ・・・・・・・・・直流電源端子 Ｌ１．１２ ・・・・・・・・・負荷 Ｒ１、Ｒ２ ・・・・・・・・・抵抗 ８１％８１’ ・・・・・・・・・ビット線 ＷＬ・・・・・・ワード線 ■１．１２ ・・・・・・・・・インバータ
Claims (1)
- 【特許請求の範囲】 １、第１のＭＩＳトランジスタと第１の負荷とが直列に
接続されて電源に接続され且つ上記第１のＭＩＳトラン
ジスタと上記第１の負荷との第１の接続中点から第１の
入出力線を導出している第１のインバータと、上記第１
のＭＩＳトランジスタと同じチャンネル形を有する第２
のＭＩＳトランジスタと第２の負荷とが直列に接続され
て上記電源に接続され且つ上記第２のＭＩＳトランジス
タと上記第２の負荷との第２の接続中点から第２の入出
力線を導出している第２のインバータとを有し、上記第
１のインバータの第１のＭＩＳトランジスタのゲートが
上記第２のインバータの第２の入出力線に接続され、上
記第２のインバータの第２のＭＩＳトランジスタのゲー
トが上記第１のインバータの第１の入出力線に接続され
ているフリップフロップ回路と、 ドレイン及びソース中のいずれか一方を上 記第１のインバータの第１の入出力線に接続し、ドレイ
ン及びソース中の他方を第１のビット線に接続し、ゲー
トをワード線に接続している第１のトランスファ用ＭＩ
Ｓトランジスタと、 ドレイン及びソース中のいずれか一方を上 記第２のインバータの第２の入出力線に接続し、ドレイ
ン及びソース中の他方を上記第１のビット線に対して相
補性を有する第２のビット線に接続し、ゲートを上記ワ
ード線に接続し、且つ上記第１のトランスファ用ＭＩＳ
トランジスタと同じチャンネル形を有する第２のトラン
スファ用ＭＩＳトランジスタとを有するメモリセル回路
において、 上記第１のインバータの第１の入出力線と 上記電源との間に上記第１のインバータの第１の負荷と
直列になるように介挿され、且つゲートを上記ワード線
に接続しているとともに、上記第１及び第２のトランス
ファ用ＭＩＳトランジスタとは逆のチャンネル形を有す
る第１の電荷供給路遮断用ＭＩＳトランジスタと、 上記第２のインバータの第２の入出力線と 上記電源との間に上記第２のインバータの第２の負荷と
直列になるように介挿され、且つゲートを上記ワード線
に接続しているとともに、上記第１及び第２のトランス
ファ用ＭＩＳトランジスタとは逆のチャンネル形を有す
る第２の電荷供給路遮断用ＭＩＳトランジスタとを有す
ることを特徴とするメモリセル回路。 ２、第１のＭＩＳトランジスタと第１の負荷とが直列に
接続されて電源に接続され且つ上記第１のＭＩＳトラン
ジスタと上記第１の負荷との第１の接続中点から第１の
入出力線を導出している第１のインバータと、上記第１
のＭＩＳトランジスタと同じチャンネル形を有する第２
のＭＩＳトランジスタと第２の負荷とが直列に接続され
て上記電源に接続され且つ上記第２のＭＩＳトランジス
タと上記第２の負荷との第２の接続中点から第２の入出
力線を導出している第２のインバータとを有し、上記第
１のインバータの第１のＭＩＳトランジスタのゲートが
上記第２のインバータの第２の入出力線に接続され、上
記第２のインバータの第２のＭＩＳトランジスタのゲー
トが上記第１のインバータの第１の入出力線に接続され
ているフリップフロップ回路と、 ドレイン及びソース中のいずれか一方を上 記第１のインバータの第１の入出力線に接続し、ドレイ
ン及びソース中の他方を第１のビット線に接続し、ゲー
トをワード線に接続している第１のトランスファ用ＭＩ
Ｓトランジスタと、 ドレイン及びソース中のいずれか一方を上 記第２のインバータの第２の入出力線に接続し、ドレイ
ン及びソース中の他方を上記第１のビット線に対して相
補性を有する第２のビット線に接続し、ゲートを上記ワ
ード線に接続し、且つ上記第１のトランスファ用ＭＩＳ
トランジスタと同じチャンネル形を有する第２のトラン
スファ用ＭＩＳトランジスタとを有するメモリセル回路
において、 上記第１のインバータの第１の入出力線と 上記電源との間及び上記第２のインバータの第２の入出
力線と上記電源との間に上記第１のインバータの第１の
負荷及び１記第２のインバータの第２の負荷と共通に直
列になるように介挿され、且つゲートを上記ワード線に
接続しているとともに、上記第１及び第２のトランスフ
ァ用ＭＩＳトランジスタとは逆のチャンネル形を有する
電荷供給路遮断用ＭＩＳトランジスタを有することを特
徴とするメモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262464A JPH02108297A (ja) | 1988-10-18 | 1988-10-18 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262464A JPH02108297A (ja) | 1988-10-18 | 1988-10-18 | メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02108297A true JPH02108297A (ja) | 1990-04-20 |
Family
ID=17376148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63262464A Pending JPH02108297A (ja) | 1988-10-18 | 1988-10-18 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02108297A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668770A (en) * | 1995-06-02 | 1997-09-16 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
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| US7420834B2 (en) | 2004-09-15 | 2008-09-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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| JP2022536209A (ja) * | 2019-08-26 | 2022-08-12 | マイクロン テクノロジー，インク． | メモリデバイスのラッチ回路 |
-
1988
- 1988-10-18 JP JP63262464A patent/JPH02108297A/ja active Pending
Cited By (36)
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| US6469950B2 (en) | 1995-06-02 | 2002-10-22 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
| US6639828B2 (en) | 1995-06-02 | 2003-10-28 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
| US6917556B2 (en) | 1995-06-02 | 2005-07-12 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
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| US5668770A (en) * | 1995-06-02 | 1997-09-16 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
| US8325553B2 (en) | 1995-06-02 | 2012-12-04 | Renesas Electronics Corporation | Static memory cell having independent data holding voltage |
| US20110235439A1 (en) * | 1995-06-02 | 2011-09-29 | Renesas Electronics Corporation | Static memory cell having independent data holding voltage |
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| US8441843B2 (en) | 2004-09-15 | 2013-05-14 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US7477537B2 (en) | 2004-09-15 | 2009-01-13 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7579785B2 (en) | 2004-12-24 | 2009-08-25 | Minebea Co., Ltd. | Multiple-light discharge lamp lighting device |
| US10242733B2 (en) | 2005-05-23 | 2019-03-26 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US8218390B2 (en) | 2005-05-23 | 2012-07-10 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US9767893B2 (en) | 2005-05-23 | 2017-09-19 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US8009500B2 (en) | 2005-05-23 | 2011-08-30 | Renesas Electronics Corportion | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
| US8630142B2 (en) | 2005-05-23 | 2014-01-14 | Renesas Electronics Corporation | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage |
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