以下、図面を参照して本発明の実施例を説明する。
図1(a)から(c)は本発明の一実施例を示す図である。図1(a)はセル毎に、回路の動作電位点VCHとメモリセルの接続を制御する手段であるトランジスタQPを付加した例を示し、(b)は行毎にQPを付加した例、(c)はすべてのセルでQPを共有する例を示す。
簡単のためメモリセル内のすべてのトランジスタのしきい電圧VTは0.5Vとする。したがってゲートとソースの電圧がほぼ等しければトランジスタにはサブスレッショルド電流は流れない。図1(a)は最も基本となる本発明の概念図である。メモリセルMCの高電位側の給電ノードであるPチャネルMOS QC1,QC2の共通ソースと、電源VCHの間にスイッチの働きをするPチャネルMOS QPがメモリセルに対して挿入される。メモリセルMCの低電位側の給電ノードであるNチャネルMOS QS1,QS2の共通ソースは基準電位VSS(通常は接地電位0V)に接続されている。ここで例示したメモリセルMCは、ゲートとドレインが互いに交差結合されたMOSトランジスタで構成されたスタティックメモリセルである。更に、詳しくはQC1とQS1からなるインバータと、QC2とQS2からなるインバータがあり、一方のインバータの出力が他方のインバータの入力にそれぞれ接続された記憶セルと、記憶ノードN1,N2にそれぞれその一端が接続された転送MOSトランジスタQT1、QT2からなる。このメモリセルMCの動作環境は、外部から供給される電圧VCCの十分に電流供給能力の高い電源があるものとし、VCCよりも電圧の高いVCHの電源は電流供給能力の低い電源であるとする。電流供給能力の低い電源ではその供給能力以上の電流が流れると一時的に電源の電圧が低下するという問題がある。
メモリセルにデータ対線からデータを書き込む場合は、QPを非導通にした状態で通常は対線の一方にはVCCを、他方には0を印加する。この時ワード線電圧をVCCとすれば、記憶ノードN1,N2のいずれか一方にはQT1あるいはQT2のVTだけ降下したVCC−VTが、また他方には0が入力される。しかしこのままでは記憶電圧(ノードN1とN2の差電圧)はVCC−VTとなり、たとえばVCC=1V,VT=0.5Vでは0.5Vとなり低すぎる。そこで書き込んだ後、すなわちワード線電圧をオフにした後でQPを導通させ、共通ソースに十分高いVCH(例えば2V)を印加する。するとメモリセル内の交差結合トランジスタは差動アンプとして働くように活性化され、その結果として、N1,N2のいずれか一方はVCHまで充電され他方は0となる。結局記憶電圧はVCC−VTからVCHへと高くなる。QPを導通にするタイミングは、ワード線選択タイミングと一致されなくとも良いが、電流供給能力の弱い電源VCHからメモリセルを介してデータ線DL、/DLに不要な電流が流れないようにするためには、ワード線電圧をオフした後のタイミングとされることが望ましい。なお、ワード線をオフしてからQPを導通するまでの期間におけるノードN1、N2の書き込みデータは、ノードN1、N2のそれぞれが持つ寄生容量によって保持されることになる。上記のようにメモリセルを活性化した後のデータ保持期間や待機時にはQPをオンにしてメモリセルにVCHを給電しつづければ、この間のメモリセルの動作マージンは拡大する。またメモリセルの読み出し時にも動作は高速・安定である。QS1あるいはQS2の電流駆動能力がゲート電圧が高くなった分だけ向上するためである。このように書き込みはQPを非導通にした状態で行えるので、いかなる書き込みデータでもメモリセル内はダイナミック動作となり低電力で高速な書き込みができる。もしQPがなくメモリセルに直接 VCHが接続されていたり、書き込み途中でQPを導通させたりすると、それまで蓄えられていた記憶情報を反転させるような書き込みの場合に、QPを通して長時間電流が流れて高電力になったり反転させにくくなるなどの不都合が生じる。
図1(b)は複数のメモリセルでQPを共有した実施例で、トランジスタ数が少なくなる分だけメモリセルは小形になる。今、MC1に前述したようにQP1を非導通にしたままで書き込むと、データ対線からMC1のたとえばQC1のゲートに0、QC2のゲートにはVCC−VT(0.5V)が強制的に加えられる。このためQC1が導通しそれまで共通給電線PL1の寄生容量に充電していたVCHはVCC−VTまで放電する。この時同じワード線WL1上のメモリセルMC2は実質的は読み出し動作が行われているが、上述したPL1の電圧低下でMC2の記憶情報が破壊されることはない。MC2の記憶電圧もそれまでのVCHからPL1の電圧であるVCC−VTに低下するだけである。メモリセル内の差動アンプの感度は対になるトランジスタのオフセット電圧などで決まりそれは例えば0.2V程度以下であり、VCC−VTがこの感度以上なので情報は破壊されない。すなわち書き込み終了後にQP1をオンにしてPL1に再びVCHを与えれば、MC2の記憶電圧もMC1と同様にVCHになる。この実施例では、選択されたワード線に対応する給電線1本だけをVCHに充電すればよい。ほかの多数の給電線(PL2など)はVCHのままなので、対応する充電トランジスタ(QP2)などをオンにしても充電動作は起こらない。つまり給電線の充電は局所化され、低電力化される。
図1(c)は充電トランジスタQPを全てのメモリセルで共有した実施例で、集積度は上述した例よりも向上する。しかしこの場合は、非選択のワード線側のメモリセルの給電線を含む全ての給電線の電圧が降下してしまうので、それらをVCHまで充電するための充放電電力が増加したり低速になったりする可能性があるので注意を要する。尚、ワード線に対して隣り合う給電線を共通化するとメモリセルの面積を小さくできる。たとえば第1(b)において、PL1とPL2を共通な1本の給電線にしてこれを1個のトランジスタで制御すれば実効的にメモリセルの配線数が減るためである。
なお、SRAMのメモリセルの高電位側の給電ノードにスイッチMOSトランジスタを設ける回路構成は、特開昭60−38796号公報や特開平02−108297号公報に記載されるが、スイッチMOSを介して接続される電位は装置に供給される電源電位であり、本発明とはその思想が全く異なものである。
以下では主に図1(b)を例に、書き込み動作だけでなく読み出し動作を含めて、さらに具体的な実施例を説明する。
図3は本発明実施例の回路図で、図4は読みだし時のタイミング図、図5は書き込み時のタイミング図である。
メモリセルとしてPチャネルMOSトランジスタとNチャネルMOSトランジスタから成るフリップフロップ型のセルを例にとり、セル内のすべてのトランジスタのしきい電圧VTは、サブスレッショルド電流がほぼ無視できる程度に高い値、たとえば0.5Vとする。また簡単のため4ビットのセルアレイを取り上げ、電池駆動でSRAMのVCC単一電源駆動を前提にVCC=1V,VCH=2Vと仮定している。本発明の特徴は、(1)セル給電線(PL1及びPL2)の電圧をセルの動作タイミングに応じて切り換えることにある。すなわちセルが非選択時の情報保持電圧(図3では2V)はセルの給電線から印加される電圧で決まり、その大きさはセルが選択時に該セルにデータ線から書き込まれる書き込み電圧よりも大きくなるようにセルの給電線の電圧が制御される。
(2)データ線(DL1,/DL1,DL2,/DL2)は、データ線の取り得る最大電圧(図3ではVCC=1V)のほぼ中間電圧(VCC/2=0.5V)を基準にして動作する。これによってデータ線の充放電電力が半減する。
(3)選択されたワード線のパルス電圧の振幅が、データ線の取り得る最大電圧よりも大きい。ワード線に接続された選択トランジスタのしきい電圧VTの影響をなくすために、該パルス電圧の振幅は、チップ内の昇圧回路などでデータ線の該最大電圧よりもVT以上の大きな値(VCH)に設定される。また昇圧された分だけQT1,QT2の電流駆動能力が向上し高速になる。
マイクロプロセッサチップなどに内蔵されるSRAMの部分、あるいはSRAMチップそのもの(以下、両者をまとめてSRAM)がSRAM活性化信号CEによって非活性化されている場合を考えてみよう。SRAM内の主要部はプリチャージ信号ΦPによってプリチャージ状態になっている。たとえばセルの給電線(PL1,PL2)は、外部電源電圧(VCC)をもとにしてチップ内部で十分昇圧された電圧VCHにプリチャージされている。セル内の微少なリーク電流によるセル内の記憶電圧の低下は、P−MOS QP1,QP2からの補償電流によって阻止され、これによって各セルの記憶状態は保持される。ここでVCHは電圧変換回路VC2で形成される。VC2はキャパシタを駆動するチャージポンプ回路を用いてチップ内部でVCCを昇圧して作られるようにされ、これに応じてその電流駆動能力は低い。しかしセル内のトランジスタのしきい電圧は0.5V以上と十分高く設定してあるので、メガビット級の大容量SRAMでもセルのリーク電流の合計はせいぜい10μA以下と十分低くすることが可能である。したがってVCH昇圧回路からすべてのメモリセルに補償電流は供給できる。尚、昇圧回路の詳細は、「超LSIメモリ(培風館,1994年11月発刊),ページ315」に述べられている。また本願の課題とする1V程度の非常に低電圧の電源VCCで動作するオンチップの昇圧回路については「1995 Symposium on VLSI Circuits Digest of Techincal Papers, (1995), pp.75-76」に記載される。この文献の昇圧回路に利用されるMOSトランジスタのしきい電圧は0.6V程度とされており、更にしきい電圧が低いMOSトランジスタを利用すれば更に低い電圧の電源電圧VCCでも動作する昇圧回路ができると考えられる。しきい電圧の低いトランジスタを利用する際には、前述したサブスレショルド電流に注意しなければならないが、昇圧回路を形成する程度のトランジスタの数であれば実用に耐えないほどのリーク電流とはならないようにすることが可能である。また、SRAMのメモリセルの高電位側の給電ノードに外部供給電源により昇圧電圧を発生する昇圧回路が接続される回路構成は、特開平6−223581号公報に記載されるが、前記給電ノードには昇圧回路の電位または外部供給電源が接続されるとしている。
SRAM活性化信号CEによって非活性化されているプリチャージ期間には、それぞれのデータ線(DL1,/DL1,DL2,/DL2(この明細書では相補信号の対である反転信号は/DL1のように記述する。))はプリチャージ回路PCによりVCC/2にプリチャージされている。こうすることによってデータ線の電圧振幅は従来のVCCプリチャージに比べて半減するので、多ビットデータの同時書き込み時に従来から問題となっていたデータ線充放電電力を半減できる。この場合VCC/2電源は、VCCから電圧変換回路VC1で形成され、具体的には前述の「超LSIメモリ」の324頁の図4.60に記載される回路等が利用できる。このVCC/2は、チップ内部で作られるので一般に負荷電流駆動能力が低い。したがってプリチャージ時にこのVCC/2電源で直接データ対線の一方を0からVCC/2へとプリチャージすると、十分な充電電流が供給できなくなるのでVCC/2のレベルは変動してしまう。データ対線の数は通常64あるいは128以上と多数なので特にこの変動がおおきく問題となる。そこで各データ線にアンプAMPを設ける。アンプAMPの役割は、データ対線に現われたセル読み出し時の微少な差動電圧をVCCまで高速に増幅する。その結果、データ対線の一方は0となり他方はVCCとなる。次のプリチャージ動作ではQEQがオンとなりデータ対線は自動的に平衡化されVCC/2となる。このためVCC/2電源から大きな充電電流を流す必要はない。プリチャージ期間が長い場合にデータ対線がその微少リーク電流によって徐々にレベル変動するのを抑えるだけの微少電流を流せればよい。したがってAMPを使えば内蔵VCC/2電源回路が使える。
以下図4も参照しながらメモリセルからデータを読み出す場合について説明する。SRAMイネーブル信号CEによってSRAMが活性化され、あるワード線たとえばWL1が選択されWL1にVCHのパルスが印加されるとWL1上のすべてのセル(MC1,MC2)が活性化される。このワード線の選択信号パルスは行アドレス信号AXをうけて行アドレスデコーダXDEC・ドライバDRVにより形成される。今セルMC1内のノードN1,N2にそれぞれ0,2V(=VCH)が記憶されていると、QT1とQS1は導通するので、データ線DL1は0Vに向かって徐々に放電する。一方QS2とQC2のゲート電圧はほぼ0なので、QC2、QT2を通して電流が流れ、データ線DL1は0.5V(=VCC/2)からわずかに上昇する。データ対線に現われたこの微少な差動電圧が十分大きくなるには時間がかかるので、アンプAMPの駆動線SP,SNにパルスを印加してデータ線DL1,/DL1をそれぞれ0,1Vに高速に増幅する。AMPはセルほどにはSRAMの集積度やサブスレッショルド電流を決めないので、AMP内トランジスタの寸法はセル内のそれよりも大きく選べるし、そのしきい電圧も0.2V程度と低くできるので高速増幅が可能なのである。さらにAMPはアンプ駆動回路SPGによりメモリセルが選択状態とされるときに動作状態とされ、非動作状態(待機状態)では駆動線SPとSNは同電位にしておくのでサブスレッショルド電流が問題となることはない。またデータ対線電圧が0.5V程度でもAMPは動作する。
上記のようにして十分大きく増幅されたデータ対線の差電圧は、列アドレス・デコーダYDEC・ドライバDRVの読み出し選択信号ΦR1によってI/O対線上に出力され、読み出し・書き込み制御回路RWCを通りデータ出力DOUTとなる。ここでQR1,QR2はデータ対線の電圧を電流に変換する回路である。これらのトランジスタのしきい電圧を0.5Vとすると、データ線DL1の電圧は0VなのでI/0線には電流が流れず、一方/DL1では1Vなので/I/0線には電流が流れる。いずれに大きな電流が流れるかは、差動電流あるいは差動電圧(図中の抵抗Rを利用)の極性弁別の形でRWC内で検出できる。尚、QR1とQR2のしきい電圧VTが十分低い、たとえば0.2Vとすれば、アンプAMPで増幅する前の微少電圧差も検出できるようになるのでその分だけ高速になる。VTを低くした分だけ相互コンダクタンスが増加しより大きな電流を流せるためである。
以上の読み出し動作(図4)においてメモリセルMC1のノード電圧を詳細に調べてみよう。もしこの動作期間中にQP1やQP2を導通させたり、あるいはQP1やQP2を取り除いた構造にして給電線PL1などに強制にVCH(2V)を印加すると問題が出る。VCHが電流駆動能力の大きな外部電圧の場合には、PL1上のすべてのセルから大きな直流電流がワード線に電圧が印加されている期間中流れ続けるので大電力になってしまう。あるいは本実施例のように、チップ内で昇圧した電源電圧VCHを使う場合には、その昇圧回路の電流駆動能力が不足するのでVCHのレベルが低下する。このためPL1上の非選択セルの記憶電圧も低下する。いったんすべての給電線の電圧が低下するとVCHのレベル回復には長時間を要する。給電線の合計の寄生容量が大きいためである。このためSRAMのサイクル時間が遅くなる。そこでセル非活性時にはすべての給電線PL1,PL2をプリチャージ信号ΦPによって強制的にVCH(2V)にしておくが、活性化期間にはそれぞれの給電線をVCH発生回路から切り離す。各給電線はほぼフローティング状態となり、それらの寄生容量にVCHのレベルは保持される。しかしセルが活性化(この場合は読み出し動作)されると、結局はセルノードN1は0となり、QC2は強く導通する。これらトランジスタのソースはPL1に接続されているので、PL1のフローティング電圧はVCHから降下し、その結果としてN1,N2は高レベルに充電されようとする。しかし、N1は、強制的にDL1の電圧(0V)に固定されているので0のままである。一方QT2のゲート、すなわちWL1の電圧は2V,/DL1も1VなのでQT2は導通し、QC2によってPL1とN2の電圧が等しくなるまでN2は充電されつづけ、結局PL1は1Vになる。明らかに1Vに放電される給電線は局所化される。すなわちそれはPL1だけでほかの非選択ワード線に対応したPL2は放電されずにVCHのままである。実際のメモリでは多数の給電線が存在し、その中の1本しか放電されないからむだな充放電電力はなくなり、また内蔵されたVCH発生回路が充電すべき給電線は1本と局所化されるのでVCH発生回路の設計は容易となる。
セルMC1への書き込み動作は図5に示すように、共通I/O対線に差動電圧を印加して行う。今、MC1にそれまで記憶されている情報とは逆の情報を書き込む場合を例にとる。データ対線DL1,/DL1にはそれぞれ1V,0Vの電圧が印加され、この電圧がそのままセルノードN1,N2に印加される。したがってノードN1,N2には差電圧1Vが書き込まれたことになる。ワード線WL1を2Vから0へとオフにした後でΦPでプリチャージ動作を行うと、セルノードの差電圧1Vはセル自身の増幅作用によって2Vまで増幅される。セル給電線PL1の電圧は2Vになるからである。この高い電圧がその後の情報保持電圧となる。ここで書き込み動作においてもWL1をオフにし、VCH発生回路が充電すべき容量を最小にしてからPL1にVCHを印加しなければならない。
以上の動作によっても前述したように選択ワード線WL1上のほかのメモリセルMCの記憶情報が破壊されることはない。メモリセルMC1が読み出しあるは書き込み動作がなされてI/O対線と情報(データ)の授受を行っている間は、MC2のWL1には常に選択パルスが印加されるから図4と同様の読み出し動作がMC2とデータ対線DL2,/DL2の間で行われている。したがってPL1が2Vから1Vへ変わっても再び2VのVCHを印加するとMC2内の2つのノードはVCH,0へと復帰する。また非選択ワード線WL2上のメモリセルMC3,MC4の記憶情報にも全く悪影響はない。MC3,MC4内のトランジスタには、VTは十分高いのでサブスレッショルド電流は流れず、流れるとしても無視できるほど小さい接合リーク電流だけなので、給電線PL2はプリチャージ時のVCHが維持されるからである。
選択ワード線のパルス電圧の振幅はVCCで、データ線の取り得る最大値(VD)をVCC−VT以下に設定すれば、ワード電圧を昇圧電源VCHから発生させずにすみ、またセル書き込み時などにメモリセル内トランジスタ(QT1,QT2)のしきい電圧VTの影響をなくせるので設計が容易になる。図6はその場合の実施例であり、(a)に回路図を、(b)に波形図を示す。図6は図3のSRAM全体のうちメモリセルの駆動方式に関係する部分を取り出したものであり、図3と比較したときの違いはプリチャージ回路PCと読み出し・書き込み回路RWCである。また、この実施例では、ワード線の信号レベルは基準電位である0Vと電源電位VCCにとり、非選択時のメモリセルの高電位側の給電ノードはVCH(=2VCC)、メモリセルの低電位側の給電ノードは基準電位である0Vとした。またデータ線のプリチャージ電位は、基準電位(0V=VSS)から少なくともメモリセルの感度電圧分だけ上昇した電位に設定したものである。
メモリセルの感度電圧もしくは感度とは、例えば図1のDLと/DLの間に印加される電位差によって、フリップフロップ回路である記憶セルの状態を反転するために必要な最小の電位差である。データ線のDLと/DLの間に印加される電位差を感度電圧にするにはデータ線のプリチャージ電位はこの感度電圧の半分以上であれば良い。通常メモリセルの感度電圧は0.2Vより小さいためここでは余裕を持たせて参照電圧VRを0.2Vにとり、データ線のプリチャージ電位を0.2Vとした。言い換えればこの実施例は、データ線の取りうる電圧振幅の最大値をVT(0.5V)以下の、メモリセル自身がもつ感度電圧近くの低い電圧VRまで低くした例である。メモリセルのデータ線の電圧振幅は最小となるのでその分だけ高速で低電力動作ができる。またこのため図示するQL1とVRを参照電圧とするコンパレータから成る降圧電源でデータ対線をプリチャージできる。メモリセルの記憶電圧はVCH(2V)と十分高くできる。
以下図6(b)も参照しながら、読み出し動作について説明する。まずプリチャージ信号ΦPによってすべてのセル給電線はVCH(2V)にプリチャージされる。プリチャージ終了後、選択ワード線(WL1)に振幅VCC(1V)のパルスが印加される。セル内のノ−ドN1が0,N2がVCH(2V)の場合を例にとると、QT1は導通しデ−タ線DL1は0.2Vから0に向かって放電する。他方のデ−タ線/DL1は、QT2は導通するがQS2は非導通なのでノ−ドN2の電荷が/DL1に分配されデ−タ線はわずかに0.2Vから上昇しυとなる。この上昇分は、デ−タ線容量がセル内ノ−ド容量に比べて100倍以上と圧倒的に大きいのでわずかである。この時N2の電圧は2Vからυまで放電してしまう。このようにしてデ−タ対線に現われた差動電圧は、読みだしトランジスタQR1,QR2を通してセル読み出し情報としてI/O対線にとり出される。ここで大きな利得を得るためにQR1,QR2にはPチャンネルMOSが使われる。この一連の動作により、結局PL1はυまで低下してしまう。しかし次にプリチャ−ジ動作が始まると、υはセル自身の持つ感度よりも大きいので交差結合したPチャンネルMOSQC1とQC2によってVCHまで正常に増幅される。もし、N2とN1の電圧差υがこの感度以下なら、プリチャ−ジ時には正常には増幅されず、反転した情報が保持される恐れがある。尚、書き込み動作については、I/O対線から選択されたデ−タ対線の一方に0.2V、他方に0の差動電圧を印加した後に、読み出し動作と同様にプリチャージ動作によってPL1を2Vにすることによって行う。
図7は、プリチャージ時にメモリセルの高電位側と低電位側の2つの給電ノードをパルス駆動することによって大きな記憶電圧を得る実施例であり、(a)にその回路図、(b)にその波形図を示す。図7は図3のSRAM全体のうちメモリセルの駆動方式に関係する部分を取り出したものであり、図3と比較したときの違いはメモリセルの低電位側の電位をメモリの選択非選択に応じて変化させられるようにしたことである。すなわち、メモリセルの低電位側の給電ノードは、非選択時には基準電位である0Vに、選択時にVCC/2から少なくとも前述したメモリセルの感度電圧分だけ降下した電位になるようにした。また、この実施例では、ワード線の信号レベルは基準電位である0Vと電源電位VCCにとり、データ線のプリチャージ電位はVCC/2、非選択時のメモリセルの高電位側の給電ノードはVCH(=2VCC)とした。
図6では、データ線のプリチャージ電圧が0V付近の低い電圧だったのに対して、本実施例ではVCC/2であることに特徴がある。このため図6の読み出しトランジスタQR1,QR2を高速動作に適したNチャネルMOSで置き換えることもできる。またプリチャージ時の初期にセル内の2種類のアンプ(QS1とQS2,QC1とQC2)が活性化されるので、より高速に増幅される。今、VCH=3V,VCC=1.5V,VT=0.5V,VR=0.2Vと仮定しよう。また各データ対線には図3のようなVCC/2プリチャージ回路PCが接続されているものとする。プリチャージ期間はすべてのデータ線は0.75V,PL1などの給電線は3V,PL1’などのセル内のNチャネルMOSに接続されている給電線は0Vに設定される。プリチャージ期間はQL3によってQL2はカットオフになるので、QL4によってPL1’は0となるためである。またすべてのセル内の2つのノード(N1,N2)は記憶情報に応じて3Vあるいは0となっている。プリチャージが終了すると、PL1は3Vに保持される。一方PL1’は抵抗R’によってVCCに向かって上昇しはじめるが(VCC/2)−VR、つまり0.55Vになると(VCC/2)−VRを参照電圧とするコンパレータとQL2によって作られる電圧制限回路が作動しこれ以上の上昇は押さえられる。これとともにたとえば低電圧側のノードN1も0.55Vとなる。ここで消費電力を押さえるためにR’は比較的高い抵抗値に設定されるが、MOSトランジスタで代用することも可能である。ワード電圧が立ち上がると、N1が3VでN1が0.55VなのでQT1,QS1は導通しデータ線DL1は放電される。DL1とPL1’の間にはVRだけの差があるので、結局DL1はPL1’の電圧0.55Vまで放電される。一方QS2は非導通なので、前述したようにノードN2の電荷はQT2を通して/DL1に放電され、N2と/DL1はほぼ等しい電圧0.75V+υとなる。データ対線に現われたこの差電圧は各データ線に接続された読み出し回路の選択を通してI/O対線にとり出される。その後のプリチャージによってノードN1とN2間のほぼ0.2Vの差電圧は高速に3Vまで増幅される。PL1’が0になると、それまでN1は0.55VでN2は0.75Vよりわずか(υ)に高い電圧であったのでQS1とQS2の両者が導通し、N1とN2間のほぼ0.2Vの差電圧は交差結合形アンプQS1とQS2によって増幅される。またこの差電圧は、他の交差結合アンプQC1とQC2によっても増幅される。図6の例では、プリチャージ開始時のセル内での増幅初期にはQS1とQS2で構成されるアンプは非導通で、QC1とQC2で構成されるアンプだけで増幅したのでやや低速だった。しかし本例では増幅初期には両方のアンプが増幅作用に寄与するので高速である。また明らかに、書き込み動作は、選択されたデータ対線の一方に0.75V、他方に0.55Vと書き込みデータに応じて印加してやればよい。もちろんPL1’はセル選択時には読み出し時同様0.55Vになるように制御される。尚、本例ではデータ線の電圧振幅は0.2程度と極めて小さいので、チップに内蔵したVCC/2電圧発生回路でも駆動できる。したがって図3のアンプAMPは場合によっては取り除くこともできるのでチップが小形になる。またデータ対線は常にVCC/2近傍で動作するので、各データ線上のプリチャージ回路や読み出し回路(QR1,QR2)用トランジスタへのストレス電圧は半減するので信頼性は向上する。尚、データ線のプリチャージ電圧は必ずしもVCC/2である必要はない。明らかにデータ線のプリチャージ電圧を、選択時のPL1’電圧に対してセル内アンプの感度以上に高く設定すればよい。
また本実施例ではセル内NチャネルMOSのソース駆動線PL’(PL1’,PL2’)毎にQL2,QL3並びにコンパレータからなる電源回路を接続した例を示した。PL1’を0.55Vまで持ち上げる時間を速めてアクセス時間を高速にするためである。しかしチップ面積を小さくするためには図8に示すようにこの回路を他の給電線と共用することもできる。プリチャージ期間中には共通給電線PLCは共通電源回路によって常時(VCC/2)−VRに固定されているが、すべての給電線(PL1’・・・PLn’)は0である。今、PL1’が選択される場合には、外部アドレスによってデコードされてΦX1は0となりPL1’はPLCから切り離される。その後に/ΦPはVCCになりPL1を0に放電する。
図9は読み出し時にデータ線の電圧がVCC近傍の値をとる駆動方式への適用例である。図9は図3のSRAM全体のうちメモリセルの駆動方式に関係する部分を取り出したものであり、図3と比較したときの違いはプリチャージ回路PCと読み出し・書き込み制御回路RWCである。この実施例では、ワード線の信号レベルは基準電位である0Vと電源電位VCCにとり、非選択時のメモリセルの高電位側の給電ノードはVCH(=2VCC)、メモリセルの低電位側の給電ノードは基準電位である0Vとした。またデータ線のプリチャージ電位をVCCにした。
各データ線には、選択されたセルに対して負荷となるトランジスタQD1とQD2並びにデータ対線電圧を平衡化するトランジスタQEQが接続されている。これらの回路がこの実施例のプリチャージ回路PCである。図10の読み出し動作タイミングを用いて以下に動作を説明する。
プリチャージ期間には、データ対線はVCC(1V)、PL1はVCH(2V)である。ここで、データ対線DL1,/DL1が列アドレス選択信号ΦRW1によって選択され(ΦRW1が1Vから0)、またワード線WL1が選択され0から1Vのパルスが印加されたとする。N2が2Vとすると、QD1,QT1,QS1の間に直流電流が流れその結果DL1には微少なレシオ電圧VS(約0.2V)が現われる。一方N1はほぼ0でQS2は非導通で、またQT2もその電圧関係から明らかなように非導通なのでQD2,QT2,QS2の経路に電流が流れることはない。なぜならN1の電圧はレシオ動作によって多少もち上がるが、それはVT以下になるようにセル内のトランジスタの大きさが設計されているためである。したがってデータ対線にはVSだけの差動信号が現われる。この電圧はレシオ電圧なので図3のような複雑な読み出し回路を経なくても、そのままI/O対線に伝えられ外部に読み出される。ここで QS2とQT2は常に非導通なのでN2のノードに蓄積されていた電荷は消失されることはない。つまりPL1の電圧は2Vのままである。したがってチップに内蔵したVCH昇圧回路の電流駆動能力がそれほどなくても、その負荷となるPL1に電流が流れないから、場合によってはQp1を取り除き直接接続することも可能である。しかしこれができるのは読み出し動作に限られる。書き込み動作ではこれが困難になることを図11をもとに説明する。
I/O対線からデータ対線の一方DL1に1Vが、他の一方/DL1に0Vになるような書き込みが行われると、セル内のノードN1はそれまでのほぼ0から0.5Vになる。QT1のしきい電圧は0.5Vで、WL1の電圧は1Vなのでしきい電圧分だけ降下した電圧がN1の電圧になるからである。一方N2はそれまでの2Vから0となる。QT2が導通しN2は/DL1の電圧に等しくなるように放電するためである。このためQC1はQC2に比べて導通の度合いが強くなり、フローティング状態のPL1は強制的にデータ線からN1に与えられている0.5Vに放電してしまう。したがって後続のプリチャージによってPL1を再び2Vになるように充電しなければならない。
PL1の電圧降下が大きければ昇圧電圧(VCH)発生回路でそれに応じた電荷をPL1に供給しなければならないので昇圧回路の負担が重くなる。このためVCH発生回路自体の面積が大きくなったり消費電力が大きくなったりする。図12はその電圧降下をVCC近傍までに抑えるための負荷回路である。図12(a)ではセルが選択される時間帯ではQPを非導通にし、代わりにQRを導通させる。給電線の電圧はVCHからVCCになるので、セル内ノードの一方(たとえばN1)は図11のように0.5Vまで降下することはなくVCC(1V)に抑えられる。図12(b)ではプリチャージパルス/ΦPを取り除き設計を簡単にしたものである。しきい電圧が0.2V程度と他のトランジスタのそれよりも低いNチャネルMOS QRが使われている。ダイオード接続されているので、給電線の電圧がVCC−VT、つまり0.8V以下になると導通するので、それ以下の電圧降下を防ぐことができる。つまりセルノードの一方は図11のように0.5Vまで降下することはなく0.8Vに抑えられる。このトランジスタQRはQpが長時間オフのパルスタイミングの場合に、フローティング状態にあるPL1の電圧レベルが、セル内の拡散層リーク電流によって低下しすぎるのを防ぎ、セルの電圧マージンを拡大する役割もする。
図10、図11の電圧印加を前提にすると、図9のようにワード線と給電線を平行に設置した構成以外に、図13のようにワード線WL1,WL2と給電線PL1,PL2を直交に配置した構成もとれる。たとえばWL1上のセルが読み出された場合、それらすべてのセルは図10と同様な動作を行うのですべての給電線の電圧(VCH)レベルは変わらない。しかし書き込み動作では選択されたデータ対線に属する給電線だけが変化する。たとえばデータ対線DL1,/DL1(図中では明らかなので省略)に書き込み情報に対応した1Vと0の組合せのパルス電圧を印加すると、セルMC1は図11と同様な動作を行うのでPL1の電圧は2Vから0.5Vまで降下してしまう。セルMC2は図10と同様な動作を行うのでPL2の電圧VCHは変わらない。ワード線と給電線の相互の配置関係を平行にするか直交にするかはセルのレイアウトと面積に依存する。図9では給電線とデータ対線は交差するので異なる配線層でレイアウトしなければならない欠点はあるが、低雑音という利点がある。たとえばWL1にパルスが印加されセルMC1が書き込まれたために大きな電圧変化がPL1に起こった場合を考えてみよう。この時セルMC2は実効的には読み出し動作が行われているので、その信号がデータ対線DL2,/DL2に現われている。この信号は微少なのでMC2の動作は雑音に強く影響を受けやすい。しかしデータ対線はPL1と直交しているので、PL1の電圧変化が結合容量を介して発生する雑音はデータ対線上では相殺されてしまう。図13は、図9とは利害得失が逆になる。たとえばPL1の電圧変動によって隣接するデータ対線(DL2,/DL2)には差動雑音が発生する。しかしこの場合には、ダイナミックメモリなどでよく知られているようにデータ対線を途中で対線間交差すれば雑音は相殺できる。
以上の実施例ではVCHはチップ内でVCCを昇圧した電源から発生させることを前提としてきた。これはユーザにとって使い易いVCC単一電源動作を実現するためである。しかし場合によってはVCHはチップ外部電源そのものでもよい。たとえば図14のように、外部2電源(VCC1,VCC2)の場合が考えられる。チップは入出力インタフェース回路INTFとスタティックメモリSRAMや演算回路(たとえばマイクロプロセッサMPU)などのコアCOREからなるとする。INTFは既存の論理インタフェースレベルを保証するために比較的寸法の大きな素子を比較的高い電圧(VCC1)で動作させる。一方COREはチップの性能(速度、電力)やチップ面積を決定するので、この部分の主要部は低い電圧(VCC2)で動作する微細素子を用いて高性能化する。CORE内の素子は一般にはINTF内の素子より微細である。このようなチップでは、VCC1をこれまでの実施例内のVCHとみなせばよい。こうすることによってチップ全体としては2電源動作だが、内部電源動作に伴う出力レベル変動などの問題がなくなり設計が容易になる。図15は図14を単一電源で実現したチップへの適用例である。COREの主要部を、外部単一電源(VCC1)を降圧した内部電源(VCC2)で動作させたチップにおいて、VCC1をこれまでの実施例内のVCHとみなせばよい。
以上の実施例ではメモリセルはCMOS形を仮定したが、本発明ではメモリセル内の差動アンプ機能を応用しているので、メモリセル内に交差結合したラッチ形アンプが少なくても1個あればよい。PチャネルMOS(QC1,QC2)の代わりに、よく知られた高抵抗ポリシリコン負荷などでもよい。ノードN1,N2をVCHに向けて持ち上げられるので結局は交差結合したNチャネルMOS(QS1,QS2)で増幅できるようになるからである。またメモリセル内の転送(トランスファー)機能を持つNチャネル転送トランジスタQT1,QT2のVTはメモリセル内のほかのトランジスタのVTよりも低く、たとえば0.2にしてもよい。選択時にVTを低くした分だけQT1,QT2の実効ゲート電圧が増加し駆動電流が増えて高速動作が可能になる。ただし非選択時にQT1あるいはQT2を通してサブスレッショルド電流が流れるのでこれをなくすために、非選択状態でのワード線すなわちQT1,QT2のゲートをこれまでの0から負電圧たとえば−0.2Vより深くなるようにバイアスしなければならない。ゲート電圧とソース電圧をそれぞれVG,VSとすれば、QT1あるいはQT2の非選択時の実効ゲート電圧はVG−VS−VTとなるが、VG,VS,VTがそれぞれ−0.2V以下、0、0.2Vではこの実効ゲート電圧は−0.4V以下となる。一方、サブスレッショルド電流が無視できるVTの最小値を0.4Vとすれば、通常のバイアス条件で0.4VのVTを持つトランジスタの実効ゲート電圧は、VG,VS,VTがそれぞれ0,0,0.4Vなので、−0.4Vとなる。したがって上述した低いVTと負電圧ゲートを組み合わせた方式ではより低い実効ゲート電圧が加わるのでサブスレッショルド電流は流れない。尚、この場合選択ワード電圧は、非選択状態の−0.2VからVCCあるいはそれ以上に立ち上がるパルスとなる。
またこれまではメモリセル内のPチャネルとNチャネルトランジスタのVTを0.5Vと等しいものと仮定してきたが、必ずしもその必要はない。Nチャネルトランジスタはデータ線への読み出し電流などを決定する重要なトランジスタなので、このVTはサブスレッショルド電流が問題にならない程度のできるだけ低いVTたとえば0.4Vにする。しかしPチャネルトランジスタはメモリセル内の微少容量を充電するのが主な役割で多少低速でもかまわないので、その絶対値は0.4V以上たとえば0.6Vに設定してもよい。また簡単のためVCHはVCCの2倍と仮定してきたが、VCHはトランジスタの耐圧、たとえばゲート耐圧以下である限り、VCC以上であればよい。
さらにメモリセル内の感度を高めたままで高速に給電線を充電する方法もある。前述したようにメモリセル内でトランジスタが交差結合した回路は差動アンプとみなせるが、オフセット電圧以外にノードN1、N2間の容量差も差動アンプの感度に影響する。メモリセルのレイアウトによっては、高密度化を優先にすると容量差ができる場合があるが、この値が大きいと感度が悪くなる。つまり増幅直前にはノードN1,N2の間により大きな電圧差が必要になる。この容量差による感度は、給電線(たとえばPL1)をVCHに立ち上げる速度が速いほど悪くなる。この問題は図16に示すような2段増幅で解決できる。すなわちそれぞれの給電線(PL1など)に互いにチャネル幅の大幅に異なる(たとえば10倍)2個のトランジスタを並列接続する。ΦPを印加してまずチャネル幅の小さいトランジスタ(QP1)を導通して給電線を少しずつ充電し、ノードN1,N2間がある大きな電圧差まで増幅されてからΦP’を印加してチャネル幅の大きなトランジスタ(QP1’)を導通して高速に充電する。
図17は本発明の実施例の断面図である。本実施例に示すように、スイッチMOS(QP)とメモリセルのPMOSトランジスタはnウエルに形成されているが、それぞれのトランジスタのソースまたはドレイン電極はVCHまで大きくなるためにそれらのウエルの電位もVCHにしておく必要がある。また、このとき周辺回路のPMOSトランジスタを作るnウエルの電位はVCCにする場合には基板をP型にしておけばよい。
図18は本発明の別の断面図の実施例である。本実施例では、スイッチMOSとメモリセルのPMOSトランジスタには大きい電圧VCHがかかるため、これらのMOSのゲート酸化膜を周辺回路よりも厚くすることによって耐圧を大きくしたものである。周辺回路のMOSトランジスタは、酸化膜圧が薄いままなのでトランスコンダクタンスが大きくなり、高速に動作できる効果がある。
図19は本発明の別の実施例の断面図である。本実施例では、図1の(a)に示すように、スイッチMOSが各メモリセルに付いている時のようにスイッチMOSとメモリセルのPMOSが分離しない場合の実施例である。このような場合には両MOSトランジスタを形成するウエルをVCHの電位にしておけばよい。
図20は本発明の別の実施例の断面図で、本発明をN型基板上に形成した場合の実施例である。N型基板上に本発明を適用する場合、周辺回路とスイッチMOSとメモリセルのPMOSを分離できない。したがって、本実施例に示すようにスイッチMOSとメモリセルのPMOSには共通の深いPウエルを形成し、その中にNウエルを形成して周辺回路と電位を変えるようにできる。
本発明の良さを最大限に活かすには、メモリアレイと周辺回路にさらなる工夫があることが望ましい。図21はチップ内のSRAM部分または、1チップのSRAMに適用したその実施例である。メモリ部分は、複数のメモリアレイ(MA1,MA2,…)に分割されている。グローバルワード線は複数のメモリアレイにまたがって布線されている。メモリアレイ内では、サブワード線(WL11,…,WLn1,WL12,…,WLn2,…)方向にm個、データ線方向(DL11,/DL11,…,DL12,/DL12,…,…)にn個、マトリクス配置されたm×n個の複数のメモリセルMCから成る。スイッチMOSトランジスタ(QPL11,…,QPLn1,QPL12,…,QPLn2,…)を介して複数のメモリセルの高電位側への給電ノードに昇圧電圧VCHが印加されるサブ給電線(PL11,,…,PLn1,PL12,…,PLn2,…)はそれぞれ前述したサブワード線と対をなすように布線されている。尚、サブワード線は、前述した実施例との対応では単にワード線と読み換えることができる。
今、図9を基本とする方式で、図22に示すようにメモリセルMCの記憶セルを形成するMOSトランジスタ(QC1,QC2,QS1,QS2)のVTは0.5V、転送MOSトランジスタ(QT1,QT2)のVTは0.2Vとする。すなわち記憶セルに含まれるMOSトランジスタは、SRAM全体としてサブスレッショルド電流が問題とならないしきい電圧に設定されており、逆に転送MOSトランジスタは注意を要するしきい電圧に設定されている。またこのSRAMに外部から供給される電源VCCは1V、このVCCから電圧変換回路VC2で形成された昇圧電圧VCHは2V(=2VCC)、同じくVCCから電圧変換回路VC3で形成された負電圧−VWBは0.2Vとした。
例えば1本のサブワード線WL11を選択する、すなわち前述した負電圧−VWB(たとえば−0.2V)からVCC(1V)に立ち上がるセル活性化パルスをWL11に印加するには、グローバルワード線GL1と制御線RX1をアドレス信号によって選択すればよい。RX1を選択するには、YDEC・DRVとタイミング制御回路TCを使って形成され、実質的にメモリアレイMA1を選択する信号であるメモリアレイ選択信号Фsr1が利用される。すなわちФsr1を受けるLCBによって−VWBからVCCに立ち上がるパルスをRX1に印加し、GL1に接続される他のレベルコンバータLCBによってVCCから−VWBに立ち上がるパルスをGL1に印加すればよい。グローバルワード線GL1は、行アドレスAXから行アドレスデコーダ・ドライバXDEC・DRVによって選択される。この時他のGL線(グローバルワード線)と他のRX線はそれぞれVCCと−VWBのままである。一方、他のレベルコンバータLCAによってスイッチMOS選択信号群(ФP1,ФP2…)の中で、ФP1のみが0からVCHに立ちあげるパルスとなり、その他は0Vのままである。したがってPL11,…,PLn1に接続されるスイッチMOSはオフとなり、非選択メモリアレイの対応するスイッチMOS群はオンのままである。ФP1を0VからVCHに立ちあげるには、YDEC・DRVととタイミング制御回路TC2を使って形成され、実質的にメモリアレイMA1を選択する信号であるメモリアレイ選択信号Фsp1が利用される。このようにしてWL11上のメモリセル(MC)群は活性化され前述のように動作する。
ここで各データ対線上のQ’D1,Q’D2は、データ対線の電圧が高速にVCCまでプリチャージするための加速トランジスタである。またRWCは図2と同様の列読み出し選択信号(ФRY1)で選択される読み出し・書き込み回路で、高速化のためにすべて低いVTを用いている。またI/O線からデータ線への書き込み動作を高速に行なうために列書き込み選択信号(ФWY1,/ФWY1)で選択されるNチャネルとPチャネルMOSが並列接続されている。
以上のようにワード線と給電線を多分割・部分駆動することにより、内蔵されたVCHや−VWBの発生回路への負担を軽減することができ、単一電源設計がより容易になる。動作にともなって電圧が変動するためにVCHや−VWBに給電しなければならない給電線やワード線が、サブ給電線サブワード線WL11に局所化されるためである。この実施例は、給電線ごとに1個のスイッチMOSを付加すればよいので分割に伴う面積の増加は小さい利点がある。しかしたとえばФP1が高電圧(VCH)パルスなので、この線に接続されている多数のスイッチMOSのゲート容量を充放電するための電力が比較的大きくなる。
図23は図22のメモリセルの動作電圧余裕を計算したものである。この図の横軸は外部から供給される電源電圧VCC、縦軸はワード線WLを選択状態(0VからVCCにする)にした時からデータ線DLと/DLの電位差が100mVに達するまでの時間で定義した信号立ち上がり時間τを表している。信号立ち上がり時間τは小さいほどよい。Conventionalは図22のメモリセルで6個のMOSトランジスタが全て等しいしきい電圧VT=0.75Vを持つものとし、かつQC1とQC2のソース側給電ノード(メモリセルの高電位側給電ノード)を電源電圧VCCに直接接続した従来型のメモリセルの特性を表す。このConventionalの構成ではMOSトランジスタのVTが大きいため、サブスレショルド電流は実質的に問題とはならない。しかし、Conventionalの構成では電源電圧が0.8V以下になると急激に信号立ち上がり時間τが増大し、実質的に動作しなくなることがわかる。すなわち電源電圧VCCが使用したMOSトランジスタのしきい電圧VT以下になると、立ち上がり時間τの増大のためにメモリセルが実質的に動作しなくなる。
一方、本願の図22のメモリセルを使用した場合には、さらに低い電源電圧まで動作する。図23のThis workで示す曲線は、図22のメモリセル内の記憶セルを構成するQC1、QC2、QS1、及びQS2のしきい電圧を0.75Vとし、転送MOSトランジスタQT1とQT2のしきい電圧を0.2Vとして計算したものである。さらに昇圧電圧VCHは2VCCと3VCCの2つの場合について計算しており、それぞれ丸と四角により計算点を示す。この例では電源電圧が記憶セルのMOSトランジスタのしきい電圧以下になってもτ=10ns程度で動作し、約0.5V程度まで動作することがわかる。すなわち、本願によれば記憶セルのMOSトランジスタのしきい電圧はサブスレショルド電流の制約から一定値以下(例えば0.5V)にはできないにもかかわらず、このしきい電圧以下で動作するSRAMの構成法が示された。図22ではQT1とQT2のしきい電圧をサブスレショルド電流が問題となる0.2Vとしたために、ワード線の低電位側の信号レベルを−VWBとしてメモリセルが非選択状態のときQT1とQT2にサブスレショルド電流が流れないようにした。QT1とQT2にサブスレショルド電流が問題とならないように例えば0.5Vのしきい電圧のMOSトランジスタを使った場合には、その駆動能力が大きくなるようにワード線の高電位側の信号レベルを十分昇圧してやればよい。さらに図21などに示したデータ線上の負荷MOSあるいは読み出し・書き込み回路RWC内のMOSなどのVTを十分小さく(たとえば0.2V以下)すれば十分な低電圧動作は可能である。その他の周辺駆動・論理回路は、前述した単行本「超LSIメモリ」に述べられているようなサブスレッショルド電流低域回路を用いることで十分低いVTで、すなわち十分低いVCCで効果する。したがってチップ全体としてはセル内交差結合MOSのVT以下のVCCでも動作することになる。
本願は電池のような低い電源電圧で動作する装置において特に利点が大きい。すなわち、太陽電池はその電源電圧は約0.5V程度であるが、この太陽電池でも動作するようなSRAMが初めて可能になる。また低電圧化できることから消費電力の低減効果は著しい。
図24は面積はやや大きくなるがより低電力化を図るための他の実施例である。簡単のため図21のWL11とPL11の部分のみを抜き出している。図21のVCHをスイッチするMOSトランジスタPL11〜PLn1は一本の信号ФP1で同時に制御されるのに対し、図24では分割された給電線毎にスイッチMOSとそのゲートを制御するレベルコンバータが付加してある。たとえばWL11が選択されて活性パルスが印加されるとQPL1のゲートはそれまでの0からVCHになりQPL1はオフになる。したがって高電圧(VCH)で駆動されるゲート容量は1個となり低電力化される。この時他のスイッチMOSのゲートは0のままである。
QC1,QC2,QT1,QT2,QS1,QS2,....メモリセル内トランジスタ、N1,N2....メモリセル内記憶ノード、DL,/DL,DL11,/DL11,DL12,/DL12....データ線、WL1,WL2,WL11,WL12,WLn1,WLn2,...ワード線、PL1,PL2,PL1’,PLm’,PL11,PL12,PLn1,PLn2...給電線、PLC...共通給電線、MC,MC1〜MC4...メモリセル、VSS...基準電位、VCC...電源電圧、VCH...電源電圧あるいは昇圧電源電圧、QP1,QP2,QP,QP1’...スイッチトランジスタ、CE...チップ活性化信号、PC...プリチャージ回路、ΦP,/ΦP’,ФP1,ФP2,ФP1’...プリチャージ信号、AMP..アンプ、SP,SN...アンプ駆動線、QEQ...平衡用トランジスタ、ΦR1,ΦR2...読み出し選択記号、ΦW1,ΦW2...書き込み選択記号、ΦRW1...読みだし・書き込み選択記号、AX,AY...行並びに列アドレス、Din,Dout...データ入力並びにデータ出力、/WE...書き込み制御信号、QR1,QR2...読み出しトランジスタ、QW1,QW2...書き込みトランジスタ、SPG...アンプ駆動回路、XDEC,DRV...行デコーダ並びにドライバ、YDEC,DRV...列デコーダ並びにドライバ、I/O,/I/O...データ入出力線、RWC...読み出し・書き込み制御回路、QL1,QL2,QL3,QL4...内部電圧制御トランジスタ、ΦX1,ΦXn...給電線選択信号、INTF...チップの入出力インタフェース回路、CORE...チップの主要回路、VDC...内蔵降圧回路、VCC1,VCC2...電源電圧、VC1,VC2,VC3,...電圧変換回路、PCG...プリチャージ信号発生回路、LCA,LCB...レベルコンバータ,RX1,RX2...制御線,GL1,GLn...グローバルワード線,ФRY1...列読みだし選択信号,ФWY1,ФWY1...列書き込み選択信号,QPL1,QPL2...スイッチトランジスタ、VWB...ワード線バイアス電圧、MA1,MA2...メモリアレイ、Фsr1,Фsr2...メモリアレイ選択信号、Фsp1,Фsp2...メモリアレイ選択信号、TC1,TC2...タイミング制御回路、GA11,GAn1,GA12,GAn2...NANDゲート。