CN111418014A - 存储器装置的并行化器中的dqs门控 - Google Patents

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Abstract

本发明涉及存储器装置(10)及方法，所述方法包含在输入缓冲器(18)处接收数据及输出串行数据。所述串行移位数据经传递朝向串行移位寄存器(90)，串行移位寄存器(90)将其存储的数据以并行格式移位到数据写入总线中。串行寄存器加载电路系统(88)控制串行移位寄存器(90)的加载。所述串行寄存器加载电路系统(88)经配置以接收数据选通信号(DQS)并将所述数据选通提供到所述串行移位寄存器(90)以导致所述串行移位寄存器(90)在写入操作期间在所述串行数据中移位。所述串行寄存器加载电路系统(88)包含门控电路系统(50)，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号截止从所述串行寄存器加载电路系统(88)提供所述数据选通。

Description

存储器装置的并行化器中的DQS门控
技术领域
本发明的实施例大体上涉及半导体装置领域。更明确来说，本发明的实施例涉及截止在存储器装置的并行化器中使用数据选通门控的写入操作的潜在振铃数据选通。
背景技术
半导体装置(例如存储器装置)利用数据信号、数据选通及/或其它信号的相位移位的时序执行操作。当存储器装置的内部数据脉冲(DQS)路径较长时，在写入操作的最后一写入位之后可能存在充足的时间来完成伴随DQS信号的传入串行数据的串行到并行转换，而无需捕捉传播到执行串行到并行转换的电路系统的未驱动DQS信号的假性边缘。存储器装置的一些规格可能要求内部DQS路径较短。然而，随着此路径缩短，DQS信号的传播停止在写入操作的写入后同步码期间变得更加难以完成。写入后同步码是从最后一个写入位由DQS信号的最后一个下降边缘捕获的时间起直到由于外部控制器停止外部地驱动DQS信号的DQS信号的不确定/无效状态的时间量。作为对DQS信号时序的另一限制，用于后同步码的存储器装置的一些规格可能较小，从而加剧了存储器装置满足此类规格的时序困难。如果内部时序超过指定窗口，那么数据(例如，在串行到并行转换期间)可被破坏。
本发明的实施例可涉及上文陈述的问题中的一或多者。
附图说明
图1是说明根据本发明的实施例的在用于将串行数据转换成并行数据的并行化器中具有门控电路系统的存储器装置的某些特征的简化框图；
图2A是包含根据实施例的使用较长后同步码的图1的存储器装置的时钟的时序图；
图2B是包含根据实施例的使用较短后同步码的图1的存储器装置的时钟的时序图；
图3是根据实施例的DQS截止电路系统的示意图，所述DQS截止电路系统包含具有串行移位寄存器及串行寄存器加载电路系统的图1的并行化器；
图4是根据实施例的图3的串行移位寄存器的示意图；及
图5是根据实施例的具有图1的门控电路系统的图3的串行寄存器加载电路系统的示意图。
具体实施方式
下文将描述一或多个特定实施例。为了提供对这些实施例的简洁描述，在说明书中不描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策来实现开发者的特定目标，例如遵守可因实施方案而异的与系统相关及商业相关的约束。此外，应了解，此开发代价可能较为复杂且耗时，然而，对受益于本发明的一般技术人员来说，其将是日常设计及制造(fabrication/manufacture)工作。
如先前所述，用于存储器装置的写入后同步码是从最后一个写入位由数据选通(DQS)信号的最后一个下降边缘捕获起直到所述DQS信号由于外部控制器停止驱动存储器装置外部的DQS而返回到不确定或无效三态的时间量。第五型双倍数据速率同步动态随机存取存储器(DDR5 SDRAM)装置可包含DDR5的规格，其包含较短(例如，0.5tCK)的至少一个写入后同步码要求。此窗口可能由于在指定较短窗口中关断内部DQS信号的困难而难以满足。在此较短窗口之后，可允许用于生成内部DQS的外部DQS信号转变到不确定或无效三态。如果内部DQS信号在此较短窗口中不关断，那么外部DQS信号的三态可在内部DQS将保持不变时不利地导致较短窗口之后的内部DQS信号中的经断言边缘。对内部DQS信号的此不适当的断言可导致内部数据破坏。如本文中论述，在捕获最后一个写入位之后立即断开内部DQS路径的所揭示的技术可用于将后同步码大小减小到足以满足较短后同步码规格。由于DQS路径的断开相对接近并行化器发生且使用了相对较少延迟，所以此门控可实现减小的后同步码长度同时确保数据的串行到并行转换可正确地发生，如本文中论述。
现转到图式，图1是说明存储器装置10的某些特征的简化框图。明确来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为DDR5 SDRAM装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功耗、更多带宽及更大存储容量。
存储器装置10可包含数个存储器库12。例如，存储器库12可为DDR5 SDRAM存储器库。存储器库12可经提供在经布置在双列直插存储器模块(DIMMS)上的一或多个芯片(例如SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有数个存储器库12的单个存储器芯片(例如SDRAM芯片)的部分。针对DDR5，存储器库12可进一步经布置以形成库群组。例如，针对8千兆位(Gb)DDR5SDRAM，存储器芯片可包含16个存储器库12，其经布置到8个库群组中，每一库群组包含2个存储器库。例如，针对16Gb DDR5 SDRAM，存储器芯片可包含32个存储器库12，其经布置到8个库群组中，每一库群组包含4个存储器库。可取决于整体系统的应用及设计利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从外部装置(例如处理器或控制器17)提供数个信号(例如信号15)。IO接口16包含缓冲传入数据的输入缓冲器18。处理器或控制器17可将各种信号15提供到存储器装置10以促进要写入到存储器装置10或要从存储器装置10读取的数据的传输及接收。
如应了解，命令接口14可包含数个电路，例如时钟输入电路19及命令地址输入电路20，(例如)以确保信号15的正确处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用一对差分系统时钟信号，在本文中称为真时钟信号(Clk_t)及条形时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t与下降条形时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t与条形时钟信号Clk_c的上升的转变。命令(例如读取命令、写入命令等)通常在时钟信号的正边缘上键入，且数据在正时钟边缘及负时钟边缘两者上传输或接收。
时钟输入电路19接收真时钟信号(Clk_t)及条形时钟信号(Clk_c)并生成内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟发生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK生成相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK经供应到I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号/相位CLK也可经提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码所述命令信号以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调相控内部时钟信号LCLK的生成。例如，相控内部时钟信号LCLK可用于为通过IO接口16的数据计时。
此外，命令解码器32可解码命令，例如读取命令、写入命令、模式寄存器设置命令、激活命令等，且经由总线路径40提供对对应于所述命令的特定存储器库12的存取。如应了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含库控制块22，其提供必要解码(例如，行解码器及列解码器)，还提供其它特征，例如时序控制及数据控制，以促进到存储器库12及来自存储器库12的命令执行。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为适应命令/地址信号(CA<13:0>)的14位总线。命令/地址信号使用时钟信号(Clk_t及Clk_c)经计时到命令接口14。例如，命令接口可包含命令地址输入电路20，其经配置以接收及传输命令以通过命令解码器32提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号启用存储器装置10以处理传入CA<13:0>总线上的命令。对存储器装置10内的特定库12的存取与命令一起编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，裸片终端(CA_ODT)信号上的命令/地址可经提供以促进存储器装置10内的适当阻抗匹配。例如，复位命令(RESET_n)可用于在上电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以反转命令/地址总线上的命令/地址信号CA<13:0>的状态，例如，取决于用于特定存储器装置10的命令/地址路由。镜(MIR)信号也可经提供以促进镜功能。MIR信号可用于多路复用信号使得其可基于特定应用中的多个存储器装置的配置经交换用于启用信号到存储器装置10的特定路由。同样也可提供促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于用于连接性测试的测试模式中。
命令接口14还可用于将针对可检测到的某些错误的警告信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警告信号(ALERT_n)。也可生成其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如上文所描述的使用TEN信号执行的连接性测试模式。
数据可利用上文论述的命令及计时信号通过经由IO接口16传输及接收数据信号44发送到存储器装置10及从存储器装置10发送。更明确来说，数据可通过数据路径46(其包含多个双向数据总线)发送到存储器库12或从存储器库12检索。通常称为DQ信号的数据IO信号通常使用输入缓冲器18在一或多个双向数据总线中传输及接收。数据路径46可包含将DQ信号从串行总线48转换到并行总线49的并行化器47。如下文关于图3论述，并行化器47可包含门控电路系统50，其在写入操作完成之后但在并行化器47可从控制器17捕获未驱动DQS的假性边缘之前阻止DQS信号的潜在传播。
针对某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可划分成高字节及低字节。例如，针对x16存储器装置，IO信号可划分成对应于(例如)数据信号的高字节及低字节的高IO信号及低IO信号(例如，DQ<15:8>及DQ<7:0>)。
为了在存储器装置10内允许更高数据速率，某些存储器装置，例如DDR存储器装置，可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，用于写入命令)或由存储器装置10驱动(例如，用于读取命令)。针对读取命令，DQS信号实际上是具有经预先确定模式的额外数据输出(DQ)信号。针对写入命令，DQS信号用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t及Clk_c)，DQS信号可经提供为一对差分数据选通信号(DQS_t及DQS_c)以在读取及写入期间提供差分对信令。针对某些存储器装置，例如DDR5 SDRAM存储器装置，差分DQS信号对可划分成对应于(例如)发送到存储器装置10及从存储器装置10发送的数据的高及低字节的高及低数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。
DQS信号由控制器17驱动到存储器装置10以在写入数据中选通。当写入操作完成时，控制器17将停止驱动DQS且允许其浮动到不确定的三态条件。当DQS信号不再由控制器17驱动时，从控制器17到存储器装置10的外部DQS信号将处于未知/不确定状态。此状态可在存储器装置10内导致不合意的行为，这是因为存储器装置10内的内部DQS信号可处于中间电平及/或可振荡。在一些实施例中，当控制器17停止驱动外部DQS信号时，甚至外部DQS信号也在I/O接口16处可振铃。
如先前论述及下文更详细论述，存储器装置10可试图在写入操作结束之后尽可能快地停用所有写入电路系统，以避免错误写入数据被传递到串行移位寄存器，如下文关于图3论述。如关于图2A及2B论述，DDR5规格可包含较短后同步码周期，其中外部DQS信号在最后一个写入数据位之后仍由控制器17驱动以在控制器17停止驱动外部DQS信号之前允许有时间停用写入电路系统使其无法进行传播。DDR5规格可定义可使用模式寄存器选择的较短(例如0.5tCK)后同步码周期及较长(例如1.5tCK)后同步码周期。然而，较短后同步码周期可提供较短时间周期以在控制器17停止驱动外部DQS信号之前停用写入电路系统。如下文关于图3及附图论述，数据路径46中的DQS路径中的门控电路系统50可在DQS路径控制中足够早地停用DQS信号到写入电路系统(例如，串行到并行转换电路系统)的传播，其中DQS信号的内部停用在控制器17停止驱动外部DQS信号之前完成，从而潜在地导致假性边缘传播到写入电路系统。
返回到图1，阻抗(ZQ)校准信号也可通过IO接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻将输入阻抗校准到已知值。如应了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器用作用于调整IO引脚的内部ODT及驱动强度的参考。
另外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置到其中信号通过相同引脚环回通过存储器装置10的模式中。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅包含数据引脚。此通常希望用于监测存储器装置10在IO接口16处捕获的数据。
如应了解，各种其它组件，例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义各种模式的可编程操作及配置)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等，也可并入到存储器系统10中。因此，应理解，仅提供图1的框图来强调存储器装置10的某些功能特征以协助后续详细描述。
图2A说明包含用于存储器装置10的可在DDR5规格中指定的时钟52的时序图51。时序图51还包含可用于捕获在数据信号54中传输的数据的潜在DQS信号56A、56B及56C。潜在DQS信号56A包含2循环前同步码58A，潜在DQS信号56B包含3循环前同步码58B，且潜在DQS信号56C包含4循环前同步码58C。在一些实施例中，其它潜在DQS信号可具有其它前同步码长度。无论长度如何，前同步码58A、58B及58C都包含不确定三态60与其中数据经由数据信号54传输的数据周期62之间的周期。时序图51还展示潜在DQS信号56A、56B及56C中的每一者包含0.5tCK的写入后同步码64，其中控制器17在控制器17停止驱动用于生成适当潜在DQS信号56A、56B或56C的外部DQS信号之前在数据周期62之后仍驱动所述外部DQS信号。类似地，图2B说明类似于图2A的时序图51的时序图70。然而，如时序图70中说明，写入后同步码可为0.5tCK的较短前同步码。
在一些实施例中，门控电路系统50可用于在写入操作之后门控内部DQS路径中的输入缓冲器18之后的并行化器47中的内部DQS路径。此门控可防止外部DQS信号的假性DQS边缘及/或不确定状态传播到存储器装置10中其它任何地方的任何电路系统。然而，可能难以导致停用信号在功能上足够快地做出响应以在其导致写入电路系统中的数据破坏之前停止内部DQS路径中的DQS信号。并行化器47是写入电路中的一者，其可能特别易受由于较短内部DQS路径及/或较短后同步码长度而导致数据破坏的假性DQS边缘影响。
图3是包含并行化器47的DQS截止电路系统80的示意图。如说明，输入缓冲器18从控制器17接收DQ信号82及DQS信号84。在一些实施例中，DQ信号82及/或DQS信号84可从外部DQ信号及/或由控制器直接提供的DQS放大或调整。举例来说，一或多个反相放大器可经包含以提高外部DQ信号及/或DQS的振幅以考虑到将扇出加载于存储器装置10中。输入缓冲器18使用DQS信号84缓冲来自DQ信号82的串行数据86。串行数据86经传递到并行化器47。并行化器47包含包括门控电路系统50的串行寄存器加载电路系统88。当门控电路系统50实现传递DQS信号84时，并行化器47将串行数据86加载于串行移位寄存器90中，接着，串行移位寄存器90将所述数据传递到串行到并行转换电路系统92中，串行到并行转换电路系统92将并行数据94传递到并行寄存器96。并行数据94最终被存储于存储器库12中。
图4是串行移位寄存器90的实施例的示意图。串行移位寄存器90包含触发器102、104及106。触发器102、104及106接收SrClk信号108及互补SrClkf信号110以将串行数据86从输入缓冲器18循序地传递通过触发器102、104及106。触发器102、104及106还可利用当存储器装置10上电时复位所述触发器的PwrUpRst信号112。SrClk信号108及互补SrClkf信号110可从串行寄存器加载电路系统88接收。此外，如下文关于图5论述，SrClk信号108及互补SrClkf信号110两者都可从DQS信号84衍生。因此，DQS信号84中的假性边缘可导致串行移位寄存器90及/或潜在地存储器装置的其它写入电路系统中的数据破坏。
串行移位寄存器90中包含的触发器的数目可为写入操作的位长度及/或用于将写入操作的位移位到存储器库12中的相位的数目的函数。举例来说，当写入操作具有16位预提取且针对预提取使用四个划分相位时，每一相位包含四个位。在此实施例中，串行移位寄存器90包含三个触发器102、104及106。三个触发器106、104及102分别输出写入位WrData<0>114、WrData<1>116及WrData<2>116。待由串行移位寄存器100处理的另一位WrData<3>120可能在触发器102、104及106中不移位且在并行格式化数据写入(DW)总线上从输入缓冲器18直接递送到串行到并行转换电路系统92。
图5是用于将SrClk信号108及SrClkf信号110传递到串行移位寄存器90的串行寄存器加载电路系统88的示意图。如先前论述，串行寄存器加载电路系统88包含门控电路系统50。门控电路系统50包含OR门130及NAND门132，其接收数据选通假(DSF)信号134、无隙写入信号136及门控信号138。DSF信号134是DQS信号84的逻辑补码。由于DSF信号134用于单向方面(例如，写入操作)，所以从DSF信号134的“DQS”省略“Q”。无隙写入信号136指示连续写入操作正发生/将发生。无隙写入信号136防止门控电路系统50使用门控信号138停用DSF信号134的传递。门控信号138是控制是将DSF信号134传递到串行移位寄存器90还是从串行移位寄存器90截止的电压。
由于DSF信号134是DQS信号84的逻辑补码，所以DSF信号134是DQS信号84的函数。类似地，当无隙写入信号136及门控信号138实现DSF信号134的传递时，SrClk信号108是DSF信号134的函数。SrClkf信号110可使用反相器139从SrClk信号108生成。因此，SrClkf信号110也是DSF信号134的函数。因此，SrClk信号108及SrClkf信号110两者都是DQS信号84的函数。门控电路系统50选择性地截止DQS信号84使其不会作为SrClk信号108及/或SrClkf信号110传播到串行移位寄存器90以防止串行移位寄存器90中的数据破坏。
在一些实施例中，门控电路系统50的门控功能可使用选择是否将电压142及/或门控电压144施加于OR门130的选择电路系统140在功能上停用。选择电路系统140可包含多路复用器，其在电压142与门控电压144之间做出选择。另外或替代地，受控开关可仅在将门控电压144连接到OR门130与将门控电压144与OR门130断开之间做出选择。换句话来说，选择电路系统140使门控电路系统50的门控功能对串行寄存器加载电路系统88是任选的。
门控电路系统50使用门控控制电路系统146进行控制。门控控制电路系统146接收指示突发结束的DWload信号148。在写入操作的最后一个位被锁存之前的循环时，在DSF信号134的下降边缘之上断言DWload信号148。接着，当DSF信号134转高时，锁存器150传递通过DWload信号148信号。在DSF信号134由于将锁存器150连接到SrClkf信号110以锁存锁存器150的引脚而转变时发生DWload信号148的此传递。到锁存器引脚的连接中的一者利用反相器151将互补锁存信号(在功能上等效于SrClk信号108及SrClkf信号110)提供到锁存器150。此外，可通过传递SrClkf信号110通过延迟152来延迟此锁存。所述锁存器可使用PwrUpRst信号112进行复位。PwrUpRst信号112及门控电压144经传递到NAND门153中，NAND门153的输出经由反相器154连接到锁存器150的复位引脚。
锁存器150的输出(例如，DWload信号148)经传递到NOR门156使得对应于DWload信号148之后的写入数据的DSF信号134的下一个也是最后一个下降边缘将实现传递穿过NOR门156作为翻转时钟158。翻转时钟158也可使用反相器160反转以生成经反转翻转时钟162。翻转时钟158及经反转翻转时钟162由于DSF信号134的最后下降边缘而触发触发器164以输出DWlatchanddrv信号166，其导致将移位寄存器数据从串行移位寄存器加载到DW总线上作为并行数据。
因此，锁存器150延迟直到从DWload信号148在倒数第二循环时断言起到最后循环的最终触发，使得最后写入数据从输入缓冲器18锁存且经移位到WrData<3>120位置中以立即并行加载到DW总线上。锁存器150还防止DSF信号134传递通过NOR门156直到最后一个位被锁存。此防止DSF信号134的永久传递直到最后一个位被锁存由于写入突发的每隔一个循环时的不必要的门切换而节省电力。
在一些实施例中，写入操作可包含循环冗余校验(CRC)位。当包含CRC函数时，对应于写入数据的DSF信号134的最后一个下降边缘之后的下一循环可用于额外位。因此，当启用CRC时，DWlatchanddrv信号166导致CRC触发器168在对应于写入数据的DSF信号134的最后下降边缘之后的下一循环时输出CRClatchanddrv信号170。
CRC函数可使用指示CRC是否用对应于CRC启用的逻辑低启用的CRCEnF 172来启用。CRCEnF 172可使用反相器174反转以生成CRCEn 176。此外，为了增加用于扇出加载的振幅，CRCEn 176可传递通过反相放大器178以产生CRCEnF 172的经放大版本以传播通过串行寄存器加载电路系统88。
除了驱动DW总线之外，DWlatchanddrv信号166反馈到多路复用器179中以立即停用DSF信号134传递通过门控电路系统50。多路复用器179包含接收DWlatchanddrv信号166及CRCEnF 172的AND门180。因此，当CRC被停用且数据如DWlatchanddrv信号166中所指示正/已在DW总线中被驱动时，AND门180输出逻辑高。多路复用器179还包含接收CRClatchanddrv信号170及CRCEn 176的AND门182。因此，当CRC被启用且CRC位正如由CRClatchanddrv信号170指示那样被驱动时，AND门182输出逻辑高。AND门180及AND门182的输出传递到NOR门184中以生成门控电压144，其与无隙写入信号136一起控制门控电路系统50的门控功能，如先前论述。因此，DWlatchanddrv信号166(或CRClatchanddrv信号170)可使用门控电路系统50截止DSF信号134的传播以防止由于控制器17在写入操作之后停止将外部DQS信号驱动到存储器装置10而在DSF信号134上振铃。如先前所述，截止DSF信号134的传播防止假数据在加载于DW总线上之前被锁存到串行移位寄存器90中。此外，由于较少数目个门(例如，NOR门156、触发器164、CRC触发器168及门控电路系统50)用于在写入操作完成之后截止DSF信号134而快速地执行DSF信号134的此截断，同时使用NOR门156及锁存器150节省电力，如先前论述。
触发器164可使用复位信号185来复位以使触发器164为下一写入操作做好准备。复位信号185可由复位电路系统186控制。复位电路系统186可接收DWloadComplete信号188。DWloadComplete信号188指示DW总线从串行移位寄存器90的并行加载及驱动已经完成。复位电路系统186使用DWloadComplete信号188及使用反相器190从DWload信号148生成的经反转DWload 189生成复位信号185。复位电路系统186包含AND门191，其接收CRCEn 176及使用反相器194从CRClatchanddrv信号170生成的经反转CRClatchanddrv 192。因此，当CRC被启用且CRClatchanddrv信号170未断言时，AND门191输出逻辑高。AND门191的输出与DWloadComplete信号188一起经输入到NOR门198。当DWloadComplete信号188是逻辑低时，NOR门198输出逻辑高，除了在AND门191的输出是逻辑高从而指示CRC被启用且CRClatchanddrv信号170未经断言时之外。NOR门198经输出到AND门200，其在DWload信号148被断言为高时抑制NOR门198的输出传递通过。AND门200的输出与作为PwrUpRst信号112的逻辑补码的PwrUpRstF信号204一起传递到NOR门202。使用这些连接，NOR门202生成控制触发器164的复位的复位信号185。
串行寄存器加载电路系统88还包含可用于复位CRC触发器168的CRC复位电路系统206。CRC复位电路系统206接收PwrUpRst信号112。在一些实施例中，CRC复位电路系统206可使用反相器210从PwrUpRst信号112生成PwrUpRstF信号204以将PwrUpRstF信号204传播到串行寄存器加载电路系统88的其它部件(例如，NOR门202)。CRC复位电路系统206还接收指示CRC加载已经完成的CRCloadComplete 212。PwrUpRst信号112及CRCloadComplete 212经传递到NAND门214，除非PwrUpRst信号112是逻辑高且CRC已完成，否则NAND门214输出逻辑高。NAND门214的输出传递到NOR门216。NOR门216仅在CRC未被启用，PwrUpRst信号112被断言为高，且CRC加载已经完成时输出逻辑高。NOR门216的输出用于控制CRC触发器168的复位。当CRC被启用时，CRC触发器168的复位传播到CRClatchanddrv信号170，接着，其经由AND门191传播到复位信号185。因此，当CRC被启用时，CRClatchanddrv信号170除了启用触发器164使其在CRC位已经驱动之后复位之外还复位CRC触发器168。类似地，如先前所述，当CRC被启用时，多路复用器179不允许DWlatchanddrv信号166切断DSF信号134。代替地，多路复用器179等待直到CRClatchanddrv信号170在下一循环时切换。
尽管前述内容论述各种逻辑低及/或逻辑高断言极性，但在一些实施例中，这些极性中的至少一些可经反转。此外，在一些实施例中，可以类似逻辑功能取代本文中所论述的逻辑门，例如以单个NAND门取代反相器或其它类似变化。
虽然本发明可能易受各种修改及替代形式影响，但特定实施例已通过实例在图中展示且已在本文中详细地描述。然而，应理解，本发明不希望限于所揭示的特定形式。确切来说，本发明希望涵盖落于由所附所附权利要求书所界定的本发明的精神及范围内的所有修改、等效物及替代物。
引用本文中呈现及主张的技术且将其应用于明确地改进本技术领域的实际性质的物质对象及具体实例，且因而，所述技术不是抽象的、无形的或纯理论的。此外，如果本说明书的末尾所附的任何权利要求含有标示为“用于[执行][功能]…的构件”或“用于[执行][功能]…的步骤”的一或多个元件，那么希望此类元件将依据35U.S.C.112(f)来解译。然而，针对含有以任何其它方式标示的元件的任何权利要求，希望此类元件不是依据35U.S.C.112(f)来解译。

Claims (21)

1.一种存储器装置，其包括：
输入缓冲器，其经配置以接收数据及输出串行数据；
串行移位寄存器，其经配置以在数据写入总线上输出呈并行格式的所述串行数据；及
串行寄存器加载电路系统，其经配置以接收数据选通信号并将所述数据选通提供到所述串行移位寄存器以导致所述串行移位寄存器在写入操作期间在所述串行数据中移位，其中所述串行寄存器加载电路系统包含门控电路系统，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号而截止从所述串行寄存器加载电路系统提供所述数据选通。
2.根据权利要求1所述的存储器装置，其中所述串行寄存器加载电路系统包括电力节省电路系统，其减少所述串行寄存器加载电路系统的电力加载直到数据突发完成。
3.根据权利要求1所述的存储器装置，其中移位到所述串行移位寄存器中的所述串行数据仅包括在预提取中传送的数个位的部分。
4.根据权利要求3所述的存储器装置，其中所述数据选通是由外部数据选通信号导致的多个相位划分数据选通中的一者。
5.根据权利要求4所述的存储器装置，其中所述数目的所述部分的数目包括除以所述多个相位划分数据选通的数目的数目。
6.根据权利要求1所述的存储器装置，其中所述门控电路系统接收选择性地至少部分基于所述负载信号的门控电压。
7.根据权利要求6所述的存储器装置，其中所述串行寄存器加载电路系统包括选择是否供应反馈电压作为所述门控电压的选择电路系统。
8.根据权利要求7所述的存储器装置，其中所述选择电路系统包括选择性地将所述门控电压连接到所述门控电路系统的开关。
9.根据权利要求8所述的存储器装置，其中所述选择电路系统包括多路复用器，其在所述门控电压与另一电压之间做出选择以连接到所述门控电路系统。
10.根据权利要求9所述的存储器装置，其中所述串行寄存器加载电路系统包括多路复用器，其在第一负载信号与第二负载信号之间选择所述负载信号。
11.根据权利要求10所述的存储器装置，其中所述第一负载信号指示所述写入操作的数据位已加载。
12.根据权利要求11所述的存储器装置，其中所述第二负载信号指示循环冗余校验位已加载。
13.根据权利要求12所述的存储器装置，其中由所述多路复用器至少部分基于循环冗余校验启用信号在所述第一负载信号与所述第二负载信号之间做出选择。
14.一种方法，其包括：
在具有门控电路系统的串行寄存器加载电路系统处接收数据选通；
在写入操作期间，通过所述门控电路系统将所述数据选通传递到串行移位寄存器；
将数据从所述串行移位寄存器传递到数据写入总线；
确定所述写入操作是否已完成；及
在确定所述写入操作已完成之后，阻断所述数据选通使其无法从所述串行寄存器加载电路系统传递到所述串行移位寄存器以使所述串行移位寄存器由于所述数据选通的不确定状态而无法移位数据。
15.根据权利要求14所述的方法，其包括从包含所述串行寄存器加载电路系统的存储器装置外部的控制器接收所述数据选通。
16.根据权利要求15所述的方法，其中所述不确定状态由所述控制器停止驱动所述数据选通导致。
17.根据权利要求14所述的方法，其中确定所述写入操作是否完成包括确定循环冗余校验是否启用。
18.根据权利要求17所述的方法，其中确定所述写入操作是否完成包括确定将在传送中写入到存储器单元的所有数据位在所述循环冗余校验未启用时是否已经移位到所述数据写入总线。
19.根据权利要求17所述的方法，其中确定所述写入操作是否完成包括确定将在传送中写入到存储器单元的所有数据位在所述循环冗余校验未启用时是否已经移位到所述数据写入总线。
20.一种存储器装置，其包括：
多个存储器单元；
门控电路系统，其经配置以接收数据选通及将所述数据选通传递到数据写入总线以捕获作为写入操作的部分将写入于所述多个存储器单元中的数据；
数据写入触发器，其经配置以在所述写入操作中写入所述数据的最后一个循环时在其时钟引脚处接收所述数据选通及仅在写入所述数据的所述最后一个循环时在其输出处触发负载信号；及
反馈电路系统，其经配置以将所述负载信号反馈到所述门控电路系统以在所述写入操作已完成之后从所述数据写入总线截止所述数据选通。
21.根据权利要求20所述的存储器装置，其包括循环冗余校验触发器，所述循环冗余校验触发器经配置以从所述数据写入触发器接收所述负载信号及触发循环冗余校验负载信号，所述循环冗余校验负载信号在循环冗余经启用用于所述存储器装置时抑制所述数据写入触发器的复位直到所述循环冗余校验负载信号已触发。
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