CN111316359B - 数据选通门控 - Google Patents

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Abstract

用于对来自存储器器件的输入缓冲器的内部数据选通进行门控的方法和器件。门控功能发生在写入操作停止之后，但在外部控制器终止驱动用于产生内部数据选通的外部数据选通之前。方法和器件使用本地计数器来计数在写入操作期间在数据选通上已发生多少脉冲。当本地计数器指示写入操作的预期周期数已过去时，本地计数器指示已完成写入操作。所述指示导致门控电路系统从写入电路系统切断内部数据选通。

Description

数据选通门控
技术领域
本公开的实施例一般来说涉及半导体器件的领域。更具体来说，本公开的实施例涉及使用数据选通门控来减少用于写入操作的后同步码。
背景技术
半导体器件(例如，存储器器件)利用通过数据信号、数据选通和/或其他信号的相移进行定时来实行操作。写入操作可包含后同步码。写入后同步码是从当数据选通(DQS)信号的最后一个下降沿捕捉到最后一个写入位直到非确定/无效状态的时间量。后同步码的某些规格可能为小的，从而给存储器器件满足这些规格带来了定时困难。如果内部定时超过规定窗口，则数据和/或相位产生电路系统可能会受到损坏。
本公开的实施例可涉及上述一或多个问题。
发明内容
一方面，本公开涉及一种存储器器件，包括：输入数据选通DQS缓冲器，被配置成接收DQS信号；门控电路系统，被配置成当启用所述DQS信号的连接时，使用反映所述DQS信号的门控信号来将所述连接切换到写入电路系统；一或多个计数器，被配置成当启用所述连接时，在写入操作期间对所述门控信号的周期进行计数，其中所述门控电路系统被配置成至少部分地基于所述门控信号的经计数的所述周期来切换所述连接；以及锁存电路系统，所述锁存电路系统至少部分基于所述写入操作的经计数的所述周期来产生门控启用信号，其中所述门控启用信号控制所述门控电路系统的操作，其中所述锁存电路系统被配置成接收指示所述写入操作的最后一个周期的开始的写入结束WrEnd信号，以将所述锁存电路系统置于活动模式下，其中所述门控信号的互补非门控版本的下一个下降沿被配置为改变所述门控启用信号以切断DQS，以防止由于在所述写入操作后的所述DQS信号转换为不确定状态而捕获失真DQS脉冲。
另一方面，本公开涉及一种在存储器器件中使用的方法，包括：在存储器器件处从控制器接收DQS信号；通过门控电路系统对DQS信号进行门控以在写入操作期间产生门控DS信号；使用一或多个计数器对所述门控DS信号的周期进行计数；以及当经计数的所述周期指示写入操作完成时，将写入结束WrEnd信号发送到锁存电路系统，其中所述WrEnd信号指示所述写入操作的最后一个周期的开始以将所述锁存电路系统置于活动模式下；当所述锁存电路系统处于活动模式下时，接收所述门控DS信号的互补非门控版本的下一个下降沿以通过切换所述门控电路系统以停止将所述DQS信号作为所述门控DS信号传送到写入电路系统来改变门控启用信号以切断DQS，以防止由于在所述写入操作后所述控制器将所述DQS信号转换为不确定状态而捕获失真DQS脉冲。
再一方面，本公开涉及一种存储器器件，包括：输入数据选通DQS缓冲器，被配置成接收DQS信号并输出DS信号；门控电路系统，被配置成当启用所述DS信号的连接时，使用反映所述DS信号的门控DS信号来将所述连接切换到写入电路系统；一或多个计数器，被配置成当通过使计数数据脉冲依序传送通过所述一或多个计数器来启用所述连接时，对所述门控DS信号的周期进行计数，其中所述一或多个计数器经配置以发送指示写入操作的最后一个周期的开始的写入结束WrEnd信号；以及锁存电路系统，被配置成接收所述WrEnd信号以将所述锁存电路系统置于活动模式下，其中在所述活动模式下，所述锁存电路系统经配置以接收所述门控DS信号的互补非门控版本的下一个下降沿以改变门控启用信号以通过至少部分地基于所计数的所述周期来控制所述门控电路系统而切断所述DQS信号以防止由于所述DQS信号被驱动为不确定状态而捕获失真DQS脉冲。
附图说明
图1是例示出根据本公开实施例的具有DQS门控电路系统的存储器器件的某些特征的简化方块图；
图2A是根据实施例的包含用于使用长的后同步码的图1的存储器器件的时钟的定时图；
图2B是根据实施例的包含用于使用短的后同步码的图1的存储器器件的时钟的定时图；
图3是根据实施例的图1的DQS门控电路系统的示意图，所述DQS门控电路系统可用于使用锁存电路系统来实施图2A和2B的定时图；
图4是根据实施例的包含循环计数器电路系统和本地计数器的图3的DQS门控电路系统的详细说明的示意图；
图5是根据实施例的包含脉冲长度电路系统的图4的本地计数器的示意图；
图6是根据实施例的图4的循环计数电路系统的示意图；
图7是根据实施例的图3的锁存电路系统中的第一锁存电路系统的示意图；
图8是根据实施例的图3的锁存电路系统中的第二锁存电路系统的示意图；以及
图9是根据实施例的图5的脉冲长度电路系统的示意图。
具体实施方式
以下将阐述一或多个特定实施例。为了提供这些实施例的简要说明，在说明书中未阐述实际实施方式的所有特征。应理解，在任何这种实际实施方式的开发中，如同在任何工程或设计项目中一样，必须做出许多特定于实施方式的决定来实现开发者的特定目标，例如符合系统相关和商业相关的约束，这些目标可能因实施方式之间的不同而变化。此外，应理解，这种开发努力可能是复杂和耗时的，但是对于受益于本公开的普通技术人员来说，这将是设计、制作和制造的常规任务。
如前所述，写入后同步码是从当数据选通(DQS)信号的最后一个下降沿捕捉到最后一个写入位时直到DQS信号返回到非确定或无效三态的时间量。双倍数据速率类型五同步动态存取存储器(DDR5 SDRAM)器件可包含：DDR5的规范，包含至少一个短(例如，0.5tCK)的写入后同步码要求。由于在规定的短窗口中关闭内部DQS信号的困难，因此窗口可能难以满足。在这个短窗口之后，用于产生内部DQS的外部DQS信号可被允许转换到非确定或无效三态。如果在这个短窗口中内部DQS信号没有被关闭，那么外部DQS信号的三态可能会在短窗口之后无意中在内部DQS信号中导致断言沿。这种对内部DQS信号的不当断言可能会导致内部数据损坏和/或DQS相位产生器电路的损坏。写入均衡训练逻辑可包含定时偏斜补偿逻辑，所述定时偏斜补偿逻辑可识别和补偿内部和外部定时偏斜以解决用于DDR5 SDRAM器件的DQS与时钟之间的非确定性。如本文所论述，写入均衡训练逻辑还可用于减小后同步码的大小以满足短的后同步码规范。由于写入均衡训练发生得相对接近接收到DQS，因此使用写入均衡信号可包含相对少的延迟且可在DQS路径中启用早期门控以实现如本文所论述的减少的后同步码长度。
现在转到附图，图1是例示出存储器器件10的某些特征的简化方块图。具体来说，图1的方块图是例示出存储器器件10的某种功能的功能方块图。根据一个实施例，存储器器件10可为DDR5 SDRAM器件。与前代DDR SDRAM相比，DDR5 SDRAM的各种特征可允许降低的功耗、更大的带宽及更大的存储容量。
存储器器件10可包含多个存储器存储库12。存储器存储库12可例如为DDR5SDRAM存储器存储库。存储器存储库12可设置在布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。应理解，每个DIMM可包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可包含一或多个存储器存储库12。存储器器件10代表具有多个存储器存储库12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储库12可被进一步布置成形成存储库组。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含：被布置成8个存储库组的16个存储器存储库12，每个存储库组包含2个存储器存储库。对于16Gb DDR5 SDRAM，存储器芯片可包含：被布置成8个存储库组的32个存储器存储库12，每个存储库组包含例如4个存储器存储库。根据整个系统的应用和设计而定，可利用存储器器件10上的存储器存储库12的各种其他配置、组织和大小。
存储器器件10可包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从外部器件(例如处理器或控制器17)提供多个信号(例如信号15)。处理器或控制器可向存储器器件10提供各种信号15以便于发送和接收要写入到存储器器件10或从存储器器件10读取的数据。
应理解，命令接口14可包含多个电路，例如时钟输入电路18和命令地址输入电路20，以确保信号15的适当处理。命令接口14可从外部器件接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真时钟信号(Clk_t)和条时钟信号(Clk_c)。用于DDR的正时钟沿是指其中上升的真时钟信号Clk_t与下降的条时钟信号Clk_c相交的点，而负时钟沿指示下降的真时钟信号Clk_t和上升的条时钟信号Clk_c的转换。命令(例如，读取命令、写入命令等)通常是在时钟信号的正沿进入且数据是在正时钟沿和负时钟沿二者上发送或接收。
时钟输入电路18接收真时钟信号(Clk_t)和条时钟信号(Clk_c)并产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器，例如延迟锁定环(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK产生相位受控的内部时钟信号LCLK。相位受控的内部时钟信号LCLK例如被供应到I/O接口16且被用作用于确定读取数据的输出定时的定时信号。
内部时钟信号/相位CLK也可被提供到存储器器件10内的各种其他组件且可被用来产生各种附加的内部时钟信号。举例来说，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可通过总线36向DLL电路30提供命令信号以协调相位受控的内部时钟信号LCLK的产生。相位受控的内部时钟信号LCLK可例如用于通过IO接口16对数据进行定时。
此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设定命令、激活命令等命令进行解码且通过总线路径40提供对对应于命令的特定存储器存储库12的存取。应理解，存储器器件10可包含例如行解码器和列解码器等各种其它解码器以便于对存储器存储库12的存取。在一个实施例中，每个存储器存储库12包含存储库控制块22，存储库控制块22提供必要的解码(例如，行解码器和列解码器)以及其他特征，例如定时控制和数据控制以便于执行去往和来自存储器存储库12的命令。
存储器器件10基于从例如处理器等外部器件接收的命令/地址信号来执行操作，例如读取命令和写入命令。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t和Clk_c)将命令/地址信号定时到命令接口14。命令接口可包含：命令地址输入电路20，被配置成例如通过命令解码器32接收和发送命令以提供对存储器存储库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器器件10能够处理进入的CA<13:0>总线上的命令。使用命令将对存储器器件10内的特定存储库12的存取编码在CA<13:0>总线上。
另外，命令接口14可被配置成接收多个其他命令信号。举例来说，可提供管芯终端上命令/地址(CA_ODT)信号以便于存储器器件10内的适当阻抗匹配。例如在上电期间，重置命令(RESET_n)可用于对命令接口14、状态寄存器、状态机等进行重置。命令接口14还可接收命令/地址反相(CAI)信号，命令/地址反相CAI信号可例如根据特定存储器器件10的命令/地址路由被提供来对命令/地址总线上的命令/地址信号CA<13:0>的状态进行反相。还可提供镜像(MIR)信号来促进镜像功能。基于特定应用中的多个存储器器件的配置，MIR信号可用于多路复用信号，使得它们可被交换以实现信号到存储器器件10的特定路由。也可提供便于测试存储器器件10的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器器件10置于测试模式下以进行连接性测试。
命令接口14还可用于向系统处理器或控制器提供可能被检测到的某些错误的警报信号(ALERT_n)。举例来说，如果检测到循环冗余校验(CRC)错误，则可从存储器器件10发送警报信号(ALERT_n)。也可产生其他报警信号。此外，用于从存储器器件10发送警报信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上所述。
利用以上论述的命令和时钟信号，通过经由IO接口16发送和接收数据信号44，可将数据发送到存储器器件10和从存储器器件10接收数据。更具体来说，数据可通过包含多个双向数据总线的数据路径46发送到存储器存储库12或从存储器存储库12检索数据。一般来说被称为DQ信号的数据IO信号一般来说在一或多个双向数据总线中发送和接收。对于某些存储器器件，例如DDR5 SDRAM存储器器件，IO信号可被分成上字节和下字节。举例来说，对于x16存储器器件，IO信号可被分为对应于例如数据信号的上字节和下字节的上IO信号和下IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器器件10内更高的数据速率，某些存储器器件(例如DDR存储器器件)可利用数据选通信号，一般来说被称为DQS信号。DQS信号由发送数据的外部处理器或控制器(例如，对于写入命令)或由存储器器件10(例如，对于读取命令)驱动。对于读取命令，DQS信号实际上是具有预定模式的附加数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号来捕捉对应的输入数据。如时钟信号(Clk_t和Clk_c)一样，DQS信号可作为数据选通信号(DQS_t和DQS_c)的差分对来提供，以在读取和写入期间提供差分对信令。对于某些存储器器件，例如DDR5 SDRAM存储器器件，DQS信号的差分对可被分成与例如发送到存储器器件10和从存储器器件10发送的数据的上字节和下字节对应的上数据选通信号和下数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)。
DQS信号由控制器17驱动到存储器器件10以对写入数据进行选通。当写入操作完成时，控制器17将终止驱动DQS并允许它浮动到非确定的三态状况。当控制器17不再驱动DQS信号时，从控制器17到存储器器件10的外部DQS信号将处于未知/非确定状态。这种状态会导致存储器器件10内的不期望的行为，此是由于存储器器件10内部的内部DQS信号可能处于中间电平和/或可能振荡。在一些实施例中，当控制器17终止驱动外部DQS信号时，甚至外部DQS信号也可能响铃。
如下所述，存储器器件10可尝试在写入操作结束之后尽可能快地禁用写入电路系统，以避免假的写入数据被锁存并重写先前的真实数据。如以下针对图2A和2B所论述，DDR5规范可包含短的后同步码时段，在短的后同步码时段中，在最后一个写入数据位之后，外部DQS信号仍然由控制器17驱动以允许在控制器17停止驱动外部DQS信号之前有时间禁止写入电路系统传播。DDR5规范可定义可使用模式寄存器选择的短(例如，0.5tCK)的后同步码时段和长(例如，1.5tCK)的后同步码时段。然而，短的后同步码时段可能提供太短的时间段以至于不能在控制器17停止驱动外部DQS信号之前禁用写入电路系统。如以下针对图3和下面附图所论述，根据本文中所阐述的实施例，在DQS路径中早期的DQS门控电路系统49可在DQS路径中足够早地禁用写入电路系统(例如，DQS信号)，使得DQS信号的禁用在控制器17终止驱动外部DQS信号之前完成。
返回图1，阻抗(ZQ)校准信号也可通过IO接口16提供到存储器器件10。ZQ校准信号可被提供到参考引脚并用于通过在过程、电压和温度(PVT)值的改变上调整存储器器件10的上拉和下拉电阻器来调谐输出驱动器和ODT值。由于PVT特性可能会影响ZQ电阻器值，因此可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻，从而将输入阻抗校准到已知值。应理解，精密电阻器一般来说耦合在存储器器件10上的ZQ引脚与存储器器件10外部的GND/VSS之间。此电阻器用作调整内部ODT和IO引脚驱动强度的参考。
另外，可通过IO接口16向存储器器件10提供反馈信号(LOOPBACK)。反馈信号可在测试或调试阶段使用以将存储器器件10设定成一种模式，在所述模式中，信号通过相同的引脚通过存储器器件10反馈。举例来说，反馈信号可用于设定存储器器件10来测试存储器器件10的数据输出(DQ)。反馈可包含数据和选通两者或者可能只包含数据引脚。这一般来说旨在用于监控由存储器器件10在IO接口16处捕捉的数据。
应理解，各种其他组件，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用于定义可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器器件10的温度)等也可结合到存储器器件10中。因此，应理解，提供图1的方块图仅仅是为了突出存储器器件10的某些功能特征以有助于后续详细说明。
图2A例示出包含用于可在DDR5规范中规定的存储器器件10的时钟52的定时图50。定时图50还包含可用于捕捉在数据信号(DQ)54中传输的数据的潜在DQS信号56A、56B和56C。潜在DQS信号56A包含2周期前同步码58A，潜在DQS信号56B包含3周期前同步码58B，且潜在DQS信号56C包含4周期前同步码58C。在一些实施例中，其他潜在DQS信号可具有其他前同步码长度。无论长度如何，前同步码58A、58B和58C包含非确定的三态60与其中数据通过数据信号54传送的数据时段62之间的时段。定时图50还示出潜在DQS信号56A、56B和56C中的每一个包含0.5tCK的写入后同步码64，其中在控制器17停止驱动外部DQS之前在数据时段62之后，控制器17仍然驱动用于产生合适的潜在DQS信号56A、56B或56C的外部DQS信号。类似地，图2B例示出类似于图2A的定时图50的定时图70。然而，如定时图70所例示，写入后同步码可为0.5tCK的短的前同步码。
在一些实施例中，在写入操作之后，DQS门控可用于在内部DQS路径中在输入缓冲器之后立即对内部DQS路径进行门控。这种早期门控可防止外部DQS信号的失真DQS沿和/或非确定状态传播到存储器器件10中任何其他地方的任何电路系统。然而，可能难以使禁用信号在功能上足够快地响应，从而在内部DQS路径中如此早地终止DQS信号。因此，一些实施例可利用写入均衡训练来启用DQS路径且可包含本地写入突发计数器来对DQS脉冲进行计数且使用计数来禁用使用DQS门控的DQS路径。在一些实施例中，开始计数可响应于写入均衡训练信号而开始以使计数尽可能接近DQS门控这个早期DQS点来定时。此外，在一些实施例中，由于在DQS上加载扇出以驱动本地写入突发计数器，因此还可采用回退技术来通过在DQS门控电路系统49的不同级处使用较慢的时钟来增加DQS路径的同步禁用的响应性，如下所述。具体来说，在写入操作期间对早期tCK进行计数的计数器可使用慢时钟且对稍后的tCK进行计数的其他计数器逐渐使用较快的时钟以包含较少的门控延迟来对写入操作的结束进行门控。这种回退技术为写入操作的稍后的tCK提供快速定时但使得放置反相器能够放大DQS路径以补偿DQS上的扇出负载。
图3是DQS门控电路系统49的实施例的示意图。在所示实施例中，DQS门控电路系统49接收DQS信号82。DQS信号82可为从控制器17接收的外部DQS信号或者是使用放大器从外部DQS信号产生的内部DQS信号。DQS信号82被传送到输入缓冲器84，输入缓冲器84接收并传送DQS信号82作为DS信号86。由于具有DS信号86的存储器器件10的此部分使用单向通信而不是能够通过双向总线进行的双向通信，因此在DS信号86的名称中，从DQS信号82的名称省略“Q”。输入缓冲器84还产生DS信号86的逻辑补码作为DSF信号88。输入缓冲器84可将传送和/或产生DQS信号82的电路系统与DQS门控电路系统49的其余部分隔离。DQS门控电路系统49还包含：门控电路系统90，接收DSF信号88以产生门控DS信号94，门控DS信号94是DQS信号82的门控版本。只要门控电路系统90的控制信号快速响应写入操作的结束以停止传送DQS信号82，门控电路系统90便直接在输入缓冲器84之后出现，使得能够快速禁用门控的DS信号94处的DQS信号82。DQS门控电路系统49还包含门控电路系统92，门控电路系统92接收DS信号86以产生门控DSF信号96，门控DSF信号96是对DQS信号82的逻辑补码的门控信号。如以下针对图7所论述，DQS门控电路系统49包含锁存电路系统98，锁存电路系统98控制门控电路系统90产生门控DS信号94。此外，如以下针对图8所论述，DQS门控电路系统49包含锁存电路系统100，锁存电路系统100控制门控电路系统92产生门控DSF信号96。锁存电路系统98和100使用计数器102和/或写入均衡信号来控制。以下针对图4-6论述计数器102的使用。
图4例示出DQS门控电路系统49的详细实施例。如图所示，DSF信号88可用于产生非门控DS信号120，非门控DS信号120可用于DQS门控电路系统90和92中的其他点处。非门控DS信号120是门控DS信号94的预门控版本。此外，非门控DS信号120可使用一或多个反相器122从DSF信号88产生，反相器122可用于放大非门控DS信号120，这是由于非门控DS信号120在DQS门控电路系统49中的路由和分布导致的潜在负载。
类似于非门控DS信号120，DQS门控电路系统49可使用DS信号86产生非门控DSF信号124。非门控DSF信号124可用于DQS门控电路系统90和92中的其他点处。非门控DSF信号124是门控DSF信号96的预门控版本。此外，非门控DSF信号124可使用一或多个反相器126从DS信号86产生，反相器126可用于放大非门控DSF信号124，此是由于非门控DSF信号124在DQS门控电路系统49中的路由和分布导致的潜在负载。
如图所示，门控电路系统90包含或门128和与非门130。或门128从锁存电路系统98接收DSF信号88和控制并输出到与非门130。与非门130接收或门128的输出并接收电压132以产生门控DS信号94。当来自锁存电路系统98的控制能够传送通过门控电路系统90时，使用来自锁存电路系统98和DSF信号88的控制来控制与非门130(以及电压132)使得与非门130对DSF信号88进行反相以产生门控DS信号94。
门控电路系统92包含或门136和与非门138。或门136接收DS信号86和VSS信号140并输出到与非门138。与非门138接收或门136的输出和来自锁存电路系统100的控制。类似于门控电路系统90，当来自锁存电路系统100的控制能够传送通过门控电路系统92时，使用来自锁存电路系统100和DS信号86的控制来控制与非门138使得与非门138对DS信号86进行反相以产生门控DSF信号96。
如下所述，锁存电路系统98和100包含：同步锁存器，控制相应的门控电路系统90和92来对DS信号86和DSF信号88进行门控。当通过门控电路系统90和92传送数据被启用时，门控DS信号94和门控DSF信号96接着被传送到写入电路系统。如前所述，锁存电路系统98和100控制各自的门控电路系统90和92，且计数器102跟踪写入操作以在写入的最后一位之后快速关闭。计数器102可包含循环计数电路系统144和本地计数器145。本地计数器145对写入中的写入位进行计数以确定写入操作何时结束。本地计数器145将在以下针对图5进行论述。本地计数器145可包含和/或补充有一或多个附加计数器146和147。如以下针对图6所论述，当写入操作太频繁而不能在写入操作之间重置计数器102中的计数时，循环计数电路系统144可用于添加循环计数功能。
为了放大门控DS信号94和门控DSF信号96，DQS门控电路系统49包含反相器150、152、154、156、158、160、162和164，统称为反相器150-164。如下所述，反相器150-164可产生定时差，定时差可用于对由存储器器件10中的反相器150-164和/或其他反相器分隔的各个级进行回退定时。
如前所述，计数器102可包含计数器146和147和/或由计数器146和147补充。计数器146和147中的每一个可对DQS信号82的各个非门控周期进行计数。如所指示的，计数器146和147在从本地计数器145接收信号后，利用门控DS信号94和非门控DSF信号96来确定计数器146或147是否应该对位进行计数。如图所示，计数器146和147中的每一个各自包含触发器，触发器使用从循环计数电路系统144接收的门控DS信号94和非门控DSF信号96来对其数据引脚上的数据进行门控。数据引脚指示前一位是否已被计数。当数据引脚转换为高时，当门控DS信号94和非门控DSF信号96发生转换时断言数据引脚激活对应的触发器以输出断言值。因此，计数器102(包含计数器146和147)可包含对写入操作的时钟周期进行计数的一或多个触发器计数器。举例来说，对于DDR写入的16位预取，在计数器102中可包含八个计数器以确定八个时钟周期何时过去作为16位(周期的每个上升沿和下降沿上的一个)已传送的指示符。
计数器146从本地计数器145接收WrEndM2 168作为本地计数器145已计数所有对应位的指示符，且计数器146现在将被用作DQS门控电路系统49中的合适的计数器。计数器146可使用信号170重置，信号170是使用或非门172产生的，或非门172接收重置信号174和TrWrSt信号176。TrWrSt信号176指示训练的写入均衡是否已开始。重置信号174指示计数器102将被重置。当写入均衡训练已经开始(例如，TrWrSt信号176在逻辑上为高)且重置信号174在逻辑上为高时，计数器146被重置。当WrEndM2 168在逻辑上为高时，门控DS信号94上的脉冲导致WrEndM1 178作为逻辑高输出。
计数器147接收WrEndM1 178作为输入。计数器147的重置引脚可接收指示已启用写入均衡训练的信号TWrEn 182。计数器147的置位引脚可接收信号TRstF 184，信号TRstF184指示当新的写入操作将发生时，写入均衡训练将被重置。计数器147输出当对应于计数器147的最后一位(例如，第八操作周期)已被传送时转变为高的WrEnd 186信号。换句话说，WrEnd 186指示写入操作正在完成。如下所述，WrEnd 186可用于控制锁存电路系统98和100。
如前所述，图5是本地计数器145的示意图。本地计数器145包含：脉冲长度电路系统200，确保通过本地计数器145传送的数据具有设定长度(例如，2个tCK)。在一些实施例中，脉冲长度电路系统200可从循环计数电路系统144接收信号，以控制计数数据201是否被传送到计数器202、204、206、208、210、212和/或214(例如，触发器)。为了确保适当的长度，脉冲长度电路系统200可从计数器202的输出接收Q1信号218，且从计数器204的输出接收Q2信号220。计数器202、204、206、208、210、212和214可使用重置信号174来重置，且可使用门控DS信号94和门控DSF信号96进行门控。计数器202、204、206、208、212和214中的每一个对应于写入操作中的特定周期。因此，包含在本地计数器145中的计数器的数量可取决于写入操作的长度。为了在DQS门控电路系统49中创建不同时钟速度的级以用于回退，反相器222和224可被插入门控DS信号94和门控DSF信号96上。
存储器器件10可选择性地利用循环冗余校验(CRC)。使用CRC会给写入操作添加附加位。为了解决这种潜在的附加位，当启用CRC时可使用计数器210，且当不启用CRC时可对计数器210进行旁路。举例来说，多路复用器226可用于使用CRC启用228来选择性地对计数器210进行旁路，其中启用CRC会选择计数器210的输出，且禁止CRC选择计数器208的输出。
当本地计数器145中的所有计数器都已被计数时，本地计数器145输出信号229，信号229是传送到如前所述计数器146和/或附加位置的WrEndM2168。在一些实施例中，可包含一或多个反相器230和231以放大用于在存储器器件10中进行路由的WrEndM2168。
图6是循环计数电路系统144的示意图。循环计数电路系统144分别在反相器232和233处接收门控DSF信号96和门控DS信号94。循环计数电路系统144包含使用门控DS信号94和门控DSF信号96进行门控的触发器234、236、238和239。触发器234从计数器214接收信号229。循环计数电路系统144包含可用于通过在使用信号248、250、252和254、或门256和258以及与非门260的路径中包含附加的计数器(例如，计数器234、236和238)来添加附加的周期的与门240、242、244和246。在一些实施例中，使用与门240、242、244和246、或门256和258以及与非门260，可使用其他类似多路复用器的电路系统来实施选择功能。
其他延迟，例如延迟262，可用于进一步延迟路径。所选择的延迟(例如，0、1、2、3)可被传送到计数器239以产生CircleWrEndM1F 266。计数器239可为计数器146的等效级。如下所述，脉冲长度电路200中可包含等效于计数器147的计数器。在一些实施例中，可通过经过一或多个反相器268传送来产生CircleWrEndM1F 266。如下所述，当由于写入操作之间的小间隔而未发生本地计数器145的重置时，CircleWrEndM1F 266可被传送到脉冲长度电路系统200以通过本地计数器145重新开始另一计数。
图7是锁存电路系统98的示意图。锁存电路系统98从计数器147接收WrEnd 186。锁存电路系统98通过反相器282对WrEnd 186进行反相。锁存电路系统98接着将反相的WrEnd186连同指示写入操作开始的接收到的WrStart 286一起传送到或非门284。
来自计数器147的WrEnd 186在门控DS信号94的最后一个上升沿处触发。WrEnd186在最后一个上升沿(即写入操作的倒数第二位)上将锁存器288置于就绪状态下。通过非门控DSF信号124检测最后一位(即最后一个下降沿)。由于在写入操作完成之后，门控禁止DQS信号82快速通过写入电路系统，因此最后一位以最小延迟触发锁存器288。换句话说，当WrStart 286与非门控DSF信号124同时为高时，锁存器288被重置以输出作为门控DS信号94的门控电路系统90的低启用通过的DSEnF信号290。当WrEnd 186信号转换为高而WrStart286为低且非门控DSF信号124为高时，锁存器288被置位且DSEnF信号290转换为高以禁止门控电路系统90通过。
图8是锁存电路系统100的示意图，锁存电路系统100类似于以上针对图7论述的锁存电路系统98工作。锁存电路系统100从计数器147接收WrEnd 186。锁存电路系统100通过反相器300接收WrEnd 286并对WrEnd 286进行反相以产生反相的WrStart 301。锁存电路系统100接着将反相的WrStart 301与WrEnd 186一起传送到与非门302。锁存电路系统100包含锁存器304，锁存器304在写入操作的非门控DS信号120的最后周期之后/期间使用DSEn信号306来控制门控电路系统92。
图9是本地计数器145的脉冲长度电路系统200的示意图。脉冲长度电路系统200包含计数器320，例如触发器，计数器320从图6的循环计数电路系统144中的计数器239接收CircleWrEndM1F 266。计数器239通过充当计数器147的等效级来完成循环计数电路系统144的循环计数功能。因此，循环计数功能指示写入功能是结束使用WrEndF321信号，可使用反相器322对WrEndF 321信号进行反相以产生WrEnd 186，WrEnd 186可被传送到锁存电路系统98和100作为写入操作的最后一个周期(例如，上升沿)已开始的指示符以使锁存电路系统98和100能够在上一个周期结束(例如，下降沿)时对DQS信号82进行门控。
如前所述，脉冲长度电路系统200从图5中的本地计数器145的计数器202接收Q1信号218。脉冲长度电路系统200使用反相器322对Q1信号218进行反相并将反相的Q1信号218传送到与非门324。另外，如前所述，脉冲长度电路系统200从图5中的本地计数器145的计数器204接收Q2信号220。脉冲长度电路系统200使用反相器328对Q2信号220进行反相并将反相的Q2信号220传送到与非门324。WrEnd 186也被传送到与非门324。除了被传送到与非门324之外，Q1信号218和Q2信号220还被传送到或门330。或门330的输出被传送到与非门332，与非门332也接收与非门324的输出。与非门332的输出是计数数据201，计数数据201是具有设定长度(例如，2tCK)的脉冲。以下表1示出反映计数数据201相对于Q1信号218、Q2信号220和WrEnd 186的值的真值表。
WrEnd 186 Q1信号218 Q2信号220 计数数据201
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
表1.反映通过本地计数器传送的脉冲的真值表
如表1所例示，即使当由于DQS门控电路系统49的级定时和路由所导致的扭曲而使CircleWrEndM1F 266比两个tCK宽或窄，脉冲长度电路系统200也确保计数数据201仅传送两个tCK宽的脉冲。换句话说，当CircleWrEndM1F 266和/或产生的WrEnd 186比2个tCK宽时，脉冲长度电路系统200将CircleWrEndM1F 266切短。类似地，当CircleWrEndM1F 266和/或产生的WrEnd 186比2个tCK窄时，脉冲长度电路系统200扩展宽度以确保计数数据201具有2个tCK的脉冲宽度。
使用所有子组件，DQS门控电路系统49通过利用以下来使得能够禁止DQS信号82到达写入电路：1)写入均衡训练和2)逐行定时。写入均衡训练的使用使得DQS信号82能够在内部DQS路径进行早期门控，从而使得计数器102能够在内部DQS路径的相同点处开始和结束。逐行时钟用于多个移位寄存器级，所述多个移位寄存器级利用速度逐渐增加的定时直到最快的时钟(例如，非门控DS信号120和非门控DSF信号124)。这种技术可被称为回退技术。尽管所有定时器件可使用一个单一最快时钟信号(例如，非门控DS信号120和非门控DSF信号124)，但是对于此种定时来说，负载可能太大而不可能。相反，回退技术用于将本地计数器145的早期阶段置于时钟上，所述时钟是时钟的重缓冲(且因此延迟的)版本且逐渐使用更快的时钟直到结束(例如，在锁存电路系统98和100中的非门控DS信号120和非门控DSF信号124)。如图所示，回退技术分8个阶段发生。计数器202、204和206处于高缓冲的、最慢的时钟。计数器208、210和212是一个较快反相器。具体来说，使用门控DS信号94和门控DSF信号96的计数器208、210和212的定时不像计数器202、204和206那样通过反相器222和224传送。类似地，计数器146是比计数器208、210和212快的三个反相器(反相器254/256、反相器232/233和反相器156/164)。如前所述，计数器239在定时上等效于计数器146。计数器147是比计数器146快的三个反相器(反相器154/162、反相器152/160和反相器150/158)。计数器147处的最快时钟近似与非门控DS信号120和非门控DSF信号124的速度相同，此是由于二者都由DQS输入缓冲器84之后的一个门控计时。
应理解，同步元件在时钟的门控版本(门控DS信号94和门控DSF信号96)上以防止当DQS信号82在后同步时段之后未被控制器17驱动时，对其乱真状态和/或非确定状态进行计数。锁存电路系统98和100是使用非门控DS信号120或非门控DSF信号124的例外，此是由于锁存电路系统98和100被从对门控DS信号94/门控DSF信号96的写入操作结束产生的写入结束置于活动状态下。锁存电路系统98和100使用非门控DS信号120或门控DSF信号124来仅控制由使用门控DS信号94/门控DSF信号96产生的WrEnd 186设定的活动状态下的输出状态。因此，锁存电路系统98和100被构造成即使在DQS信号82变为非确定之后也能够保持各自的锁存状态。此外，通过使用简单的“与(AND)”功能与WrEnd 186来切断非门控信号124和非门控信号120输入，类似于通过门控电路系统90和92切断DQS信号82，锁存电路系统98和100切断DQS启用信号(例如，DSEn信号306)。
尽管前面论述了各种逻辑低和/或逻辑高断言极性，但是在一些实施例中，这些极性中的至少一些可被反相。此外，在一些实施例中，可用类似的逻辑功能代替本文中论述的逻辑门，例如以单个与非门代替的反相器或其他类似的改变。
尽管本公开可能易于进行各种修改和替换形式，但是在附图中已经通过实例的方式示出了具体实施例且在本文中已详细阐述特定实施例。然而，应理解，本公开不旨在局限于所公开的具体形式。相反，本公开旨在覆盖落于由以下所附权利要求书所界定的本公开的精神和范围内的所有修改、等效物和替代物。

Claims (18)

1.一种存储器器件，包括：
输入数据选通DQS缓冲器，被配置成接收DQS信号；
门控电路系统，被配置成当启用所述DQS信号的连接时，使用反映所述DQS信号的门控信号来将所述连接切换到写入电路系统；
一或多个计数器，被配置成当启用所述连接时，在写入操作期间对所述门控信号的周期进行计数，其中所述门控电路系统被配置成至少部分地基于所述门控信号的经计数的所述周期来切换所述连接；以及
锁存电路系统，所述锁存电路系统至少部分基于所述写入操作的经计数的所述周期来产生门控启用信号，其中所述门控启用信号控制所述门控电路系统的操作，其中所述锁存电路系统被配置成接收指示所述写入操作的最后一个周期的开始的写入结束WrEnd信号，以将所述锁存电路系统置于活动模式下，其中所述门控信号的互补非门控版本的下一个下降沿被配置为改变所述门控启用信号以切断DQS，以防止由于在所述写入操作后的所述DQS信号转换为不确定状态而捕获失真DQS脉冲。
2.根据权利要求1所述的存储器器件，其中所述一或多个计数器各自被配置成对所述写入操作的每个位进行计数。
3.根据权利要求2所述的存储器器件，其中所述一或多个计数器中的每一个包括触发器，所述触发器通过接收来自所述门控电路系统的DQS信号输出的门控信号来对所述DQS信号的所述门控信号上的脉冲进行计数，其中所述DQS信号输出的所述门控信号是在所述触发器的时钟引脚处接收且计数数据脉冲是使用所述DQS信号的所述门控信号来传送依序通过所述计数器。
4.根据权利要求3所述的存储器器件，其中所述门控信号包括门控数据信号DS或作为门控数据信号DS的逻辑补码的DSF。
5.根据权利要求1所述的存储器器件，其中对于双倍数据速率DDR写入的16位预取，所述一或多个计数器包含八个计数器以确定所述DQS信号的8个连续周期何时过去以作为所述16位已传送的指示符。
6.根据权利要求1所述的存储器器件，使用所述门控信号的写入操作的周期至少部分地基于是否针对所述存储器器件 启用循环冗余校验CRC。
7.根据权利要求1所述的存储器器件，包括循环计数电路系统，当两个连续的写入操作发生时，所述循环计数电路系统向所述周期添加附加周期以快速地重置所述一或多个计数器。
8.根据权利要求1所述的存储器器件，其中所述WrEnd信号是从所述一或多个计数器中被配置成对所述写入操作的最后一个周期进行计数的最后周期计数器接收。
9.根据权利要求1所述的存储器器件，其中所述门控电路系统直接连接到所述输入数据选通DQS缓冲器，且在所述门控电路系统和所述输入数据选通DQS缓冲器之间不存在逻辑门。
10.一种在存储器器件中使用的方法，包括：
在存储器器件处从控制器接收DQS信号；
通过门控电路系统对DQS信号进行门控以在写入操作期间产生门控DS信号；
使用一或多个计数器对所述门控DS信号的周期进行计数；以及
当经计数的所述周期指示写入操作完成时，将写入结束WrEnd信号发送到锁存电路系统，其中所述WrEnd信号指示所述写入操作的最后一个周期的开始以将所述锁存电路系统置于活动模式下；
当所述锁存电路系统处于活动模式下时，接收所述门控DS信号的互补非门控版本的下一个下降沿以通过切换所述门控电路系统以停止将所述DQS信号作为所述门控DS信号传送到写入电路系统来改变门控启用信号以切断DQS，以防止由于在所述写入操作后所述控制器将所述DQS信号转换为不确定状态而捕获失真DQS脉冲。
11.根据权利要求10所述的方法，其中对所述门控DS信号的所述周期进行计数包括在所述写入操作期间针对所述门控DS信号的每个周期切换所述一或多个计数器中的计数器。
12.根据权利要求11所述的方法，其中对所述门控DS信号的所述周期进行计数包括通过以下手段来将所述门控DS信号传送到每个计数器的触发器且将计数数据脉冲传送通过所述计数器：将所述触发器的数据引脚连接到所述一或多个计数器中的前一位计数器的输出引脚以使用所述门控DS信号将所述计数数据脉冲传播通过所述一或多个计数器。
13.根据权利要求10所述的方法，其中切换所述门控电路系统包括：
接收指示所述写入操作的最后一个周期已开始的写入结束WrEnd信号；
响应于所述WrEnd信号，将锁存电路系统置于所述活动模式下；
接收所述DQS信号的非门控版本；以及
当在所述WrEnd信号处于所述活动模式下的同时将所述DQS信号的所述非门控版本转换为高时，禁止输出所述DQS信号作为所述门控DS信号。
14.根据权利要求10所述的方法，其中切换所述门控电路系统发生在写入操作之后，但是由于所述控制器停止驱动接收到的所述DQS信号而发生在接收到的所述DQS信号转换到不确定状态之前。
15.一种存储器器件，包括：
输入数据选通DQS缓冲器，被配置成接收DQS信号并输出DS信号；
门控电路系统，被配置成当启用所述DS信号的连接时，使用反映所述DS信号的门控DS信号来将所述连接切换到写入电路系统；
一或多个计数器，被配置成当通过使计数数据脉冲依序传送通过所述一或多个计数器来启用所述连接时，对所述门控DS信号的周期进行计数，其中所述一或多个计数器经配置以发送指示写入操作的最后一个周期的开始的写入结束WrEnd信号；以及
锁存电路系统，被配置成接收所述WrEnd信号以将所述锁存电路系统置于活动模式下，其中在所述活动模式下，所述锁存电路系统经配置以接收所述门控DS信号的互补非门控版本的下一个下降沿以改变门控启用信号以通过至少部分地基于所计数的所述周期来控制所述门控电路系统而切断所述DQS信号以防止由于所述DQS信号被驱动为不确定状态而捕获失真DQS脉冲。
16.根据权利要求15所述的存储器器件，其中所述一或多个计数器包括脉冲长度电路系统，所述脉冲长度电路系统被配置成使得所述计数数据脉冲从写入结束WrEnd具有预期长度。
17.根据权利要求16所述的存储器器件，其中所述一或多个计数器包括循环计数电路系统，所述循环计数电路系统被配置成在连续写入操作太过频繁而无法在所述连续写入操作之间重置所述一或多个计数器时添加循环计数功能。
18.根据权利要求15所述的存储器器件，其中所述一或多个计数器被配置成回退所述一或多个计数器中的具有多个移位寄存器级的多个逐行时钟，所述一或多个计数器各自利用所述多个逐行时钟中的不同逐行时钟来逐渐增加每个对应的移位寄存器级的速度，直到所述多个逐行时钟中的最快时钟用于所述多个移位寄存器级的最终寄存器级上为止。
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