TWI788160B

TWI788160B - 資料控制電路以及記憶體裝置

Info

Publication number: TWI788160B
Application number: TW110148666A
Authority: TW
Inventors: 吳柏勳; 許人壽
Original assignee: 晶豪科技股份有限公司
Priority date: 2021-12-24
Filing date: 2021-12-24
Publication date: 2022-12-21
Also published as: TW202326725A

Abstract

一種資料控制電路包含有一第一鎖存器電路、一自阻電路、一第二鎖存器電路、一第三鎖存器電路、一第一資料時序標記訊號產生電路以及一第二資料時序標記訊號產生電路。第一鎖存器電路用以接收一資料窗訊號。自阻電路耦接於第一鎖存器電路，並用以產生一保護訊號。第二鎖存器電路耦接於自阻電路，並用以輸出一第一資料時序標記訊號。第三鎖存器電路耦接於第二鎖存器電路，並用以輸出一第二資料時序標記訊號。第一資料時序標記訊號產生電路用以產生一第三資料時序標記訊號。第二資料時序標記訊號產生電路用以產生一第四資料時序標記訊號。

Description

資料控制電路以及記憶體裝置

本發明係有關於雙倍資料率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory, DDR SDRAM)，尤指一種資料控制電路，其用以增加於寫入操作期間一資料選通(data strobe, DQS)訊號以及一時脈訊號之間的一偏斜(skew)的最大容忍值以及最小容忍值，以及相關記憶體裝置。

隨著DDR SDRAM的發展，由於資料傳輸的高速化，在DDR SDRAM的規格書中定義了tDQSS，其限制了於寫入操作期間資料選通訊號的上升邊緣(rising edge)以及時脈訊號的上升邊緣之間的相對關係，也就是說，tDQSS代表於寫入操作期間資料選通訊號以及時脈訊號之間的一偏斜的最大容忍值以及最小容忍值。藉由限制tDQSS的大小，DDR SDRAM可以被正確地操作並且可以預防錯誤資料被寫入至DDR SDRAM，然而，因應DDR SDRAM之越來越快的資料傳輸速度，在DDR SDRAM的規格書中tDQSS的數值也被增加。在DDR2 SDRAM的規格書中要求tDQSS的數值需大於

0.25*時脈週期時間(clock cycle time, tCK)。在DDR3 SDRAM的規格書中，tDQSS的數值增加為

0.27*tCK。在DDR4 SDRAM的後期發展中，當DDR4 SDRAM被操作在2倍時脈前置模式(2-clock preamble mode)中時定義了tDQSS2，並且tDQSS2的數值可達到

0.5*tCK。

DDR SDRAM的製造商會設置tDQSS的設計目標以大於DDR SDRAM規格書所定義的tDQSS，在先前技術中，tDQSS的數值直至

0.4*tCK皆可被處理，然而，當tDQSS2出現之後，根據先前技術無法達到DDR4 SDRAM規格書的要求，此外，在先前技術中通常需要精準地達到tDQSS的設計目標，其導致設計彈性不高。因此，極需一種資料控制電路，其用以增加於資料寫入期間資料選通訊號以及時脈訊號之間的偏差的最大容忍值以及最小容忍值，以及相關記憶體裝置。

因此，本發明的目的之一在於提供一種資料控制電路，其用以增加於資料寫入期間資料選通訊號以及時脈訊號之間的偏差的最大容忍值以及最小容忍值，以及相關記憶體裝置，以解決上述問題。

根據本發明之一實施例，提供了一種資料控制電路，其用以增加於資料寫入期間資料選通訊號以及時脈訊號之間的偏差的最大容忍值以及最小容忍值。該資料控制電路可包含有一第一鎖存器電路、一自阻電路、一第二鎖存器電路、一第三鎖存器電路、一第一資料時序標記訊號產生電路以及一第二資料時序標記訊號產生電路。第一鎖存器電路具有一第一時脈埠、一第一輸入埠以及一第一輸出埠，其中第一時脈埠係用以接收一第一時脈，其係自一資料選通訊號取得，以及第一輸入埠係用以接收一資料窗訊號。自阻電路可耦接於第一鎖存器電路的第一輸出埠，並且用以根據在第一鎖存器電路的第一輸出埠的一輸出以及一自阻訊號來產生一保護訊號。第二鎖存器電路具有一第二時脈埠、一第二輸入埠以及一第二輸出埠，其中第二時脈埠係用以接收一第二時脈，其係自資料選通訊號取得，第一時脈係第二時脈的一反向訊號，第二輸入埠係耦接於自阻電路，並且係用以接收保護訊號，以及第二輸出埠係用以輸出一第一資料時序標記訊號。第三鎖存器電路具有一第三時脈埠、一第三輸入埠以及一第三輸出埠，其中第三時脈埠係用以接收第一時脈，第三輸入埠係耦接於第二鎖存器電路的第二輸出埠，並且係用以接收第一資料時序標記訊號，以及第三輸出埠係用以輸出一第二資料時序標記訊號。第一資料時序標記訊號產生電路可耦接於第三鎖存器電路的第三輸出埠，並且用以根據第二資料時序標記訊號來產生一第三資料時序標記訊號。第二資料時序標記訊號產生電路可耦接於第一資料時序標記訊號產生電路，並且用以根據第三資料時序標記訊號來產生一第四資料時序標記訊號。

根據本發明之一實施例，提供了一種記憶體裝置。該記憶體裝置可包含有一命令輸入介面、一命令解碼器、一記憶體單元電路、一資料輸入/輸出介面以及一資料處理電路。命令輸入介面可用以接收複數個命令訊號。命令解碼器可耦接於命令輸入介面，並且用以接收以及解碼複數個命令訊號，以產生一資料窗訊號以及一控制訊號，其中資料窗訊號對應於一寫入命令。記憶體單元電路可耦接於命令解碼器，並且具有複數個記憶體庫，其中記憶體單元電路被控制訊號所控制。資料輸入/輸出介面可用以接收複數個資料訊號以及一資料選通訊號，其中複數個資料訊號對應於複數個待寫入資料，並且係以序列通訊的方式來被傳輸。資料處理電路可包含有一序列至平行電路以及一資料控制電路。序列至平行電路可耦接於資料輸入/輸出介面以及記憶體單元電路，並且用以根據資料選通訊號、一第二資料時序標記訊號以及一第四資料時序標記訊號來將複數個資料訊號轉換為複數個資料輸入訊號，其中複數個資料輸入訊號係以平行通訊的方式來被傳輸至記憶體單元電路。資料控制電路可耦接於命令解碼器、資料輸入/輸出介面以及序列至平行電路。

本發明的好處之一是，藉由利用本發明所提供之資料控制電路可以增加於寫入操作期間資料選通訊號以及時脈訊號之間的偏斜的最大容忍值以及最小容忍值，並且可以達到DDR4 SDRAM的規格書中所定義的tDQSS2之大小的要求，此外，對於tDQSS案例來說，在先前技術中，資料窗訊號的脈衝寬度可以達到1*tCK，其可處理DDR SDRAM的規格書中tDQSS之直到

0.4*tCK的數值，實際上，很難精準地使得資料窗訊號的脈衝寬度剛好為1*tCK。然而，一旦資料窗訊號的脈衝寬度大於1*tCK，則DDR SDRAM的製造商就可以很容易地製造DDR SDRAM，藉由利用本發明所提供之資料控制電路可以輕易地達到大於1*tCK之資料窗訊號的脈衝寬度，並且有多種脈衝寬度可選擇（例如1.3*tCK、1.4*tCK或1.5*tCK），因此，本發明具有高設計彈性。

第1圖為依據本發明一實施例之記憶體裝置100的方塊圖。記憶體裝置100，諸如雙倍資料率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory, DDR SDRAM)，可包含有一命令輸入介面10、一命令解碼器12、一記憶體單元(memory cell)電路14、一資料輸入/輸出(input/output, I/O)介面16以及一資料處理電路18。命令輸入介面10可用以接收複數個命令訊號COMMAND_SIGNAL，其中命令訊號COMMAND_SIGNAL可包含有一寫入命令WR、記憶體時脈訊號的一差動對（亦即一真實(true)時脈訊號CK_t以及一互補(complementary)時脈訊號CK_c）、一時脈致能(enable)訊號CKE、一晶片選擇訊號CS_n以及複數個位址訊號（例如BG0、BG1、BA0、BA1以及A0~A13）等等。命令解碼器12可耦接於命令輸入介面10，並且可用以接收以及解碼命令訊號COMMAND_SIGNAL，以產生一資料窗訊號CAIWSP（其對應於寫入命令WR）以及一控制訊號CS，其中資料窗訊號CAIWSP可用以通知資料處理電路18記憶體裝置100係被操作在一寫入模式中、控制資料路徑以及代表資料選通(data strobe, DQS)訊號以及時脈訊號（例如真實時脈訊號CK_t）之間的偏斜(skew)的最大容忍值以及最小容忍值，以及控制訊號CS係根據複數個位址訊號來產生。

記憶體單元電路14可耦接於命令解碼器12以及資料處理電路18，並且可具有複數個記憶體庫(memory bank)BANK_0~BANK_N，其中記憶體單元電路14係被控制訊號CS所控制，控制訊號CS可用以決定記憶體庫BANK_0~BANK_N中的一個記憶體庫的一記憶體位址，以及對應於寫入命令WR的一寫入操作可在該記憶體位址上被操作。資料輸入/輸出介面16可用以接收複數個資料(data, DQ)訊號DQ0~DQ7、複數個資料訊號DQ8~DQ15、上資料選通訊號的一差動對（亦即一上真實資料選通訊號UDQS_t以及一上互補資料選通訊號UDQS_c）以及下資料選通訊號的一差動對（亦即一下真實資料選通訊號LDQS_t以及一下互補資料選通訊號LDQS_c），其中上資料選通訊號的差動對以及下資料選通訊號的差動對分別對應於資料訊號DQ8~DQ15以及資料訊號DQ0~DQ7，並且資料訊號DQ0~DQ7以及資料訊號DQ8~DQ15對應於複數個待寫入資料。資料處理電路18可耦接於命令解碼器12、記憶體單元電路14以及資料輸入/輸出介面16，並且可用以接收資料窗訊號CAIWSP、資料訊號DQ0~DQ7、資料訊號DQ8~DQ15、上資料選通訊號的差動對以及下資料選通訊號的差動對，以及根據資料窗訊號CAIWSP來將複數個待寫入資料寫入至記憶體單元電路14（尤指在控制訊號CS所決定之記憶體位址的記憶體單元）。

第2圖為依據本發明一實施例之第1圖所示之資料處理電路18的方塊圖。如第2圖所示，第1圖所示之資料處理電路18可包含有資料控制電路200以及序列至平行(serial to parallel)電路202，其中資料控制電路200係耦接於序列至平行電路202。在本實施例中，資料訊號DQ0~DQ7可被傳輸至序列至平行電路202，以及一下資料選通訊號LDQS可被傳輸至資料控制電路200以及序列至平行電路202，其中資料訊號DQ0~DQ7係以序列通訊(series communication)的方式來被傳輸，以及下資料選通訊號LDQS可藉由將下真實資料選通訊號LDQS_t透過資料輸入/輸出介面16的一輸入緩衝器傳輸至資料控制電路200以及序列至平行電路202來產生，但是本發明不限於此。在某些實施例中，資料訊號DQ8~DQ15可被傳輸至序列至平行電路202，以及一上資料選通訊號UDQS可被傳輸至資料控制電路200以及序列至平行電路202，其中上資料選通訊號UDQS可藉由將上真實資料選通訊號UDQS_t透過資料輸入/輸出介面16的一輸入緩衝器傳輸至資料控制電路200以及序列至平行電路202來產生。

在本實施例中，資料控制電路200可用以根據下資料選通訊號LDQS來產生一第二資料時序標記訊號Q05以及一第四資料時序標記訊號Q25，並且將第二資料時序標記訊號Q05以及第四資料時序標記訊號Q25傳輸至序列至平行電路202，其中複數個待寫入資料的時序分別被第二資料時序標記訊號Q05以及第四資料時序標記訊號Q25所標記。序列至平行電路202可用以根據下資料選通訊號LDQS、第二資料時序標記訊號Q05以及第四資料時序標記訊號Q25來分別將以序列通訊的方式來被傳輸的資料訊號DQ0~DQ7轉換為以平行通訊(parallel communication)的方式來被傳輸的複數個資料輸入訊號DATA0~DATA63，並且將資料輸入訊號DATA0~DATA63傳輸至記憶體單元電路14，舉例來說，資料訊號DQ0係被轉換成資料輸入訊號DATA0~DATA63中的複數個資料輸入訊號DATA0~DATA7，以及資料訊號DQ1係被轉換成資料輸入訊號DATA0~DATA63中的複數個資料輸入訊號DATA8~DATA15，為了簡潔起見，於本實施例中類似的內容在此不重複贅述。

第3圖為依據本發明一實施例之第2圖所示之資料控制電路200的示意圖，其中第2圖所示之資料控制電路200可藉由第3圖所示之資料控制電路300來實現。在本實施例中，資料控制電路300可用以根據真實時脈訊號CK_t以及下資料選通訊號LDQS來產生一第一資料時序標記訊號Q00、第二資料時序標記訊號Q05、一第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25，其中真實時脈訊號CK_t屬於時脈域(clock-domain)，以及下資料選通訊號LDQS、第一資料時序標記訊號Q00、第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25屬於資料選通域(DQS-domain)，但是本發明不以此為限。此外，資料控制電路300可用以將資料窗訊號CAIWSP（其對應於寫入命令WR）自時脈域轉換成資料選通域。

如第3圖所示，資料控制電路300可包含有複數個鎖存器(latch)電路20、24以及26、自阻(self-blocking)電路22以及兩個資料時序標記訊號產生電路28以及30。鎖存器電路20具有一第一時脈埠、一第一輸入埠D以及一第一輸出埠Q，其中第一時脈埠可用以接收下資料選通訊號LDQS的一反向訊號（在第3圖中標記為“

”），以及第一輸入埠D可用以接收資料窗訊號CAIWSP。自阻電路22可耦接於鎖存器電路20的第一輸出埠Q，並且可用以根據在鎖存器電路20的第一輸出埠Q的一輸出（其在第3圖中被標記為“PQ05”；為簡潔起見，以下稱為一訊號PQ05）以及一自阻訊號SBS來產生一保護訊號PS，其中自阻訊號SBS係根據第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25來產生。

舉例來說，在本實施例中，自阻電路22可包含有一非或閘(NOR gate)電路21以及一及閘(AND gate)電路23，其中非或閘電路21可用以接收第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25，以產生自阻訊號SBS，以及及閘電路23可耦接於鎖存器電路20的第一輸出埠Q以及非或閘電路21，並且可用以接收訊號PQ05以及自阻訊號SBS，以產生保護訊號PS。

鎖存器電路24具有一第二時脈埠、一第二輸入埠D以及一第二輸出埠Q，其中第二時脈埠可用以接收下資料選通訊號LDQS，第二輸入埠D可耦接於自阻電路22，並且可用以接收保護訊號PS，以及第二輸出埠Q可用以輸出第一資料時序標記訊號Q00。鎖存器電路26具有一第三時脈埠、一第三輸入埠D以及一第三輸出埠Q，其中第三時脈埠可用以接收下資料選通訊號LDQS的反向訊號，第三輸入埠D可耦接於鎖存器電路24的第二輸出埠Q，並且可用以接收第一資料時序標記訊號Q00，以及第三輸出埠Q可用以輸出第二資料時序標記訊號Q05。

資料時序標記訊號產生電路28可耦接於鎖存器電路26的第三輸出埠Q，並且可用以根據第二資料時序標記訊號Q05來產生第三資料時序標記訊號Q15，在本實施例中，資料時序標記訊號產生電路28可包含有兩個鎖存器電路27以及29，鎖存器電路27具有一第四時脈埠、一第四輸入埠D以及一第四輸出埠Q，其中第四時脈埠可用以接收下資料選通訊號LDQS，以及第四輸入埠D可耦接於鎖存器電路26的第三輸出埠Q，並且可用以接收第二資料時序標記訊號Q05。鎖存器電路29具有一第五時脈埠、一第五輸入埠D以及一第五輸出埠Q，其中第五時脈埠可用以接收下資料選通訊號LDQS的反向訊號，第五輸入埠D可耦接於鎖存器電路27的第四輸出埠Q，並且可用以接收在鎖存器電路27的第四輸出埠Q的一輸出，以及第五輸出埠Q可用以輸出第三資料時序標記訊號Q15。

資料時序標記訊號產生電路30可耦接於資料時序標記訊號產生電路28，並且可用以根據第三資料時序標記訊號Q15來產生第四資料時序標記訊號Q25，在本實施例中，資料時序標記訊號產生電路30可包含有兩個鎖存器電路31以及32，鎖存器電路31具有一第六時脈埠、一第六輸入埠D以及一第六輸出埠Q，其中第六時脈埠可用以接收下資料選通訊號LDQS，以及第六輸入埠D可耦接於資料時序標記訊號產生電路28（尤指資料時序標記訊號產生電路28中的鎖存器電路29之第五輸出埠Q），並且可用以接收第三資料時序標記訊號Q15。鎖存器電路32具有一第七時脈埠、一第七輸入埠D以及一第七輸出埠Q，其中第七時脈埠可用以接收下資料選通訊號LDQS的反向訊號，第七輸入埠D可耦接於鎖存器電路31的第六輸出埠Q，並且可用以接收在鎖存器電路31的第六輸出埠Q的一輸出，以及第七輸出埠Q可用以輸出第四資料時序標記訊號Q25。

此外，應注意的是，鎖存器電路20、鎖存器電路24、鎖存器電路26、鎖存器電路27、鎖存器電路29、鎖存器電路31以及鎖存器電路32的每一者皆為一D型鎖存器電路，但是本發明不以此為限。

第4圖為依據本發明一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路300所取得的時脈訊號、資料選通訊號、資料窗訊號以及複數個資料時序標記訊號的時序圖。假設在寫入命令WR被操作之後，資料訊號DQ0~DQ7（在第4圖中未顯示DQ1~DQ7），其對應於8個寫入資料（在第4圖中標記為“D1~D8”），被傳輸至資料處理電路18。應注意的是，於時間點T9至時間點T13之一週期中，8個寫入資料以序列通訊的方式被傳輸至資料處理電路18中，以及8個寫入資料的時序分別被第二資料時序標記訊號Q05以及第四資料時序標記訊號Q25所標記，然而，在時間點T13之後，8個寫入資料以平行通訊方式被傳輸至記憶體單元電路14中。

如第4圖所示，在一時間點T0時下達寫入命令WR，以及一寫入延遲(write latency)WL係等於9（亦即在時間點T9時寫入命令WR第一次被操作，以及資料訊號DQ0~DQ7在時間點T9時開始被傳輸），在本實施例中，行至行延遲時間(column to column delay time, tCCD)係等於4，也就是說，兩個相鄰的寫入命令的操作時序之間的時間間隔係為4*時脈週期時間(clock cycle time, tCK)。此外，一阻擋訊號BLOCK係為第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的一總和（例如對第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25進行或(OR)操作的一結果），並且係為自阻訊號SBS的一反向訊號。虛線L1上方所示之訊號（亦即真實時脈訊號CK_t以及下真實資料選通訊號LDQS_t）係為記憶體裝置100的外部訊號，以及虛線L1下方所示之訊號（亦即資料窗訊號CAIWSP、下資料選通訊號LDQS、訊號PQ05、保護訊號PS、第一資料時序標記訊號Q00、第二資料時序標記訊號Q05、第三資料時序標記訊號Q15、第四資料時序標記訊號Q25以及阻擋訊號BLOCK）係為資料控制電路300的內部訊號。

此外，資料窗訊號CAIWSP的脈衝寬度係為2*tCK，以及下資料選通訊號LDQS為8個寫入資料在每4個時間週期（例如自時間點T9至時間點T13）中切換(toggle)4次（亦即由低位準切換成高位準4次）。理想來說，下資料選通訊號LDQS的上升邊緣(rising edge)應剛好在時間點T9時選通(strobe)資料窗訊號CAIWSP，然而，由於下資料選通訊號LDQS可能藉由通過一輸入緩衝器來將下真實資料選通訊號LDQS_t傳輸至資料控制電路300而被產生，因此下資料選通訊號LDQS的上升邊緣在接近時間點T9時選通資料窗訊號CAIWSP。

考量鎖存器電路24直接地耦接至鎖存器電路20的一案例（亦即資料控制電路300被修改以自其中刪除自阻電路22的一案例），由於訊號PQ05被下資料選通訊號LDQS的高位準選通並且在第4圖所示之一位置A時訊號PQ05具有高位準，因此第一資料時序標記訊號Q00會保持在高位準直到一時間點T11，其可能導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14，也就是說，第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可能是錯誤的。此外，由於訊號PQ05被下資料選通訊號LDQS的高位準選通並且在第4圖所示之一位置B時訊號PQ05具有高位準，因此第一資料時序標記訊號Q00會保持在高位準直到一時間點T15，其可能也會導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14。

在具有實現在資料控制電路300中之自阻電路22的本實施例中，阻擋訊號BLOCK可用以避免上述情形，在第4圖所示之一位置C以及一位置D時訊號PQ05被阻擋，亦即，保護訊號PS（其藉由對訊號PQ05以及阻擋訊號BLOCK的一反向訊號（亦即自阻訊號SBS）進行一及(AND)操作來取得）在被位置C以及位置D所覆蓋的時序區域具有低位準。由於保護訊號PS在位置A以及位置B時具有低位準並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00的位準在位置A以及位置B時會變低，如此一來，第一資料時序標記訊號Q00、第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可以是正確的，以及可以利用本發明的資料控制電路300來正確地將8個寫入資料寫入至記憶體單元電路14。

第5圖為依據本發明一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路300所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序後第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第4圖與第5圖的差別在於在第5圖中之下資料選通訊號LDQS的第一個上升邊緣是接近時間點T9以及時間點T10之間的中間時序（其仍在資料窗訊號CAIWSP的範圍中），而不是接近時間點T9，為簡潔起見，在此不再重複描述類似內容。倘若資料控制電路300被修改以自其中刪除自阻電路22，在第5圖所示的位置A時，由於訊號PQ05係一高位準訊號並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00的位準會在一正確時序（亦即接近時間點T13以及時間點T14之間的中間時序的一時序）之前由低變高，其可能導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14。

在具有實現在資料控制電路300中之自阻電路22的本實施例中，由於在位置A時阻擋訊號BLOCK具有高位準，因此保護訊號PS（其藉由對訊號PQ05以及阻擋訊號BLOCK的一反向訊號（亦即自阻訊號SBS）進行一及(AND)操作來取得）在位置A時會保持低位準，其使得第一資料時序標記訊號Q00直到正確時序（亦即接近時間點T13以及時間點T14之間的中間時序的時序）之前仍為一低位準訊號，如此一來，第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可以是正確的，以及可以利用本發明的資料控制電路300來正確地將8個寫入資料寫入至記憶體單元電路14。

第6圖為依據本發明一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序前第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第4圖與第6圖的差別在於在第6圖中之下資料選通訊號LDQS的第一個上升邊緣是接近時間點T8以及時間點T9之間的中間時序（其仍在資料窗訊號CAIWSP的範圍中），而不是接近時間點T9，為簡潔起見，在此不再重複描述類似內容。倘若資料控制電路300被修改以自其中刪除自阻電路22，在第6圖所示的位置A時，由於訊號PQ05係一高位準訊號並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00會保持高位準直到接近時間點T10以及時間點T11之間的一中間時序的時序，其可能導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14，也就是說，第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可能是錯誤的。此外，在第6圖所示之位置B時，由於訊號PQ05係一高位準訊號並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00會保持高位準直到接近時間點T14以及時間點T15之間的一中間時序的時序，其可能也會導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14。

在具有實現在資料控制電路300中之自阻電路22的本實施例中，由於在位置A以及位置B時，阻擋訊號BLOCK具有高位準，因此保護訊號PS（其藉由對訊號PQ05以及阻擋訊號BLOCK的一反向訊號（亦即自阻訊號SBS）進行一及(AND)操作來取得）在位置A以及位置B時具有低位準，其使得第一資料時序標記訊號Q00在位置A以及位置B時成為一低位準訊號，如此一來，第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可以是正確的，以及可以利用本發明的資料控制電路300來正確地將8個寫入資料寫入至記憶體單元電路14。

對於tDQSS案例來說，在先前技術中，資料窗訊號的脈衝寬度可以達到1*tCK，其可處理DDR SDRAM的規格書中的tDQSS的直到

0.4*tCK之數值，實際上，很難精準地使得資料窗訊號的脈衝寬度剛好為1*tCK。第7圖為依據本發明一實施例之在tDQSS案例下藉由第3圖所示之資料控制電路300所取得的時脈訊號、資料選通訊號、資料窗訊號以及複數個資料時序標記訊號的時序圖。在本實施例中，資料窗訊號CAIWSP的脈衝寬度係被增大為1.5*tCK，一旦資料窗訊號的脈衝寬度大於1*tCK，則DDR SDRAM的製造商可以更容易地製造DDR SDRAM。應注意的是，1.5* tCK僅作為本發明之資料控制電路300可達到的資料窗訊號CAIWSP之脈衝寬度的一範例說明之用，實際上，資料窗訊號CAIWSP的脈衝寬度可以是其它tCK長度（例如1.3*tCK或1.4*tCK），因此，本發明的設計彈性係高於先前技術的設計彈性。第7圖所示之訊號的詳細細節已經在上述實施例中被描述，為簡潔起見，在此不再重複描述類似內容。

在本實施例中，在一位置C以及一位置D時訊號PQ05被阻擋訊號BLOCK所阻擋，也就是說，在被位置C以及位置D所覆蓋的時序區域時保護訊號PS（其藉由對訊號PQ05以及阻擋訊號BLOCK的一反向訊號（亦即自阻訊號SBS）進行一及(AND)操作來取得）係為低位準訊號。在一位置A以及一位置B時，由於保護訊號PS係為低位準訊號並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00也是低位準訊號，如此一來，第一資料時序標記訊號Q00、第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可以是正確的，以及可以利用本發明的資料控制電路300來正確地將8個寫入資料寫入至記憶體單元電路14。

第8圖為依據本發明一實施例之在tDQSS案例下藉由第3圖所示之資料控制電路300所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序後第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第7圖與第8圖的差別在於在第8圖中之下資料選通訊號LDQS的第一個上升邊緣是接近時間點T9以及時間點T10之間的中間時序（其仍在資料窗訊號CAIWSP的範圍中），而不是接近時間點T9，為簡潔起見，在此不再重複描述類似內容。倘若資料控制電路300被修改以自其中刪除自阻電路22，在第8圖所示的位置A時，由於訊號PQ05係一高位準訊號並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00的位準會在一正確時序（亦即接近時間點T13以及時間點T14之間的中間時序的一時序）之前由低變高，其可能導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14。

第9圖為依據本發明一實施例之在tDQSS案例下藉由第3圖所示之資料控制電路300所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序前第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第7圖與第9圖的差別在於在第9圖中之下資料選通訊號LDQS的第一個上升邊緣是接近時間點T8以及時間點T9之間的中間時序（其仍在資料窗訊號CAIWSP的範圍中），而不是接近時間點T9，為簡潔起見，在此不再重複描述類似內容。倘若資料控制電路300被修改以自其中刪除自阻電路22，在第9圖所示的位置A時，由於訊號PQ05係一高位準訊號並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00會保持高位準直到接近時間點T10以及時間點T11之間的一中間時序的時序，其可能導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14，也就是說，第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可能是錯誤的。此外，在第9圖所示之位置B時，由於訊號PQ05係一高位準訊號並且被下資料選通訊號LDQS的高位準選通，因此第一資料時序標記訊號Q00會保持高位準直到接近時間點T14以及時間點T15之間的一中間時序的時序，其可能也會導致8個寫入資料在錯誤時序時被寫入至記憶體單元電路14。

在具有實現在資料控制電路300中之自阻電路22的本實施例中，由於在位置A以及位置B時阻擋訊號BLOCK具有高位準，因此保護訊號PS（其藉由對訊號PQ05以及阻擋訊號BLOCK的一反向訊號（亦即自阻訊號SBS）進行一及(AND)操作來取得）在位置A以及位置B時具有低位準，其使得第一資料時序標記訊號Q00在位置A以及位置B時成為一低位準訊號，如此一來，第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可以是正確的，以及可以利用本發明的資料控制電路300來正確地將8個寫入資料寫入至記憶體單元電路14。表一

寫入格式	阻擋訊號寬度
BL4	1*tCK
BL8	3*tCK
CRC模式中的BL4	4*tCK
CRC模式中的BL8	4*tCK

對於不同突發長度(burst length)來說，DDR4 SDRAM 的寫入格式（例如BL4、BL8、循環冗餘校驗(cyclic redundancy check, CRC)模式中的BL4或循環冗餘校驗模式中的BL8）皆可被本發明所提供的資料控制電路所應用，舉例來說，以供寫入格式BL4使用的對應於4個寫入資料的一寫入命令可以被本發明所提供的資料控制電路所應用。表一繪示了對於DDR4 SDRAM 的不同寫入格式來說，在本發明的資料控制電路中所使用的阻擋訊號BLOCK的寬度。對於寫入格式BL4來說，下資料選通訊號LDQS為4個寫入資料切換2次以及阻擋訊號BLOCK的寬度係為1*tCK；對於寫入格式BL8（其被應用於上述實施例）來說，下資料選通訊號LDQS為8個寫入資料切換4次以及阻擋訊號BLOCK的寬度係為3*tCK；以及對於CRC模式中的BL4與CRC模式中的BL8來說，下資料選通訊號LDQS為9個寫入資料切換5次以及阻擋訊號BLOCK的寬度係為4*tCK。

第10圖為依據本發明另一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路300所取得的時脈訊號、資料選通訊號、資料窗訊號以及複數個資料時序標記訊號的時序圖。假設資料訊號DQ0~DQ7（在第10圖中未顯示DQ1~DQ7），其對應於4個寫入資料（亦即寫入格式BL4）被傳輸至資料控制電路300，其中在第10圖中4個寫入資料分別被標記為“D1~D4”。如第10圖所示，在時間點T0時下達了對應於寫入格式BL4的寫入命令WR，並且寫入延遲WL係等於9，於時間點T9至時間點T13的週期中，僅第二資料時序標記訊號Q05係用以標記4個寫入資料（亦即第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的常數位準皆等於0），並且由於一或(OR)操作的緣故，阻擋訊號BLOCK係等於第二資料時序標記訊號Q05。

在具有實現在資料控制電路300中之自阻電路22的本實施例中，由於在位置A時阻擋訊號BLOCK具有高位準，因此保護訊號PS（其藉由對訊號PQ05以及阻擋訊號BLOCK的一反向訊號（亦即自阻訊號SBS）進行一及(AND)操作來取得）在位置A時具有低位準，其使得第一資料時序標記訊號Q00在位置A時成為一低位準訊號，如此一來，第二資料時序標記訊號Q05、第三資料時序標記訊號Q15以及第四資料時序標記訊號Q25的時序可以是正確的，以及可以利用本發明的資料控制電路300來正確地將4個寫入資料寫入至記憶體單元電路14。在時間點T13之後，寫入格式從寫入格式BL4轉變為寫入格式BL8，為簡潔起見，在此不再重複描述類似內容。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:記憶體裝置 10:命令輸入介面 12:命令解碼器 14:記憶體單元電路 16:資料輸入/輸出介面 18:資料處理電路 COMMAND_SIGNAL:命令訊號 CS:控制訊號 CAIWSP:資料窗訊號 BANK_0~BANK_N:記憶體庫 DQ0~DQ7,DQ8~DQ15:資料訊號 LDQS_t:下真實資料選通訊號 LDQS_c:下互補資料選通訊號 UDQS_t:上真實資料選通訊號 UDQS_c:上互補資料選通訊號 200,300:資料控制電路 202:序列至平行電路 Q00,Q05,Q15,Q25:資料時序標記訊號 DATA0~DATA63:資料輸入訊號 LDQS:下資料選通訊號 20,24,26,27,29,31,32:鎖存器電路 21:非或閘電路 22:自阻電路 23:及閘電路 28,30:資料時序標記訊號產生電路 SBS:自阻訊號 PS:保護訊號 CK_t:真實時脈訊號 BLOCK:阻擋訊號

第1圖為依據本發明一實施例之記憶體裝置的方塊圖。第2圖為依據本發明一實施例之第1圖所示之資料處理電路的方塊圖。第3圖為依據本發明一實施例之第2圖所示之資料控制電路的示意圖。第4圖為依據本發明一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號、資料窗訊號以及複數個資料時序標記訊號的時序圖。第5圖為依據本發明一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序後第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第6圖為依據本發明一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序前第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第7圖為依據本發明一實施例之在tDQSS案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號、資料窗訊號以及複數個資料時序標記訊號的時序圖。第8圖為依據本發明一實施例之在tDQSS案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序後第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第9圖為依據本發明一實施例之在tDQSS案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號（其在寫入命令的操作時序前第一次上升）、資料窗訊號以及複數個資料時序標記訊號的時序圖。第10圖為依據本發明另一實施例之在tDQSS2案例下藉由第3圖所示之資料控制電路所取得的時脈訊號、資料選通訊號、資料窗訊號以及複數個資料時序標記訊號的時序圖。

300:資料控制電路

Q00,Q05,Q15,Q25:資料時序標記訊號

LDQS:下資料選通訊號

20,24,26,27,29,31,32:鎖存器電路

21:非或閘電路

22:自阻電路

23:及閘電路

28,30:資料時序標記訊號產生電路

SBS:自阻訊號

PS:保護訊號

Claims

一種資料控制電路，包含有：一第一鎖存器電路，具有一第一時脈埠、一第一輸入埠以及一第一輸出埠，其中該第一時脈埠係用以接收一第一時脈，其係自一資料選通訊號取得，以及該第一輸入埠係用以接收一資料窗訊號；一自阻電路，耦接於該第一鎖存器電路的該第一輸出埠，並且用以根據在該第一鎖存器電路的該第一輸出埠的一輸出以及一自阻訊號來產生一保護訊號；一第二鎖存器電路，具有一第二時脈埠、一第二輸入埠以及一第二輸出埠，其中該第二時脈埠係用以接收一第二時脈，其係自該資料選通訊號取得，該第一時脈係該第二時脈的一反向訊號，該第二輸入埠係耦接於該自阻電路，並且係用以接收該保護訊號，以及該第二輸出埠係用以輸出一第一資料時序標記訊號；一第三鎖存器電路，具有一第三時脈埠、一第三輸入埠以及一第三輸出埠，其中該第三時脈埠係用以接收該第一時脈，該第三輸入埠係耦接於該第二鎖存器電路的該第二輸出埠，並且係用以接收該第一資料時序標記訊號，以及該第三輸出埠係用以輸出一第二資料時序標記訊號；一第一資料時序標記訊號產生電路，耦接於該第三鎖存器電路的該第三輸出埠，並且用以根據該第二資料時序標記訊號來產生一第三資料時序標記訊號；以及一第二資料時序標記訊號產生電路，耦接於該第一資料時序標記訊號產生電路，並且用以根據該第三資料時序標記訊號來產生一第四資料時序標記訊號。
如申請專利範圍第1項所述之資料控制電路，其中該資料窗訊號代表一記憶體時脈訊號以及該資料選通訊號之間的一偏斜的最大容忍值以及最小容忍值。
如申請專利範圍第1項所述之資料控制電路，其中傳輸至一記憶體單元電路的複數個待寫入資料的時序係依序地被該第二資料時序標記訊號以及該第四資料時序標記訊號所標記。
如申請專利範圍第1項所述之資料控制電路，其中該自阻電路係另用以根據該第二資料時序標記訊號、該第三資料時序標記訊號以及該第四資料時序標記訊號來產生該自阻訊號。
如申請專利範圍第4項所述之資料控制電路，其中該自阻電路包含有：一反或閘電路，用以接收該第二資料時序標記訊號、該第三資料時序標記訊號以及該第四資料時序標記訊號，以產生該自阻訊號；以及一及閘電路，耦接於該第一鎖存器電路的該第一輸出埠以及該反或閘電路，並且用以接收該第一鎖存器電路的該第一輸出埠的該輸出以及該自阻訊號，以產生該保護訊號。
如申請專利範圍第1項所述之資料控制電路，其中該第一鎖存器電路、該第二鎖存器電路以及該第三鎖存器電路的每一者皆為一D型鎖存器電路。
如申請專利範圍第1項所述之資料控制電路，其中該第一資料時序標記訊號產生電路包含有：一第四鎖存器電路，具有一第四時脈埠、一第四輸入埠以及一第四輸出埠，其中該第四時脈埠係用以接收該第二時脈，以及該第四輸入埠係耦接於該第三鎖存器電路的該第三輸出埠，並且係用以接收該第二資料時序標記訊號；以及一第五鎖存器電路，具有一第五時脈埠、一第五輸入埠以及一第五輸出埠，其中該第五時脈埠係用以接收該第一時脈，該第五輸入埠係耦接於該第四鎖存器電路的該第四輸出埠，並且係用以接收在該第四鎖存器電路的該第四輸出埠的一輸出，以及該第五輸出埠係用以輸出該第三資料時序標記訊號。
如申請專利範圍第7項所述之資料控制電路，其中該第一鎖存器電路、該第二鎖存器電路、該第三鎖存器電路、該第四鎖存器電路以及該第五鎖存器電路的每一者皆為一D型鎖存器電路。
如申請專利範圍第1項所述之資料控制電路，其中該第二資料時序標記訊號產生電路包含有：一第四鎖存器電路，具有一第四時脈埠、一第四輸入埠以及一第四輸出埠，其中該第四時脈埠係用以接收該第二時脈，以及該第四輸入埠係耦接於該第一資料時序標記訊號產生電路，並且係用以接收該第三資料時序標記訊號；以及一第五鎖存器電路，具有一第五時脈埠、一第五輸入埠以及一第五輸出埠，其中該第五時脈埠係用以接收該第一時脈，該第五輸入埠係耦接於該第四鎖存器電路的該第四輸出埠，並且係用以接收在該第四鎖存器電路的該第四輸出埠的一輸出，以及該第五輸出埠係用以輸出該第四資料時序標記訊號。
如申請專利範圍第9項所述之資料控制電路，其中該第一鎖存器電路、該第二鎖存器電路、該第三鎖存器電路、該第四鎖存器電路以及該第五鎖存器電路的每一者皆為一D型鎖存器電路。
如申請專利範圍第1項所述之資料控制電路，其中該第一時脈係該資料選通訊號的一反向訊號，以及該第二時脈係為該資料選通訊號。
一種記憶體裝置，包含有：一命令輸入介面，用以接收複數個命令訊號；一命令解碼器，耦接於該命令輸入介面，並且用以接收以及解碼該複數個命令訊號，以產生一資料窗訊號以及一控制訊號，其中該資料窗訊號對應於一寫入命令；一記憶體單元電路，耦接於該命令解碼器，並且具有複數個記憶體庫，其中該記憶體單元電路被該控制訊號所控制；一資料輸入/輸出介面，用以接收複數個資料訊號以及一資料選通訊號，其中該複數個資料訊號對應於複數個待寫入資料，並且係以序列通訊的方式來被傳輸；以及一資料處理電路，包含有：一序列至平行電路，耦接於該資料輸入/輸出介面以及該記憶體單元電路，並且用以根據該資料選通訊號、一第二資料時序標記訊號以及一第四資料時序標記訊號來將該複數個資料訊號轉換為複數個資料輸入訊號，其中該複數個資料輸入訊號係以平行通訊的方式來被傳輸至該記憶體單元電路；以及一資料控制電路，耦接於該命令解碼器、該資料輸入/輸出介面以及該序列至平行電路，並且包含有：一第一鎖存器電路，具有一第一時脈埠、一第一輸入埠以及一第一輸出埠，其中該第一時脈埠係用以接收一第一時脈，其係自該資料選通訊號取得，以及該第一輸入埠係用以接收該資料窗訊號；一自阻電路，耦接於該第一鎖存器電路的該第一輸出埠，並且用以根據在該第一鎖存器電路的該第一輸出埠的一輸出以及一自阻訊號來產生一保護訊號；一第二鎖存器電路，具有一第二時脈埠、一第二輸入埠以及一第二輸出埠，其中該第二時脈埠係用以接收一第二時脈，其係自該資料選通訊號取得，該第一時脈係該第二時脈的一反向訊號，該第二輸入埠係耦接於該自阻電路，並且係用以接收該保護訊號，以及該第二輸出埠係用以輸出一第一資料時序標記訊號；一第三鎖存器電路，具有一第三時脈埠、一第三輸入埠以及一第三輸出埠，其中該第三時脈埠係用以接收該第一時脈，該第三輸入埠係耦接於該第二鎖存器電路的該第二輸出埠，並且係用以接收該第一資料時序標記訊號，以及該第三輸出埠係用以輸出該第二資料時序標記訊號；一第一資料時序標記訊號產生電路，耦接於該第三鎖存器電路的該第三輸出埠，並且用以根據該第二資料時序標記訊號來產生一第三資料時序標記訊號；以及一第二資料時序標記訊號產生電路，耦接於該第一資料時序標記訊號產生電路，並且用以根據該第三資料時序標記訊號來產生該第四資料時序標記訊號。