KR100987997B1 - 반도체 메모리 및 시스템 - Google Patents

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Abstract

페이지 동작 기능을 갖는 의사 SRAM의 오동작을 방지한다.
레이턴시 판정부는, 칩 인에이블 신호의 활성화가 리프레시 요구와 경합할 때 레이턴시 확장 신호를 활성화하고, 칩 인에이블 신호의 비활성화에 응답하여 레이턴시 확장 신호를 비활성화한다. 데이터 제어부는, 레이턴시 확장 신호의 활성화중의 독출 레이턴시를, 레이턴시 확장 신호의 비활성화중의 독출 레이턴시에 비해 증가시킨다. 레이턴시 확장 신호를, 칩 인에이블 신호의 활성화중에 동일한 레벨로 유지함으로써, 리프레시 동작이 삽입되는지 아닌지에 관계없이, 페이지 동작중에 독출 레이턴시가 변경되는 것을 방지할 수 있다. 따라서, 리프레시 요구의 삽입 유무에 관계없이, 항상 동일한 타이밍에 후속의 액세스 요구를 공급할 수 있어, 반도체 메모리의 오동작을 방지할 수 있다.

Description

반도체 메모리 및 시스템{SEMICONDUCTOR MEMORY AND SYSTEM}
본 발명은, 반도체 메모리 및 반도체 메모리와 메모리 컨트롤러를 갖는 시스템에 관한 것이다.
휴대 전화, 게임 기기 등의 휴대 기기는, 화상 처리 데이터와 같은 고속이며 대용량인 데이터를 취급하도록 되어 있다. 이 종류의 휴대 기기에서는, 예를 들어, 큰 메모리 용량이 필요할 때 SDRAM이 사용되고, 중간 정도의 메모리 용량 또는 작은 메모리 용량이 필요할 때 의사 SRAM이 사용된다.
의사 SRAM은, DRAM의 메모리 셀과 SRAM의 인터페이스를 가지며, 칩 내부에서 메모리 셀의 리프레시 동작을 자동적으로 실행한다. 칩 내부에서 발생하는 리프레시 요구는, 외부 액세스 요구와 비동기로 발생한다. 이 때문에, 리프레시 요구에 응답하는 리프레시 동작과 외부 액세스 요구에 응답하는 액세스 동작이 충돌할 우려가 있다. 이것을 방지하기 위해, 리프레시 요구와 외부 액세스 요구와의 경합에 의해 리프레시 동작이 먼저 실행될 때, 액세스 동작의 지연을 컨트롤러에게 통지하기 위해 웨이트 신호를 출력하는 의사 SRAM이 제안되어 있다(예를 들어, 특허문헌 1-2 참조).
리프레시 요구와 외부 독출 요구와의 경합에 의해 리프레시 동작이 먼저 실행될 때, 독출 데이터의 출력 타이밍은 지연된다. 예를 들어, 클록 동기식의 의사 SRAM의 버스트 독출 동작에서는, 리프레시 동작이 먼저 실행될 때 독출 레이턴시가 증가한다. 독출 레이턴시는, 외부 독출 요구로부터 독출 데이터의 출력까지의 클록 사이클수이다.
특허문헌 1 : 일본 특허공개 2005-285271 호 공보
특허문헌 2 : 일본 특허공개 2007-12244 호 공보
종래의 의사 SRAM에서는, 칩을 활성화하는 칩 인에이블 신호의 활성화중에 1회의 외부 액세스 요구가 의사 SRAM에 공급된다. 즉, 리프레시 요구와 외부 독출 요구가 경합하는 의사 SRAM의 클록 동기 모드에 있어서, 칩 인에이블 신호의 활성화중에 복수회의 외부 액세스 요구가 공급되는 페이지 동작 기능이 있는 의사 SRAM은 제안되어 있지 않다.
예를 들어, 페이지 독출 동작에서, 최초의 독출 커맨드 직전에 리프레시 요구가 발생하면, 독출 동작은 리프레시 동작의 삽입에 의해 지연된다. 이에 따라, 독출 레이턴시는 증가하고, 의사 SRAM을 액세스하는 컨트롤러는, 다음 독출 커맨드의 공급을 지연시킬 필요가 있다. 한편, 최초의 독출 커맨드 직전에 리프레시 요구가 발생하지 않을 때, 독출 레이턴시는 증가하지 않는다. 이 때, 다음 독출 커맨드의 공급을 지연시킬 필요는 없다. 다음 독출 커맨드의 공급 타이밍을, 리프레시 요구의 발생 유무에 따라 조정해야 할 때, 컨트롤러의 동작은 복잡해진다. 컨트롤러내에서의 공급 타이밍의 조정에 여유가 없으면, 잘못된 타이밍에 컨트롤러로부터 의사 SRAM에 독출 커맨드가 공급되어, 의사 SRAM은 오동작한다. 그러나, 이 문제는 해결되지 않았다.
본 발명의 목적은, 페이지 동작 기능을 갖는 의사 SRAM의 오동작을 방지하는 것이다.
리프레시 생성부는, 메모리 코어내의 다이나믹 메모리 셀을 리프레시하기 위한 리프레시 요구를 주기적으로 생성한다. 코어 제어부는, 칩 인에이블 신호의 비활성화중에 리프레시 요구에 응답하는 리프레시 동작을 실행하고, 칩 인에이블 신호의 활성화와 함께 공급되는 최초의 액세스 요구 및 칩 인에이블 신호의 활성화중에 공급되는 후속의 액세스 요구에 응답하여 액세스 동작을 실행한다. 또, 코어 제어부는, 칩 인에이블 신호의 활성화가 리프레시 요구와 경합할 때, 리프레시 동작후에 액세스 동작을 실행한다. 레이턴시 판정부는, 칩 인에이블 신호의 활성화가 리프레시 요구와 경합할 때 레이턴시 확장 신호를 활성화하고, 칩 인에이블 신호의 비활성화에 응답하여 레이턴시 확장 신호를 비활성화한다. 레이턴시 출력 버퍼는, 레이턴시 확장 신호를 외부에 출력한다. 데이터 제어부는, 레이턴시 확장 신호의 활성화중의 독출 레이턴시를, 레이턴시 확장 신호의 비활성화중의 독출 레이턴시에 비해 증가시킨다. 독출 레이턴시는, 최초의 액세스 요구 또는 후속의 액세스 요구로부터 독출 데이터가 데이터 단자에 전송되기까지의 시간을 나타낸다.
레이턴시 확장 신호를, 칩 인에이블 신호의 활성화중에 동일한 레벨로 유지함으로써, 리프레시 동작이 삽입되는지 아닌지에 관계없이, 페이지 동작중에 독출 레이턴시가 변경되는 것을 방지할 수 있다. 따라서, 리프레시 요구의 삽입 유무에 관계없이, 항상 동일한 타이밍에 후속의 액세스 요구를 공급할 수 있다. 그 결과, 잘못된 타이밍에 컨트롤러로부터 의사 SRAM에 후속의 액세스 요구가 공급되는 것을 방지할 수 있어, 반도체 메모리의 오동작을 방지할 수 있다.
이하, 실시형태를 도면을 사용하여 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은 복수개로 구성되어 있다. 또, 굵은 선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 말미에 "Z"가 붙어 있는 신호는 정(正)논리를 나타내고 있다. 선두에 "/"가 붙어 있는 신호는 부(負)논리를 나타내고 있다.
도 1은, 일실시형태에서의 반도체 메모리의 예를 나타내고 있다. 도면 중의 이중의 사각표시는 외부 단자를 나타내고 있다. 외부 단자는, 예를 들어 반도체 칩상의 패드, 또는 반도체칩이 수납되는 패키지의 리드이다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용한다. 반도체 메모리는, 예를 들어 클록 동기식의 의사 SRAM(이하, PSRAM)이다. PSRAM은, DRAM의 메모리 셀(다이나믹 메모리 셀)을 가지며, SRAM의 인터페이스를 갖는다.
PSRAM은, 클록 입력 버퍼(10), 커맨드 입력 버퍼(12), 리프레시 생성부(14), 커맨드 디코더(16), 레이턴시 판정부(18), 레이턴시 출력 버퍼(20), 모드 레지스터(22), 동작 제어부(24), 버스트 카운터(26), 어드레스 입력 버퍼(28), 버스트 어드레스 카운터(30), 어드레스 래치(32), 데이터 입력 버퍼(34), 데이터 출력 버퍼(36) 및 메모리 코어(CORE)를 갖고 있다.
클록 입력 버퍼(10)는, 클록 신호(CLK)를 받고, 내부 클록 신호(ICLK)를 출력한다. 내부 클록 신호(ICLK)는, 클록에 동기하여 동작하는 회로에 공급된다. 커맨드 입력 버퍼(12)는, 커맨드 신호(CMD)(어드레스 밸리드 신호(/ADV), 칩 인에이 블 신호(/CE), 아웃풋 인에이블 신호(/OE) 및 라이트 인에이블 신호(/WE) 등)를 내부 클록 신호(ICLK)에 동기하여 받고, 받은 커맨드 신호(CMD)를 커맨드 디코더(16)에 출력한다. 리프레시 생성부(14)는, 도시하지 않은 발진기를 갖고 있고, 리프레시 요구 신호(RREQZ (리프레시 요구))를 주기적으로 출력한다. 예를 들어, 리프레시 요구 신호(RREQZ)의 생성 주기는 10마이크로초이다.
커맨드 디코더(16)는, 커맨드 입력 버퍼(12)로부터의 칩 인에이블 신호(CEZ)에 응답하여 내부 칩 인에이블 신호(ICEZ)를 출력하고, 리프레시 요구 신호(RREQZ)에 응답하여 내부 리프레시 요구 신호(IREFZ)를 출력한다. 커맨드 디코더(16)는, 액세스 요구(독출 커맨드 또는 기록 커맨드)가 공급되었을 때 로우 판독 기록 신호(RRWZ)를 활성화한다. 커맨드 디코더(16)는, 칩 인에이블 신호(/CE)의 저레벨 기간에 독출 커맨드 또는 기록 커맨드가 공급되었을 때 칼럼 판독 기록 신호(CRWZ)를 활성화한다.
또, 커맨드 디코더(16)는, 칩 인에이블 신호(CEZ)와 리프레시 요구 신호(RREQZ)의 우선 순위를 결정하기 위한 아비터(ARB)를 갖고 있다. 독출 커맨드(독출 액세스 요구)는, /ADV 신호 및 /CE 신호의 활성화중에 /OE 신호의 저레벨에 의해 인식된다. 기록 커맨드(기록 액세스 요구)는, /ADV 신호 및 /CE 신호의 활성화중에 /WE 신호의 저레벨에 의해 인식된다. 커맨드 디코더(16)는, 독출 커맨드 또는 기록 커맨드를 리프레시 요구 신호(RREQZ)보다 우선시킬 때, 독출 신호(RDZ) 또는 기록 신호(WRZ)를 출력하고, /CE 신호가 비활성화된 후에 리프레시 신호(REFZ)를 출력한다. 커맨드 디코더(16)는, 리프레시 요구 신호(RREQZ)를 독출 커맨드 또는 기록 커맨드보다 우선시킬 때, 리프레시 신호(REFZ)를 출력하고, 리프레시 동작의 완료에 응답하여 독출 신호(RDZ) 또는 기록 신호(WRZ)를 출력한다. 또한, 커맨드 디코더(16)는, 커맨드 신호(CMD)의 조합이 모드 레지스터(22)를 설정하기 위한 모드 레지스터 설정 커맨드를 나타낼 때, 모드 레지스터 설정 신호(MRSZ)를 출력한다. 커맨드 디코더(16)의 상세한 것은 도 2에 나타낸다.
레이턴시 판정부(18)는, 판정 회로(JUDG) 및 플립플롭(F/F)을 갖고 있다. 판정 회로(JUDG)는, 내부 칩 인에이블 신호(ICEZ)의 활성화시에 내부 리프레시 요구 신호(IREFZ)가 활성화되어 있을 때, 플립플롭(F/F)을 세트하기 위한 셋팅 신호를 출력한다. 플립플롭(F/F)은, 세트 단자(SET)에서 세트 신호를 받았을 때 확장 신호(EXTZ)를 활성화하고, 리셋 단자(RST)에서 리셋 신호(CEZ 신호의 상승 엣지)를 받았을 때 확장 신호(EXTZ)를 비활성화한다. 레이턴시 출력 버퍼(20)는, 확장 신호(EXTZ)의 논리 레벨을 반전하여, 레이턴시 확장 신호(/LEXT)로서 출력한다. 후술하는 바와 같이, 저레벨의 레이턴시 확장 신호(/LEXT)는, 독출 레이턴시(RL) 또는 기록 레이턴시(WL)가 표준치보다 증가하는 것을 나타낸다. 고레벨의 레이턴시 확장 신호(/LEXT)는, 독출 레이턴시(RL) 또는 기록 레이턴시(WL)가 표준치인 것을 나타낸다. 독출 레이턴시(RL)는, 독출 커맨드의 공급으로부터 최초의 독출 데이터(DQ)가 출력되기까지의 클록 사이클수이다. 기록 레이턴시(WL)는, 기록 커맨드의 공급으로부터 최초의 기록 데이터(DQ)가 입력되기까지의 클록 사이클수이다.
모드 레지스터(22)는, 모드 레지스터 설정 신호(MRSZ)에 동기하여 로우 어드레스 신호(RAD), 칼럼 어드레스 신호(CAD) 및 데이터 신호(DQ) 중 적어도 어느 하 나가 설정되는 복수의 레지스터를 갖고 있다. 예를 들어, 모드 레지스터(22)는 버스트 길이(BL)를 나타내는 신호를 출력한다. 버스트 길이(BL)는, 1회의 독출 커맨드에 응답하여 데이터 단자(DQ)로부터 출력되는 데이터 신호의 출력 횟수 및 1회의 기록 커맨드에 응답하여 데이터 단자(DQ)에서 받는 데이터 신호의 입력 횟수이다.
동작 제어부(24)는, 독출 신호(RDZ), 기록 신호(WRZ) 또는 리프레시 신호(REFZ)에 응답하여, 메모리 코어(CORE)의 액세스 동작(독출 동작, 기록 동작 또는 리프레시 동작)을 제어하는 제어 신호(CNT)를 출력한다. 제어 신호(CNT)는, 비트선(BL, /BL)을 프리차지하기 위한 타이밍 신호, 워드선(WL1)을 활성화하기 위한 타이밍 신호, 센스 앰프(SA)를 활성화하기 위한 타이밍 신호 등을 포함한다. 독출 커맨드에 의해, 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)에 의해 선택되는 메모리 셀(MC)로부터 데이터가 독출된다. 기록 커맨드에 의해, 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)에 의해 선택되는 메모리 셀(MC)에 데이터가 기록된다. 리프레시 커맨드에 의해, 리프레시 어드레스 신호에 의해 선택되는 워드선(WL1)에 접속된 메모리 셀(MC)이 리프레시된다.
동작 제어부(24)는, 버스트 어드레스 카운터(30) 및 어드레스 래치(32)를 동작시키는 타이밍 신호와, 데이터 입력 버퍼(34)를 동작시키는 타이밍 신호(DIZ)와, 데이터 출력 버퍼(36)를 동작시키는 타이밍 신호(DOZ) 등을 출력한다. 아비터(ARB) 및 동작 제어부(24)는, 칩 인에이블 신호(/CE)의 비활성화중에 리프레시 요구 신호(RREQZ)에 응답하는 리프레시 동작을 실행하고, 칩 인에이블 신호(/CE)의 활성화와 함께 공급되는 최초의 액세스 요구 및 칩 인에이블 신호(/CE)의 활성화중에 공 급되는 후속의 액세스 요구에 응답하여 액세스 동작(독출 동작 또는 기록 동작)을 실행하고, 칩 인에이블 신호(/CE)의 활성화가 리프레시 요구 신호(RREQZ)와 경합할 때, 리프레시 동작후에 액세스 동작을 실행하는 코어 제어부로서 동작한다.
버스트 카운터(26)는, 액세스 요구(로우 판독 기록 신호(RRWZ) 또는 칼럼 판독 기록 신호(CRWZ))에 응답하여 카운트 동작하여, 카운터치가 기대치에 달했을 때, 버스트 길이(BL)에 대응하는 수의 펄스를 갖는 버스트 클록 신호(BCLK)를 내부 클록 신호(ICLK)에 동기하여 출력한다. 기대치는, 액세스 요구로부터 버스트 클록 신호(BCLK)의 펄스가 출력되기까지의 시간(클록 사이클수)이며, 판독 기록 신호(RRWZ, CRWZ) 및 확장 신호(EXTZ)에 따라 결정되고, 레이턴시 확장 신호(/LEXT)가 활성화되었을 때 증가한다. 버스트 카운터(26)의 동작은 도 3에 나타낸다.
어드레스 입력 버퍼(28)는, 액세스하는 메모리 셀(MC)을 선택하기 위해 어드레스 단자(AD)에 공급되는 로우 어드레스 신호(RAD)와 칼럼 어드레스 신호(CAD)를 서로 다른 단자에서 동시에 받는다. 로우 어드레스 신호(RAD)는 워드선(WL1)을 선택하기 위해 공급되고, 칼럼 어드레스 신호(CAD)는 비트선쌍(BL, /BL)을 선택하기 위해 공급된다. 버스트 어드레스 카운터(30)는, 버스트 독출 동작 또는 버스트 기록 동작시에, 어드레스 단자(AD)에서 받는 칼럼 어드레스(CAD (시작 어드레스))에 이어지는 칼럼 어드레스를 순서대로 생성한다. 생성되는 칼럼 어드레스의 수는 버스트 길이(BL)에 따라 결정된다. 어드레스 래치(32)는, 어드레스 단자(AD)에서 받는 칼럼 어드레스(CAD) 및 버스트 어드레스 카운터(30)로부터의 칼럼 어드레스를 받고, 받은 칼럼 어드레스를 내부 칼럼 어드레스(ICAD)로서 칼럼 디코더(CDEC)에 출력한다.
데이터 입력 버퍼(34)는, 타이밍 신호(DIZ)의 활성화중에 데이터 단자(DQ)(예를 들어, 16비트)에 공급되는 기록 데이터 신호를 수신하고, 수신한 데이터 신호를 데이터 버스(DB)에 출력한다. 데이터 출력 버퍼(36)는, 메모리 셀(MC)로부터 독출되는 독출 데이터를 데이터 버스(DB)를 통해 수신하고, 수신한 독출 데이터를 타이밍 신호(DOZ)의 활성화중에 데이터 단자(DQ)에 출력한다.
메모리 코어(CORE)는, 예를 들어 한쌍의 로우 블록(RBLK), 각 로우 블록(RBLK)에 대응하는 로우 디코더(RDEC), 로우 블록(RBLK)의 사이에 배치된 센스 앰프 영역(SAA), 칼럼 디코더(CDEC), 리드 앰프(RA), 라이트 앰프(WA) 및 데이터 레지스터(DREG)를 갖고 있다. 로우 블록(RBLK)의 수는 4개, 8개 또는 10개 등이어도 된다. 각 로우 블록(RBLK)은, 매트릭스형으로 배치된 복수의 메모리 셀(MC)과, 도면의 가로방향으로 나열된 메모리 셀(MC)의 열에 접속된 워드선(WL1)과, 도면의 세로방향으로 나열된 메모리 셀(MC)의 열에 접속된 비트선(BL1)(또는 /BL1)을 갖고 있다.
센스 앰프 영역(SAA)은, 각 로우 블록(RBLK)에 대응하는 프리차지 회로(PRE) 및 접속 스위치(BT)와, 로우 블록(RBLK)에 공유되는 센스 앰프(SA) 및 칼럼 스위치(CSW)를 갖고 있다. 접속 스위치(BT)는, 각 로우 블록(RBLK)의 비트선쌍(BL, /BL)을 센스 앰프(SA)에 선택적으로 접속하기 위해 설치된다.
칼럼 디코더(CDEC)는, 데이터 단자(DQ)의 비트수에 대응하는 수의 비트선쌍(BL, /BL)을 선택하기 위해, 칼럼 어드레스 신호(CAD)를 디코드한다. 데이터 레 지스터(DREG)가 병렬의 독출 데이터를 직렬의 독출 데이터로 변환하는 기능을 갖고 있는 경우, 칼럼 디코더(CDEC)는, 데이터 단자(DQ)의 비트수의 정수배에 대응하는 수의 비트선쌍(BL, /BL)을 선택한다. 리드 앰프(RA)는, 독출 동작시에, 칼럼 스위치(CSW)를 통해 출력되는 상보의 독출 데이터를 증폭시킨다. 라이트 앰프(WA)는, 기록 동작시에, 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터를 증폭시켜, 비트선쌍(BL, /BL)에 공급한다.
데이터 레지스터(DREG)는, 독출 동작시에, 리드 앰프(RA)를 통해 공급되는 독출 데이터를, 버스트 클록 신호(BCLK)에 동기하여 데이터 버스(DB)에 출력한다. 데이터 레지스터(DREG)는, 기록 동작시에, 데이터 버스(DB)를 통해 공급되는 기록 데이터를, 버스트 클록 신호(BCLK)에 동기하여 라이트 앰프(WA)에 출력한다. 버스트 카운터(26) 및 데이터 레지스터(DREG)는, 액세스 요구 및 레이턴시 확장 신호(/LEXT)에 따라 버스트 클록 신호(BCLK)를 생성하고, 버스트 클록 신호(BCLK)에 동기하여 독출 데이터 또는 기록 데이터를 데이터 버스(DB) 또는 라이트 앰프(WA)에 전송하는 데이터 제어부로서 동작한다. 메모리 코어(CORE)는, 일반적인 DRAM의 메모리 코어와 동일한 구성이므로, 회로의 상세한 설명은 생략한다.
도 2는, 도 1에 나타낸 커맨드 디코더(16)의 예를 나타내고 있다. 커맨드 디코더(16)는, 아비터(ARB), 버퍼 회로(BUF), 판독 기록 요구 생성부(RWREQ) 및 판독 기록 검출부(RWDET)를 갖고 있다.
아비터(ARB)는, 리프레시 요구(RREQZ)의 상승 엣지가 칩 인에이블 신호(CEZ)의 상승 엣지보다 빠를 때, 리프레시 신호(REFZ)를 활성화한다. 이 때, 아비 터(ARB)는, 리프레시 신호(REFZ)에 응답하는 리프레시 동작의 완료후에 독출 신호(RDZ) 또는 기록 신호(WRZ)를 활성화한다. 독출 신호(RDZ)는, 아웃풋 인에이블 신호(OEZ)에 대응하여 생성된다. 기록 신호(WRZ)는, 라이트 인에이블 신호(WEZ)에 대응하여 생성된다.
아비터(ARB)는, 칩 인에이블 신호(CEZ)의 상승 엣지가 리프레시 요구(RREQZ)의 상승 엣지보다 빠를 때, 독출 신호(RDZ) 또는 기록 신호(WRZ)를 활성화한다. 이 때, 아비터(ARB)는, 칩 인에이블 신호(CEZ (/CE))의 비활성화에 응답하여 리프레시 신호(REFZ)를 활성화한다.
버퍼 회로(BUF)는, 리프레시 요구(RREQZ)를 내부 리프레시 요구 신호(IREFZ)로서 출력하고, 칩 인에이블 신호(CEZ)를 내부 칩 인에이블 신호(ICEZ)로서 출력한다. 판독 기록 요구 생성부(RWREQ)는, 칩 인에이블 신호(CEZ)의 활성화중에 공급되는 아웃풋 인에이블 신호(OEZ) 또는 라이트 인에이블 신호(WEZ)에 응답하여 내부 리드 라이트 신호(IRWZ)를 활성화한다.
판독 기록 검출부(RWDET)는, 아웃풋 인에이블 신호(OEZ) 또는 라이트 인에이블 신호(WEZ)가 칩 인에이블 신호(CEZ)의 활성화와 함께 활성화되었을 때 로우 판독 기록 신호(RRWZ)를 활성화하고, 아웃풋 인에이블 신호(OEZ) 또는 라이트 인에이블 신호(WEZ)가 칩 인에이블 신호(CEZ)의 활성화중에 활성화되었을 때 칼럼 판독 기록 신호(CRWZ)를 활성화한다. 로우 판독 기록 신호(RRWZ)는, 워드선(WL1)이 활성화되고, 센스 앰프(SA)가 활성화되기까지의 소위 로우 동작과, 비트선(BL1, /BL1)이 선택되어 데이터가 메모리 코어(CORE)에 입출력되는 소위 칼럼 동작이 필요할 때 활성화된다. 칼럼 판독 기록 신호(CRWZ)는, 로우 동작이 이미 시작되어 있고, 칼럼 동작만이 필요할 때 활성화된다.
도 3은, 도 1에 나타낸 버스트 카운터(26)의 동작을 나타내고 있다. 버스트 카운터(26)는, 클록 신호(CLK)에 동기하여 동작하는 도시하지 않은 논리 회로에 의해 구성된다. 버스트 카운터(26)는, 확장 신호(EXTZ)의 논리 레벨과, 고레벨(H)의 로우 판독 기록 신호(RRWZ) 또는 고레벨(H)의 칼럼 판독 기록 신호(CRWZ)에 의해, 타이밍이 서로 다른 4종류의 버스트 클록 신호(BCLK)를 출력한다. 버스트 클록 신호(BCLK)의 펄스수는, 버스트 길이(BL)의 값(이 예에서는 "4")과 동일하다.
구체적으로는, 칩 인에이블 신호(/CE)의 활성화시에, 리프레시 동작이 실행되고 또한 로우 동작과 칼럼 동작을 수반하는 액세스 동작이 실행될 때(EXTZ 신호가 고레벨(H), RRWZ 신호가 고레벨(H)), 버스트 클록 신호(BCLK)는, 액세스 커맨드(독출 커맨드 또는 기록 커맨드)로부터 8클록후에 출력이 시작된다. 즉, 버스트 카운터(26)의 카운터치가 기대치인 "8"에 달했을 때 버스트 클록 신호(BCLK)의 출력이 시작된다. 이후의 설명에서는, 로우 동작과 칼럼 동작을 수반하는 액세스 동작을 실행하기 위한 액세스 커맨드(독출 커맨드 또는 기록 커맨드)를, 로우 액세스 커맨드(로우 독출 커맨드 또는 로우 기록 커맨드)라고도 칭한다.
액세스 커맨드가 독출 커맨드일 때, 독출 데이터(RD1-4)는, 버스트 클록 신호(BCLK)에 동기하여 메모리 코어(CORE)로부터 데이터 버스(DB)에 출력되고, 데이터 단자(DQ)로부터 외부에 출력된다. PSRAM을 액세스하는 컨트롤러(도 4의 PSCNT 등)는, 9번째 클록 신호(CLK)의 상승 엣지에 동기하여 최초의 독출 데이터(RD)를 받는다. 따라서, 독출 레이턴시(RL)는 "9"이다.
한편, 액세스 커맨드가 기록 커맨드일 때, 기록 데이터(WD1-4)는, 8번째 내지 11번째 클록 신호(CLK)의 상승 엣지에 동기하여 컨트롤러로부터 PSRAM의 데이터 단자(DQ)에 순서대로 공급되고, 데이터 버스(DB)에 전송된다. 따라서, 기록 레이턴시(WL)는 "8"이다. 데이터 버스(DB)상의 기록 데이터(WD1-4)는, 버스트 클록 신호(BCLK)에 동기하여 메모리 셀(MC)에 기록된다.
칩 인에이블 신호(/CE)의 활성화중에, 리프레시 동작이 실행되고 또한 칼럼 동작만을 수반하는 액세스 동작이 실행될 때(EXTZ 신호가 고레벨(H), CRWZ 신호가 고레벨(H)), 버스트 클록 신호(BCLK)는, 액세스 커맨드로부터 5클록후에 출력이 시작된다. 이 때, 상술한 바와 같이, 독출 레이턴시(RL)는 "6"이고, 기록 레이턴시(WL)는 "5"이다. 이후의 설명에서는, 칼럼 동작만을 수반하는 액세스 동작을 실행하기 위한 액세스 커맨드(독출 커맨드 또는 기록 커맨드)를, 칼럼 액세스 커맨드(칼럼 독출 커맨드 또는 칼럼 기록 커맨드)라고도 칭한다.
이와 같이, 칼럼 독출 커맨드에 대응하는 독출 레이턴시(RL)는, 로우 독출 커맨드에 대응하는 독출 레이턴시(RL)에 비해 작다. 마찬가지로, 칼럼 기록 커맨드에 대응하는 기록 레이턴시(WL)는, 로우 기록 커맨드에 대응하는 기록 레이턴시(WL)에 비해 작다. 독출 레이턴시(RL) 또는 기록 레이턴시(WL)를, 로우 동작을 수반하는지의 여부로 변경함으로써, 최소한의 클록 사이클수로 독출 데이터를 PSRAM로부터 출력할 수 있고, 또는 최소한의 클록 사이클수로 기록 데이터를 PSRAM에 입력할 수 있다. 이것은, 후술하는 리프레시 동작이 삽입되지 않을 때에도 동일 하다.
리프레시 동작이 실행되지 않고, 칩 인에이블 신호(/CE)의 활성화에 응답하여 로우 동작과 칼럼 동작을 수반하는 액세스 동작이 실행될 때(EXTZ 신호가 저레벨(L), RRWZ 신호가 고레벨(H)), 버스트 클록 신호(BCLK)는 액세스 커맨드로부터 4클록후에 출력이 시작된다. 이 때, 독출 레이턴시(RL)는 "5(표준치)"이며, 기록 레이턴시(WL)는 "4(표준치)"이다.
리프레시 동작이 실행되지 않고, 칩 인에이블 신호(/CE)의 활성화에 응답하여 칼럼 동작만을 수반하는 액세스 동작이 실행될 때(EXTZ 신호가 저레벨(L), CRWZ 신호가 고레벨(H)), 버스트 클록 신호(BCLK)는 액세스 커맨드로부터 1클록후에 출력이 시작된다. 이 때, 독출 레이턴시(RL)는 "2(표준치)"이며, 기록 레이턴시(WL)는 "1(표준치)"이다.
도 4는, 도 1에 나타낸 PSRAM이 탑재되는 시스템(SYS)을 나타내고 있다. 시스템(SYS)은, 예를 들어 휴대 전화 등의 휴대 기기이다. 후술하는 실시형태에서도 도 4와 동일한 시스템이 구성된다. 시스템(SYS)은, 리드 프레임 등의 패키지 기판상에 복수의 칩이 탑재된 시스템 인 패키지(SiP)를 갖고 있다. 또는, 시스템(SYS)은, 패키지 기판상에 복수의 칩이 적층된 멀티 칩 패키지(MCP)를 갖고 있다. 또는, 시스템(SYS)은, 실리콘 기판상에 복수의 마크로가 집적된 시스템 온 칩(SoC)을 갖고 있다. 또한, 시스템(SYS)은, 칩 온 칩(CoC) 또는 패키지 온 패키지(PoP)의 형태로 구성되어도 된다.
SiP는, 도 1에 나타낸 PSRAM, PSRAM을 액세스하는 메모리 컨트롤러(PSCNT), 플래시 메모리(FLASH), 플래시 메모리(FLASH)를 액세스하는 메모리 컨트롤러(FCNT) 및 시스템 전체를 제어하는 CPU(컨트롤러)를 갖고 있다. CPU 및 메모리 컨트롤러(PSCNT, FCNT)는, 시스템 버스(SBUS)에 의해 서로 접속되어 있다. SiP는, 외부 버스(SCNT)를 통해 상위의 시스템에 접속된다. CPU는, PSRAM 및 FLASH를 액세스하기 위해, 커맨드 신호(CMD), 어드레스 신호(AD) 및 기록 데이터 신호(DQ)를 출력하고, PSRAM 및 FLASH로부터 독출 데이터 신호(DQ)를 수신한다.
도 5는, 도 4에 나타낸 메모리 컨트롤러(PSCNT)의 예를 나타내고 있다. 메모리 컨트롤러(PSCNT)는, 레이턴시 판정부(50), 레이턴시 조정부(52), 커맨드 발생부(54), 데이터 출력부(56) 및 데이터 입력부(58)를 갖고 있다. 레이턴시 판정부(50)는, PSRAM로부터의 레이턴시 확장 신호(/LEXT) 및 커맨드 발생부(54)로부터의 커맨드 정보에 기초하여, 독출 레이턴시(RL (시스템 독출 레이턴시)) 및 기록 레이턴시(WL (시스템 기록 레이턴시))를 출력한다.
시스템 독출 레이턴시는, 레이턴시 확장 신호(/LEXT)의 활성화중에서의 독출 액세스 요구의 출력으로부터 독출 데이터를 받기까지의 시간(클록 사이클수)을 나타낸다. 시스템 기록 레이턴시는, 레이턴시 확장 신호(/LEXT)의 활성화중에서의 기록 액세스 요구의 출력으로부터 기록 데이터를 출력하기까지의 시간(클록 사이클수)을 나타낸다.
커맨드 발생부(54)로부터의 커맨드 정보는, 로우 동작을 수반하는 액세스 요구인지의 여부의 정보와, 액세스 요구가 독출 요구 또는 기록 요구 중 어느 것인지의 정보를 포함한다. 레이턴시(RL, WL)는 도 3에 나타낸 값과 동일하다. 즉, 레이 턴시 판정부(50)는, PSRAM의 레이턴시(RL, WL)에 관한 정보를 미리 갖고 있다.
레이턴시 조정부(52)는, 버스트 길이(BL)를 나타내는 버스트 정보(BINF) 및 레이턴시 판정부(50)로부터의 레이턴시(RL, WL)에 기초하여, 클록 신호(CLK)에 동기하여 커맨드 발생부(54), 데이터 출력부(56) 및 데이터 입력부(58)의 동작을 제어하는 제어 신호를 출력한다. 레이턴시 판정부(50) 및 레이턴시 조정부(52)는, 레이턴시 확장 신호(/LEXT)의 활성화중의 시스템 독출 레이턴시를, 레이턴시 확장 신호(/LEXT)의 비활성화중에 비해 증가시키고, 레이턴시 확장 신호(/LEXT)의 활성화중의 시스템 기록 레이턴시를, 레이턴시 확장 신호(/LEXT)의 비활성화중에 비해 증가시키는 레이턴시 제어부로서 동작한다.
커맨드 발생부(54)는, 레이턴시 조정부(52)로부터의 제어 신호에 따라, 버스트 길이(BL) 및 가변의 레이턴시(RL, WL)에 맞춰 커맨드 신호(CMD)를 출력하고, 데이터 출력부(56) 및 데이터 입력부(58)에 제어 신호를 출력한다.
데이터 출력부(56)는, 레이턴시 조정부(52) 및 커맨드 발생부(54)로부터의 지시에 기초하여, 기록 데이터를 데이터 단자(DQ)에 출력한다. 데이터 입력부(58)는, 레이턴시 조정부(52) 및 커맨드 발생부(54)로부터의 지시에 기초하여, 데이터 단자(DQ)로부터 독출 데이터를 받는다.
도 6은, 도 5에 나타낸 레이턴시 판정부(50)의 동작을 나타내고 있다. 레이턴시 판정부(50)는, 도 6의 동작을 실현하기 위한 논리 회로로 구성되어도 되고, 도 6의 동작을 실현하기 위한 소프트웨어로 구성되어도 된다.
우선, 동작 10에서, 레이턴시 판정부(50)는, 커맨드 발생부(54)로부터의 정 보에 기초하여, 독출 커맨드(RD) 또는 기록 커맨드(WR) 중 어느 것이 PSRAM에 공급되었는지를 판단한다. 독출 커맨드(RD)가 공급되었을 때, 처리는 동작 12로 이행하고, 기록 커맨드(WR)가 공급되었을 때, 처리는 동작 32로 이행한다.
동작 12에서는, 레이턴시 판정부(50)는, PSRAM으로부터의 확장 신호(/LEXT)가 저레벨(L)인지 아닌지를 판정한다. 확장 신호(/LEXT)가 저레벨(L)일 때 리프레시 동작이 삽입되었다고 판단하여, 처리는 동작 14로 이행한다. 확장 신호(/LEXT)가 고레벨(H)일 때, 리프레시 동작이 삽입되지 않았다고 판단하여, 처리는 동작 20으로 이행한다.
동작 14에서는, 레이턴시 판정부(50)는, 커맨드 발생부(54)로부터의 정보에 기초하여, 독출 동작이 로우 동작을 수반하는지 아닌지(최초의 독출 커맨드(1stRD)인지 아닌지)를 판정한다. 로우 동작을 수반할 때, 처리는 동작 16으로 이행하고, 로우 동작을 수반하지 않을 때, 처리는 동작 18로 이행한다. 동작 16에서는, 독출 레이턴시(RL)는 "9"로 설정된다. 동작 18에서는, 독출 레이턴시(RL)는 "6"으로 설정된다.
한편, 동작 20에서는, 동작 14와 마찬가지로, 독출 동작이 로우 동작을 수반하는지 아닌지가 판정된다. 그리고, 동작 22, 24에서 독출 레이턴시(RL)가 "5", "2"로 각각 설정된다.
기록 커맨드(WR)가 판정되었을 때에도, 상술한 바와 같이, 동작 32에서 확장 신호(/LEXT)의 논리 레벨이 판정되고, 동작 34, 40에서 기록 동작이 로우 동작을 수반하는지 아닌지가 판정된다. 그리고, 동작 36, 38, 42, 44에서 PSRAM의 동작 상 황에 따라 기록 레이턴시(WL)가 설정된다.
도 7은, 도 1에 나타낸 PSRAM의 동작의 예를 나타내고 있다. 이 예에서는, 메모리 컨트롤러(PSCNT)로부터 독출 커맨드(RD1-RD5)가 PSRAM에 순서대로 공급되어, 페이지 독출 동작이 실행된다. 최초의 독출 커맨드(RD1)가 공급되기 직전에, 리프레시 요구 신호(RREQZ (IREFZ))가 활성화된다(도 7(a)). 버스트 길이(BL)는 "1"로 설정되어 있다.
페이지 독출 동작은, 1개의 워드선(WL1)에 접속된 메모리 셀(MC)로부터 독출되고, 센스 앰프(SA)에 래치된 데이터 중 어느 하나를 칼럼 어드레스(CAD)에 의해 선택하여 독출하는 동작이다. 페이지 동작에서는, 워드선(WL1)을 계속 활성화하기 위해, 칩 인에이블 신호(/CE)를 계속 활성화할 필요가 있다. 단, 리프레시 동작을 정기적으로 실행하기 위해, 워드선(WL1)의 최대 활성화 시간은, 예를 들어 리프레시 요구 신호(RREQZ)의 주기와 동일한 10마이크로초로 설정되어 있다.
독출 커맨드(RD1-RD5)는, /ADV 신호, /CE 신호의 활성화중에 /OE 신호의 저레벨에 의해 인식된다(/WE 신호는 고레벨). 칩 인에이블 신호(/CE)의 하강 엣지와 함께 공급되는 독출 커맨드(RD1)로부터 다음 독출 커맨드(RD2)까지의 간격은, 로우 동작을 실행하기 위해 적어도 4클록 사이클 비워 두어야 한다. 구체적으로는, 독출 커맨드(RD1, RD2)의 간격은, 버스트 길이(BL)의 값+3클록 사이클 이상 필요하다. 2번째 이후의 독출 커맨드(RD (RD2, RD3 등))는, 버스트 길이(BL)의 값과 동일한 클록 사이클수마다(이 예에서는 1클록) 공급할 수 있다.
도 2에 나타낸 커맨드 디코더(16)는, 독출 커맨드(RD1-RD5)마다 내부 판독 기록 신호(IRWZ)를 활성화한다. 메모리 컨트롤러(PSCNT)는, 독출 커맨드(RD1-RD5)와 함께, 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)를 PSRAM에 출력한다. 로우 어드레스 신호(RAD (R1))는, 페이지 동작을 실행하기 위한 공통의 로우 어드레스를 나타낸다. 칼럼 어드레스 신호(CAD (C1-C5))는, 페이지 동작을 실행하기 위한 서로 다른 칼럼 어드레스를 나타낸다.
도 2에 나타낸 커맨드 디코더(16)는, 칩 인에이블 신호(/CE)의 활성화에 응답하여 내부 칩 인에이블 신호(ICEZ)를 활성화한다(도 7(b)). 레이턴시 판정부(50)는, 내부 칩 인에이블 신호(ICEZ)보다 먼저 리프레시 요구 신호(IREFZ)가 활성화되었기 때문에, 확장 신호(EXTZ)를 활성화한다(도 7(c)). 레이턴시 출력 버퍼(20)는, 확장 신호(EXTZ)의 활성화에 응답하여 레이턴시 확장 신호(/LEXT)를 활성화한다(도 7(d)). 확장 신호(EXTZ) 및 레이턴시 확장 신호(/LEXT)는, 칩 인에이블 신호(/CE)가 비활성화되고, 페이지 독출 동작이 완료되기까지 계속 활성화된다. 따라서, 독출 레이턴시(RL)는, 도 3에 나타낸 바와 같이, 로우 동작을 수반할 때 "9"이고, 로우 동작을 수반하지 않을 때 "6"이다.
커맨드 디코더(16)의 아비터(ARB)는, 리프레시 요구 신호(RREQZ)에 응답하여 리프레시 신호(REFZ)를 활성화하고, 독출 커맨드(RD1)를 일시적으로 유지한다. 동작 제어부(24)는, 리프레시 신호(REFZ)에 응답하여 메모리 코어(CORE)의 리프레시 동작(REF)을 시작한다(도 7(e)). 아비터(ARB)는, 리프레시 동작(REF)의 완료에 응답하여 도시하지 않은 독출 신호(RDZ)를 활성화한다. 동작 제어부(24)는, 독출 신호(RDZ)에 응답하여 로우 어드레스 신호(RAD)가 나타내는 워드선(WL1)을 활성화하 고, 센스 앰프(SA)를 활성화한다. 즉, 메모리 코어(CORE)의 액티브 동작(ACTV)이 시작된다(도 7(f)).
도 1에 나타낸 데이터 레지스터(DREG)는, 도 3에 나타낸 버스트 클록(BCLK)에 동기하여 독출 데이터(RD1-RD5)를 출력한다. 그리고, 독출 데이터(RD1-RD5)는, 독출 레이턴시(RL)에 대응하는 클록 신호(CLK)에 동기하여 데이터 단자(DQ)에 출력된다(도 7(g)).
도 8은, 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에서는, 도 7과 동일한 타이밍에, 메모리 컨트롤러(PSCNT)로부터 독출 커맨드(RD1-RD5)가 PSRAM에 순서대로 공급되고, 페이지 독출 동작이 실행된다. 메모리 컨트롤러(PSCNT)로부터 PSRAM에 공급되는 모든 신호의 타이밍은 도 7과 동일하다. 버스트 길이(BL)는 "1"로 설정되어 있다.
최초의 독출 커맨드(RD1)가 공급되었을 때, 리프레시 요구는 발생하지 않았고, 리프레시 요구 신호(RREQZ (IREFZ))는 비활성화되어 있다(도 8(a)). 아비터(ARB)는, 독출 커맨드(RD1)에 응답하여 독출 신호(RDZ)를 활성화한다. 동작 제어부(24)는, 독출 신호(RDZ)에 응답하여 메모리 코어(CORE)의 독출 동작을 실행하기 위해, 로우 어드레스 신호(RAD)가 나타내는 워드선(WL1)을 활성화하고, 센스 앰프(SA)를 활성화한다. 즉, 메모리 코어(CORE)의 액티브 동작(ACTV)이 시작된다(도 8(b)).
도 5에 나타낸 레이턴시 판정부(50)는, 확장 신호(EXTZ)를 계속 비활성화한다(도 8(c)). 레이턴시 출력 버퍼(20)는, 레이턴시 확장 신호(/LEXT)를 계속 비활 성화한다(도 8(d)). 따라서, 독출 레이턴시(RL)는, 도 3에 나타낸 바와 같이, 로우 동작을 수반할 때 "5"이고, 로우 동작을 수반하지 않을 때 "2"이다. 그리고, 독출 데이터(RD1-RD5)는, 도 3에 나타낸 독출 레이턴시(RL)에 대응하는 클록 신호(CLK)에 동기하여 데이터 단자(DQ)에 출력된다(도 8(e)).
도 7 및 도 8에 나타낸 바와 같이, 이 실시형태에서는, 리프레시 동작(REF)이 삽입되는지 아닌지에 관계없이, 2번째 이후의 각 독출 커맨드(RD2-RD5)의 공급 타이밍은 모두 동일하다. 이것은, 리프레시 동작(REF)이 삽입될 때의 최초의 독출 커맨드(RD1)의 레이턴시(RL (=9))와 2번째 이후의 독출 커맨드(RD2-RD5)의 레이턴시(RL (=6))의 차를, 리프레시 동작(REF)이 삽입되지 않을 때의 최초의 독출 커맨드(RD1)의 레이턴시(RL (=5))와 2번째 이후의 독출 커맨드(RD2-RD5)의 레이턴시(RL (=2))의 차와 동일한 값(이 예에서는 "3")으로 설정함으로써 달성할 수 있다. 최초의 독출 커맨드(RD1)후에 기록 커맨드(WR)가 공급될 때에도, 리프레시 동작(REF)의 삽입 유무에 관계없이, 레이턴시의 차를 똑같이 설정함으로써, 커맨드의 공급 타이밍을 리프레시 동작(REF)의 삽입 유무에 관계없이 동일하게 할 수 있다.
이 수법에 의해, 메모리 컨트롤러(PSCNT)는, 독출 데이터의 수신 타이밍만을 리프레시 동작이 삽입되는지 아닌지에 따라 변경하면 된다. 메모리 컨트롤러(PSCNT)는, 2번째 이후의 독출 커맨드(RD2-RD5)의 출력 타이밍을 변경할 필요가 없다. 따라서, 메모리 컨트롤러(PSCNT)의 동작에 여유를 부여할 수 있다. 특히, 도 5에 나타낸 커맨드 발생부(54)는, 리프레시 동작이 삽입되는지 아닌지에 관계없이 항상 동일한 타이밍에 동작할 수 있다. 이 때문에, 커맨드의 공급 타이밍에 여유를 부여할 수 있다.
도 9는, 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에서는, 메모리 컨트롤러(PSCNT)로부터 기록 커맨드와 독출 커맨드가 혼재하여 공급되고, 페이지 동작이 실행된다. 버스트 길이(BL)는 "1"로 설정되어 있다. 기록 커맨드(WR)는, /ADV 신호 및 /CE 신호의 활성화중에 /WE 신호의 저레벨에 의해 인식된다(/OE 신호는 고레벨).
칩 인에이블 신호(/CE)의 하강 엣지와 함께 공급되는 기록 커맨드(WR1)로부터 다음 독출 커맨드(RD2)까지의 간격은, 로우 동작을 실행하기 위해 적어도 3클록 사이클 비워 두어야 한다. 구체적으로는, 기록 커맨드(WR1)와 독출 커맨드(RD2)의 간격은, 버스트 길이(BL)의 값+2클록 사이클 이상 필요하다. 도 7보다 1클록 적은 것은, 기록 레이턴시(WL)가 독출 레이턴시(RL)보다 항상 1클록 사이클 적기 때문이다.
레이턴시(WL, RL)의 차이에 의한 기록 데이터(WD)와 독출 데이터(RD)의 충돌을 방지하기 위해, 2번째 이후의 독출 커맨드(RD)와 기록 커맨드(WR)의 사이는, 적어도 1클록 사이클 비워 두어야 한다. 2번째 이후의 복수의 독출 커맨드(RD)는 클록 사이클마다 공급할 수 있다. 2번째 이후의 복수의 기록 커맨드(WR)도 클록 사이클마다 공급할 수 있다. 또한, 2번째 이후의 기록 커맨드(WR)와 독출 커맨드(RD)는 연속하여 공급할 수 있다.
이 예에서는, 최초의 기록 커맨드(WR1)가 공급되기 직전에, 리프레시 요구 신호(RREQZ (IREFZ))가 활성화된다(도 9(a)). 이 때문에, 도 7와 마찬가지로, 확장 신호(EXTZ)가 활성화되고(도 9(b)), 레이턴시 확장 신호(/LEXT)가 활성화된다(도 9(c)). 따라서, 기록 레이턴시(WL)는, 도 3에 나타낸 바와 같이, 로우 동작을 수반할 때 "8"이고, 로우 동작을 수반하지 않을 때 "5"이다. 독출 레이턴시(RL)는 도 7과 동일하다.
리프레시 동작(REF)이 삽입되지 않을 때, 기록 데이터(WD)의 데이터 단자(DQ)로의 공급 타이밍 및 독출 데이터(RD)의 데이터 단자(DQ)로부터의 출력 타이밍은 변한다. 즉, 기록 레이턴시(WL) 및 독출 레이턴시(RL)는 모두 "4"만큼 적어진다. 그러나, 커맨드(WR1, RD2, WR3, RD4, WR5)의 공급 타이밍은, 도 9와 동일하게 할 수 있다. 이것은, 리프레시 동작(REF)이 삽입될 때의 최초의 기록 커맨드(WR1)의 레이턴시(WL (=8))와 2번째 이후의 독출 커맨드(RD2, RD4)의 레이턴시(RL (=6))의 차를, 리프레시 동작(REF)이 삽입되지 않을 때의 최초의 기록 커맨드(WR1)의 레이턴시(WL (=4))와 2번째 이후의 독출 커맨드(RD2, RD4)의 레이턴시(RL (=2))의 차와 동일한 값(이 예에서는 "2")으로 설정함으로써 달성할 수 있다. 또, 리프레시 동작(REF)이 삽입될 때의 최초의 기록 커맨드(WR1)의 레이턴시(WL (=8))와 2번째 이후의 기록 커맨드(WR3, WR5)의 레이턴시(WL (=5))의 차를, 리프레시 동작(REF)이 삽입되지 않을 때의 최초의 기록 커맨드(WR1 (=4))의 레이턴시(WL)와 2번째 이후의 기록 커맨드(WR3, WR5)의 레이턴시(RL (=1))의 차와 동일한 값(이 예에서는 "3")으로 설정함으로써 달성할 수 있다.
이 수법에 의해, 메모리 컨트롤러(PSCNT)는, 기록 데이터의 출력 타이밍 및 독출 데이터의 수신 타이밍만을 리프레시 동작이 삽입되는지 아닌지에 따라 변경하 면 된다. 메모리 컨트롤러(PSCNT)는, 2번째 이후의 커맨드(RD2-RD5)의 출력 타이밍을 변경할 필요가 없다. 따라서, 상술한 바와 같이, 메모리 컨트롤러(PSCNT)의 동작에 여유를 부여할 수 있고, 커맨드의 공급 타이밍에 여유를 부여할 수 있다.
도 10은, 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에서는, 메모리 컨트롤러(PSCNT)로부터 독출 커맨드와 기록 커맨드가 혼재하여 공급되고, 페이지 동작이 실행된다. 버스트 길이(BL)는 "1"로 설정되어 있다.
상술한 바와 같이, 2번째 이후의 독출 커맨드(RD)와 기록 커맨드(WR)의 사이는, 적어도 1클록 사이클 비워 두어야 한다. 이 때문에, 칩 인에이블 신호(/CE)의 하강 엣지와 함께 공급되는 독출 커맨드(RD1)로부터 다음 기록 커맨드(WR2)까지의 간격은, 도 7보다 1클록 사이클 많은 5클록 사이클을 비워 두어야 한다. 구체적으로는, 독출 커맨드(RD1)와 기록 커맨드(WR2)의 간격은, 버스트 길이(BL)의 값+4클록 사이클 이상 필요하다.
최초의 독출 커맨드(RD1)가 공급되었을 때, 리프레시 요구는 발생하지 않았고, 리프레시 요구 신호(RREQZ (IREFZ))는 비활성화되어 있다(도 10(a)). 이 때문에, 레이턴시 판정부(50)는, 확장 신호(EXTZ)를 계속 비활성화하고(도 10(b)), 레이턴시 출력 버퍼(20)는, 레이턴시 확장 신호(/LEXT)를 계속 비활성화한다(도 10(c)). 따라서, 기록 레이턴시(WL)는, 도 3에 나타낸 바와 같이, 로우 동작을 수반할 때 "5"이고, 로우 동작을 수반하지 않을 때 "1"이다. 독출 레이턴시(RL)는 도 8과 동일하다.
도 11은, 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에 서는, 메모리 컨트롤러(PSCNT)로부터 독출 커맨드(RD1-RD3)가 순서대로 공급되고, 페이지 동작이 실행된다. 버스트 길이(BL)는 "4"로 설정되어 있다.
독출 커맨드(RD1, RD2)의 최소 간격은, 상술한 바와 같이, 버스트 길이(BL)의 값+3클록 사이클(즉, 7클록 사이클)이다. 독출 커맨드(RD2, RD3)의 간격은, 버스트 길이(BL)의 값과 동일한 클록 사이클수(이 예에서는 4클록 사이클)이다.
이 예에서는, 최초의 독출 커맨드(RD1)가 공급되기 직전에, 리프레시 요구 신호(RREQZ (IREFZ))가 활성화된다(도 11(a)). 이 때문에, 도 7과 마찬가지로, 확장 신호(EXTZ)가 활성화되고(도 11(b)), 레이턴시 확장 신호(/LEXT)가 활성화된다(도 11(c)). 따라서, 독출 레이턴시(RL)는, 도 7과 마찬가지로, 로우 동작을 수반할 때 "9"이고, 로우 동작을 수반하지 않을 때 "6"이다.
이상, 이 실시형태에서는, 레이턴시 확장 신호(/LEXT)를 칩 인에이블 신호(/CE)의 활성화중에 동일한 레벨로 유지함으로써, 리프레시 동작(REF)이 삽입되는지 아닌지에 관계없이, 페이지 동작중에 칼럼 액세스 커맨드에 대응하는 독출 레이턴시(RL) 또는 기록 레이턴시(WL)가 변경되는 것을 방지할 수 있다.
또, 리프레시 동작(REF)의 삽입 유무에 관계없이, 칼럼 액세스 커맨드의 PSRAM으로의 공급 타이밍을 똑같이 할 수 있기 때문에, 메모리 컨트롤러(PSCNT)의 동작에 여유를 부여할 수 있고, 커맨드의 공급 타이밍에 여유를 부여할 수 있다. 따라서, 클록 신호(CLK)의 주파수가 높을 때에도, 독출 커맨드(RD) 및 기록 커맨드(WR)를 PSRAM에 확실하게 공급할 수 있다. 바꾸어 말하면, 잘못된 타이밍에 메모리 컨트롤러(PSCNT)로부터 PSRAM에 칼럼 액세스 커맨드가 공급되는 것을 방지할 수 있다. 그 결과, PSRAM의 오동작을 방지할 수 있다.
도 12는, 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 이 반도체 메모리는 PSRAM이다. PSRAM은, 도 1의 레이턴시 판정부(18) 대신 레이턴시 판정부(18A)를 갖고 있다. 또, PSRAM은, 새롭게 리셋 제어부(RSTCNT)를 갖고 있다. 그 밖의 구성은 도 1과 동일하다.
레이턴시 판정부(18A)의 플립플롭(F/F)은, 리셋 단자(RST)에서, 칩 인에이블 신호(CEZ) 또는 확장 리셋 신호(EXTRSTZ)의 고레벨을 받았을 때 리셋되고, 확장 신호(EXTZ)가 저레벨로 변화한다. 리셋 제어부(RSTCNT)는, 커맨드 디코더(CDEC)로부터 공급되는 칼럼 판독 기록 신호(CRWZ)의 간격이, 소정 기간(4클록 사이클에 버스트 길이(BL)가 나타내는 클록 사이클을 더한 클록 사이클수)을 초과했을 때, 확장 리셋 신호(EXTRSTZ)를 활성화한다. 즉, 리셋 제어부(RSTCNT)는, 칩 인에이블 신호(/CE)가 활성화된 후에 공급되는 후속의 액세스 요구가 소정 기간 공급되지 않을 때, 확장 리셋 신호를 출력하는 레이턴시 제어부로서 동작한다.
도 13은, 도 12에 나타낸 PSRAM의 동작의 예를 나타내고 있다. 이 예에서는, 메모리 컨트롤러(PSCNT)로부터 독출 커맨드(RD1-RD5)가 PSRAM에 순서대로 공급되고, 페이지 독출 동작이 실행된다. 최초의 독출 커맨드(RD1)가 공급되기 직전에, 리프레시 요구 신호(RREQZ (IREFZ))가 활성화되고(도 13(a)), 액세스 동작전에 리프레시 동작(REF)이 실행된다(도 13(b)). 버스트 길이(BL)는 "1"로 설정되어 있다.
리셋 제어부(RSTCNT)는, 독출 커맨드(RD3)에 대응하는 칼럼 판독 기록 신 호(CRWZ)를 받은 후, 클록 사이클수를 카운트한다(도 13(c)). 리셋 제어부(RSTCNT)는, 12번째 클록 신호(CLK)의 상승 엣지에 동기하여 다음 독출 커맨드 또는 기록 커맨드가 공급되지 않기 때문에, 확장 리셋 신호(EXTRSTZ)를 일시적으로 활성화한다(도 13(d)). 이에 따라, 확장 신호(EXTZ)가 비활성화되고, 레이턴시 확장 신호(/LEXT)가 비활성화된다(도 13(e)).
레이턴시 확장 신호(/LEXT)의 비활성화에 의해, 독출 레이턴시(RL)는 "6"에서 "2"로 단축된다(도 13(f)). 이에 따라, 메모리 컨트롤러(PSCNT)와 PSRAM 사이의 데이터 전송 레이트를 향상시킬 수 있어, PSRAM의 액세스 효율을 향상시킬 수 있다. 리프레시 동작(REF)이 삽입되지 않을 때의 동작은 도 8과 동일하고, 최초의 독출 커맨드(RD1)의 독출 레이턴시(RL)는 "5"이고, 2번째 이후의 독출 커맨드(RD2-RD5)의 독출 레이턴시(RL)는 "2"이다.
13번째 클록 신호(CLK)에 동기하여 독출 커맨드(RD4)가 공급될 때, 독출 데이터(RD4)는 15번째 클록 신호(CLK)에 동기하여 출력된다(도 13(g)). 이 때문에, 데이터 단자(DQ)에 데이터가 전송되지 않는 기간이 1클록 사이클 발생한다. 그러나, 13번째 클록 신호(CLK)에 동기하여 기록 커맨드(WR)가 공급되었을 때, 14번째 클록 신호(CLK)에 동기하여 기록 데이터가 데이터 단자(DQ)에 공급되므로(기록 레이턴시(WL)=1), 1클록 사이클을 비워 둘 필요가 있다.
리셋 제어부(RSTCNT)는, 리프레시 동작(REF)이 삽입되지 않을 때에도 클록 사이클수를 카운트하고, 리셋 신호(EXTRSTZ)를 활성화한다. 그러나, 리프레시 동작(REF)이 삽입되지 않을 때, 플립플롭(F/F)은 확장 신호(EXTZ)를 비활성화하고 있 기 때문에, 오동작 등의 문제는 발생하지 않는다.
도 14는, 도 12에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에서는, 메모리 컨트롤러(PSCNT)로부터 기록 커맨드와 독출 커맨드가 혼재하여 공급되고, 페이지 동작이 실행된다. 버스트 길이(BL)는 "1"로 설정되어 있다. 이 예에서도 리프레시 동작(REF)이 삽입된다.
리셋 제어부(RSTCNT)는, 독출 커맨드(RD2)에 대응하는 칼럼 판독 기록 신호(CRWZ)를 받은 후, 클록 사이클수를 카운트한다(도 14(a)). 리셋 제어부(RSTCNT)는, 10번째 클록 신호(CLK)의 상승 엣지에 동기하여 다음 독출 커맨드 또는 기록 커맨드가 공급되지 않기 때문에, 확장 리셋 신호(EXTRSTZ)를 일시적으로 활성화한다(도 14(b)). 이에 따라, 도 13과 마찬가지로, 독출 레이턴시(RL) 및 기록 레이턴시(WL)가 단축된다(도 14(c)). 리프레시 동작(REF)이 삽입되지 않을 때의 동작은 도 10과 동일하다. 또, 레이턴시가 단축된 직후에 기록 커맨드(WR)가 공급되는 경우, 독출 데이터(RD2)와 기록 데이터(WR3)는 데이터 단자(DQ)에 연속하여 전송된다.
도 15는, 도 12에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에서는, 메모리 컨트롤러(PSCNT)로부터 독출 커맨드(RD1-RD3)가 순서대로 공급되고, 페이지 동작이 실행된다. 버스트 길이(BL)는 "4"로 설정되어 있다. 이 예에서도 리프레시 동작(REF)이 삽입된다.
리셋 제어부(RSTCNT)는, 독출 커맨드(RD2)에 대응하는 칼럼 판독 기록 신호(CRWZ)를 받은 후, 클록 사이클수를 카운트한다(도 15(a)). 리셋 제어부(RSTCNT) 는, 17번째 클록 신호(CLK)의 상승 엣지에 동기하여 다음 독출 커맨드 또는 기록 커맨드가 공급되지 않기 때문에, 확장 리셋 신호(EXTRSTZ)를 일시적으로 활성화한다(도 15(b)). 즉, 버스트 길이(BL)가 "4"일 때, 독출 커맨드 또는 기록 커맨드가 8클록 사이클 공급되지 않을 때 레이턴시(RL)가 단축된다. 이에 따라, 버스트 길이(BL)가 다를 때에도 오동작하지 않고, 도 13과 동일하게 독출 레이턴시(RL)가 단축된다(도 15(c)).
이상, 이 실시형태에서도 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 3번째 이후의 액세스 요구가 소정 기간 공급되지 않을 때, 확장 레이턴시 신호(/LEXT)를 비활성화하고, 레이턴시(RL, WL)를 줄인다. 레이턴시(RL, WL)를 줄임으로써, 메모리 컨트롤러(PSCNT)와 PSRAM 사이의 데이터 전송 레이트를 향상시킬 수 있어, PSRAM의 액세스 효율을 향상시킬 수 있다.
버스트 길이(BL)에 따라 레이턴시 확장 신호(/LEXT)가 비활성화되기까지의 클록 사이클수를 바꿈으로써, 버스트 길이(BL)가 변경되었을 때에도 데이터 신호(DQ)가 충돌하는 것을 방지할 수 있어, PSRAM의 오동작을 방지할 수 있다.
도 16은, 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 이 반도체 메모리는 PSRAM이다. PSRAM은 리셋 제어부(RSTCNT)가 도 12와 상이하다. 그 밖의 구성은 도 12과 동일하다.
리셋 제어부(RSTCNT)는, 칼럼 판독 기록 신호(CRWZ)의 간격이 버스트 길이(BL)의 값과 동일한 클록 사이클수에 "4"를 더한 클록 사이클수를 초과했을 때, 확장 리셋 신호(EXTRSTZ)를 활성화하고, 또한 로우 판독 기록 신호(RRWZ)의 간격이 버스트 길이(BL)의 값과 동일한 클록 사이클수에 "7"을 더한 클록 사이클수를 초과했을 때, 확장 리셋 신호(EXTRSTZ)를 활성화한다. 즉, 이 실시형태에서는, 칩 인에이블 신호(/CE)와 함께 공급되는 최초의 액세스 커맨드(RD, WR)로부터 소정 기간, 다음 액세스 커맨드가 공급되지 않을 때 확장 리셋 신호(EXTRSTZ)가 활성화된다.
도 17은, 도 16에 나타낸 PSRAM의 동작의 예를 나타내고 있다. 4번째 클록 사이클까지는 도 7과 동일하다. 즉, 액세스 동작전에 리프레시 동작(REF)이 실행된다(도 17(a)). 버스트 길이(BL)는 "1"로 설정되어 있다.
리셋 제어부(RSTCNT)는, 독출 커맨드(RD1)에 대응하는 로우 판독 기록 신호(RRWZ)를 받은 후, 클록 사이클수를 카운트한다(도 17(b)). 리셋 제어부(RSTCNT)는, 10번째 클록 신호(CLK)의 상승 엣지에 동기하여 다음 독출 커맨드 또는 기록 커맨드가 공급되지 않기 때문에, 확장 리셋 신호(EXTRSTZ)를 일시적으로 활성화한다(도 17(c)). 이에 따라, 확장 신호(EXTZ)가 비활성화되고, 레이턴시 확장 신호(/LEXT)가 비활성화된다(도 17(d)).
레이턴시 확장 신호(/LEXT)의 비활성화에 의해, 독출 레이턴시(RL)는 "9"에서 "2"로 단축된다(도 17(e)). 리프레시 동작(REF)이 삽입되지 않을 때의 동작은 도 8과 동일하고, 최초의 독출 커맨드(RD1)의 독출 레이턴시(RL)는 "5"이고, 2번째 이후의 독출 커맨드(RD2-RD5)의 독출 레이턴시(RL)는 "2"이다.
도 18은, 도 16에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에서는, 메모리 컨트롤러(PSCNT)로부터 독출 커맨드(RD1-RD3)가 순서대로 공급되고, 페이지 동작이 실행된다. 버스트 길이(BL)는 "4"로 설정되어 있다. 이 예에서도, 리프레시 동작(REF)이 삽입된다.
리셋 제어부(RSTCNT)는, 최초의 독출 커맨드(RD1)에 대응하는 로우 판독 기록 신호(RRWZ)를 받은 후, 클록 사이클수를 카운트한다(도 18(a)). 리셋 제어부(RSTCNT)는, 13번째 클록 신호(CLK)의 상승 엣지에 동기하여 다음 독출 커맨드 또는 기록 커맨드가 공급되지 않기 때문에, 확장 리셋 신호(EXTRSTZ)를 일시적으로 활성화한다(도 18(b)). 이에 따라, 도 13과 마찬가지로 독출 레이턴시(RL)가 단축된다(도 18(c)).
이상, 이 실시형태에서도, 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 칩 인에이블 신호(/CE)와 함께 공급되는 최초의 액세스 커맨드(로우 액세스 커맨드)로부터 다음 액세스 커맨드(칼럼 액세스 커맨드)까지의 클록 사이클수가 많을 때에도, 메모리 컨트롤러(PSCNT)와 PSRAM 사이의 데이터 전송 레이트를 향상시킬 수 있어, PSRAM의 액세스 효율을 향상시킬 수 있다. 구체적으로는, 도 17에서, 독출 커맨드(RD2-RD5)의 독출 레이턴시(RL)가 "6"이 되는 것을 방지할 수 있다.
도 19는, 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 이 반도체 메모리는 PSRAM이다. PSRAM은, 레이턴시 출력 버퍼(20B)가 도 12의 레이턴시 출력 버퍼(20)와 상이하다. PSRAM의 그 밖의 구성은 도 12와 동일하다.
레이턴시 출력 버퍼(20B)는, 확장 신호(EXTZ)의 활성화에 동기하여 부(負)의 펄스를 갖는 레이턴시 확장 신호(/LEXT (펄스 신호))를 생성하는 펄스 생성기(PGEN)를 갖고 있다. 이에 따라, 레이턴시 확장 신호(/LEXT)는, 확장 신호(EXTZ)의 상승 엣지에 동기하여 일시적으로 저레벨로 변화한다.
이 실시형태에서는, 레이턴시 확장 신호(/LEXT)의 파형을 제외하고, PSRAM의 동작은, 도 13 내지 도 15와 동일하다. 도 16에 나타낸 바와 같이, 리셋 제어부(RSTCNT)에 칼럼 판독 기록 신호(CRWZ) 뿐만 아니라, 로우 판독 기록 신호(RRWZ)를 공급해도 된다. 이 때, 칩 인에이블 신호(/CE)와 함께 공급되는 최초의 액세스 커맨드로부터 다음 액세스 커맨드까지의 클록 사이클수가 많을 때에도, PSRAM의 액세스 효율을 향상시킬 수 있다.
도 20은, 도 4에 나타낸 메모리 컨트롤러(PSCNT)의 예를 나타내고 있다. 메모리 컨트롤러(PSCNT)는, 도 5의 레이턴시 판정부(50) 대신 레이턴시 판정부(50B)를 갖고 있다.
레이턴시 판정부(50B)는, 레이턴시 확장 신호(/LEXT)의 로우 펄스에 동기하여 독출 레이턴시(RL) 및 기록 레이턴시(WL)의 값을 증가시킨다. 그 후, 커맨드 발생부(54)로부터 독출 커맨드 또는 기록 커맨드가, 버스트 길이(BL)를 나타내는 버스트 정보(BINF)의 값에 4클록을 더한 클록 사이클 사이에 출력되지 않을 때, 레이턴시 판정부(50B)는, 독출 레이턴시(RL) 및 기록 레이턴시(WL)의 값을 줄인다. 이와 같이, 레이턴시 판정부(50B)는, 레이턴시(RL, WL)를 줄이기 위해 독출 커맨드 또는 기록 커맨드가 소정 기간 발생하지 않은 것을 검출하는 타이머(TIMR)로서 동 작한다.
레이턴시 판정부(50B) 및 레이턴시 조정부(52)는, 레이턴시 확장 신호(/LEXT)의 로우 펄스를 받았을 때, 독출 액세스 요구의 출력으로부터 독출 데이터를 받기까지의 시스템 독출 레이턴시(RL)를 증가시키고, 후속의 독출 액세스 요구를 소정 기간 출력하지 않을 때 시스템 독출 레이턴시(RL)를 원래로 되돌리는 레이턴시 제어부로서 동작한다. 또는, 레이턴시 판정부(50B) 및 레이턴시 조정부(52)는, 레이턴시 확장 신호(/LEXT)의 로우 펄스를 받았을 때, 기록 액세스 요구의 출력으로부터 기록 데이터를 출력하기까지의 시스템 기록 레이턴시(WL)를 증가시키고, 후속의 기록 액세스 요구를 소정 기간 출력하지 않을 때 시스템 기록 레이턴시(WL)를 원래로 되돌리는 레이턴시 제어부로서 동작한다.
도 21은, 도 20에 나타낸 레이턴시 판정부(50B)의 동작을 나타내고 있다. 동작 50에서, 레이턴시 판정부(50B)는, PSRAM으로부터의 레이턴시 확장 신호(/LEXT)가 저레벨(L)로 변화했는지 아닌지를 검출한다. 레이턴시 확장 신호(/LEXT)가 저레벨(L)일 때 처리는 동작 52로 이행한다. 레이턴시 확장 신호(/LEXT)가 고레벨(H)일 때 처리는 동작 64로 이행한다.
동작 52에서, 레이턴시 판정부(50B)는, 독출 레이턴시(RL) 및 기록 레이턴시(WL)의 값을 증가시키고, 레이턴시 조정부(52)에 통지한다. 레이턴시 조정부(52)는, 증가한 레이턴시(RL, WL)에 기초하여, 커맨드 발생부(54), 데이터 출력부(56) 및 데이터 입력부(58)를 제어한다. 동작 54에서, 레이턴시 판정부(50B)는, 내장하는 카운터의 카운터치를 "0"으로 리셋한다.
동작 56에서, 레이턴시 판정부(50B)는, 커맨드 발생부(54)로부터의 커맨드 정보에 기초하여, 독출 커맨드(RD) 또는 기록 커맨드(WR)가 PSRAM에 출력되는지 아닌지를 검출한다. 커맨드(RD 또는 WR)가 출력되었을 때, 동작 58에서 카운터치(COUNT)가 "0"으로 리셋된다. 커맨드(RD 또는 WR)가 출력되지 않을 때, 동작 60에서 카운터치(COUNT)가 클록 신호(CLK)에 동기하여 "1"만큼 증가한다.
다음으로, 동작 62에서, 레이턴시 판정부(50B)는, 카운터치(COUNT)가 버스트 정보(BINF)의 값에 4클록 사이클을 더한 값(전환값)과 같은지 아닌지를 판정한다. 카운터치(COUNT)가 전환값에 도달하지 않을 때 처리는 동작 56으로 이행한다. 이 때 레이턴시(RL, WL)는 증가한 그대로이다. 카운터치(COUNT)가 전환값에 도달했을 때 처리는 동작 64로 이행한다. 즉, 레이턴시 판정부(50B)는, 소정의 클록 사이클 동안 커맨드(RD 또는 WR)가 발생하지 않았다고 판단한다.
동작 64에서, 레이턴시 판정부(50B)는, 레이턴시(RL, WL)의 값을 감소하고, 레이턴시 조정부(52)에 통지한다. 그 후, 레이턴시 조정부(52)는, 감소한 레이턴시(RL, WL)에 기초하여, 커맨드 발생부(54), 데이터 출력부(56) 및 데이터 입력부(58)를 제어한다.
도 22는, 도 19에 나타낸 PSRAM의 동작이 예를 나타내고 있다. PSRAM의 동작은, 레이턴시 확장 신호(/LEXT)의 파형을 제외하고, 도 13과 동일하다. 즉, 버스트 길이(BL)는 "1"로 설정되어 있다.
도 20에 나타낸 레이턴시 판정부(50B)는, 독출 커맨드(RD)가 출력된 후 클록 사이클마다 다음 커맨드(RD 또는 WR)가 출력되는지를 판정한다. 커맨드(RD 또는 WR)가 출력되지 않을 때, 카운터치(COUNT)를 순서대로 증가시킨다(도 22(a)). 커맨드(RD 또는 WR)가 출력될 때, 카운터치(COUNT)를 "0"으로 리셋한다(도 22(b, c)). 그리고, 카운터치(COUNT)가 "5"가 되었을 때, 레이턴시(RL, WL)를 감소한다(도 22(d)).
도 23은, 도 19에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. PSRAM의 동작은, 레이턴시 확장 신호(/LEXT)의 파형을 제외하고, 도 13과 동일하다. 즉, 버스트 길이(BL)는 "4"로 설정되어 있다. 이 때문에, 레이턴시 판정부(50B)는, 카운터치(COUNT)가 "8"이 되었을 때 레이턴시(RL, WL)를 감소한다.
이상, 이 실시형태에서도 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 메모리 컨트롤러(PSCNT)는 칩 인에이블 신호(/CE)를 PSRAM에 공급한 다음의 클록 사이클에서만 레이턴시 확장 신호(/LEXT)의 레벨을 모니터하면 된다. 그 후의 레이턴시(RL, WL)를 바꾸는 동작은, 메모리 컨트롤러(PSCNT) 내에서 신속히 실시할 수 있다.
구체적으로, 메모리 컨트롤러(PSCNT)의 레이턴시 판정부(50B)는, PSRAM에 출력하는 독출 커맨드(RD) 또는 기록 커맨드(WR)를 모니터함으로써 레이턴시(RL, WL)를 단축할 수 있는지를 판단한다. 따라서, PSRAM으로부터의 레이턴시 확장 신호(/LEXT)에 따라 동작하는 경우에 비해 신속하게 레이턴시(RL, WL)를 단축할 수 있다.
예를 들어, 도 23의 독출 커맨드(RD1), 메모리 컨트롤러(PSCNT)는 첫번째 클록 신호(CLK)의 상승 엣지에 동기하여 독출 커맨드(RD1)의 출력을 결정하고, 첫번 째 클록 신호(CLK)의 하강 엣지에 동기하여 독출 커맨드(RD1)를 PSRAM에 출력한다. 이 때문에, 레이턴시 판정부(50B)는, 커맨드(RD, WR)가 출력되는지 아닌지를, 도 12 및 도 16의 실시형태에 비해 1 클록 사이클 빠르게 판단할 수 있다. 그 결과, 메모리 컨트롤러(PSCNT)의 동작 마진을 크게 할 수 있다. 바꾸어 말하면, 클록 신호(CLK)의 주파수가 높을 때에도 레이턴시(RL, WL)의 전환 동작을 확실하게 실시할 수 있기 때문에, PSRAM의 오동작을 방지할 수 있다.
도 24는, 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 이 반도체 메모리는, SDRAM 타입의 입출력 인터페이스를 갖는 PSRAM이다. PSRAM은, 도 1의 클록 입력 버퍼(10), 커맨드 디코더(16), 버스트 카운터(26) 및 어드레스 입력 버퍼(28) 대신, 클록 입력 버퍼(10C), 커맨드 디코더(16C), 버스트 카운터(26C) 및 어드레스 입력 버퍼(28C)를 갖고 있다. 그 밖의 구성은 도 1과 동일하다.
클록 입력 버퍼(10C)는, 칩 인에이블 신호(CE2)가 고레벨일 때 클록 신호(CLK)를 받고, 내부 클록 신호(ICLK)를 출력하고, 칩 인에이블 신호(CE2)가 저레벨일 때 내부 클록 신호(ICLK)의 출력을 정지한다. 내부 클록 신호(ICLK)의 출력이 정지될 때, PSRAM은 내부 회로의 동작이나 리프레시 동작을 정지하고, 통상 동작 모드로부터 파워 다운 모드(저비용 전력 모드)로 이행한다.
커맨드 디코더(16C)는, 버스트 카운터(26C)에 칼럼 판독 기록 신호(CRWZ)만을 출력한다. 이 실시형태에서는, 독출 커맨드(RD) 또는 기록 커맨드(WR)가 아니라 액티브 커맨드(ACT)가, 칩 인에이블 신호(/CE)와 함께 PSRAM에 공급된다. 이 때문에, 로우 판독 기록 신호(RRWZ)는 생성되지 않는다. 버스트 카운터(26C)는, 칼럼 판독 기록 신호(CRWZ)를 받았을 때, 버스트 길이(BL)에 대응하는 수의 펄스를 갖는 버스트 클록 신호(BCLK)를 내부 클록 신호(ICLK)에 동기하여 출력한다. 예를 들어, 커맨드 디코더(16C)는, 도 2의 판독 기록 검출부(RWDET)로부터 로우 판독 기록 신호(RRWZ)를 출력하는 기능을 삭제하여 구성된다.
어드레스 입력 버퍼(28C)는, 공통의 어드레스 단자(AD)에 서로 다른 타이밍에 공급되는 로우 어드레스 신호(RAD)와 칼럼 어드레스 신호(CAD)를 받는다. 즉, 이 실시형태의 PSRAM은 어드레스 멀티플렉스 타입이다.
도 25는, 도 24에 나타낸 PSRAM의 동작의 예를 나타내고 있다. 이 예에서는, 커맨드 디코더(16C)는, 칩 인에이블 신호(/CE)의 하강 엣지에 의해 액티브 커맨드(ACT)를 검출한다(도 25(a)). 이 때, 로우 어드레스 신호(R1)가 어드레스 단자(AD)에 공급된다(도 25(b)). 도 7과 마찬가지로 리프레시 동작(REF)이, 칩 인에이블 신호(/CE)의 활성화 직전에 삽입되므로, 레이턴시 확장 신호(/LEXT)가 활성화된다(도 25(c)). PSRAM은, 액티브 커맨드(ACT)에 응답하여, 로우 어드레스 신호(RAD)가 나타내는 워드선(WL1)을 활성화하고, 센스 앰프(SA)를 활성화한다.
다음으로, 5번째 클록 신호(CLK)의 상승 엣지에 동기하여 독출 커맨드(RD1) 및 칼럼 어드레스 신호(C1)가 PSRAM에 공급된다(도 25(d)). 액티브 커맨드(ACT)에 응답하여 독출 데이터 또는 기록 데이터가 데이터 단자(DQ)에 전송되는 경우가 없기 때문에, 독출 커맨드(RD1)는, 도 7의 독출 커맨드(RD2)에 비해 1 클록 사이클 빠르게 공급할 수 있다. 독출 커맨드(RD1-RD4)에 수반되는 동작은, 1 클록 사이클 빠른 것을 제외하고 도 7과 동일하다.
도 26은, 도 24에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 이 예에서는, 도 8의 독출 커맨드(RD1) 대신 액티브 커맨드(ACT)가 공급된다. 리프레시 동작(REF)은 삽입되지 않는다. 도 25와 동일한 이유에 의해, 독출 커맨드(RD1-RD4)는 도 8의 독출 커맨드(RD2-RD5)보다 1 클록 사이클 빠르게 PSRAM에 공급되고, 독출 데이터는 1 클록 사이클 빠르게 출력된다. 그 밖의 동작은 도 8과 동일하다.
이상, 이 실시형태에서도 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, SDRAM 타입의 입출력 인터페이스를 갖는 PSRAM에서도 PSRAM의 오동작을 방지할 수 있다.
도 27은, 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 이 반도체 메모리는, 도 24와 마찬가지로, SDRAM 타입의 입출력 인터페이스를 갖는 PSRAM이다. 또한, PSRAM은 어드레스 신호와 데이터 신호를 받는 어드레스 데이터 단자(ADQ)를 갖고 있다.
어드레스 입력 버퍼(28D)는, 어드레스 단자(AD) 및 어드레스 데이터 단자(ADQ)에 공급되는 어드레스 신호를 로우 어드레스 신호(RAD)로서 출력한다. 데이터 입력 버퍼(34D)는, 데이터 단자(DQ) 및 어드레스 데이터 단자(ADQ)에 공급되는 기록 데이터를 데이터 버스(DB)에 출력한다. 데이터 출력 버퍼(36D)는, 메모리 코어(CORE)로부터 데이터 버스(DB)에 공급되는 독출 데이터를 데이터 단자(DQ) 및 어 드레스 데이터 단자(ADQ)에 출력한다. 그 밖의 구성은 도 24와 동일하다.
도 28은, 도 27에 나타낸 PSRAM의 동작의 예를 나타내고 있다. 로우 어드레스 신호(RAD)가 어드레스 데이터 단자(ADQ)에 공급되고, 독출 데이터(RD1-RD4)가 데이터 단자(DQ) 뿐만 아니라 어드레스 데이터 단자(ADQ)에 출력되는 것을 제외하고, 도 25와 동일하다.
도 29는, 도 27에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 로우 어드레스 신호(RAD)가 어드레스 데이터 단자(ADQ)에 공급되고, 독출 데이터(RD1-RD4)가 데이터 단자(DQ) 뿐만 아니라 어드레스 데이터 단자(ADQ)에 출력되는 것을 제외하여, 도 26과 동일하다.
이상, 이 실시형태에서도 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, SDRAM 타입의 입출력 인터페이스를 가지며, 어드레스 데이터 단자(ADQ)를 갖는 PSRAM에서도 PSRAM의 오동작을 방지할 수 있다.
도 30은, 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 이 반도체 메모리는 PSRAM이다. PSRAM은, 독출 데이터의 출력 타이밍을 나타내는 웨이트 신호를 출력하는 웨이트 제어부(38E) 및 웨이트 단자(/WAIT)를 갖고 있다. 또, PSRAM은, 도 1의 버스트 카운터(26) 대신 버스트 카운터(26E)를 갖고 있다. 그 밖의 구성은 도 1과 동일하다.
버스트 카운터(26E)는, 도 1의 버스트 카운터(26)의 기능에 더하여, 버스트 인에이블 신호(BSTENZ)를 출력하는 기능을 갖고 있다. 웨이트 제어부(38E)는, 칩 인에이블 신호(CEZ), 아웃풋 인에이블 신호(OEZ), 라이트 인에이블 신호(WEZ) 및 버스트 인에이블 신호(BSTENZ)에 따라, 웨이트 신호(/WAIT)를 고레벨 또는 저레벨로 설정하거나, 또는 고임피던스 상태로 설정한다.
도 31은, 도 30에 나타낸 PSRAM의 동작의 예를 나타내고 있다. 버스트 인에이블 신호(BSTENZ) 및 웨이트 신호(/WAIT)의 파형을 제외하고, 도 7과 동일하다. 웨이트 제어부(38E)는, 칩 인에이블 신호(/CE)가 비활성화되고 있는 동안, 웨이트 신호(/WAIT)를 고임피던스 상태(Hi-Z)로 설정한다(도 31(a, b)). 웨이트 제어부(38E)는, 최초의 커맨드가 독출 커맨드(RD1)일 때, 웨이트 신호(/WAIT)를 저레벨로 활성화한다(도 31(c)). 버스트 카운터(26E)는, 최초의 독출 커맨드(RD)에 대응하여 출력하는 버스트 클록 신호(BCLK)의 1클록 사이클전에 버스트 인에이블 신호(BSTENZ)를 활성화한다(도 31(d)).
웨이트 제어부(38E)는 버스트 인에이블 신호(BSTENZ)의 활성화에 동기하여, 웨이트 신호(/WAIT)를 고레벨로 비활성화한다(도 31(e)). 즉, 웨이트 신호(/WAIT)는, 최초의 독출 커맨드(RD)에 응답하여 활성화되고, 최초의 독출 요구(RD)에 대응하는 독출 데이터가 출력되기 전에 비활성화된다. 메모리 컨트롤러(PSCNT)는, 웨이트 신호(/WAIT)의 고레벨을 10번째 클록 신호(CLK)의 상승 엣지에 동기하여 검출하고, 다음 클록 신호(CLK)에 동기하여 최초의 독출 데이터(RD1)가 PSRAM으로부터 출력되는 것을 검출한다. 버스트 카운터(26E)는, 칩 인에이블 신호(/CE)의 비활성화에 동기하여 버스트 인에이블 신호(BSTENZ)를 비활성화한다(도 31(f)).
도 32는, 도 30에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다. 버스트 인에이블 신호(BSTENZ) 및 웨이트 신호(/WAIT)의 파형을 제외하고, 도 9와 동일하다.
이 예에서는, 최초의 커맨드가 기록 커맨드(WR)이므로, 웨이트 제어부(38E)는 기록 커맨드(WR1)에 동기하여 웨이트 신호(/WAIT)를 고레벨로 비활성화한다(도 32(a)). 버스트 카운터(26E)는, 도 31과 마찬가지로, 최초의 독출 커맨드(RD) 또는 기록 커맨드(WR)에 대응하여 출력하는 버스트 클록 신호(BCLK)의 1 클록 사이클전에 버스트 인에이블 신호(BSTENZ)를 활성화한다(도 32(b)).
이상, 이 실시형태에서도 상술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 독출 데이터의 출력 타이밍를 나타내는 웨이트 신호(/WAIT)를 출력하는 기능을 갖는 PSRAM에서도 PSRAM의 오동작을 방지할 수 있다.
도 24 및 도 27에 나타낸 실시형태에서는, 의사 SRAM에 SDRAM 타입의 입출력 인터페이스를 채택하는 예에 관해 설명했다. 그러나, 예를 들어 다른 실시형태의 의사 SRAM에 SDRAM 타입의 입출력 인터페이스를 채택해도 된다.
도 27에 나타낸 실시형태에서는, 의사 SRAM에 어드레스 데이터 단자(ADQ)를 설치하는 예에 관해 설명했다. 그러나, 다른 실시형태의 의사 SRAM에 어드레스 데이터 단자(ADQ)를 설치해도 된다.
도 30에 나타낸 실시형태에서는, 의사 SRAM에 웨이트 단자(/WAIT)를 설치하는 예에 관해 설명했다. 그러나, 다른 실시형태의 의사 SRAM에 웨이트 단자(/WAIT)를 설치해도 된다.
이상, 본 발명에 관해서 상세히 설명했지만, 상기 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형가능함은 물론이다.
도 1은 일실시형태에서의 반도체 메모리의 예를 나타내고 있다.
도 2는 도 1에 나타낸 커맨드 디코더의 예를 나타내고 있다.
도 3은 도 1에 나타낸 버스트 카운터의 동작을 나타내고 있다.
도 4는 도 1에 나타낸 PSRAM이 탑재되는 시스템을 나타내고 있다.
도 5는 도 4에 나타낸 메모리 컨트롤러의 예를 나타내고 있다.
도 6은 도 5에 나타낸 레이턴시 판정부의 동작을 나타내고 있다.
도 7은 도 1에 나타낸 PSRAM의 동작의 예를 나타내고 있다.
도 8은 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 9는 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 10은 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 11은 도 1에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 12는 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다.
도 13은 도 12에 나타낸 PSRAM의 동작의 예를 나타내고 있다.
도 14는 도 12에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 15는 도 12에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 16은 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다.
도 17은 도 16에 나타낸 PSRAM의 동작의 예를 나타내고 있다.
도 18은 도 16에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 19는 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다.
도 20은 도 4에 나타낸 메모리 컨트롤러의 예를 나타내고 있다.
도 21은 도 20에 나타낸 레이턴시 판정부의 동작을 나타내고 있다.
도 22는 도 19에 나타낸 PSRAM의 동작의 예를 나타내고 있다.
도 23은 도 19에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 24는 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다.
도 25는 도 24에 나타낸 PSRAM의 동작의 예를 나타내고 있다.
도 26은 도 24에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 27은 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다.
도 28은 도 27에 나타낸 PSRAM의 동작의 예를 나타내고 있다.
도 29는 도 27에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
도 30은 다른 실시형태에서의 반도체 메모리의 예를 나타내고 있다.
도 31은 도 30에 나타낸 PSRAM의 동작의 예를 나타내고 있다.
도 32는 도 30에 나타낸 PSRAM의 동작의 다른 예를 나타내고 있다.
(부호의 설명)
10 : 클록 입력 버퍼 12 : 커맨드 입력 버퍼
14 : 리프레시 생성부 16, 16C : 커맨드 디코더
18, 18A : 레이턴시 판정부 20, 20B : 레이턴시 출력 버퍼
22 : 모드 레지스터 24 : 동작 제어부
26, 26C, 26E : 버스트 카운터
28, 28C, 28D : 어드레스 입력 버퍼 30 : 버스트 어드레스 카운터
32 : 어드레스 래치 34, 34D : 데이터 입력 버퍼
36, 36D : 데이터 출력 버퍼 38E : 웨이트 제어부
50 : 레이턴시 판정부 52 : 레이턴시 조정부
54 : 커맨드 발생부 56 : 데이터 출력부
58 : 데이터 입력부 /ADV : 어드레스 밸리드 신호
/CE : 칩 인에이블 신호 CLK : 클록 신호
CORE : 메모리 코어 DQ : 데이터 신호
FCNT : 메모리 컨트롤러 FLASH : 플래시 메모리
/LEXT : 레이턴시 확장 신호 /OE : 아웃풋 인에이블 신호
PSCNT : 메모리 컨트롤러 RL : 독출 레이턴시
RREQZ : 리프레시 요구 신호 SYS : 시스템
/WE : 라이트 인에이블 신호 WL : 기록 레이턴시

Claims (10)

  1. 복수의 다이나믹 메모리 셀을 갖는 메모리 코어와,
    상기 메모리 셀을 리프레시하기 위한 리프레시 요구를 주기적으로 생성하는 리프레시 생성부와,
    칩 인에이블 신호의 활성화와 함께 공급되는 최초의 액세스 요구 및 상기 칩 인에이블 신호의 활성화중에 공급되는 후속의 액세스 요구에 응답하여 액세스 동작을 실행하고, 상기 칩 인에이블 신호의 활성화가 상기 리프레시 요구와 경합할 때, 리프레시 동작후에 액세스 동작을 실행하는 코어 제어부와,
    상기 칩 인에이블 신호의 활성화가 상기 리프레시 요구와 경합할 때 레이턴시 확장 신호를 활성화하고, 상기 칩 인에이블 신호의 비활성화에 응답하여 상기 레이턴시 확장 신호를 비활성화하는 레이턴시 판정부와,
    상기 레이턴시 확장 신호를 외부에 출력하는 레이턴시 출력 버퍼와,
    상기 레이턴시 확장 신호의 활성화중에서의 상기 최초의 액세스 요구 또는 상기 후속의 액세스 요구로부터 독출 데이터가 데이터 단자에 전송되기까지의 시간을 나타내는 독출 레이턴시를, 상기 레이턴시 확장 신호의 비활성화중의 독출 레이턴시에 비해 증가시키는 데이터 제어부
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 복수의 다이나믹 메모리 셀을 갖는 메모리 코어와,
    상기 메모리 셀을 리프레시하기 위한 리프레시 요구를 주기적으로 생성하는 리프레시 생성부와,
    칩 인에이블 신호의 활성화와 함께 공급되는 최초의 액세스 요구 및 상기 칩 인에이블 신호의 활성화중에 공급되는 후속의 액세스 요구에 응답하여 액세스 동작을 실행하고, 상기 칩 인에이블 신호의 활성화가 상기 리프레시 요구와 경합할 때, 리프레시 동작후에 액세스 동작을 실행하는 코어 제어부와,
    상기 후속의 액세스 요구가 소정 기간 공급되지 않을 때, 확장 리셋 신호를 출력하는 레이턴시 제어부와,
    상기 칩 인에이블 신호의 활성화가 상기 리프레시 요구와 경합할 때, 레이턴시 확장 신호를 활성화하고, 상기 확장 리셋 신호에 응답하여 상기 레이턴시 확장 신호를 비활성화하는 레이턴시 판정부와,
    상기 레이턴시 확장 신호를 외부에 출력하는 레이턴시 출력 버퍼와,
    상기 레이턴시 확장 신호의 활성화중에서의 상기 최초의 액세스 요구 또는 상기 후속의 액세스 요구로부터 독출 데이터가 데이터 단자에 전송되기까지의 시간을 나타내는 독출 레이턴시를, 상기 레이턴시 확장 신호의 비활성화중의 독출 레이턴시에 비해 증가시키는 데이터 제어부
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 하나의 액세스 요구에 응답하여 데이터가 출력 또는 입력되는 횟수를 나타내는 버스트 길이를 설정하는 모드 레지스터를 구비하고,
    상기 소정 기간은, 소정수의 클록 사이클에 버스트 길이가 나타내는 클록 사이클을 더한 기간인 것을 특징으로 하는 반도체 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 데이터 제어부는,
    상기 최초의 액세스 요구 또는 상기 후속의 액세스 요구에 응답하여 카운트 동작하여, 카운터치가 기대치에 달했을 때 버스트 클록 신호를 출력하고, 상기 레이턴시 확장 신호가 활성화되었을 때 상기 기대치가 증가되는 버스트 카운터와,
    상기 독출 데이터 및 기록 데이터 중 적어도 어느 하나를, 상기 버스트 클록 신호에 동기하여 전송하는 데이터 레지스터
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 데이터 제어부는, 상기 레이턴시 확장 신호의 활성화중에서의 상기 최초의 액세스 요구에 대응하는 독출 레이턴시와 상기 후속의 액세스 요구에 대응하는 독출 레이턴시와의 차를, 상기 레이턴시 확장 신호의 비활성화중에서의 상기 최초의 액세스 요구에 대응하는 독출 레이턴시와 상기 후속의 액세스 요구에 대응하는 독출 레이턴시와의 차와 같게 설정하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 독출 액세스 요구에 응답하여 활성화되고, 상기 독출 액세스 요구에 대응하는 독출 데이터가 출력되기 전에 비활성 화되는 웨이트 신호를 출력하는 웨이트 제어부를 구비하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항 또는 제2항에 기재된 반도체 메모리와,
    상기 반도체 메모리의 액세스를 제어하기 위해 상기 액세스 요구를 생성하는 메모리 컨트롤러
    를 구비한 시스템.
  8. 제7항에 있어서, 상기 메모리 컨트롤러는,
    상기 레이턴시 확장 신호의 활성화중에서의 상기 액세스 요구의 출력으로부터 독출 데이터를 받기까지의 시간을 나타내는 시스템 독출 레이턴시를, 상기 레이턴시 확장 신호의 비활성화중에 비해 증가시키는 레이턴시 제어부를 구비하는 것을 특징으로 하는 시스템.
  9. 제4항에 기재된 반도체 메모리와,
    상기 반도체 메모리의 액세스를 제어하기 위해 상기 액세스 요구를 생성하는 메모리 컨트롤러
    를 구비한 시스템.
  10. 제9항에 있어서, 상기 메모리 컨트롤러는, 상기 레이턴시 확장 신호를 받았 을 때 상기 액세스 요구의 출력으로부터 독출 데이터를 받기까지의 시스템 독출 레이턴시를 증가시키고, 상기 후속의 액세스 요구를 소정 기간 출력하지 않을 때 상기 시스템 독출 레이턴시를 원래로 되돌리는 레이턴시 제어부를 구비하는 것을 특징으로 하는 시스템.
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