TWI740581B - 虛擬靜態隨機存取記憶體裝置 - Google Patents

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侯建杕
杜盈德
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華邦電子股份有限公司
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Abstract

虛擬靜態隨機存取記憶體裝置包括多個記憶體、仲裁器以及控制器。記憶體分別產生多個自刷新需求信號。各自刷新需求信號指示對應的各記憶體執行自刷新動作的時間區間。仲裁器接收自刷新需求信號，在記憶體被致能時，依據自刷新需求信號以產生延遲同步旗標。控制器依據延遲同步旗標以決定在存取操作下，存取記憶體的存取延遲時間。

Description

虛擬靜態隨機存取記憶體裝置
本發明是有關於一種虛擬靜態隨機存取記憶體裝置，且特別是有關於一種可動態調整存取時間延遲的虛擬靜態隨機存取記憶體裝置。
在需使用靜待記憶體的電子裝置中，因所需要的靜態記憶體的容量越來越大，因此一種利用動態隨機存取記憶體建構的虛擬靜態隨機存取記憶體裝置被提出。特別在物聯網裝置中，虛擬靜態隨機存取記憶體裝置更是一種受歡迎的選項。
由於動態隨機存取記憶體需要執行自刷新動作，因此，當虛擬靜態隨機存取記憶體裝置發生存取操作，而動態隨機存取記憶體正在執行自刷新動作時，動態隨機存取記憶體需要在一定長的存取延遲（latency）時間後方能提供存取資料。為了因應這個問題，一種可調整的存取延遲時間的機制被提出。
然而，上述的可調整的存取延遲時間的機制僅能應用在單一動態隨機存取記憶體的架構上。為了提升虛擬靜態隨機存取記憶體裝置的資料寬度以及儲存密度，虛擬靜態隨機存取記憶體裝置常需要設置多個動態隨機存取記憶體。基於每一個動態隨機存取記憶體執行自刷新動作的時間不相同，上述的可調整的存取延遲時間的機制無法被應用。也因此，習知技術針對具有多個動態隨機存取記憶體的虛擬靜態隨機存取記憶體裝置，都設置固定的且足夠長的存取延遲時間來執行存取操作。如此一來，虛擬靜態隨機存取記憶體裝置的存取速率受到一定的限制。
本發明提供一種虛擬靜態隨機存取記憶體裝置，可動態調整記憶體的存取延遲時間，提升使用效能。
本發明的虛擬靜態隨機存取記憶體裝置包括多個記憶體、仲裁器以及控制器。記憶體分別產生多個自刷新需求信號。各自刷新需求信號指示對應的各記憶體執行自刷新動作的時間區間。仲裁器接收自刷新需求信號，在記憶體被致能時，依據自刷新需求信號以產生延遲同步旗標。控制器耦接記憶體以及仲裁器。控制器依據延遲同步旗標以決定在存取操作下，存取記憶體的存取延遲時間。
基於上述，本發明實施例中透過判斷在存取操作下，記憶體的至少其中之一是否產生自刷新動作的碰撞現象，並依據判斷的結果來動態調整存取記憶體的存取延遲時間。有效提升虛擬靜態隨機存取記憶體裝置的存取效能。
請參照圖1，圖1繪示本發明一實施例的虛擬靜態隨機存取記憶體裝置的示意圖。虛擬靜態隨機存取記憶體裝置100包括記憶體111~11N、仲裁器120以及控制器130。記憶體111~11N為動態隨機存取記憶體。記憶體111~11N分別產生多個自刷新需求信號RR1~RRN，各個自刷新需求信號RR1~RRN指示對應的各記憶體111~11N執行自刷新動作的時間區間。自刷新需求信號RR1~RRN被提供至仲裁器120。仲裁器120並接收晶片致能信號CS#，仲裁器120並依據晶片致能信號CS#，以在一啟動時間區間的啟動時間點，依據自刷新需求信號RR1~RRN來產生延遲同步旗標LSF。其中，依據未被致能的晶片致能信號CS#，仲裁器120可在記憶體111~11N位被啟動以進行存取的待機時間區間中，透過自刷新需求信號RR1~RRN來獲知各記憶體111~11N發生自刷新動作的時間區間。在晶片致能信號CS#轉態為致能的時間點（即為啟動時間區間的啟動時間點），仲裁器120可依據自刷新需求信號RR1~RRN來判斷記憶體111~11N中的任一是否尚在執行自刷新動作，若判斷結果為是，則產生被致能的延遲同步旗標LSF；若判斷結果為否，則產生被禁能的延遲同步旗標LSF。
仲裁器120可傳送延遲同步旗標LSF至記憶體111~11N，並使記憶體111~11N依據延遲同步旗標LSF來產生存取延遲指示信號RWDS。在此請注意，記憶體111~11N產生存取延遲指示信號RWDS的端點是耦接在相同的傳輸導線上，也就是說，記憶體111~11N產生相同的存取延遲指示信號RWDS。
控制器130耦接至記憶體111~11N，接收記憶體111~11N共同產生的存取延遲指示信號RWDS、晶片致能信號CS#、時脈信號CK以及反向時脈信號CK#。控制器130在存取操作下，另接收記憶體111~11N所分別提供的資料信號DQA1~DQAN。
此外，在存取操作下，控制器130可依據記憶體111~11N所提供的存取延遲指示信號RWDS來設定存取延遲時間，並依據所設定的存取延遲時間來獲得資料信號DQA1~DQAN。本實施例中的存取操作可以是資料的讀取操作，也可以是資料的寫入操作。
由上述的說明不難得知，本發明實施例中的仲裁器120可進行記憶體111~11N所執行的自刷新動作，與記憶體111~11N被致能的時間區間，有無發生碰撞的現象。而在本實施例中的虛擬靜態隨機存取記憶體裝置100可依據仲裁器120的判斷結果，透過記憶體111~11N所產生的存取延遲指示信號RWDS，來動態的調整執行存取操作的存取延遲時間，並藉以提升虛擬靜態隨機存取記憶體裝置100的工作效能。
附帶一提的，仲裁器120可以設置在記憶體111~11N的每一中，或也可以設置在記憶體111~11N外，沒有特定的限制。記憶體111~11N可以分別由多個動態隨機存取記憶體晶片來實施。此外，本發明實施例的控制器130可以為具運算能力的處理器。或者，控制器130可以是透過硬體描述語言（Hardware Description Language, HDL）或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並透過現場可程式邏輯門陣列（Field Programmable Gate Array, FPGA）、複雜可程式邏輯裝置（Complex Programmable Logic Device, CPLD）或是特殊應用積體電路（Application-specific Integrated Circuit, ASIC）的方式來實現的硬體電路。
以下請參照圖2A以及圖2B，圖2A以及圖2B繪示本發明實施例的虛擬靜態隨機存取記憶體裝置的不同實施方式的讀取動作波形圖。在圖2A中，以虛擬靜態隨機存取記憶體裝置包括第一記憶體以及第二記憶體為範例。第一記憶體以及第二記憶體共用晶片致能信號CS#，其中晶片致能信號CS#為一低邏輯準位致能（low active）的信號。在當晶片致能信號CS#為邏輯高準位時，虛擬靜態隨機存取記憶體裝置中的多個記憶體處於待機時間區間中。
在待機時間區間中，虛擬靜態隨機存取記憶體裝置中的第一記憶體以及第二記憶體需週期性的執行自刷新動作，並依據發生自刷新動作的時間區間以分別產生多個自刷新需求信號。
在當晶片致能信號CS#轉態為邏輯低準位時，虛擬靜態隨機存取記憶體裝置中的記憶體均被致能，並進入啟動時間區間TPS。在此時，虛擬靜態隨機存取記憶體裝置中的仲裁器可依據自刷新需求信號來產生存取延遲指示信號RWDS。在細節上，在啟動時間區間TPS的啟動時間點tS，若仲裁器判斷出虛擬靜態隨機存取記憶體裝置中的第一記憶體以及第二記憶體的至少其中之一的自刷新動作尚在執行，仲裁器可判斷記憶體的自刷新動作與其存取操作可能產生碰撞現象，並藉此致能延遲同步旗標。
並且，第一記憶體以及第二記憶體可依據被致能延遲同步旗標分別產生為邏輯高準位的存取延遲指示信號RWDS1以及RWDS2。而在本實施例中，存取延遲指示信號RWDS1以及RWDS2可以被傳送至相同的傳輸導線上，並為相同的信號。
在另一方面，在啟動時間區間TPS中，第一記憶體可接收資料信號DQSA1[7:0]以獲得命令及位址CMDADD1，第二記憶體可接收資料信號DQSA2[7:0]以獲得命令及位址CMDADD2。在依據命令及位址CMDADD1、CMDADD2判斷出要針對第一記憶體以及第二記憶體執行資料的讀取操作時，控制器可依據為邏輯高準位的存取延遲指示信號RWDS1來設定第一記憶體的存取延遲時間=延遲時間LAT11+延遲時間LAT12，依據為邏輯高準位的存取延遲指示信號RWDS2來設定第二記憶體的存取延遲時間 = 延遲時間LAT11+延遲時間LAT12。並在存取延遲時間後獲取第一記憶體傳出的存取資料RDOUT1以及第二記憶體傳出的存取資料RDOUT2。其中，在本發明實施例中，控制器可依據命令及位址CMDADD1中的一設定位元，以及命令及位址CMDADD2中的一設定位元來執行資料的讀取動作。
在本實施方式中，延遲時間LAT11以及LAT12可以是相同的。
附帶一提的，啟動時間區間TPS在晶片致能信號CS#轉態為邏輯高準位時結束。而本實施方式的操作可基於互為差動信號的時脈信號CK以及反向時脈信號CK#來執行。
在圖2B中，與圖2A實施方式不相同的，仲裁器在啟動時間點tS時，判斷出第一記憶體以及第二記憶體均未執行自刷新動作，並據此使延遲同步旗標為禁能的狀態。在這樣的條件下，第一記憶體以及第二記憶體依據禁能的延遲同步旗標分別產生為邏輯低準位的存取延遲指示信號RWDS1以及RWDS2。而控制器則可在存取操作中，依據邏輯低準位的存取延遲指示信號RWDS1以及RWDS2以設定第一記憶體以及第二記憶體的存取延遲時間 = 時間延遲 LAT11。也就是說，當記憶體的自刷新動作與其存取操作沒有發生碰撞現象時，控制器可調降第一記憶體以及第二記憶體的存取延遲時間。
附帶一提的，在本實施例中，透過在虛擬靜態隨機存取記憶體中設置第一記憶體以及第二記憶體，可擴展存取的資料信號的寬度為單一記憶體的N倍，提升使用效能。其中N為大於或等於2的整數。
以下請參照圖2C以及圖2D，圖2C以及圖2D繪示本發明實施例的虛擬靜態隨機存取記憶體裝置的不同實施方式的寫入動作波形圖。
在圖2C中，在當晶片致能信號CS#轉態為邏輯低準位時，虛擬靜態隨機存取記憶體裝置中的記憶體均被致能，並進入啟動時間區間TPS。在此時，虛擬靜態隨機存取記憶體裝置中的仲裁器可依據自刷新需求信號來產生存取延遲指示信號RWDS。在細節上，在啟動時間區間TPS的啟動時間點tS，若仲裁器判斷出虛擬靜態隨機存取記憶體裝置中的任一記憶體（例如第一記憶體）的自刷新動作尚在執行，仲裁器可判斷記憶體的自刷新動作與其存取操作可能產生碰撞現象，並藉此致能延遲同步旗標。
並且，第一記憶體可依據被致能延遲同步旗標分別產生為邏輯高準位的存取延遲指示信號RWDS1。而在本實施例中，存取延遲指示信號RWDS1可以被傳輸至一傳輸導線，並使其他記憶體的存取延遲指示信號等同於存取延遲指示信號RWDS1。
在另一方面，在啟動時間區間TPS中，第一記憶體可接收資料信號DQSA1[7:0]以獲得命令及位址CMDADD1。在依據命令及位址CMDADD1判斷出要針對第一記憶體執行資料的寫入操作時，控制器可依據為邏輯高準位的存取延遲指示信號RWDS1來設定第一記憶體的存取延遲時間=延遲時間LAT11+延遲時間LAT12。並在存取延遲時間後對第一記憶體執行寫入資料WDATA1的寫入動作。其中，在本發明實施例中，控制器可依據命令及位址CMDADD1中的一設定位元來執行資料的寫入動作。
在另一方面，在圖2D中，仲裁器在啟動時間點tS時，判斷出第一記憶體以及其他記憶體均未執行自刷新動作，並據此使延遲同步旗標為禁能的狀態。在這樣的條件下，第一記憶體依據禁能的延遲同步旗標分別產生為邏輯低準位的存取延遲指示信號RWDS1。而控制器則可在存取操作中，依據邏輯低準位的存取延遲指示信號RWDS1以設定第一記憶體的存取延遲時間 = 時間延遲 LAT11。也就是說，當記憶體的自刷新動作與其存取操作沒有發生碰撞現象時，控制器可調降第一記憶體的存取延遲時間。
請參照圖3，圖3繪示本發明實施例的仲裁器的實施方式的示意圖。仲裁器300包括邏輯電路310、閂鎖器320以及回授電路330。邏輯電路310接收多個記憶體分別產生的自刷新需求信號RR1~RRN，針對自刷新需求信號進行邏輯運算，並藉以產生運算結果OPR。
在本實施方式中，自刷新需求信號RR1~RRN可以是脈波信號，並用以反映記憶體執行自刷新動作的時間區間。其中，以自刷新需求信號RR1為範例，在當自刷新需求信號RR1拉高為邏輯高準位時，表示對應的記憶體正在執行自刷新動作。而自刷新需求信號RR1的正脈波長度表示自刷新動作維持的時間長度，在當自刷新需求信號RR1被拉低為邏輯低準位時，表示對應的記憶體的自刷新動作執行結束。
在本實施方式中，邏輯電路310可以為或閘（OR gate），並用以執行邏輯或運算。邏輯電路310並在當自刷新需求信號RR1~RRN的至少其中之一為邏輯高準位時，產生為邏輯高準位的運算結果OPR。也就是說，當運算結果OPR為邏輯高準位時，虛擬靜態隨機存取記憶體裝置中的多個記憶體中，至少有一個在執行自刷新動作。
閂鎖器320接收運算結果OPR，用以閂鎖運算結果OPR，並依據晶片致能信號CS#的轉態時間點來提供被閂鎖的運算結果OPR以產生延遲同步旗標LSF。其中，晶片致能信號CS#的轉態時間點為記憶體被致能的啟動時間區間的啟動時間點。
回授電路330則接收延遲同步旗標LSF以及晶片致能信號CS#。回授電路330用以在當延遲同步旗標LSF以及晶片致能信號CS#皆為邏輯高準位時，提供重置信號以清除閂鎖器320閂鎖的資料。在本實施方式中，回授電路330可以為及閘或反及閘。閂鎖器320接收的重置信號可以為高準位致能或是低準位致能。
以下請參照圖4，圖4繪示本發明實施例的記憶體的部分電路的實施方式的示意圖。本發明實施例中，虛擬靜態隨機存取記憶體裝置中的記憶體400包括計時器410以及延遲器420。計時器410依據時脈信號CK1執行計時動作，並在計時動作溢位後，使對應的自刷新需求信號被致能為邏輯高準位。延遲器420則用以控制自刷新需求信號RR被致能的時間長度，並在自刷新需求信號RR維持為邏輯高準位一預設時間後被禁能（轉態為邏輯低準位）。
在本實施方式中，計時器410耦接至正反器FF1。正反器FF1可在計時器410的計時動作溢位後，依據電壓VH產生等於邏輯高準位的信號A1。閂鎖器SR1接收信號A1以及信號A2，並輸出自刷新需求信號RR1。其中信號A2由延遲器420透過延遲自刷新需求信號RR1一個預設時間，並透過反向器IV1來產生。閂鎖器SR1可由反及閘ND1、ND2所組成，並為一設定-重置型閂鎖器（SR-latch）。
信號A2另提供至正反器FF1的重置端，並在當信號A2為邏輯低準位時，正反器FF1可重置信號A2為邏輯低準位。
以下請參照圖5，圖5繪示本發明實施例的記憶體的另一部分電路的實施方式的示意圖。虛擬靜態隨機存取記憶體裝置中的記憶體500包括多工器510。多工器510接收電壓VH以及VL，其中電壓VH可以為邏輯高準位而電壓VL可以為邏輯低準位。多工器510另接收延遲同步旗標LSF，並依據延遲同步旗標LSF選擇輸出電壓VH或電壓VL以產生存取延遲指示信號RWDS。
在本實施方式中，當延遲同步旗標LSF為致能時（發生自刷新動作與存取操作間的碰撞），多工器510可選擇電壓VH以產生存取延遲指示信號RWDS，相對的，當延遲同步旗標LSF為禁能時（未發生自刷新動作與存取操作間的碰撞），多工器510可選擇電壓VL以產生存取延遲指示信號RWDS。
綜上所述，本發明的虛擬靜態隨機存取記憶體裝置提供仲裁機制，用以判斷虛擬靜態隨機存取記憶體裝置中多個記憶體的自刷新動作，與虛擬靜態隨機存取記憶體裝置的存取操作的碰撞狀態，並藉此動態調整存取延遲時間。如此一來，在具有多個記憶體的虛擬靜態隨機存取記憶體裝置中，仍可有效實施動態存取延遲（dynamic read latency），並提升虛擬靜態隨機存取記憶體裝置的使用效能。
100:虛擬靜態隨機存取記憶體裝置
111~11N、400、500:記憶體
120:仲裁器
130:控制器
300:仲裁器
310:邏輯電路
320:閂鎖器
330:回授電路
410:計時器
420:延遲器
510:多工器
A1、A2:信號
CK#:反向時脈信號
CK、CK1:時脈信號
CS#:晶片致能信號
DQA1~DQAN、DQSA1[7:0]、DQSA2[7:0]:資料信號
FF1:正反器
IV1:反向器
LAT11、LAT12:延遲時間
LSF:延遲同步旗標
ND1、ND2:反及閘
OPR:運算結果
RR1~RRN:自刷新需求信號
RWDS、RWDS1、RWDS2:存取延遲指示信號
SR1:閂鎖器
TPS:啟動時間區間
tS:啟動時間點
VH、VL:電壓
WDATA1:寫入資料
圖1繪示本發明一實施例的虛擬靜態隨機存取記憶體裝置的示意圖。 圖2A以及圖2B繪示本發明實施例的虛擬靜態隨機存取記憶體裝置的不同實施方式的讀取動作波形圖。 圖2C以及圖2D繪示本發明實施例的虛擬靜態隨機存取記憶體裝置的不同實施方式的寫入動作波形圖。 圖3繪示本發明實施例的仲裁器的實施方式的示意圖。 圖4繪示本發明實施例的記憶體的部分電路的實施方式的示意圖。 圖5繪示本發明實施例的記憶體的另一部分電路的實施方式的示意圖。
100:虛擬靜態隨機存取記憶體裝置
111~11N:記憶體
120:仲裁器
130:控制器
RR1~RRN:自刷新需求信號
CS#:晶片致能信號
LSF:延遲同步旗標
RWDS:存取延遲指示信號
CK:時脈信號
CK#:反向時脈信號
DQA1~DQAN:資料信號

Claims (13)

  1. 一種虛擬靜態隨機存取記憶體裝置，包括：多個記憶體，分別產生多個自刷新需求信號，各該自刷新需求信號指示對應的各該記憶體執行自刷新動作的時間區間；一仲裁器，接收該些自刷新需求信號，在該些記憶體被致能時，依據該些自刷新需求信號以產生一延遲同步旗標；以及一控制器，耦接該些記憶體以及該仲裁器，依據該延遲同步旗標以決定在一存取操作下，存取該些記憶體的一存取延遲時間。
  2. 如請求項1所述的虛擬靜態隨機存取記憶體裝置，其中各該記憶體在執行自刷新動作的時間區間中，使對應的各該自刷新需求信號為一第一邏輯準位。
  3. 如請求項2所述的虛擬靜態隨機存取記憶體裝置，其中該仲裁器在該啟動時間區間前的一待機時間區間中，針對該些自刷新需求信號以執行一邏輯運算來產生一運算結果，並在該些記憶體被致能的一啟動時間區間的一啟動時間點輸出該運算結果以產生該延遲同步旗標。
  4. 如請求項3所述的虛擬靜態隨機存取記憶體裝置，其中當該第一邏輯準位為邏輯高準位時，該邏輯運算為邏輯或運算。
  5. 如請求項3所述的虛擬靜態隨機存取記憶體裝置，其中該仲裁器在該啟動時間點時，閂鎖該運算結果以產生該延遲同步旗標。
  6. 如請求項3所述的虛擬靜態隨機存取記憶體裝置，其中該仲裁器包括：一邏輯電路，接收該些自刷新需求信號，針對該些自刷新需求信號執行該邏輯運算來產生該運算結果；以及一閂鎖器，耦接該邏輯電路，依據一晶片致能信號以在該啟動時間點閂鎖該運算結果，並依據該運算結果輸出該延遲同步旗標。
  7. 如請求項6所述的虛擬靜態隨機存取記憶體裝置，其中該仲裁器更包括：一回授電路，耦接至該閂鎖器，針對該延遲同步旗標以及該晶片致能信號，用以在該待機時間區間中，依據該延遲同步旗標以清除該運算結果。
  8. 如請求項6所述的虛擬靜態隨機存取記憶體裝置，其中該些記憶體共同接收該晶片致能信號。
  9. 如請求項1所述的虛擬靜態隨機存取記憶體裝置，其中該些記憶體依據該延遲同步旗標以分別產生相同的多個存取延遲指示信號，該控制器並依據該些存取延遲指示信號以決定在該存取操作下的該存取延遲時間。
  10. 如請求項9所述的虛擬靜態隨機存取記憶體裝置，其中各該記憶體包括：一多工器，依據該延遲同步旗標以選擇一第一電壓或第二電壓以產生該存取延遲指示信號， 其中該第一電壓與該第二電壓不相同。
  11. 如請求項10所述的虛擬靜態隨機存取記憶體裝置，其中當該存取延遲指示信號為該第一電壓時，該存取延遲時間為一第一長度，當該存取延遲指示信號為該第二電壓時，該存取延遲時間為一第二長度，其中該第二長度為該第一長度的N倍，N為大於或等於2的整數。
  12. 如請求項1所述的虛擬靜態隨機存取記憶體裝置，其中各該記憶體包括：一計時器，依據一時脈信號執行計時動作，並在該計時動作溢位後，使對應的各該自刷新需求信號被致能；以及一延遲器，使對應的各該自刷新需求信號被致能一預設時間後被禁能。
  13. 如請求項1所述的虛擬靜態隨機存取記憶體裝置，其中該些記憶體為動態隨機存取記憶體。
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