KR102293806B1 - 메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위한 정적 랜덤 액세스 메모리(sram) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들 - Google Patents

메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위한 정적 랜덤 액세스 메모리(sram) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들 Download PDF

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판독 액세스들 동안 글리치들을 감소시키기 위한 SRAM(static random access memory) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들이 개시된다. SRAM의 글로벌 비트라인 방식은 출력 로드를 감소시켜 전력 소비를 감소시킬 수 있다. 특정 실시예들에서, SRAM은 SRAM 어레이를 포함한다. SRAM은 각각의 SRAM 어레이 열에 대한 글로벌 비트라인 회로를 포함한다. 각각의 글로벌 비트라인 회로는 SRAM 어레이의 비트셀들에 대응하는 로컬 비트라인들을 프리-차지하는 메모리 액세스 회로를 포함한다. 선택된 비트셀로부터 판독된 데이터는 어그리게이트된 판독 비트라인(로컬 비트라인들의 어그리게이션) 상에서 자신의 로컬 비트라인으로부터 판독된다. SRAM은 어그리게이트된 판독 비트라인으로부터 데이터를 글로벌 비트라인에 송신하는 비트라인 평가 회로를 포함한다. 클록 트리거의 상승 트랜지션에 기초하여 데이터를 송신하는 대신, 데이터는 클록 트리거의 하강 트랜지션에 기초하여 글로벌 비트라인 상에 송신된다. 전력 소비의 증가들을 초래하는 글리치들을 감소시키는 글로벌 비트라인 방식이 이용될 수 있다.

Description

메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위한 정적 랜덤 액세스 메모리(SRAM) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들{STATIC RANDOM ACCESS MEMORY (SRAM) GLOBAL BITLINE CIRCUITS FOR REDUCING POWER GLITCHES DURING MEMORY READ ACCESSES, AND RELATED METHODS AND SYSTEMS}
우선권 주장
[0001] 본 출원은 2013년 11월 26일 출원되고 발명의 명칭이 "STATIC RANDOM ACCESS MEMORY (SRAM) GLOBAL BITLINE CIRCUITS FOR REDUCING POWER GLITCHES DURING MEMORY READ ACCESSES, AND RELATED METHODS AND SYSTEMS"인 미국 특허 출원 일련 번호 제14/090,288호를 우선권으로 주장하며, 이는 그 전체가 인용에 의해 본원에 포함된다.
본 개시의 분야
[0002] 본 개시의 분야는 일반적으로 컴퓨터 메모리에 관한 것으로서, 특히 메모리 어레이에 대한 메모리 판독 액세스 출력들을 제공하기 위한 SRAM(static random access memory) 글로벌 비트라인들에 관한 것이다.
[0003] 프로세서-기반 컴퓨터 시스템들은 데이터 저장을 위한 메모리를 포함한다. 각각이 특정 고유 피처들을 갖는 상이한 타입들의 메모리가 존재한다. 예를 들어, SRAM(static random access memory)은 프로세서-기반 컴퓨터 시스템들에서 이용될 수 있는 메모리의 타입이다. 예를 들어, SRAM은 DRAM(dynamic read access memory)과 달리 메모리를 주기적으로 리프레시(refresh)할 필요가 없이 데이터를 저장할 수 있다. SRAM은 예를 들어, SRAM 데이터 어레이의 행들 및 열들로 조직되는 복수의 SRAM 비트셀들("비트셀들"로서 또한 지칭됨)을 포함한다. SRAM 데이터 어레이의 임의의 주어진 행에 대해, SRAM 데이터 어레이의 각각의 열은 단일 데이터 아이템 또는 비트가 저장되는 SRAM 비트셀을 포함할 것이다. 원하는 SRAM 비트셀 행에 대한 액세스는 판독 및 기록 동작들에 대한 대응하는 워드라인에 의해 제어된다. SRAM 비트셀로부터 데이터를 판독하기 위해, 워드라인은 메모리 액세스 요청의 메모리 어드레스에 대응하는 원하는 SRAM 비트셀들의 행을 선택하도록 어서트(assert)된다. 판독 동작("메모리 판독 액세스"로서 또한 지칭됨)에 대해, 선택된 SRAM 비트셀로부터 판독된 데이터는 SRAM 데이터 출력에 제공되도록 로컬 비트라인에 배치된다. 기록 동작에 대해, SRAM 비트셀에 기록될 데이터는 SRAM 비트셀에 대한 로컬 비트라인에 배치된다. 상보적 로컬 비트라인들은 SRAM 비트셀의 노이즈 마진(noise margin)들을 개선하도록 또한 이용될 수 있다. 또한, SRAM 데이터 어레이는, 동시에 다수의 데이터 서브-어레이들로의 액세스들을 허용하는 그 자신의 액세스 회로 및 전용 로컬 워드라인들 및 비트라인들을 각각 포함하는 다수의 데이터 서브-어레이들 또는 뱅크들을 가질 수 있다.
[0004] SRAM은 특정 비트셀들에 대응하는 로컬 비트라인들뿐 아니라, 글로벌 비트라인들을 또한 이용할 수 있다. 글로벌 비트라인들은, 한 번에 SRAM 데이터 어레이의 각각의 열의 하나의 비트셀에만 대응하는 데이터를 출력하도록 SRAM 데이터 어레이의 각각의 열에 대한 SRAM 비트셀들의 로컬 비트라인들을 어그리게이트하는데 이용될 수 있다. 이 어그리게이션은, 워드라인이 각각의 판독 동작에 대해 SRAM 데이터 어레이의 하나의 행만을 선택할 수 있기 때문에 가능하다. 따라서, 워드라인에 의해 선택된 행에 대응하는 각각의 열의 비트셀만이 주어진 판독 동작에 대해 그의 로컬 비트라인 상에서 판독되는 그의 데이터를 가질 것이다. 선택된 행에 대응하고 글로벌 비트라인들 상에 반영되는 로컬 비트라인들만이 비트셀로부터 판독된 데이터를 소유할 것이므로 어그리게이션으로 인해 어떠한 데이터 값들도 손실되지 않는다. 이 어그리게이션은, 각각의 모든 비트셀에 대한 로컬 비트라인들을 SRAM 데이터 출력에 제공할 때 생성된 로드에 비해 SRAM 데이터 출력 상에 더 작은 로드를 제공한다. 이 더 작은 로드는 SRAM 데이터 출력이 더 낮은 구동 전류를 요구하고 이에 따라 SRAM 내의 전력 소비를 감소시키는 트랜지스터들로 구성하는 것을 허용한다.
[0005] SRAM의 글로벌 비트라인 방식의 이용이 SRAM 데이터 출력들 상에 더 작은 출력 로드를 제공할 수 있지만, SRAM의 글로벌 비트라인들의 이용은 특정한 단점을 가질 수 있다. 예를 들어, SRAM의 글로벌 비트라인 방식의 이용은 SRAM 판독 동작들 동안 의도치 않은 전력 글리치들(glitches)을 초래할 수 있다. 전력 글리치는, 출력이 로직 '0' 값(예를 들어, 접지의 전압)과 동일해야 하는 특정 시간 길이 동안 글로벌 비트라인이 로직 '1' 값(예를 들어, 전압 공급 레일의 전압)으로 올바르지 않게 세팅될 때 발생할 수 있다. 이러한 전력 글리치는 특정한 회로 타이밍 특성들의 결과일 수 있다. 또한, 전력 글리치에 의해 야기되는 글로벌 비트라인 상의 에러성 로직 '1' 값은 SRAM의 전력 소비를 증가시킨다.
[0006] 이러한 회로 타이밍 특성들로 인한 SRAM의 전력 글리치를 방지하기 위한 하나의 해결책은, 이러한 데이터가 글로벌 비트라인 상에 너무 이르게 배치되지 않도록 로컬 비트라인으로부터 판독된 데이터의 전달을 지연하는 것을 포함한다. 그러나 이러한 방식으로 데이터의 전달을 지연하는 것은 글로벌 비트라인으로 하여금 데이터가 시간적으로 늦게 수신되게 할 수 있어서, 메모리 판독 동작의 레이턴시를 증가시킨다. SRAM 판독 동작들에 대해 초래된 이러한 증가된 레이턴시는 바람직하지 않을 수 있거나, 또는 SRAM이 원하는 메모리 액세스 시간 규격을 벗어나게 할 수 있다. 따라서, 이러한 동작들의 레이턴시를 증가시키지 않고도 SRAM 판독 동작들 동안 발생하는 전력 글리치들을 감소시키거나 방지하면서 SRAM 데이터 출력 상의 로드를 감소시키도록 SRAM의 글로벌 비트라인들을 이용하는 것이 유리할 것이다.
[0007] 상세한 설명에서 개시되는 실시예들은 메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위한 SRAM(static random access memory) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들을 포함한다. SRAM의 글로벌 비트라인 방식을 이용하는 것은 SRAM 데이터 출력 상에 배치되는 로드를 감소시키고 그에 따라 전력 소비를 감소시킬 수 있다. 본원에서 개시된 실시예들에서, SRAM 데이터 어레이를 포함하는 SRAM이 제공된다. SRAM은 SRAM 데이터 어레이의 열의 복수의 SRAM 비트셀들("비트셀들"로서 또한 지칭됨)에 대응하는 로컬 비트라인들을 프리-차지하도록 구성된 SRAM 데이터 어레이의 각각의 열에 대한 메모리 액세스 회로를 포함한다. 선택된 SRAM 비트셀로부터 판독되는 데이터는 자신의 로컬 비트라인으로부터, SRAM 데이터 어레이의 대응하는 열에 대한 SRAM 비트셀들로부터의 로컬 비트라인들의 어그리게이션으로 구성된 어그리게이트된 판독 비트라인 상에서 판독된다. SRAM은 또한 SRAM 데이터 어레이의 각각의 열에 대한 SRAM 글로벌 비트라인 회로를 포함한다. 각각의 SRAM 글로벌 비트라인 회로는 선택된 SRAM 비트셀에 대한 어그리게이트된 판독 비트라인으로부터의 데이터를 SRAM 데이터 출력에 커플링되는 글로벌 비트라인 상으로 송신하도록 구성된 비트라인 평가 회로를 포함한다.
[0008] 시스템 클록의 상승 트랜지션에 기초하여 어그리게이트된 판독 비트라인으로부터 글로벌 비트라인 상으로의 데이터의 송신을 트리거하는 대신, 글로벌 비트라인 상으로의 데이터의 송신은 시스템 클록의 하강 트랜지션에 기초하여 트리거된다. 이러한 방식으로, 결과로서 전력 소비의 증가들을 감소 또는 방지하도록 전력 글리치들을 감소 또는 방지하는 글로벌 비트라인 방식이 SRAM에서 이용될 수 있다. 글로벌 비트라인 방식이 시스템 클록의 상승 트랜지션에 기초하여 어그리게이트된 판독 비트라인으로부터 글로벌 비트라인 상으로 데이터를 송신하도록 트리거된 경우, 데이터의 송신은 전력 글리치들을 방지 또는 감소시키기 위해 지연될 필요가 있을 수 있지만, 메모리 판독 액세스 레이턴시를 증가시키는 비용이 든다.
[0009] 따라서, 본원에서 개시된 실시예들에서, 글로벌 비트라인 인에이블 생성 회로가 SRAM의 SRAM 글로벌 비트라인 회로들에 제공된다. 글로벌 비트라인 인에이블 생성 회로는, 시스템 클록의 하강 트랜지션에 기초하여 글로벌 비트라인으로, 어그리게이트된 판독 비트라인으로부터의 데이터의 송신을 트리거하도록 구성된다. 글로벌 비트라인 인에이블 생성 회로는 시스템 클록의 하강 트랜지션의 검출에 대한 응답으로 글로벌 비트라인 인에이블을 생성하도록 구성된다. 비트라인 평가 회로는 또한 글로벌 비트라인 인에이블을 수신하고, SRAM 데이터 출력에 커플링된 글로벌 비트라인으로, 어그리게이트된 판독 비트라인으로부터의 데이터를 전달하도록 구성되는 각각의 SRAM 글로벌 비트라인 회로에 제공될 수 있다.
[0010] 이와 관련하여, 일 실시예에서, 복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로가 제공된다. SRAM 글로벌 비트라인 회로는 시스템 클록의 하강 트랜지션에 대한 응답으로 글로벌 비트라인 인에이블을 생성하도록 구성된 글로벌 비트라인 인에이블 생성 회로를 포함한다. SRAM 글로벌 비트라인 회로는 또한 SRAM 데이터 어레이의 복수의 SRAM 비트셀들 중에서 선택된 SRAM 비트셀에 저장된 데이터를 수신하도록 구성된, 어그리게이트된 판독 비트라인에 커플링되는 비트라인 평가 회로를 포함한다. 비트라인 평가 회로는 글로벌 비트라인 인에이블에 대한 응답으로 선택된 SRAM 비트셀로부터의 데이터를 어그리게이트된 판독 비트라인 상에서 수신하고 데이터를 포함하는 SRAM 데이터 어레이에 대한 SRAM 데이터로서 제공되는 글로벌 비트라인을 생성하도록 구성된다. 이러한 방식으로, 결과로서 전력 소비의 증가를 감소 또는 방지하도록 전력 글리치들을 감소 또는 방지하는 글로벌 비트라인 방식이 SRAM에서 이용될 수 있다. 글로벌 비트라인 방식이 시스템 클록의 상승 트랜지션에 기초하여 어그리게이트된 판독 비트라인으로부터의 데이터를 글로벌 비트라인 상에 송신하도록 트리거된 경우, 데이터의 송신은, 전력 글리치들을 방지 또는 감소하기 위해 지연될 필요가 있지만, 메모리 판독 액세스 레이턴시의 증가의 비용이 든다.
[0011] 다른 실시예에서, 복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로가 제공된다. SRAM 글로벌 비트라인 회로는 시스템 클록의 하강 트랜지션에 대한 응답으로 글로벌 비트라인 인에이블을 생성하기 위한 수단을 포함한다. SRAM 글로벌 비트라인 회로는 또한 SRAM 데이터 어레이의 선택된 SRAM 비트셀에 저장된 데이터를 수신하도록 구성된, 어그리게이트된 판독 비트라인 상에서 선택된 SRAM 비트셀로부터 판독된 데이터를 수신하기 위한 수단을 포함한다. SRAM 글로벌 비트라인 회로는 또한 글로벌 비트라인 인에이블에 대한 응답으로 글로벌 비트라인을 생성하기 위한 수단을 포함하며, 여기서 글로벌 비트라인은 SRAM 데이터로서 제공된다.
[0012] 다른 실시예에서, SRAM 글로벌 비트라인 회로를 생성하는 방법이 제공된다. 방법은 시스템 클록의 하강 트랜지션에 대한 응답으로 글로벌 비트라인 인에이블을 생성하는 것을 포함한다. 방법은 또한 어그리게이트된 판독 비트라인 상에서 복수의 SRAM 비트셀 중에서 선택된 SRAM 비트셀로부터의 데이터를 수신하는 것을 포함하며, 여기서 SRAM 데이터 어레이의 선택된 SRAM 비트셀에 저장된 데이터는 어그리게이트된 판독 비트라인 상에 배치된다. 방법은 또한 글로벌 비트라인 인에이블에 대한 응답으로 데이터를 포함하는 SRAM 데이터 어레이에 대한 SRAM 데이터 출력으로서 제공되는 글로벌 비트라인을 생성하는 것을 포함한다.
[0013] 다른 실시예에서, SRAM이 제공된다. SRAM은 복수의 열들로 구성된 SRAM 데이터 어레이를 포함한다. SRAM은 또한 복수의 메모리 액세스 회로들을 포함하며, 여기서 각각의 메모리 액세스 회로는 열과 동작 가능하게 연관된다. 각각의 메모리 액세스 회로는 프리-차지에 대한 응답으로 복수의 SRAM 비트셀의 복수의 판독 비트라인들을 프리-차지하도록 구성된다. 각각의 메모리 액세스 회로는 추가로, 복수의 프리-차지된 판독 비트라인들 중에서 대응하는 로컬 비트라인 상에서 복수의 SRAM 비트셀 중에서 선택된 SRAM 비트셀에 저장된 데이터를 판독하도록 구성된다. 메모리 액세스 회로는 추가로, 선택된 SRAM 비트셀로부터의 데이터를 어그리게이트된 판독 비트라인 상에 배치하기 위해, 어그리게이트된 판독 비트라인으로 복수의 프리-차지된 판독 비트라인들을 어그리게이트하도록 구성된다. SRAM은 또한 복수의 SRAM 글로벌 비트라인 회로들을 포함하며, 각각의 SRAM 글로벌 비트라인 회로는 메모리 액세스 회로와 동작 가능하게 연관된다. 각각의 SRAM 글로벌 비트라인 회로는 시스템 클록의 하강 트랜지션에 대한 응답으로 글로벌 비트라인 인에이블을 생성하도록 구성되는 글로벌 비트라인 인에이블 생성 회로를 포함한다. 각각의 SRAM 글로벌 비트라인 회로는 또한, 어그리게이트된 판독 비트라인 상에서 선택된 SRAM 비트셀로부터의 데이터를 수신하고 글로벌 비트라인 인에이블에 대한 응답으로 SRAM 데이터로서 글로벌 비트라인을 생성하도록 구성되는 비트라인 평가 회로를 포함한다. SRAM은 또한 복수의 SRAM 글로벌 비트라인 회로들의 복수의 SRAM 데이터 출력들로 구성된 행 데이터 출력을 포함한다.
[0014] 도 1은 각각의 열의 로컬 비트라인들을 어그리게이트하고 SRAM 데이터 어레이의 각각의 열에 대한 단일 SRAM 비트셀로부터 데이터를 출력하기 위해 글로벌 비트라인들을 이용하는 예시적인 SRAM(static random access memory)의 도면이다.
[0015] 도 2a는 글로벌 비트라인 인에이블 상에 부과되는 부가적인 지연 없이 메모리 판독 액세스를 수행할 때 생성되는 도 1의 SRAM 내의 신호들의 예시적인 타이밍을 예시하는 예시적인 타이밍도이다.
[0016] 도 2b는 글로벌 비트라인 인에이블에 부과되는 부가적인 지연을 갖고 SRAM에서 메모리 판독 액세스를 수행할 때 생성되는 도 1의 SRAM 내의 신호들의 예시적인 타이밍을 예시하는 예시적인 타이밍도이다.
[0017] 도 3은 증가된 레이턴시 없이 메모리 판독 액세스들 동안 전력 글리치들을 감소시키도록, 시스템 클록의 하강 트랜지션에 의해 트리거되는 글로벌 비트라인 인에이블에 따라 글로벌 비트라인들을 생성하기 위한 비트라인 평가 회로를 이용하는 예시적인 SRAM 회로를 포함하는 예시적인 SRAM이다.
[0018] 도 4a는 높은 클록 주파수에서 동작하는 동안, 메모리 판독 액세스를 수행할 때 생성되는 도 3의 SRAM 회로 내의 신호들의 예시적인 타이밍을 예시하는 예시적인 타이밍도이다.
[0019] 도 4b는 도 4a에서 표현된 클록 주파수보다 더 낮은 클록 주파수에서 동작하는 동안 메모리 판독 액세스를 수행할 때 생성되는 도 3의 SRAM 회로 내의 신호들의 예시적인 타이밍을 예시하는 예시적인 타이밍도이다.
[0020] 도 5는 특정 이전의 값들이 출력 래치에 저장될 때 도 3의 SRAM에 의해 수행되는 특정 값들의 메모리 판독 액세스들의 예시적인 효과를 예시하는 테이블도이다.
[0021] 도 6은 감소된 전력 소비를 갖는, 시스템 클록의 하강 트랜지션 동안 트리거되는 글로벌 비트라인 인에이블에 따라 글로벌 비트라인들을 생성하기 위한 대안적인 비트라인 평가 회로를 이용하는 SRAM 회로를 포함하는 다른 예시적인 SRAM이다.
[0022] 도 7은 증가된 레이턴시 없이 메모리 판독 액세스들 동안 전력 글리치들을 감소시키도록 시스템 클록의 하강 트랜지션에 의해 트리거되는 글로벌 비트라인 인에이블에 따라 글로벌 비트라인들을 이용하는 SRAM 회로를 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.
[0023] 도면 도해들을 이제 참조하여, 본 개시의 몇 개의 예시적인 실시예들이 설명된다. "예시적인" 이란 단어는 "예, 보기 또는 예시로서 작용하는 것"을 의미하도록 본원에서 이용된다. "예시적인" 것으로서 본원에서 설명된 임의의 실시예는 반드시 다른 실시예들보다 선호되거나 유리한 것으로서 해석되는 것은 아니다.
[0024] 상세한 설명에서 개시되는 실시예들은 메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위한 SRAM(static random access memory) 글로벌 비트라인 회로들 및 관련 방법들 및 시스템들을 포함한다. SRAM의 글로벌 비트라인 방식을 이용하는 것은 SRAM 데이터 출력에 부과되는 로드를 감소시키고 이에 따라 전력 소비를 감소시킬 수 있다. 본원에서 개시되는 실시예들에서, SRAM 데이터 어레이를 포함하는 SRAM이 제공된다. SRAM은, SRAM 데이터 어레이의 열의 복수의 SRAM 비트셀들("비트셀들"로서 또한 지칭됨)에 대응하는 로컬 비트라인들을 프리-차지하도록 구성되는, SRAM 데이터 어레이의 각각의 열에 대한 메모리 액세스 회로를 포함한다. 선택된 SRAM 비트셀로부터 판독될 데이터는, 자신의 로컬 비트라인으로부터, SRAM 데이터 어레이의 대응하는 열에 대한 SRAM 비트셀들로부터의 로컬 비트라인들의 어그리게이션으로 구성되는 어그리게이트된 판독 비트라인 상에서 판독된다. SRAM은 또한 SRAM 데이터 어레이의 각각의 열에 대한 SRAM 글로벌 비트라인 회로를 포함한다. 각각의 SRAM 글로벌 비트라인 회로는 선택된 SRAM 비트셀에 대해 어그리게이트된 판독 비트라인으로부터의 데이터를 SRAM 데이터 출력에 커플링되는 글로벌 비트라인으로 송신하도록 구성되는 비트라인 평가 회로를 포함한다.
[0025] 시스템 클록의 상승 트랜지션에 기초하여 어그리게이트된 판독 비트라인으로부터의 데이터의 글로벌 비트라인으로의 송신을 트리거하는 대신, 글로벌 비트라인으로의 데이터의 송신은 시스템 클록의 하강 트랜지션에 기초하여 트리거된다. 이러한 방식으로, 결과로서 전력 소비의 증가들을 감소 또는 방지하도록 전력 글리치들을 감소 또는 방지하는 글로벌 비트라인 방식이 SRAM에서 이용될 수 있다. 글로벌 비트라인 방식이 시스템 클록의 상승 트랜지션에 기초하여 어그리게이트된 판독 비트라인으로부터 글로벌 비트라인으로 데이터를 송신하도록 트리거된 경우, 데이터의 송신은 전력 글리치들을 방지 또는 감소시키기 위해 지연될 필요가 있지만, 메모리 판독 액세스 레이턴시를 증가시키는 비용이 든다.
[0026] 따라서, 본원에서 개시된 실시예들에서, 글로벌 비트라인 인에이블 생성 회로가 SRAM의 SRAM 글로벌 비트라인 회로들에서 제공된다. 글로벌 비트라인 인에이블 생성 회로는 시스템 클록의 하강 트랜지션에 기초하여 어그리게이트된 판독 비트라인으로부터 글로벌 비트라인으로 데이터의 송신을 트리거하도록 구성된다. 글로벌 비트라인 인에이블 생성 회로는 시스템 클록의 하강 트랜지션의 검출에 대한 응답으로 글로벌 비트라인 인에이블을 생성하도록 구성된다. 비트라인 평가 회로는 또한, 글로벌 비트라인 인에이블을 수신하고 어그리게이트된 판독 비트라인으로부터 SRAM 데이터 출력에 커플링된 글로벌 비트라인으로 데이터를 전달하도록 구성되는 각각의 SRAM 글로벌 비트라인 회로에 제공될 수 있다.
[0027] 이와 관련하여, 시스템 클록의 하강 트랜지션에 기초하여 글로벌 비트라인 인에이블을 생성하도록 구성된 글로벌 비트라인 인에이블 생성 회로를 갖는 SRAM 글로벌 비트라인 회로의 예들의 논의를 도 3에서 시작하기 이전에, 시스템 클록의 상승 트랜지션에 기초하여 글로벌 비트라인 인에이블을 생성하는 SRAM 글로벌 비트라인 회로의 예가 도 1에 관하여 먼저 설명된다.
[0028] 도 1은 SRAM 데이터 어레이(16)의 각각의 대응하는 열(14(0)-14(M))에 대한 글로벌 비트라인들(12(0)-12(M))을 이용하는 예시적인 SRAM(10)을 예시한다. 각각의 글로벌 비트라인(12(0)-12(M))은 글로벌 비트라인 출력(18(0)-18(M)) 상에서 생성된다. SRAM 데이터 어레이(16)는 복수의 글로벌 비트라인들(12(0)-12(M))을 이용하며, 여기서 'M+1'은 SRAM 데이터 어레이(16)에서 열(14(0)-14(M))의 수이고, 'N+1'는 행들(20(0)-20(N))의 수이다. 명확성을 위해, 단지 SRAM 데이터 어레이(16)의 열(14(0))에 관한 컴포넌트들이 이 예에서 논의될 것이다. 그러나 이 예는 SRAM 데이터 어레이(16)의 다른 열(14(1)-14(M))에 균등하게 응용 가능하다. 이 예는 또한 SRAM 데이터 어레이(16)가 SRAM 데이터 서브-어레이들(22(0)-22(P))로 분할될 때 균등하게 응용 가능하다.
[0029] 도 1에서 예시된 바와 같이, 열(14(0))의 각각의 SRAM 비트셀(24)로부터의 데이터는 메모리 액세스 회로(26(0))로 입력된다. 메모리 액세스 회로(26(0))는 판독 동작의 개시 시에 프리-차지(30)에 대한 응답으로 각각의 로컬 비트라인(28(0)-28(N))을 로직 '1' 값으로 프리-차지한다. 프리-차지(30)는 프리-차지 입력(32) 상에서 생성된다. 이러한 프리-차지 직후에, 워드라인(34)은 어느 행들(20(0)-20(N))이 자신의 로컬 비트라인(28) 상에 판독되는 그의 SRAM 비트셀(24) 데이터를 갖는지를 선택한다. 워드라인(34)은 워드라인 입력(36) 상에서 생성된다. 로컬 비트라인들(28(0)-28(N))은 어그리게이트된 판독 비트라인(38(0))을 형성하도록 어그리게이트된다. 어그리게이트된 판독 비트라인(38(0))은 어그리게이트된 판독 비트라인 출력(40(0)) 상에서 생성된다. 어그리게이트된 판독 비트라인(38(0))의 값은 워드라인(34)에 의해 선택된 행(20(0)-20(N))에 대응하는 SRAM 비트셀(24)에 저장된 데이터와 동일하다. 어그리게이트된 판독 비트라인(38(0)) 및 글로벌 비트라인 인에이블(42)은 시스템 클록(46)의 상승 트랜지션에 기초하여 비트라인 평가 회로(44(0))로 입력된다. 글로벌 비트라인 인에이블(42)은 글로벌 비트라인 인에이블 출력(48) 상에서 생성된다. 글로벌 비트라인 인에이블(42)은 비트라인 평가 회로(44(0)) 내의 래치(50(0))를 트리거하여, 글로벌 비트라인(12(0))이 어그리게이트된 판독 비트라인(38(0))의 값을 추정하도록 허용한다. 글로벌 비트라인(12(0))은 SRAM 데이터(52(0))로 출력된다. SRAM 데이터(52(0))는 SRAM 데이터 출력(54(0)) 상에서 생성된다. 도 1에서 예시된 바와 같이, 글로벌 비트라인(12)은 SRAM 데이터 어레이(16)의 각각의 열(14(0)-14(M))에 대해 이용되어, 글로벌 비트라인들(12(0)-12(M))이 한 번에 SRAM 데이터 어레이(16)의 하나의 전체(full) 행(20)을 출력하도록 허용한다.
[0030] 위에서 앞서 설명된 바와 같이, 도 1의 SRAM(10)의 글로벌 비트라인(12(0))은 각각의 로컬 비트라인(28(0)-28(N))을 출력하는 회로에 비해, SRAM 데이터(52(0)) 상에 더 작은 로드를 배치함으로써 전력 소비를 감소시킨다. 이는, 글로벌 비트라인(12(0))이 열(14(0)) 내의 각각의 SRAM 비트셀(24)에 대한 데이터 보단, 단일 SRAM 비트셀(24)로부터의 데이터를 출력하기 때문이다. 이러한 전력 절감에도 불구하고, 아래에서 논의되는 바와 같이, 도 1의 SRAM(10)의 비트라인 평가 회로(44(0))에서 이용되는 글로벌 비트라인 방식의 타이밍 특성들은 글로벌 비트라인(12(0)) 상에서 전력 글리치들을 초래할 수 있어서 SRAM(10)의 전력 소비를 증가시킨다.
[0031] 이와 관련하여, 도 2a는 글로벌 비트라인(12(0)) 상에서 전력 글리치(74)를 초래하는 메모리 판독 액세스를 수행할 때 도 1의 SRAM(10) 내의 신호들의 예시적인 타이밍(72)을 예시한다. 아래에서 도시된 논의된 바와 같이, 글로벌 비트라인 인에이블(42)은 시스템 클록(46)의 상승 트랜지션에 의해 트리거된다. 도 2a에서 예시된 바와 같이, SRAM(10)의 메모리 판독 액세스 동안, 시스템 클록(46)의 상승 트랜지션(76)에 이어, 프리-차지(30), 워드라인(34) 및 글로벌 비트라인 인에이블(42)이 하이로 트랜지션한다. 프리-차지(30)는 트랜지션(78)에서 로직 '1' 값으로 트랜지션하며, 이는 로컬 비트라인들(28(0)-28(N))이 로직 '1' 값으로 프리-차지되게 한다. 로컬 비트라인들(28(0)-28(N))을 프리-차지하는 것은, SRAM(10)의 메모리 액세스 회로(26(0))가 어그리게이트된 판독 비트라인(38(0)) 상의 트랜지션(80)에서 로직 '1' 값을 어서트하게 한다. 도 2a의 82로서 도시된, SRAM(10)에 의한 워드라인(34)의 어서션은 도 1의 SRAM 데이터 어레이(16)의 열(14(0)) 내의 선택된 행(20) 상의 SRAM 비트셀(24)이 그의 대응하는 로컬 비트라인(28) 상에서 판독되게 한다. 로컬 비트라인들(28(0)-28(N))은 SRAM(10)의 메모리 액세스 회로(26(0))에 의해 어그리게이트되어, 어그리게이트된 판독 비트라인(38(0)) 상에 판독 SRAM 비트셀(24)의 값을 배치한다(도 2a에서 84로서 도시됨). 제어 회로는 글로벌 비트라인 인에이블(42)을 어서트(도 2a에서 86으로서 도시됨)하여, 비트라인 평가 회로(44(0))가 어그리게이트된 판독 비트라인(38(0))으로부터 글로벌 비트라인(12(0)) 상으로 데이터를 전달하는 것을 인에이블한다. 그러나 이전의 메모리 판독 액세스로부터 글로벌 비트라인(12(0)) 상의 데이터가 로직 '0'이고, 후속 메모리 판독 액세스가 메모리 액세스 회로(26(0))로 하여금 어그리게이트된 판독 비트라인(38(0)) 상으로 로직 '0' 값을 배치하게 하는 시나리오에서, SRAM(10)의 타이밍 특성들은 도 2a에서 예시된 바와 같이 글로벌 비트라인(12(0)) 상에서 전력 글리치(74)를 야기할 수 있다. 이 전력 글리치(74)는, 선택된 SRAM 비트셀(24)의 로직 '0' 값이 메모리 액세스 회로(26(0))에 의해 어그리게이트된 판독 비트라인(38(0)) 상으로 전달되기 이전에 글로벌 비트라인 인에이블(42)이 제어 회로에 의해 너무 이르게 어서트되는 것에 기인한다(도 2a에서 88로 도시됨). 보다 구체적으로, 글로벌 비트라인 인에이블(42)의 타이밍은, 어그리게이트된 판독 비트라인(38(0))이 로컬 비트라인(28)의 올바른 로직 '0' 값을 적절히 추정하기 이전에 글로벌 비트라인들(12(0)) 상에, 어그리게이트된 판독 비트라인(38(0))의 프리-차지된 로직 '1' 값을 비트라인 평가 회로(44(0))가 올바르지 않게 전달하는 것을 허용한다. 그 결과, 에러성 포지티프 전압(errant positive voltage)이 글로벌 비트라인(12(0)) 상에 배치되고 그에 의해 SRAM(10)의 전력 소비가 증가한다.
[0032] 도 2b의 신호들의 예시적인 타이밍(90)에서 예시된 바와 같이, 이러한 전력 글리치들은 이 실시예에서, 글로벌 비트라인 인에이블(42)의 상승을 지연하는 제어 회로에 의해 방지되거나 감소될 수 있다. 그러나 도 2b를 계속 참조하면, 전력 글리치를 방지하기 위해 글로벌 비트라인 인에이블(42)을 지연하는 것은 또한 비트라인 평가 회로(44(0))가 어그리게이트된 판독 비트라인(38(0))로부터 글로벌 비트라인(12(0)) 상으로 데이터를 전달하는 것을 지연한다. 도 2b에서 92로서 도시된 이러한 지연은 메모리 판독 액세스를 완료하는데 부가적인 시간을 요구하고 그에 따라 SRAM(10)의 판독 레이턴시를 증가시킨다. 따라서, 이러한 동작들의 레이턴시를 증가시키지 않고도 메모리 판독 액세스들 동안 발생하는 전력 글리치들을 감소 또는 방지하면서 SRAM의 글로벌 비트라인들을 이용하는 것이 유리할 것이다.
[0033] 이와 관련하여, 도 3은 다른 예시적인 SRAM(94)을 예시한다. SRAM(94)은 도 1의 SRAM(10)에 있어서의 특정한 공통 컴포넌트들 및 회로들을 포함하며, 이는 도 1과 도 3 사이에서 공통 엘리먼트 번호들로 도시된다. 그러나 도 1의 SRAM(10)과 달리, 도 3의 SRAM(94)은 시스템 클록(46)의 하강 트랜지션에 기초하여 글로벌 비트라인 인에이블 입력(100) 상에서 글로벌 비트라인 인에이블(98)을 생성하도록 구성된 글로벌 비트라인 인에이블 생성 회로들(96(0)-96(m))을 이용하는 글로벌 비트라인 방식을 이용한다. 이는 도 2a에서 도시된 바와 같이 시스템 클록(46)의 상승 트랜지션(76)에 기초하여 글로벌 비트라인 인에이블(42)을 생성하는 도 1의 SRAM(10)의 제어 회로와 대조적이다. 이러한 방식으로, 글로벌 비트라인(102(0))이 글로벌 비트라인 인에이블(98) 상승에 대해 너무 빨리 응답하여, 어그리게이트된 판독 비트라인(104(0))의 값을 너무 이르게 추정함으로써 야기되는 도 3의 SRAM(94)의 글로벌 비트라인(102(0)) 상의 전력 글리치들은 글로벌 비트라인 인에이블(98)에 지연을 부가함 없이도 감소 또는 방지될 수 있다. 이러한 방식으로 이러한 전력 글리치들을 감소 또는 방지하는 결과로서, 전력 소비면에서의 연관된 증가들이 메모리 판독 액세스 레이턴시를 증가시킴 없이도 감소 또는 방지될 수 있다.
[0034] 이와 관련하여, 도 3을 계속 참조하면, 도 1의 SRAM(10)과 유사하게, 도 3의 SRAM(94)은 SRAM 데이터 어레이(16)의 각각의 열(14(0)-14(M))에 대해 글로벌 비트라인(102(0)-102(M))을 이용한다. 글로벌 비트라인들(102(0)-102(M))은 글로벌 비트라인 출력(106(0)-106(M)) 상에서 생성된다. 도 3의 SRAM(94)은 또한 대응하는 SRAM 글로벌 비트라인 회로(110(0)-110(M))에 어그리게이트된 판독 비트라인(104(0)-104(M))을 각각 제공하는 메모리 액세스 회로들(108(0)-108(M))을 이용한다. 각각의 어그리게이트된 판독 비트라인(104(0)-104(M))은 어그리게이트된 판독 비트라인 출력(112(0)-112(M)) 상에서 생성된다. 위에서 설명된 도 1과 유사하게, 명확성을 위해, 글로벌 비트라인(102(0)) 및 SRAM 데이터 어레이(16)의 열(14(0))에만 관련된 컴포넌트들만이 이 예에서 논의될 것이다. 그러나 이 예는 SRAM 데이터 어레이(16)의 다른 열들(14(1)-14(M)) 및 다른 글로벌 비트라인들(102(1)-102(M))에는 물론 SRAM(94) 내의 다른 SRAM 데이터 서브-어레이들(22)의 다른 열들(14)에도 균등하게 적용 가능하다.
[0035] 도 3을 계속 참조하면, 글로벌 비트라인 인에이블 생성 회로들(96(0)) 및 비트라인 평가 회로(114(0))는 둘다 SRAM 글로벌 비트라인 회로(110(0))에 포함된다. 글로벌 비트라인 인에이블 생성 회로들(96(0))은 활성 하이(active high) 글로벌 비트라인 인에이블(116) 및 인버팅된 시스템 클록(46')을 수신하고 시스템 클록(46)의 하강 트랜지션에 기초하여 글로벌 비트라인 인에이블(98)을 제공한다. 이 실시예에서, 글로벌 비트라인 인에이블(98)은 활성 하이 글로벌 비트라인 인에이블(116) 및 인버팅된 시스템 클록(46')을 수신하는 AND-기반 게이트(118(0))(예를 들어, NAND 게이트)에 의해 생성된다. 글로벌 비트라인 인에이블(98)은 비트라인 평가 회로(114(0) 내의 래치(120(0))를 트리거하여 글로벌 비트라인(102(0))이 어그리게이트된 판독 비트라인(104(0))의 값을 추정하도록 허용한다. 출력 래치(122(0))는 판독 값을 래치하도록 글로벌 비트라인 출력(106(0)) 상에 안착될 수 있고, 글로벌 비트라인(102(0))은 SRAM 데이터(124(0))에 커플링된다. 각각의 SRAM 데이터(124(0)-124(M))는 SRAM 데이터 출력(126(0)-126(M)) 상에서 생성된다. 이러한 방식으로, 시스템 클록(46)의 하강 트랜지션을 따라 글로벌 비트라인 인에이블(98)을 트리거하는 것은 글로벌 비트라인(102(0)) 상의 전력 글리치들을 감소 또는 방지할 수 있다. 특히, 시스템 클록(46)의 주파수에 의존하여, 이러한 방식으로 글로벌 비트라인 인에이블(98)을 트리거하는 것은, 비트라인 평가 회로(114(0))가 글로벌 비트라인(102(0)) 상에 어그리게이트된 판독 비트라인(104(0))의 값을 너무 이르게 배치하는 것을 방지할 수 있다.
[0036] 이와 관련하여, 도 4a는 제 1 주파수에서 동작하는 동안 메모리 판독 액세스를 수행할 때 생성되는 도 3의 SRAM(94) 내의 신호들의 예시적인 타이밍(128)을 예시한다. 아래에서 추가로 상세히 논의된 바와 같이, 도 4a의 제 1 주파수는 도 4b에서 예시된 제 2 주파수보다 더 높은 주파수이다. 도 4a에서 예시된 바와 같이, SRAM(94)의 메모리 판독 액세스 동안, 시스템 클록(46)의 상승 트랜지션(130)에 이어, 프리-차지(132), 워드라인(134)이 하이로 트래지션한다. 트랜지션(136)에서 프리-차지(132) 상의 로직 '1' 값은 메모리 액세스 회로들(108(0))의 로컬 비트라인들(138(0)-138(N))이 프리-차지되게 하며, 이는 결국 시간(140)에서, 어그리게이트된 판독 비트라인(104(0))) 상에 로직 '1' 값을 배치한다. 추가로, 도 4a에서 142로서 도시된 워드라인(134)의 어서션은 메모리 액세스 회로(108(0))가 열(14(0)) 내의 선택된 행(20) 상의 SRAM 비트셀(24)을 그의 대응하는 로컬 비트라인(138) 상에서 판독하게 한다. 로컬 비트라인들(138(0)-138(N))은 어그리게이트되고, 메모리 액세스 회로(108(0))는 판독된 SRAM 비트셀(24)의 값을 어그리게이트된 판독 비트라인(104(0)) 상에 배치한다(도 4a의 144로서 도시됨). 글로벌 비트라인 인에이블(98)은 도 4a에서 146으로서 도시된 시스템 클록(46)의 하강 트랜지션에 의해 트리거되는 글로벌 비트라인 인에이블 생성 회로들(96(0))에 의해 생성되고, 비트라인 평가 회로(114(0))가 시간(147)에서, 어그리게이트된 판독 비트라인(104(0)) 값을 글로벌 비트라인(102(0)) 상에 배치하도록 허용한다. 148로서 도 4a에서 예시된 바와 같이, 글로벌 비트라인 인에이블(98)은 어그리게이트된 판독 비트라인(104(0))이 로직 '0' 값을 추정하는 것에 이어 어서트된다. 글로벌 비트라인(102(0))의 이전의 값 및 메모리 액세스 회로들(108(0))에 의해 어그리게이트된 판독 비트라인(104(0)) 상에 판독된 값이 둘 다 로직 '0' 값인 시나리오에서, 전력 글리치는 글로벌 비트라인(102(0)) 상에서 방지될 수 있다. 이는, 프리-차지 로직 '1' 값으로부터 판독 로직 '0' 값으로의 트랜지션 이전에, 글로벌 비트라인 인에이블(98)은, 비트라인 평가 회로(114(0))가 어그리게이트된 판독 비트라인(104(0))을 글로벌 비트라인(102(0))에 전달하도록 허용하기 않기 때문이다. 그러나 도 3의 SRAM(94) 내의 타이밍 특성들에 기초하여, 전력 글리치는 도 4a에서 예시된 제 1 주파수에서 동작할 때 여전히 발생할 수 있다. 특정 인스턴스들에서, 이러한 전력 글리치들의 부정적인 영향은 제 1 주파수만큼 높은 주파수에서 동작하는 결과로서 달성되는 증가된 성능을 고려하면 수용 가능하다. 대조적으로, 예를 들어, 제 1 주파수보다 더 낮은 주파수에서 동작할 때, 예를 들어, 더 낮은 전력 모드 동안, 전력 글리치들 및 전력 소비면에서의 결과적인 증가들은 성능의 이익들에 의해 상쇄(off-set)되지 않고, 이에 따라 바람직하지 않다.
[0037] 이와 관련하여, 도 4b는, 도 4a의 제 1 주파수보다 더 낮은 주파수인 제 2 주파수에서 동작하는 동안 메모리 판독 액세스를 수행할 때 생성되는 도 3의 SRAM(94) 내의 신호들의 예시적인 타이밍(150)을 예시한다. 도 4b에서 예시된 신호들은, 시스템 클록(46)을 제외하고, 도 4a의 것들과 유사한 특성들을 공유한다. 시스템 클록(46)은 도 4a의 기간 't'에서 동작하는 반면, 도 4b의 시스템 클록(46)은 더 긴 기간 '3t'에서 동작하여, 도 4a의 제 1 주파수보다 더 낮은 제 2 주파수를 초래한다. 더 낮은 제 2 주파수의 결과로서, 시스템 클록(46)의 하강 트랜지션(152)은 도 4a의 더 높은 제 1 주파수의 하강 트랜지션에 비해 시간적으로 추후에 발생한다. 따라서, 시스템 클록(46)의 하강 트랜지션(152)에 대한 응답으로 글로벌 비트라인 인에이블 생성 회로(96(0))에 의해 생성되는 글로벌 비트라인 인에이블(98)은 또한 도 4a의 동일 신호에 비해 시간적으로 추후에 어서트된다. 그러나 그 결과, 글로벌 비트라인 인에이블 생성 회로(96(0))는, 로직 '0' 값이 메모리 액세스 회로(108(0))에 의해 어그리게이트된 판독 비트라인(104(0)) 상에 배치된 이후인, 도 4b의 154로서 도시된 추후의 시간 때까지 글로벌 비트라인 인에이블(98)을 어스트하지 않을 것이다. 또한, 글로벌 비트라인 인에이블(98)이 시스템 클록(46)의 상승 트랜지션에서 트리거된 경우보다 그것이 시간적으로 추후에 어서트되지만, 메모리 판독 액세스 레이턴시는, 값이 다음 시스템 클록(46) 사이클의 시작 이전에, 비트라인 평가 회로(114(0))에 의해 도 4b의 156으로서 도시된 글로벌 비트라인(102(0)) 상에 배치되기 때문에 증가되지 않는다. 그 결과, 글로벌 비트라인(102(0)) 상의 전력 글리치는, SRAM(94)이 더 낮은 제 2 주파수에서 동작할 때 글로벌 비트라인 인에이블(98) 상의 지연을 포함함 없이도 방지된다. 따라서, 제 2 주파수에서 동작할 때, 시스템 클록(46)의 하강 트랜지션에 따라 글로벌 비트라인 인에이블(98)을 트리거하는 것은, 메모리 판독 액세스의 레이턴시의 증가 없이, 전력 소비의 증가들을 감소 또는 방지하도록 특정한 상황들에서 전력 글리치들을 감소 또는 방지한다.
[0038] 이와 관련하여, 도 5는 특정한 이전 값들이 출력 래치(122(0))에 저장될 때 도 3의 SRAM(94)에 의해 수행된 특정 값들의 메모리 판독 액세스들의 예시적인 효과를 예시하는 테이블도(158)이다. 도 5에서 예시된 바와 같이, 이전 동작으로부터 출력 래치(122(0))에 저장된 값이 로직 '0'이고 후속 메모리 판독 액세스가 로직 '0' 값이 글로벌 비트라인(102(0)) 상에 배치되게 하는 경우("저장된 0/판독된 0" 시나리오로서 또한 지칭됨), 전력 글리치는 방지되고, 그에 따라 메모리 판독 액세스 레이턴시의 증가 없이 전력 소비가 감소된다. 그러나 이전 동작으로부터 출력 래치(122(0))에 저장된 값이 로직 '0'이고 후속 메모리 판독 액세스가 로직 "1"이 글로벌 비트라인(102(0)) 상에 배치되게 하는 경우, 전력 글리치는 방지되지 않는다. 이는, 로직 '1'이 글로벌 비트라인(102(0)) 상에 배치되고, 그것은 메모리 판독 액세스가 로직 '1' 값을 로직 '0' 값으로 대체할 때까지 로직 '1' 값을 유지하기 때문이다. 이 상황에서 방지할 전력 글리치가 존재하지 않지만, 시스템 클록(46)의 하강 트랜지션에 따라 글로벌 비트라인 인에이블(98)을 트리거하는 것은, 글로벌 비트라인 인에이블(98)을 지연하는 것으로 인한 메모리 판독 액세스 레이턴시의 증가를 방지하면서 "저장된 0/판독된 0" 시나리오에서 전력 글리치들을 감소 또는 방지하는 이익들을 여전히 제공한다. 출력 래치(122(0))가 이전의 동작으로부터 저장된 로직 '1'을 가질 때 발생하는 임의의 메모리 판독 액세스에 대해 동일한 결과가 일어난다. 이는, 로직 '1'이 글로벌 비트라인(102(0)) 상에 배치되는 경우 글로벌 비트라인(102(0)) 값이 로직 '1'을 유지할 것이거나 또는 로직 '1'로부터 로직 '0' 값으로 트랜지션할 것이기 때문이다. 따라서, 어떤 시나리오도 글로벌 비트라인(102(0))으로 하여금 에러성 로직 '1' 값으로 일시적으로 트랜지션하게 하지 않을 것이다. 어떠한 전력 글리치들로 이 시나리오들에서 야기되거나 방지되지 않더라도, 도 3의 SRAM(94)은 메모리 판독 액세스 레이턴시의 증가를 방지하면서 "저장된 0/판독된 0" 시나리오에서 전력 글리치들을 여전히 감소 또는 방지한다.
[0039] 도 3을 계속 참조하면, 메모리 액세스 회로(108(0))는 추가의 세부사항을 제공하도록 이제 설명된다. 이 실시예에서, 메모리 액세스 회로(108(0))는 SRAM 데이터 어레이(16)의 열(14(0)) 내의 각각의 SRAM 비트셀(24)에 대응하는 로직을 포함한다. 열(14(0)) 내의 각각의 대응하는 SRAM 비트셀(24)에 대해 프리-차지 트랜지스터들(160(0)-160(N))이 포함된다. 프리-차지 트랜지스터(160(0))는 전력 공급기(162) 및 로컬 비트라인(138(0))에 커플링되고 프리-차지(132)를 수신한다. 프리-차지(132)는 메모리 판독 액세스의 개시 시에 프리-차지 트랜지스터(160(0))를 작동시키고, 그에 의해 로직 '1' 값이 로컬 비트라인들(138(0)-138(N)) 상에 배치된다. 열(14(0)) 내의 각각의 SRAM 비트셀(24)은 대응하는 접지 소스(166) 및 워드라인 트랜지스터(168(0)-168(N))에 커플링되는 대응하는 활성 하이 데이터 트랜지스터(164(0)-164(N))에 제공된다. SRAM 비트셀(24) 데이터가 로직 '0' 값과 동일한 경우, 데이터 트랜지스터(164(0))는 개방된 채로 유지되고, 어떠한 데이터도 메모리 액세스 회로(108(0))로 전달되지 않는다. SRAM 비트셀(24) 데이터가 로직 '1' 값과 동일한 경우, 데이터 트랜지스터(164(0))가 작동되고, 로직 '0' 값(예를 들어, 접지 전압)이 워드라인 트랜지스터(168(0))에 전달된다. 워드라인 트랜지스터(168(0))는 데이터 트랜지스터(164(0)) 및 로컬 비트라인(138(0))에 커플링되고 특정 행(20)이 메모리 판독 액세스에 대해 선택되는지를 표시하도록 워드라인(134)을 수신한다.
[0040] 워드라인 트랜지스터(168(0))의 작동 시에, 값이 데이터 트랜지스터(164(0))에 의해 제공된 값인 경우, 값은 로컬 비트라인(138(0))에 제공된다. 따라서, SRAM 비트셀(24)이 로직 '1' 값으로 데이터 트랜지스터(164(0))를 작동시키고 워드라인(134)이 워드라인 트랜지스터(168(0))를 작동시키는 경우, 로컬 비트라인(138(0))은 로직 '0' 값을 수신한다. 그러나 데이터 트랜지스터(164(0)) 또는 워드라인 트랜지스터(168(0)) 중 어느 하나가 작동되지 않는 경우, 로컬 비트라인(138(0))은 프리-차지된 로직 '1' 값으로 유지된다. 각각의 로컬 비트라인(138(0)-138(N))이 어그리게이트된 판독 비트라인(104(0))으로 어그리게이트되며, 이는 메모리 액세스 회로(108(0))에 의해 SRAM 글로벌 비트라인 회로(110(0))에 제공된다. 로컬 비트라인들(138(0)-138(N))을 어그리게이트할 때, 임의의 로컬 비트라인(138)이 로직 '0' 값을 수신하는 경우, 그 값은 어그리게이트된 판독 비트라인(104(0))으로 전달된다. 그렇지 않으면, 어그리게이트된 판독 비트라인(104(0))이 로컬 비트라인(138(0)-138(N))의 프리-차지된 로직 '1' 값을 수신할 것이다. 데이터 트랜지스터들(164(0)-164(N))이 이 실시예에서 활성 하이이기 때문에, 인버터(170(0))가 글로벌 비트라인 출력(106(0))과 SRAM 데이터 출력(126(0)) 간에 포함되어서, SRAM 비트셀(24)로부터 판독된 값이 SRAM 데이터(124(0)) 상에서 적절히 표현된다. 다른 실시예에서, 인버터(170(0))는, 활성 로우 데이터 트랜지스터들이 활성 하이 데이터 트랜지스터들(164(0)-164(N)) 대신 이용되는 경우 제거될 수 있다. 위에서 설명된 메모리 액세스 회로(108(0))의 어느 하나의 실시예에서, 시스템 클록(46)의 하강 트랜지션에 따라 글로벌 비트라인 인에이블(98)을 트리거하는 것은 글로벌 비트라인(102(0)) 상에서 전력 글리치들을 감소 또는 방지할 수 있다.
[0041] 이와 관련하여, 도 6은 시스템 클록(46)의 하강 트랜지션에 기초하여 글로벌 비트라인 인에이블(98)을 생성하도록 구성된 글로벌 비트라인 인에이블 생성 회로들(96(0))을 이용하는 글로벌 비트라인 방식을 이용하는 다른 예시적인 SRAM(172)를 예시한다. 이 실시예는 도 3에서 앞서 설명된 것들과 유사하게 SRAM 데이터 어레이(16), 메모리 액세스 회로(108(0)), 및 글로벌 비트라인 인에이블 생성 회로(96(0))를 포함한다. SRAM 글로벌 비트라인 회로(174(0))는 글로벌 비트라인 인에이블 생성 회로(96(0)) 및 비트라인 평가 회로(176(0))를 포함한다. 그러나 도 6에서 예시되고 아래에서 보다 상세히 논의되는 바와 같이, 래치를 포함하기보단, SRAM 글로벌 비트라인 회로(174(0)) 내의 비트라인 평가 회로(176(0))는 어그리게이트된 판독 비트라인(104(0))을 글로벌 비트라인(102(0)) 상에 배치하는 3-상태 로직(177(0))을 포함한다. "3-상태 로직"은 출력 포트 상의 3개의 고유한 상태들 : 로직'1', 로직'0' 및 하이 임피던스를 허용하는 로직이다. 하이 임피던스 상태는, 로직의 출력 포트가 로직 '1' 또는 로직'0' 어느 것도 제공하지 않게 하며, 이는 3-상태 로직의 출력이 회로의 잔여부 상에 어떠한 효과도 미치지 않는다는 것을 의미한다. 3-상태 로직이 하이 임피던스 상태에서 동작할 때, 3-상태 로직은 개방 스위치와 유사하게 기능하며, 이는 어떠한 전류도 3-상태 로직을 통해 전달되지 않는다는 것을 의미한다. 따라서, 3-상태 로직의 하이 임피던스 상태에서의 동작은 전력 소비를 감소시킨다.
[0042] 도 6을 계속 참조하면, 비트라인 평가 회로(176(0))는 어그리게이트된 판독 비트라인(104(0)) 및 글로벌 비트라인 인에이블(98)을 수신하는 AND-기반 게이트(178(0))(예를 들어, NAND 게이트)를 포함한다. 비트라인 평가 회로(176(0))는 또한 어그리게이트된 판독 비트라인(104(0))을 수신하는 인버터(180(0))를 포함한다. 풀-업 트랜지스터(182(0)) 및 풀-다운 트랜지스터(184(0))는 또한 비트라인 평가 회로(176(0))에 포함된다. "풀-업" 트랜지스터는 출력을 소스 전압에 커플링함으로써 로직 '1' 값을 갖는 출력 상에 소스 전압을 배치하는데 이용된다. 이는 의도된 로직 '1' 값이 적절한 전압 레벨로 유지된다는 것을 보장하는데 이바지한다. "풀-다운" 트랜지스터는 출력을 접지 전압에 커플링함으로써 로직 '0' 값을 갖는 출력 상에 접지와 동일한 전압을 배치하는데 이용된다. 이는 의도된 로직 '0' 값이 적절한 전압 레벨로 유지된다는 것을 보장하는데 이바지한다. 풀-업 트랜지스터(182(0))는 AND-기반 게이트(178(0))의 출력을 수신하고, 어그리게이트된 판독 비트라인(104(0)) 및 글로벌 비트라인 인에이블(98)이 각각 로직 '1' 값을 가질 때 글로벌 비트라인(102(0))을 소스 전압(186)에 커플링한다. 풀-다운 트랜지스터(184(0))는 인버터(180(0))의 출력을 수신하고, 어그리게이트된 판독 비트라인(104(0))이 로직 '0' 값을 가질 때 글로벌 비트라인(102(0))을 접지 전압(188)에 커플링한다.
[0043] 인버터(180(0))를 포함하는 경로가 글로벌 비트라인 인에이블(98)에 의존하지 않는다는 것을 주의하는 것이 중요하다. 이는, 이 경로의 작동은 단지 로직 '0'만이 글로벌 비트라인(102(0)) 상에 배치되게 할 수 있고, 에러성 로직 '1' 값이 글로벌 비트라인(102(0)) 상에 배치되지 않게 할 수 있기 때문이다. 따라서, 경로가 전력 글리치를 글로벌 비트라인(102(0))에 전파할 수 없기 때문에 글로벌 비트라인 인에이블(98)로 이 경로의 타이밍을 제어하는 것은 불필요하다. 어그리게이트된 판독 비트라인(104(0))이 로직 '1' 값을 갖지만, 글로벌 비트라인 인에이블(98)은 로직'0' 값을 갖는 인스턴스에서, 비트라인 평가 회로(176(0))는 하이 임피던스 상태에서 동작하고, 어떠한 값도 글로벌 비트라인(102(0))에 제공하지 않는다. 따라서, 비트라인 평가 회로(176(0))에서 3-상태 로직(177(0))을 이용하는 것은, 데이터가 글로벌 비트라인(102(0)) 상에 배치될 필요가 있을때만 전류를 글로벌 비트라인(102(0))에 전송함으로써 SRAM(172) 내의 전력 소비를 추가로 감소시킬 수 있다.
[0044] 도 6을 계속 참조로, 글로벌 비트라인 인에이블 생성 회로(190)의 대안적인 실시예가 또한 제공된다. 대안적인 글로벌 비트라인 인에이블 생성 회로(190)는 프리-차지(132)를 수신하는 AND-기반 게이트(192)(예를 들어, NAND 게이트)를 포함한다. 시스템 클록(46) 및 AND-기반 게이트(194)의 출력을 수신하는 OR-기반 게이트(194)(예를 들어, NOR 게이트)가 또한 포함된다. 이러한 방식으로, 대안적인 글로벌 비트라인 인에이블 생성 회로(190)는 시스템 클록(46)의 하강 트랜지션에 의해 트리거되는 글로벌 비트라인 인에이블(196)을 생성한다. 위에서 설명된 시나리오와 유사하게, 너무 빠른 글로벌 비트라인 인에이블(196) 상승에 대한 응답으로, 어그리게이트된 판독 비트라인(104(0))를 글로벌 비트라인(102(0))에 너무 이르게 배치하는 비트라인 평가 회로(176(0))에 의해 야기되는 글로벌 비트라인(102(0)) 상의 전력 글리치들은 글로벌 비트라인 인에이블(196)에 지연을 부가하지 않고도 감소되거나 방지될 수 있다. 이러한 방식으로 이러한 전력 글리치들을 감소 또는 방지하는 결과로서, 전력 소비의 연관된 증가들은 메모리 판독 액세스 레이턴시를 증가시키지 않고도 감소 또는 방지될 수 있다.
[0045] 본원에서 개시된 실시예들에 따라 메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위한 SRAM 글로벌 비트라인 회로 및 관련된 방법들 및 시스템들은 임의의 프로세서-기반 디바이스에서 제공되거나 이에 통합될 수 있다. 예들은 제한 없이, 셋톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인용 디지털 보조기기(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 휴대용 음악 재생기, 디지털 비디오 재생기, 비디오 재생기, 디지털 비디오 디스크(DVD) 재생기, 및 휴대용 디지털 비디오 재생기를 포함한다.
[0046] 이와 관련하여, 도 7은 메모리 판독 액세스들 동안 전력 글리치들을 감소시키기 위해 도 3 및 도 6에서 예시된 SRAM 글로벌 비트라인 회로들(110(0) 및 174(0))을 이용할 수 있는 프로세서-기반 시스템(198)의 예를 예시한다. 이 예에서, 프로세서-기반 시스템(198)은 각각이 하나 또는 그 초과의 프로세서들(202)을 포함하는 하나 또는 그 초과의 중앙 처리 장치들(CPU들)(200)을 포함한다. CPU(들)(200)는 임시로 저장된 데이터에 대한 빠른 액세스를 위해 프로세서(들)(202)에 커플링되는 캐시 메모리(204)를 갖는다. 캐시 메모리(204) 내의 캐시 메모리 유닛(206)은 도 3 및 도 6의 SRAM(94) 및 SRAM(172)를 각각 포함(그러나 이것으로 제한되지 않음)하는 임의의 타입의 메모리일 수 있다. CPU(들)(200)는 시스템 버스(208)에 커플링되고 프로세서-기반 시스템(198)에 포함된 마스터 및 슬래이브 디바이스들을 서로 커플링할 수 있다. 잘 알려진 바와 같이, CPU(들)(200)는 시스템 버스(208)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들)(200)는 버스 트랜잭션 요청들을, 슬래이브 디바이스의 일 예로서 메모리 제어기(210)에 통신할 수 있다. 도 7에서 예시되지 않았지만, 다수의 시스템 버스들(208)이 제공될 수 있으며, 여기서 각각의 시스템 버스(208)는 상이한 패프릭을 구성한다.
[0047] 다른 마스터 및 슬래이브 디바이스들은 시스템 버스(208)에 연결될 수 있다. 도 7에 예시된 바와 같이, 이러한 디바이스들은 예들로서, 시스템 메모리(212), 하나 또는 그 초과의 입력 디바이스들(214), 하나 또는 그 초과의 출력 디바이스들(216), 하나 또는 그 초과의 네트워크 인터페이스 디바이스들(218) 및 하나 또는 그 초과의 디스플레이 제어기들(220)을 포함할 수 있다. 입력 디바이스(들)(214)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(216)는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(218)는 네트워크(222)로의 그리고 네트워크(222)로부터의 데이터의 교환을 허용하도록 구성되는 임의의 디바이스일 수 있다. 네트워크(222)는 유선 또는 무선 네트워크, 사설 또는 공공 네트워크, 로컬 영역 네트워크(LAN), WLAN(wide local area network) 및 인터넷을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(218)은 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 시스템 메모리(212)는 하나 또는 그 초과의 메모리 유닛들(224)을 포함할 수 있다. 시스템 메모리(212) 내의 메모리 유닛(224)은 도 3 및 도 6의 SRAM(94) 및 SRAM(172)를 각각 포함(그러나 이것으로 제한되지 않음)하는 임의의 타입의 메모리일 수 있다.
[0048] CPU(들)(200)는 또한, 하나 또는 그 초과의 디스플레이들(226)에 전송된 정보를 제어하기 위해서 시스템 버스(208)를 통해 디스플레이 제어기(들)(218)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(220)는 디스플레이될 정보를 디스플레이(들)(226)에 적합한 포맷으로 프로세싱하는 하나 또는 그 초과의 비디오 프로세서들(228)을 통해 디스플레이될 정보를 디스플레이(들)(226)에 전송한다. 디스플레이(들)(226)는 음극선관(CRT: cathode ray tube), 액정 디스플레이(LCD: liquid crystal display), 플라스마 디스플레이 등을 포함하는(그러나, 이것들로 제한되지 않음) 임의의 타입의 디스플레이를 포함할 수 있다. 디스플레이 제어기(220) 내의 메모리 유닛(230)은 도 3 및 도 6의 SRAM(94) 및 SRAM(172)를 각각 포함(그러나 이것으로 제한되지 않음)하는 임의의 타입의 메모리일 수 있다.
[0049] 당업자는 본 명세서에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독 가능한 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 본 명세서에서 설명되는 마스터 디바이스들 및 슬래이브 디바이스들은 예들로서 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC), 또는 IC 칩에서 이용될 수 있다. 본 명세서에 개시되는 메모리는 임의의 타입 및 크기의 메모리일 수 있으며, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환가능성을 명백하게 예시하기 위해서, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능에 관하여 위에서 설명되었다. 이러한 기능이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들 및/또는 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대하여 다양한 방식들로, 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들이 본 개시의 범위로부터의 이탈을 야기하게 하는 것으로 해석되어서는 안 된다.
[0050] 본 명세서에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 로직 블록들, 모듈들 및 회로들은 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field-Programmable Gate Array) 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명되는 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 구현될 수 있다.
[0051] 본 명세서에 개시되는 실시예들은 하드웨어에 저장된 명령들 그리고 하드웨어로 구현될 수 있으며, 예를 들어, 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 전기적 프로그래밍 가능한 ROM(EPROM), 전기적 삭제 가능한 프로그래밍 가능한 ROM(EEPROM), 레지스터들, 하드 디스크, 이동식(removable) 디스크, CD-ROM 또는 당해 기술분야에 알려져 있는 임의의 다른 형태의 컴퓨터 판독 가능한 매체 내에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC는 원격 스테이션 내에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국 또는 서버에 개별 컴포넌트들로서 상주할 수 있다.
[0052] 또한, 본 명세서에서의 예시적인 실시예들 중 임의의 것에서 설명되는 동작 단계들이 예들 및 논의를 제공하기 위해서 설명된다는 점에 주목하여야 한다. 설명되는 동작들은 예시되는 시퀀스들 외에 다수의 상이한 시퀀스들에서 수행될 수 있다. 또한, 단일 동작 단계에서 설명되는 동작들은 실제로 다수의 상이한 단계들에서 수행될 수 있다. 추가적으로, 예시적인 실시예들에서 논의되는 하나 또는 그 초과의 동작 단계들이 조합될 수 있다. 흐름도들에 예시되는 동작 단계들은 당업자에게 용이하게 명백할 것과 같이 다수의 상이한 변경들이 취해질 수 있다는 것이 이해될 것이다. 당업자는 또한 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 위의 설명의 전체에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광 필드들 또는 입자들 또는 이들의 임의의 조합으로 표현될 수 있다.
[0053] 본 개시의 이전의 설명은 임의의 당업자가 본 개시를 실시하거나 또는 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 변경들은 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 정의되는 일반적인 원리들은 본 개시의 사상 또는 범위로부터 벗어나지 않고 다른 변화들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명되는 예들 및 설계들에 한정되는 것으로 의도된 것이 아니라, 본 명세서에 개시되는 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따를 것이다.

Claims (20)

  1. 복수의 SRAM(static random access memory) 비트셀들에 대한 SRAM 글로벌 비트라인 회로로서,
    SRAM 데이터 어레이의 복수의 SRAM 비트셀들 중에서 선택된 SRAM 비트셀에 저장된 데이터의 출력을 인에이블하기 위해 시스템 클록의 상승 에지에 기초하여 작동되는 워드라인 트랜지스터들;
    상기 시스템 클록의 하강 트랜지션(falling transition)에 대한 응답으로 글로벌 비트라인 인에이블(enable)을 생성하도록 구성된 글로벌 비트라인 인에이블 생성 회로; 및
    상기 선택된 SRAM 비트셀에 저장된 데이터를 수신하도록 구성된, 어그리게이트된 판독 비트라인에 커플링되는 비트라인 평가 회로
    를 포함하고,
    상기 비트라인 평가 회로는,
    상기 어그리게이트된 판독 비트라인 상에서 상기 선택된 SRAM 비트셀로부터 데이터를 수신하도록; 그리고
    상기 글로벌 비트라인 인에이블에 대한 응답으로 상기 데이터를 포함하는 SRAM 데이터 어레이에 대한 SRAM 데이터로서 제공되는 글로벌 비트라인의 출력을 생성하도록 구성되는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  2. 제 1 항에 있어서,
    상기 시스템 클록의 상승 트랜지션에 대한 응답으로 상기 글로벌 비트라인의 출력을 수신 및 래치(latch)하도록 구성된 출력 래치
    를 더 포함하는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  3. 제 1 항에 있어서,
    상기 비트라인 평가 회로는,
    상기 글로벌 비트라인 인에이블에 대한 응답으로, 상기 어그리게이트된 판독 비트라인으로부터의 데이터를 래치하고 그리고 상기 글로벌 비트라인에 상기 데이터를 제공하도록 구성된 래치
    를 더 포함하는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  4. 제 1 항에 있어서,
    상기 비트라인 평가 회로는,
    상기 글로벌 비트라인 인에이블 및 상기 어그리게이트된 판독 비트라인 상의 데이터가 로직 하이 값(logical high value)이 되는 것에 대한 응답으로 상기 글로벌 비트라인을 소스 전압에 커플링하도록 구성된 풀-업(pull-up) 트랜지스터; 및
    상기 어그리게이트된 판독 비트라인 상의 데이터가 로직 로우 값이 되는 것에 대한 응답으로 상기 글로벌 비트라인을 접지 전압에 커플링하도록 구성된 풀-다운(pull-down) 트랜지스터
    를 더 포함하는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  5. 제 4 항에 있어서,
    상기 풀-업 트랜지스터는, 상기 글로벌 비트라인 인에이블이 인에이블되지 않는 경우 상기 글로벌 비트라인을 상기 소스 전압에 커플링하지 않도록 추가로 구성되고,
    상기 풀-다운 트랜지스터는, 어그리게이트된 판독 비트라인 상의 데이터가 로직 하이 값인 경우 상기 글로벌 비트라인을 상기 접지 전압에 커플링하지 않도록 추가로 구성되는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  6. 제 1 항에 있어서,
    상기 글로벌 비트라인 인에이블 생성 회로는 상기 시스템 클록의 하강 트랜지션 및 활성 하이 글로벌 비트라인 인에이블에 대한 응답으로 상기 글로벌 비트라인 인에이블을 생성하도록 구성되는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  7. 제 1 항에 있어서,
    상기 글로벌 비트라인 인에이블 생성 회로는 상기 시스템 클록의 하강 트랜지션 및 프리-차지(pre-charge)에 대한 응답으로 상기 글로벌 비트라인 인에이블을 생성하도록 구성되는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  8. 제 1 항에 있어서,
    집적 회로(IC)에 통합되는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  9. 제 1 항에 있어서,
    셋 톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 휴대용 음악 재생기, 디지털 비디오 재생기, 비디오 재생기, DVD(digital video disc) 재생기, 및 휴대용 디지털 비디오 재생기로 구성된 그룹으로부터 선택된 디바이스에 통합되는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  10. 복수의 SRAM(static random access memory) 비트셀들에 대한 SRAM 글로벌 비트라인 회로로서,
    시스템 클록의 상승 에지에 기초하여, SRAM 데이터 어레이의 복수의 SRAM 비트셀들 중에서 선택된 SRAM 비트셀에 저장된 데이터의 출력을 인에이블하기 위한 수단;
    상기 시스템 클록의 하강 트랜지션에 대한 응답으로 글로벌 비트라인 인에이블을 생성하기 위한 수단;
    상기 선택된 SRAM 비트셀에 저장된 데이터를 수신하도록 구성된, 어그리게이트된 판독 비트라인 상에서 상기 선택된 SRAM 비트셀로부터 판독된 데이터를 수신하기 위한 수단; 및
    상기 글로벌 비트라인 인에이블에 대한 응답으로 상기 데이터를 포함하는 SRAM 데이터 어레이에 대한 SRAM 데이터로서 제공되는 글로벌 비트라인의 출력을 생성하기 위한 수단
    을 포함하는,
    복수의 SRAM 비트셀들에 대한 SRAM 글로벌 비트라인 회로.
  11. SRAM(static random access memory) 글로벌 비트라인 출력을 생성하는 방법으로서,
    시스템 클록의 상승 에지에 기초하여, SRAM 데이터 어레이의 복수의 SRAM 비트셀들 중에서 선택된 SRAM 비트셀에 저장된 데이터의 출력을 인에이블하는 단계;
    상기 시스템 클록의 하강 트랜지션에 대한 응답으로 글로벌 비트라인 인에이블을 생성하는 단계;
    어그리게이트된 판독 비트라인 상에서 상기 선택된 SRAM 비트셀로부터 데이터를 수신하는 단계 ― 상기 선택된 SRAM 비트셀에 저장된 데이터는 상기 어그리게이트된 판독 비트라인 상에 배치됨 ―; 및
    상기 글로벌 비트라인 인에이블에 대한 응답으로 상기 데이터를 포함하는 SRAM 데이터 어레이에 대한 SRAM 데이터로서 제공되는 글로벌 비트라인의 출력을 생성하는 단계
    를 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  12. 제 11 항에 있어서,
    프리-차지에 대한 응답으로 복수의 프리-차지된 판독 비트라인들을 생성하도록 상기 SRAM 데이터 어레이에서의 상기 복수의 SRAM 비트셀들의 복수의 판독 비트라인들을 프리-차지하는 단계;
    상기 복수의 프리-차지된 판독 비트라인들 중에서 대응하는 프리-차지된 판독 비트라인 상에서 상기 선택된 SRAM 비트셀에 저장된 데이터를 판독하는 단계; 및
    상기 선택된 SRAM 비트셀로부터의 데이터를 상기 어그리게이트된 판독 비트라인 상에 배치하도록 상기 어그리게이트된 판독 비트라인으로 상기 복수의 프리-차지된 판독 비트라인들을 어그리게이트하는 단계
    를 더 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  13. 제 12 항에 있어서,
    상기 선택된 SRAM 비트셀에 저장된 데이터를 판독하는 단계는,
    상기 복수의 SRAM 비트셀들 중에서 대응하는 SRAM 비트셀에 저장된 데이터를, 복수의 데이터 입력들 중에서 대응하는 데이터 입력 상에서 수신하는 단계; 및
    상기 복수의 프리-차지된 판독 비트라인들 중에서 상기 대응하는 프리-차지된 판독 비트라인 상으로 상기 데이터를 제공하는 단계를 포함하고,
    상기 방법은,
    상기 SRAM 데이터로서 인버팅된 글로벌 비트라인 출력을 제공하도록 상기 글로벌 비트라인의 출력을 인버팅하는 단계를 더 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  14. 제 11 항에 있어서,
    상기 어그리게이트된 판독 비트라인으로부터 래치로 상기 데이터를 래치하는 단계; 및
    상기 글로벌 비트라인 인에이블에 대한 응답으로 상기 래치로부터 상기 글로벌 비트라인으로 상기 데이터를 제공하는 단계
    를 더 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  15. 제 11 항에 있어서,
    상기 글로벌 비트라인 인에이블 및 상기 어그리게이트된 판독 비트라인 상의 데이터가 로직 하이 값이 되는 것에 대한 응답으로 상기 글로벌 비트라인을 소스 전압으로 풀-업(pull-up)하는 단계; 및
    상기 어그리게이트된 판독 비트라인 상의 데이터가 로직 로우 값이 되는 것에 대한 응답으로 상기 글로벌 비트라인을 접지 전압으로 풀-다운하는 단계
    를 더 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  16. 제 15 항에 있어서,
    상기 글로벌 비트라인 인에이블이 인에이블되지 않는 경우 상기 글로벌 비트라인을 상기 소스 전압으로 풀-업하지 않는 단계; 및
    상기 어그리게이트된 판독 비트라인 상의 데이터가 로직 하이 값인 경우 상기 글로벌 비트라인을 상기 접지 전압으로 풀-다운 하지 않는 단계
    를 더 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  17. 제 11 항에 있어서,
    상기 시스템 클록의 하강 트랜지션 및 활성 하이 글로벌 비트라인 인에이블에 대한 응답으로 상기 글로벌 비트라인 인에이블을 생성하는 단계를 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  18. 제 11 항에 있어서,
    상기 시스템 클록의 하강 트랜지션 및 프리-차지에 대한 응답으로 상기 글로벌 비트라인 인에이블을 생성하는 단계를 포함하는,
    SRAM 글로벌 비트라인 출력을 생성하는 방법.
  19. SRAM(static random access memory)으로서,
    복수의 열들로 구성되는 SRAM 데이터 어레이;
    복수의 메모리 액세스 회로들 ― 상기 복수의 메모리 액세스 회로들 중의 각각의 메모리 액세스 회로는 상기 복수의 열들 중의 열과 동작 가능하게 연관되고, 상기 복수의 메모리 액세스 회로들 각각은,
    프리-차지에 대한 응답으로 복수의 프리-차지된 판독 비트라인들을 생성하도록 대응하는 열의 복수의 SRAM 비트셀들의 복수의 판독 비트라인들을 프리-차지하도록;
    상기 복수의 SRAM 비트셀들 중에서 선택된 SRAM 비트셀에 저장된 데이터를, 상기 복수의 프리-차지된 판독 비트라인들 중에서 대응하는 프리-차지된 판독 비트라인에서 판독하도록; 그리고
    상기 선택된 SRAM 비트셀로부터의 데이터를 어그리게이트된 판독 비트라인에 배치하도록 상기 어그리게이트된 판독 비트라인으로 상기 복수의 프리-차지된 판독 비트라인들을 어그리게이트하도록 구성됨 ―;
    복수의 SRAM 글로벌 비트라인 회로들 ― 상기 복수의 SRAM 글로벌 비트라인 회로들 중의 각각의 SRAM 글로벌 비트라인 회로는 상기 복수의 메모리 액세스 회로들 중의 메모리 액세스 회로와 동작 가능하게 연관되고, 상기 복수의 SRAM 글로벌 비트라인 회로들 각각은,
    시스템 클록의 하강 트랜지션에 대한 응답으로 글로벌 비트라인 인에이블을 생성하도록 구성된 글로벌 비트라인 인에이블 생성 회로; 및
    상기 SRAM 데이터 어레이의 복수의 SRAM 비트셀 중에서 선택된 SRAM 비트셀에 저장된 데이터를 수신하도록 구성된, 어그리게이트된 판독 비트라인에 커플링되는 비트라인 평가 회로를 포함하고, 상기 비트라인 평가 회로는 상기 어그리게이트된 판독 비트라인 상에서 상기 선택된 SRAM 비트셀로부터의 데이터를 수신하고, 그리고 상기 글로벌 비트라인 인에이블에 대한 응답으로 상기 데이터를 포함하는 SRAM 데이터 어레이에 대한 SRAM 데이터로서 글로벌 비트라인의 출력을 생성하도록 구성됨 ―; 및
    상기 복수의 SRAM 글로벌 비트라인 회로들의 복수의 SRAM 데이터로 구성된 행 데이터 출력
    을 포함하는,
    SRAM.
  20. 제 19 항에 있어서,
    상기 복수의 메모리 액세스 회로들 중의 각각의 메모리 액세스 회로는,
    복수의 데이터 입력들
    을 더 포함하고,
    상기 복수의 데이터 입력들 각각은 상기 복수의 SRAM 비트셀들 중에서 대응하는 SRAM 비트셀에 커플링되고,
    각각의 메모리 액세스 회로는 상기 대응하는 SRAM 비트셀에 저장된 데이터를, 상기 복수의 데이터 입력들 중에서 대응하는 데이터 입력 상에서 수신하고 그리고 상기 복수의 프리-차지된 판독 비트라인들 중에서 상기 대응하는 프리-차지된 판독 비트라인 상에 상기 데이터를 제공하도록 구성됨으로써 상기 선택된 SRAM 비트셀에 저장된 데이터를 판독하도록 구성되는,
    SRAM.

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