JP6639391B2 - メモリ読取りアクセス中のパワーグリッチを低減するためのスタティックランダムアクセスメモリ(sram)グローバルビット線回路、ならびに関連する方法およびシステム - Google Patents
メモリ読取りアクセス中のパワーグリッチを低減するためのスタティックランダムアクセスメモリ(sram)グローバルビット線回路、ならびに関連する方法およびシステム Download PDFInfo
- Publication number
- JP6639391B2 JP6639391B2 JP2016533547A JP2016533547A JP6639391B2 JP 6639391 B2 JP6639391 B2 JP 6639391B2 JP 2016533547 A JP2016533547 A JP 2016533547A JP 2016533547 A JP2016533547 A JP 2016533547A JP 6639391 B2 JP6639391 B2 JP 6639391B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sram
- global bit
- data
- global
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims description 109
- 238000000034 method Methods 0.000 title claims description 16
- 230000003068 static effect Effects 0.000 title claims description 10
- 230000007704 transition Effects 0.000 claims description 60
- 238000011156 evaluation Methods 0.000 claims description 39
- 230000004044 response Effects 0.000 claims description 35
- 230000000630 rising effect Effects 0.000 claims description 19
- 238000004891 communication Methods 0.000 claims description 3
- 230000004931 aggregating effect Effects 0.000 claims description 2
- 230000001413 cellular effect Effects 0.000 claims description 2
- 230000001960 triggered effect Effects 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 230000002776 aggregation Effects 0.000 description 6
- 238000004220 aggregation Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000002028 premature Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
本願は、参照によりその全体が本明細書に組み込まれる、2013年11月26日に出願され、「STATIC RANDOM ACCESS MEMORY (SRAM) GLOBAL BITLINE CIRCUITS FOR REDUCING POWER GLITCHES DURING MEMORY READ ACCESSES, AND RELATED METHODS AND SYSTEMS」という名称の米国特許出願第14/090288号の優先権を主張する。
12 グローバルビット線
14 列
16 SRAMデータアレイ
18 グローバルビット線出力
20 行
22 SRAMデータサブアレイ
24 SRAMビットセル
26 メモリアクセス回路
28 ローカルビット線
30 プリチャージ
34 ワード線
36 ワード線入力
38 集約済み読取りビット線
40 集約済み読取りビット線出力
42 グローバルビット線イネーブル
44 ビット線評価回路
46 システムクロック
48 グローバルビット線イネーブル出力
50 ラッチ
52 SRAMデータ
54 SRAMデータ出力
74 パワーグリッチ
90 信号
94 SRAM
96 グローバルビット線イネーブル発生回路
98 グローバルビット線イネーブル
100 グローバルビット線イネーブル入力
102 グローバルビット線
104 集約済み読取りビット線
106 グローバルビット線出力
108 メモリアクセス回路
110 SRAMグローバルビット線回路
112 集約済み読取りビット線出力
114 ビット線評価回路
116 アクティブ高グローバルビット線イネーブル
118 ANDベースのゲート
120 ラッチ
122 出力ラッチ
124 SRAMデータ
126 SRAMデータ出力
128 信号
130 立上り遷移
132 プリチャージ
134 ワード線
136 遷移
138 ローカルビット線
140 時刻
150 信号
152 遷移
158 表
160 プリチャージトランジスタ
162 電源
164 アクティブ高データトランジスタ
166 グランドソース
168 ワード線トランジスタ
170 インバータ
172 SRAM
174 SRAMグローバルビット線回路
176 ビット線評価回路
178 ANDベースのゲート
180 インバータ
182 プルアップトランジスタ
184 プルダウントランジスタ
186 ソース電圧
188 グランド電圧
190 グローバルビット線イネーブル発生回路
192 ANDベースのゲート
194 ANDベースのゲート
196 グローバルビット線イネーブル
198 システム
200 中央演算処理装置
202 プロセッサ
204 キャッシュメモリ
206 キャッシュメモリユニット
208 システムバス
210 メモリコントローラ
212 システムメモリ
214 入力デバイス
216 出力デバイス
218 ネットワークインターフェースデバイス
220 ディスプレイコントローラ
222 ネットワーク
224 メモリユニット
226 ディスプレイ
228 ビデオプロセッサ
230 メモリユニット
Claims (15)
- 複数のスタティックランダムアクセスメモリ(SRAM)ビットセルのためのSRAMグローバルビット線回路であって、
システムクロックの立下り遷移に応答して、グローバルビット線イネーブルを生成するように構成されたグローバルビット線イネーブル発生回路と、
SRAMデータアレイの複数のSRAMビットセルのうちの選択されたSRAMビットセル内に記憶されるデータを受信するように構成された集約済み読取りビット線に結合されたビット線評価回路であって、
前記集約済み読取りビット線上で、前記システムクロックの立上り遷移に応答してプリチャージされた論理値を受信した後に前記選択されたSRAMビットセルから前記データを受信し、
前記グローバルビット線イネーブルに応答して、前記データを含む前記SRAMデータアレイについてのSRAMデータとして提供されるグローバルビット線を生成する
ように構成されたビット線評価回路と、
前記グローバルビット線を受信およびラッチするように構成された出力ラッチと
を備えるSRAMグローバルビット線回路。 - 前記ビット線評価回路が、前記集約済み読取りビット線からの前記データをラッチし、前記グローバルビット線イネーブルに応答して前記グローバルビット線に前記データを提供するように構成されたラッチをさらに備える請求項1に記載のSRAMグローバルビット線回路。
- 前記ビット線評価回路が、
前記グローバルビット線イネーブル、および前記集約済み読取りビット線上の前記データが論理高値であることに応答して、前記グローバルビット線をソース電圧に結合するように構成されたプルアップトランジスタと、
前記集約済み読取りビット線上の前記データが論理低値であることに応答して、前記グローバルビット線をグランド電圧に結合するように構成されたプルダウントランジスタと
をさらに備える請求項1に記載のSRAMグローバルビット線回路。 - 前記グローバルビット線イネーブルがイネーブルされない場合、前記プルアップトランジスタが、前記グローバルビット線を前記ソース電圧に結合しないようにさらに構成され、
前記集約済み読取りビット線上の前記データが論理高値である場合、前記プルダウントランジスタが、前記グローバルビット線を前記グランド電圧に結合しないようにさらに構成された請求項3に記載のSRAMグローバルビット線回路。 - 前記グローバルビット線イネーブル発生回路が、前記システムクロックの前記立下り遷移およびアクティブ高グローバルビット線イネーブルに応答して、前記グローバルビット線イネーブルを生成するように構成された請求項1に記載のSRAMグローバルビット線回路。
- 前記グローバルビット線イネーブル発生回路が、前記システムクロックの前記立下り遷移およびプリチャージに応答して、前記グローバルビット線イネーブルを生成するように構成された請求項1に記載のSRAMグローバルビット線回路。
- 集積回路(IC)内に統合されるか、または、
セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されたデバイス内に統合される、請求項1に記載のSRAMグローバルビット線回路。 - スタティックランダムアクセスメモリ(SRAM)グローバルビット線を生成する方法であって、
システムクロックの立下り遷移に応答して、グローバルビット線イネーブルを生成するステップと、
集約済み読取りビット線上で、前記システムクロックの立上り遷移に応答してプリチャージされた論理値を受信した後に複数のSRAMビットセルのうちの選択されたSRAMビットセルからデータを受信するステップであって、SRAMデータアレイの複数のSRAMビットセルのうちの前記選択されたSRAMビットセル内に記憶されたデータが、前記集約済み読取りビット線上に配置されるステップと、
前記グローバルビット線イネーブルに応答して、前記データを含む前記SRAMデータアレイについてのSRAMデータとして提供されるグローバルビット線を生成するステップと、
前記グローバルビット線を受信およびラッチするように構成された出力ラッチにおいて、前記グローバルビット線をラッチするステップと
を含む方法。 - プリチャージに応答して、複数のプリチャージされた読取りビット線を生成するように、前記SRAMデータアレイ内の前記複数のSRAMビットセルの複数の読取りビット線をプリチャージするステップと、
前記選択されたSRAMビットセル内に記憶された前記データを、前記複数のプリチャージされた読取りビット線のうちの対応するプリチャージされた読取りビット線上に読み取るステップと、
前記複数のプリチャージされた読取りビット線を前記集約済み読取りビット線に集約し、前記選択されたSRAMビットセルからの前記データを前記集約済み読取りビット線上に配置するステップと
をさらに含む請求項8に記載の方法。 - 前記選択されたSRAMビットセル内に記憶された前記データを読み取る前記ステップが、
前記複数のSRAMビットセルのうちの対応するSRAMビットセル内に記憶された前記データを、複数のデータ入力のうちの対応するデータ入力上で受信するステップと、
前記複数のプリチャージされた読取りビット線のうちの前記対応するプリチャージされた読取りビット線上に前記データを供給するステップとを含み、
前記グローバルビット線を反転し、反転グローバルビット線を前記SRAMデータとして供給するステップをさらに含む請求項9に記載の方法。 - 前記集約済み読取りビット線からの前記データをラッチ内にラッチするステップと、
前記グローバルビット線イネーブルに応答して、前記ラッチからの前記データを前記グローバルビット線に供給するステップと
をさらに含む請求項9に記載の方法。 - 前記グローバルビット線イネーブル、および前記集約済み読取りビット線上の前記データが論理高値であることに応答して、前記グローバルビット線をソース電圧にプルアップするステップと、
前記集約済み読取りビット線上の前記データが論理低値であることに応答して、前記グローバルビット線をグランド電圧にプルダウンするステップと
をさらに含む請求項8に記載の方法。 - 前記グローバルビット線イネーブルがイネーブルされない場合、前記グローバルビット線を前記ソース電圧にプルアップしないステップと、
前記集約済み読取りビット線上の前記データが論理高値である場合、前記グローバルビット線を前記グランド電圧にプルダウンするステップと
をさらに含む請求項12に記載の方法。 - 前記システムクロックの前記立下り遷移およびアクティブ高グローバルビット線イネーブルに応答して、前記グローバルビット線イネーブルを生成するステップ、または
前記システムクロックの前記立下り遷移およびプリチャージに応答して、前記グローバルビット線イネーブルを生成するステップ
を含む請求項8に記載の方法。 - 複数の列からなるスタティックランダムアクセスメモリ(SRAM)データアレイと、
複数のメモリアクセス回路であって、複数のメモリアクセス回路のうちの各メモリアクセス回路が、前記複数の列のうちの列に動作可能に関連付けられ、複数のメモリアクセス回路の各々が、
システムクロックの立上り遷移に後続するプリチャージに応答して、複数のプリチャージされた読取りビット線を生成するように、対応する列内の複数のSRAMビットセルの複数の読取りビット線をプリチャージし、
前記複数のSRAMビットセルのうちの選択されたSRAMビットセル内に格納されたデータを、前記複数のプリチャージされた読取りビット線のうちの対応するプリチャージされた読取りビット線上に読み取り、
前記複数のプリチャージされた読取りビット線を集約済み読取りビット線に集約し、前記選択されたSRAMビットセルからの前記データを前記集約済み読取りビット線上に配置する
ように構成された複数のメモリアクセス回路と、
複数のSRAMグローバルビット線回路であって、複数のSRAMグローバルビット線回路のうちの各SRAMグローバルビット線回路が、前記複数のメモリアクセス回路のうちのメモリアクセス回路に動作可能に関連付けられ、複数のSRAMグローバルビット線回路の各々が、
前記システムクロックの立下り遷移に応答して、グローバルビット線イネーブルを生成するように構成されたグローバルビット線イネーブル発生回路と、
前記SRAMデータアレイの前記複数のSRAMビットセルのうちの前記選択されたSRAMビットセル内に記憶された前記データを受信するように構成された前記集約済み読取りビット線に結合されたビット線評価回路であって、集約済み読取りビット線上で、前記システムクロックの立上り遷移に応答してプリチャージされた論理値を受信した後に前記選択されたSRAMビットセルから前記データを受信し、前記グローバルビット線イネーブルに応答して、前記データを含む前記SRAMデータアレイについてのSRAMデータとしてグローバルビット線を生成するように構成されたビット線評価回路と
を備える複数のSRAMグローバルビット線回路と、
複数のSRAMグローバルビット線回路の複数のSRAMデータからなる行データ出力と、
前記グローバルビット線を受信およびラッチするように構成された出力ラッチと
を備えるSRAM。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/090,288 | 2013-11-26 | ||
US14/090,288 US9019752B1 (en) | 2013-11-26 | 2013-11-26 | Static random access memory (SRAM) global bitline circuits for reducing power glitches during memory read accesses, and related methods and systems |
PCT/US2014/067269 WO2015081056A1 (en) | 2013-11-26 | 2014-11-25 | Static random access memory (sram) global bitline circuits for reducing power glitches during memory read accesses, and related methods and systems |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016537760A JP2016537760A (ja) | 2016-12-01 |
JP2016537760A5 JP2016537760A5 (ja) | 2017-12-21 |
JP6639391B2 true JP6639391B2 (ja) | 2020-02-05 |
Family
ID=52023690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016533547A Active JP6639391B2 (ja) | 2013-11-26 | 2014-11-25 | メモリ読取りアクセス中のパワーグリッチを低減するためのスタティックランダムアクセスメモリ(sram)グローバルビット線回路、ならびに関連する方法およびシステム |
Country Status (8)
Country | Link |
---|---|
US (1) | US9019752B1 (ja) |
EP (3) | EP3757998A1 (ja) |
JP (1) | JP6639391B2 (ja) |
KR (1) | KR102293806B1 (ja) |
CN (1) | CN105765661B (ja) |
ES (1) | ES2733375T3 (ja) |
HU (1) | HUE043832T2 (ja) |
WO (1) | WO2015081056A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10446201B2 (en) * | 2017-06-26 | 2019-10-15 | Samsung Electronics Co., Ltd. | Distributed global-bitline keeper/precharge/header circuit for low voltage operation |
US10147483B1 (en) * | 2017-09-19 | 2018-12-04 | Qualcomm Incorporated | Robust write driver scheme for static random access memory compilers |
US10783938B2 (en) | 2018-06-29 | 2020-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM with local bit line, input/output circuit, and global bit line |
US10741263B2 (en) * | 2018-12-31 | 2020-08-11 | Micron Technology, Inc. | Standby biasing techniques to reduce read disturbs |
US10984843B2 (en) | 2019-03-01 | 2021-04-20 | International Business Machines Corporation | RAM memory with pre-charging circuitry coupled to global bit-lines and method for reducing power consumption |
US11615837B2 (en) * | 2020-09-22 | 2023-03-28 | Qualcomm Incorporated | Pseudo-triple-port SRAM datapaths |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4721776B2 (ja) * | 2004-07-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7167385B2 (en) * | 2005-02-11 | 2007-01-23 | International Business Machines Corporation | Method and apparatus for controlling the timing of precharge in a content addressable memory system |
US8077533B2 (en) | 2006-01-23 | 2011-12-13 | Freescale Semiconductor, Inc. | Memory and method for sensing data in a memory using complementary sensing scheme |
US7440335B2 (en) * | 2006-05-23 | 2008-10-21 | Freescale Semiconductor, Inc. | Contention-free hierarchical bit line in embedded memory and method thereof |
US7423900B2 (en) * | 2006-11-15 | 2008-09-09 | Sony Computer Entertainment Inc. | Methods and apparatus for low power SRAM using evaluation circuit |
US7679979B1 (en) | 2008-08-30 | 2010-03-16 | Fronteon Inc | High speed SRAM |
US7668037B2 (en) | 2007-11-06 | 2010-02-23 | International Business Machines Corporation | Storage array including a local clock buffer with programmable timing |
JP5418207B2 (ja) * | 2009-12-24 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリの動作方法およびシステム |
US8325543B2 (en) | 2010-02-26 | 2012-12-04 | International Business Machines Corporation | Global bit select circuit interface with false write through blocking |
US8599642B2 (en) | 2010-06-23 | 2013-12-03 | International Business Machines Corporation | Port enable signal generation for gating a memory array device output |
US8345497B2 (en) | 2010-06-23 | 2013-01-01 | International Business Machines Corporation | Internal bypassing of memory array devices |
US8587990B2 (en) * | 2010-07-12 | 2013-11-19 | International Business Machines Corporation | Global bit line restore by most significant bit of an address line |
JP5505274B2 (ja) * | 2010-11-22 | 2014-05-28 | 富士通セミコンダクター株式会社 | スタティックram |
US8422313B2 (en) | 2010-12-16 | 2013-04-16 | International Business Machines Corporation | Reduced power consumption memory circuitry |
JP5776418B2 (ja) * | 2011-07-29 | 2015-09-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及び半導体記憶装置の制御方法 |
US8934308B2 (en) | 2011-10-14 | 2015-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking bit cell |
US8755239B2 (en) | 2011-11-17 | 2014-06-17 | Texas Instruments Incorporated | Read assist circuit for an SRAM |
-
2013
- 2013-11-26 US US14/090,288 patent/US9019752B1/en active Active
-
2014
- 2014-11-25 EP EP20191521.2A patent/EP3757998A1/en active Pending
- 2014-11-25 ES ES14812101T patent/ES2733375T3/es active Active
- 2014-11-25 EP EP19169671.5A patent/EP3531422A1/en not_active Withdrawn
- 2014-11-25 CN CN201480062055.3A patent/CN105765661B/zh active Active
- 2014-11-25 EP EP14812101.5A patent/EP3074980B1/en active Active
- 2014-11-25 HU HUE14812101A patent/HUE043832T2/hu unknown
- 2014-11-25 JP JP2016533547A patent/JP6639391B2/ja active Active
- 2014-11-25 KR KR1020167016777A patent/KR102293806B1/ko active IP Right Grant
- 2014-11-25 WO PCT/US2014/067269 patent/WO2015081056A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
KR20160089473A (ko) | 2016-07-27 |
HUE043832T2 (hu) | 2019-09-30 |
US9019752B1 (en) | 2015-04-28 |
EP3531422A1 (en) | 2019-08-28 |
EP3757998A1 (en) | 2020-12-30 |
EP3074980B1 (en) | 2019-04-17 |
CN105765661A (zh) | 2016-07-13 |
CN105765661B (zh) | 2018-08-28 |
WO2015081056A1 (en) | 2015-06-04 |
JP2016537760A (ja) | 2016-12-01 |
EP3074980A1 (en) | 2016-10-05 |
ES2733375T3 (es) | 2019-11-28 |
KR102293806B1 (ko) | 2021-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6639391B2 (ja) | メモリ読取りアクセス中のパワーグリッチを低減するためのスタティックランダムアクセスメモリ(sram)グローバルビット線回路、ならびに関連する方法およびシステム | |
US20210043251A1 (en) | Techniques for multi-read and multi-write of memory circuit | |
US10224084B2 (en) | Wordline negative boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods | |
US9520865B2 (en) | Delay circuits and related systems and methods | |
US9190141B2 (en) | Circuits for voltage or current biasing static random access memory (SRAM) bitcells during SRAM reset operations, and related systems and methods | |
JP6005894B2 (ja) | 漏れ電力を低減させるためのデータアクセスの前のスタティックランダムアクセスメモリ(sram)内のビット線のプリチャージならびに関連するシステムおよび方法 | |
US10291211B2 (en) | Adaptive pulse generation circuits for clocking pulse latches with minimum hold time | |
KR20100095830A (ko) | 글리치 프리 및 파워 세이빙 기능을 갖는 시프트 레지스터 회로 | |
US9666269B2 (en) | Collision detection systems for detecting read-write collisions in memory systems after word line activation, and related systems and methods | |
US10156887B2 (en) | Cache memory clock generation circuits for reducing power consumption and read errors in cache memory | |
US11527274B1 (en) | Memory array circuits including word line circuits for improved word line signal timing and related methods | |
WO2016148901A1 (en) | Static random access memory (sram) arrays having substantially constant operational performance across multiple modes of operation | |
JP2024526268A (ja) | 列読み出し回路を用いて列読み出しビット線のフローティングを制御するメモリアレイを含む、メモリシステム及び関連する方法 | |
TW201820322A (zh) | 低壓高良率多埠儲存控制 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160527 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171109 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180604 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190128 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20190426 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190612 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191125 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191224 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6639391 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |