JP2016537760A5 - - Google Patents

Claims (15)

1. 複数のスタティックランダムアクセスメモリ(SRAM)ビットセルのためのSRAMグローバルビット線回路であって、
   システムクロックの立下り遷移に応答して、グローバルビット線イネーブルを生成するように構成されたグローバルビット線イネーブル発生回路と、
   SRAMデータアレイの複数のSRAMビットセルのうちの選択されたSRAMビットセル内に記憶されるデータを受信するように構成された集約済み読取りビット線に結合されたビット線評価回路であって、
   前記集約済み読取りビット線上で、前記選択されたSRAMビットセルから前記データを受信し、
   前記グローバルビット線イネーブルに応答して、前記データを含む前記SRAMデータアレイについてのSRAMデータとして提供されるグローバルビット線を生成する
   ように構成されたビット線評価回路と、
   前記システムクロックの立上り遷移に応答して、前記グローバルビット線を受信およびラッチするように構成された出力ラッチと
   を備えるSRAMグローバルビット線回路。
2. 前記ビット線評価回路が、前記集約済み読取りビット線からの前記データをラッチし、前記グローバルビット線イネーブルに応答して前記グローバルビット線に前記データを提供するように構成されたラッチをさらに備える請求項1に記載のSRAMグローバルビット線回路。
3. 前記ビット線評価回路が、
   前記グローバルビット線イネーブル、および前記集約済み読取りビット線上の前記データが論理高値であることに応答して、前記グローバルビット線をソース電圧に結合するように構成されたプルアップトランジスタと、
   前記集約済み読取りビット線上の前記データが論理低値であることに応答して、前記グローバルビット線をグランド電圧に結合するように構成されたプルダウントランジスタと
   をさらに備える請求項1に記載のSRAMグローバルビット線回路。
4. 前記グローバルビット線イネーブルがイネーブルされない場合、前記プルアップトランジスタが、前記グローバルビット線を前記ソース電圧に結合しないようにさらに構成され、
   前記集約済み読取りビット線上の前記データが論理高値である場合、前記プルダウントランジスタが、前記グローバルビット線を前記グランド電圧に結合しないようにさらに構成される請求項3に記載のSRAMグローバルビット線回路。
5. 前記グローバルビット線イネーブル発生回路が、前記システムクロックの前記立下り遷移およびアクティブ高グローバルビット線イネーブルに応答して、前記グローバルビット線イネーブルを生成するように構成される請求項1に記載のSRAMグローバルビット線回路。
6. 前記グローバルビット線イネーブル発生回路が、前記システムクロックの前記立下り遷移およびプリチャージに応答して、前記グローバルビット線イネーブルを生成するように構成される請求項1に記載のSRAMグローバルビット線回路。
7. 集積回路(IC)内に統合されるか、または、
   セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されたデバイス内に統合される、請求項1に記載のSRAMグローバルビット線回路。
8. スタティックランダムアクセスメモリ(SRAM)グローバルビット線を生成する方法であって、
   システムクロックの立下り遷移に応答して、グローバルビット線イネーブルを生成するステップと、
   集約済み読取りビット線上で、複数のSRAMビットセルのうちの選択されたSRAMビットセルからデータを受信するステップであって、SRAMデータアレイの複数のSRAMビットセルのうちの前記選択されたSRAMビットセル内に記憶されたデータが、前記集約済み読取りビット線上に配置されるステップと、
   前記グローバルビット線イネーブルに応答して、前記データを含む前記SRAMデータアレイについてのSRAMデータ出力として提供されるグローバルビット線を生成するステップと、
   前記システムクロックの立上り遷移に応答して、前記グローバルビット線を受信およびラッチするように構成される出力ラッチにおいて、前記グローバルビット線をラッチするステップと
   を含む方法。
9. プリチャージに応答して、複数のプリチャージされた読取りビット線を生成するように、前記SRAMデータアレイ内の前記複数のSRAMビットセルの複数の読取りビット線をプリチャージするステップと、
   前記選択されたSRAMビットセル内に記憶された前記データを、前記複数のプリチャージされた読取りビット線のうちの対応するプリチャージされた読取りビット線上に読み取るステップと、
   前記複数のプリチャージされた読取りビット線を前記集約済み読取りビット線に集約し、前記選択されたSRAMビットセルからの前記データを前記集約済み読取りビット線上に配置するステップと
   をさらに含む請求項8に記載の方法。
10. 前記選択されたSRAMビットセル内に記憶された前記データを読み取る前記ステップが、
    前記複数のSRAMビットセルのうちの対応するSRAMビットセル内に記憶された前記データを、複数のデータ入力のうちの対応するデータ入力上で受信するステップと、
    前記複数のプリチャージされた読取りビット線のうちの前記対応するプリチャージされた読取りビット線上に前記データを供給するステップとを含み、
    前記グローバルビット線を反転し、反転グローバルビット線を前記SRAMデータとして供給するステップをさらに含む請求項9に記載の方法。
11. 前記集約済み読取りビット線からの前記データをラッチ内にラッチするステップと、
    前記グローバルビット線イネーブルに応答して、前記ラッチからの前記データを前記グローバルビット線に供給するステップと
    をさらに含む請求項9に記載の方法。
12. 前記グローバルビット線イネーブル、および前記集約済み読取りビット線上の前記データが論理高値であることに応答して、前記グローバルビット線をソース電圧にプルアップするステップと、
    前記集約済み読取りビット線上の前記データが論理低値であることに応答して、前記グローバルビット線をグランド電圧にプルダウンするステップと
    をさらに含む請求項8に記載の方法。
13. 前記グローバルビット線イネーブルがイネーブルされない場合、前記グローバルビット線を前記ソース電圧にプルアップしないステップと、
    前記集約済み読取りビット線上の前記データが論理高値である場合、前記グローバルビット線を前記グランド電圧にプルダウンするステップと
    をさらに含む請求項12に記載の方法。
14. 前記システムクロックの前記立下り遷移およびアクティブ高グローバルビット線イネーブルに応答して、前記グローバルビット線イネーブルを生成するステップ、または
    前記システムクロックの前記立下り遷移およびプリチャージに応答して、前記グローバルビット線イネーブルを生成するステップ
    を含む請求項8に記載の方法。
15. 複数の列からなるスタティックランダムアクセスメモリ(SRAM)データアレイと、
    複数のメモリアクセス回路であって、複数のメモリアクセス回路のうちの各メモリアクセス回路が、前記複数の列のうちの列に動作可能に関連付けられ、複数のメモリアクセス回路の各々が、
    プリチャージに応答して、複数のプリチャージされた読取りビット線を生成するように、対応する列内の複数のSRAMビットセルの複数の読取りビット線をプリチャージし、
    前記複数のSRAMビットセルのうちの選択されたSRAMビットセル内に格納されたデータを、前記複数のプリチャージされた読取りビット線のうちの対応するプリチャージされた読取りビット線上に読み取り、
    前記複数のプリチャージされた読取りビット線を集約済み読取りビット線に集約し、前記選択されたSRAMビットセルからの前記データを前記集約済み読取りビット線上に配置する
    ように構成される複数のメモリアクセス回路と、
    複数のSRAMグローバルビット線回路であって、複数のSRAMグローバルビット線回路のうちの各SRAMグローバルビット線回路が、前記複数のメモリアクセス回路のうちのメモリアクセス回路に動作可能に関連付けられ、複数のSRAMグローバルビット線回路の各々が、
    システムクロックの立下り遷移に応答して、グローバルビット線イネーブルを生成するように構成されるグローバルビット線イネーブル発生回路と、
    前記SRAMデータアレイの前記複数のSRAMビットセルのうちの前記選択されたSRAMビットセル内に記憶された前記データを受信するように構成された前記集約済み読取りビット線に結合されたビット線評価回路であって、集約済み読取りビット線上で、前記選択されたSRAMビットセルから前記データを受信し、前記グローバルビット線イネーブルに応答して、前記データを含む前記SRAMデータアレイについてのSRAMデータとしてグローバルビット線を生成するように構成されたビット線評価回路と
    を備える複数のSRAMグローバルビット線回路と、
    複数のSRAMグローバルビット線回路の複数のSRAMデータ出力からなる行データ出力と、
    前記システムクロックの立上り遷移に応答して、前記グローバルビット線を受信およびラッチするように構成される出力ラッチと
    を備えるSRAM。