TWI730905B - 電子裝置、記憶體裝置及其操作方法 - Google Patents

電子裝置、記憶體裝置及其操作方法 Download PDF

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TWI730905B
TWI730905B TW109133158A TW109133158A TWI730905B TW I730905 B TWI730905 B TW I730905B TW 109133158 A TW109133158 A TW 109133158A TW 109133158 A TW109133158 A TW 109133158A TW I730905 B TWI730905 B TW I730905B
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Abstract

訊號邊緣銳化電路可操作地連接至一記憶體陣列中的字線以上拉該字線上的一訊號的一上升邊緣，及/或下拉該字線上的該訊號的一下降邊緣。上拉該訊號及/或下拉減少斷言該字線的時間量及減少預充電操作之間的時間量。此外，一種電子裝置、記憶體裝置及其操作方法亦在此揭露。

Description

電子裝置、記憶體裝置及其操作方法
本揭示內容是關於一種電子裝置、記憶體裝置及其操作方法。
不同類型的記憶體裝置在用於各種用途的電子裝置中使用。唯讀記憶體(read only memory，ROM)及隨機存取記憶體(random access memory，RAM)為兩個此等類型的記憶體電路。ROM電路准許將資料自ROM電路讀取，但不寫入至ROM電路，且當切斷電力時保留其存儲的資料。因而，ROM電路典型地用以存儲當接通電子裝置時執行的程式。
RAM電路允許資料寫入至RAM電路中的選定記憶體單元，及自選定記憶體單元讀取。一個類型的RAM電路是靜態隨機存取記憶體(static random access memory，SRAM)電路。典型SRAM電路包括按行及列排列的一陣列可定址記憶體單元。當即將讀取一記憶體單元時，藉由啟動連接至記憶體單元的列字線及行訊號線(bl 及blb線)來選擇記憶體單元。典型地，在執行讀取或寫入操作前對行訊號線預充電。
記憶體裝置的製造技術的改良允許按愈來愈小的封裝來製造記憶體裝置。隨著記憶體裝置愈來愈小，歸因於在列字線中使用的材料及列字線的幾何形狀，列字線的電阻及電容增大。因為字線的幾何形狀愈來愈小，所以列字線的電阻增大。另外，列字線在較小封裝中更靠近彼此，此又增大了列字線的電容。此增大的電阻及電容使在列字線上的訊號的上升及/或下降邊緣需要更多時間來達到一特定訊號位準(例如，高訊號位準或低訊號位準)。此又使預充電操作之間的時間量增加，因為直至在字線上的訊號已達到該特定訊號位準，預充電操作方可開始。
本發明實施例揭露一種記憶體裝置包含列驅動器電路與記憶體陣列。記憶體陣列可操作地連接至列驅動器電路。記憶體陣列包含按列及行排列的記憶體單元、字線、訊號邊緣銳化電路。字線可操作地連接至每一列中的記憶體單元，其中每一字線的近端可操作地連接至列驅動器電路。訊號邊緣銳化電路可操作地連接至每一字線的遠端。
本發明實施例揭露一種列驅動器電路與記憶體陣列。記憶體陣列可操作地連接至該列驅動器電路且包含按列及行排列的記憶體單元、字線、訊號邊緣銳化電路與延遲電路。字線可操作地連接至每一列中的記憶體單元，其 中每一字線的近端可操作地連接至列驅動器電路。訊號邊緣銳化電路可操作地連接至每一字線的遠端。延遲電路可操作地連接至訊號邊緣銳化電路。
本發明實施例揭露一種操作一記憶體裝置之方法，包含：基於一接收的時脈訊號及一接收的位址訊號啟動一字線；執行以下步驟中的至少一者：將一經延遲的時脈訊號傳輸至可操作地連接至該字線的一第一訊號邊緣銳化電路，及回應性地上拉該字線上的一訊號的一上升邊緣；或將一經延遲且反相的時脈訊號傳輸至可操作地連接至該字線的一第二訊號邊緣銳化電路，及回應性地下拉該字線上的該訊號的一下降邊緣；及當該字線上的該訊號經上拉或下拉時，起始在該記憶體裝置中的至少一個位元線上的一預充電操作。
100:靜態隨機存取記憶體(SRAM)裝置
102:記憶體單元
104:記憶體陣列
106:字線
106A:列字線
106B:列字線
106R:列字線
108A:行位元線(bl線)
108B:行位元線(bl線)
108L:行位元線(bl線)
110A:行位元線(blb線)
110B:行位元線(blb線)
110L:行位元線(blb線)
112:列
112A:列
112B:列
112R:列
114:列驅動器電路
116:訊號線
117:訊號線
118:行選擇電路
118A:行選擇電路
118S:行選擇電路
120:行位址電路
122:訊號線
124:訊號線
124A:訊號線
124N:訊號線
126:預充電電路
128:行
128A:行
128B:行
128L:行
130:處理裝置
132:存儲裝置
200:記憶體陣列
202:反及(NAND)閘
204:反相器電路
206:訊號線
208:訊號線
210:訊號邊緣銳化電路
212:延遲電路
214:訊號線
216:負載電路
218:節點
220:節點
400:反相器電路
402:集合
404:集合
406:集合
408:集合
410:選擇電路
412:反相器電路
414:訊號線
500:記憶體陣列
502:訊號邊緣銳化電路
504:延遲電路
506:負載電路
508:訊號線
510:節點
512:節點
600:區域
602:虛線
700:緩衝器電路
702:集合
704:集合
706:集合
708:集合
710:緩衝器電路
712:訊號線
800:記憶體陣列
802:訊號邊緣銳化電路(第二列驅動器電路)
804:節點
806:節點
900:區域
902:虛線
904:區域
906:虛線
1000:區塊
1002:區塊
1004:區塊
1006:區塊
1008:區塊
1010:區塊
1100:系統
1102:電子裝置
1104:處理裝置
1106:系統記憶體裝置
1108:作業系統(OS)
1110:軟體程式(APPS)
1112:記憶體操作
1114:存儲裝置
1116:輸入裝置
1118:輸出裝置
1120:通信裝置
1122:電源
1124:虛線
1126:伺服器計算裝置
1128:網路
1130:存儲裝置
t0:時間
t1:時間
t2:時間
t3:時間
t4:時間
t5:時間
t6:時間
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
第1圖圖示根據一些實施例的一記憶體裝置的一部分的方塊圖；第2圖描繪根據一些實施例的具有訊號邊緣銳化電路的一第一實例記憶體陣列的方塊圖；第3圖圖示第2圖中展示的第一實例記憶體陣列的一實例 時序圖；第4圖描繪適合於在第2圖中展示的實施例中使用的一實例替代延遲電路的示意圖；第5圖圖示根據一些實施例的具有訊號邊緣銳化電路的一第二實例記憶體陣列的方塊圖；第6圖描繪第5圖中展示的第二實例記憶體陣列的一實例時序圖；第7圖圖示適合於在第5圖中展示的實施例中使用的一實例替代延遲電路的示意圖；第8圖描繪根據一些實施例的具有訊號邊緣銳化電路的一第三實例記憶體陣列的方塊圖；第9圖圖示在第8圖中展示的第三實例記憶體陣列的一實例時序圖；第10圖描繪根據一些實施例的操作具有訊號邊緣銳化電路的一記憶體陣列的流程圖；且第11圖圖示根據一些實施例的可包括根據一些實施例的一或多個記憶體裝置的一實例系統。
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述組件及佈置的具體實例以簡化本揭露內容。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地 形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在……之下(beneath)」、「在……下方(below)」、「下部(lower)」、「在……上方(above)」及「上部(upper)」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該等空間相對術語意欲亦涵蓋在使用或操作中的裝置的不同定向。可將設備以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
本文中揭露的實施例提供訊號邊緣銳化電路以上拉及/或下拉在字線上的訊號以使訊號較快地達到一特定訊號位準(例如，高或低訊號位準)。舉例而言，在讀取或寫入操作的末尾，該訊號邊緣銳化電路可使字線上的訊號在較短時間量中達到該特定訊號位準，此又意謂預充電操作可更快地開始。減少預充電操作之間的時間量減小了用於記憶體陣列的Tcycle。Tcycle為用以對位元線預充電的時間量與啟動字線的時間量相組合。因此，減少停用一字線與起始預充電操作之間的時間量有益地減少Tcycle。記憶體裝置的預充電及讀取/寫入操作在較短時間量中發 生。
在本文中揭露的實施例中，該訊號邊緣銳化電路可操作地連接至字線。因而，該記憶體裝置不需要執行任何額外位址解碼。在一個實施例中，使用僅一個額外訊號線將延遲電路連接至該訊號邊緣銳化電路。此外，該訊號邊緣銳化電路並不顯著影響操作及/或建構記憶體裝置的方式。
在一個實施例中，可針對一特定類型的一記憶體裝置調諧或定製該訊號邊緣銳化電路的效應。在製造期間，一小的訊號邊緣銳化電路連接至一字線，且判定下降或上升邊緣的斜度。若該訊號邊緣銳化電路的大小將被增大，則添加額外指狀物或鰭狀物，直至下降或上升邊緣的斜度處於一預定斜度。
以下參看第1圖至第11圖論述此等及其他實施例。然而，熟習此項技術者將易於瞭解，本文中關於此等圖給出的詳細描述僅係為了解釋目的，且不應解釋為限制性。
第1圖圖示根據一些實施例的一記憶體裝置的一部分的方塊圖。在圖示的實施例中，記憶體裝置為靜態隨機存取記憶體(SRAM)裝置100。其他實施例不限於SRAM裝置。該記憶體裝置可為對訊號線預充電且僅選擇該等預充電的訊號線的一子集以執行操作(例如，存取一或多個記憶體單元)的任一記憶體。另外，第1圖結合存取一記憶體陣列中的一個記憶體單元被描述。在其他實施例中，可一次存取多個記憶體單元。
SRAM裝置100包括按列和行排列以形成一記憶體陣列104的記憶體單元102。一記憶體陣列104可包括任何合適的數目個列及行。舉例而言，一記憶體陣列可具有R數目個列，其中R為大於或等於一的整數，及L數目個行，其中L為大於或等於二的數。
在圖示的實施例中，列112A、112B、…、112R中的每一記憶體單元102可操作地連接至列字線106A、106B、…、106R(共同地被稱作字線106及列112)。行128A、128B、…、128L中的每一記憶體單元102可操作地連接至行位元線(bl線)108A、108B、…、108L，及行位元線(blb線)110A、110B、…、110L(共同地被稱作bl線108及blb線110及行128)。
記憶體單元102的每一列112經由字線106可操作地連接至列驅動器電路114。列驅動器電路114接收訊號線116上的列位址及訊號線117上的時脈訊號，且啟動對應於列位址的字線。雖然描繪僅一個位址訊號線116及僅一個時脈訊號線117，但實施例可包括任何數目個位址訊號線及/或時脈訊號線。另外，雖然在第1圖僅展示一個列驅動器電路114，但其他實施例可包括多個列驅動器電路，其中每一列驅動器電路114可操作地連接至字線的一子集。因此，列驅動器電路114表示一或多個列驅動器。
行訊號線(bl線108及blb線110)經分群成行訊號線的子集，且行訊號線的子集可操作地連接至行選擇電路118A、…、118S，其中S為大於一的數(共同地被 稱作行選擇電路118)。行選擇電路118的一個實例為多工器。每一行選擇電路118可操作地連接至行位址電路120。該行位址電路120接收訊號線122上的行位址，且針對一各別行選擇電路118在一訊號線124A、…、124N(共同地被稱作訊號線124)上產生一選擇訊號。雖然在第1圖中僅展示一個行位址電路120，但其他實施例可包括多個行位址電路。
記憶體陣列104中的行訊號線(bl線108及blb線110)可操作地連接至預充電電路126。預充電電路126包括一或多個預充電電路。在一個實施例中，記憶體陣列104中的每一行128可操作地連接至一預充電電路。該預充電電路126將bl線108及blb線110充電至特定電壓位準。舉例而言，對於讀取操作，該預充電電路126將選定行訊號線(選定bl線108及blb線110)充電至一第一電壓位準，且將未選定bl線108及blb線110充電至一較低的第二電壓位準。
一或多個處理裝置(由處理裝置130表示)可操作地連接至列驅動器電路114、行位址電路120及預充電電路126。處理裝置130可用以控制列驅動器電路114、行位址電路120及預充電電路126的操作中的一些或所有。在一些情況中，處理裝置130使預充電電路126將選定行訊號線(bl線108及blb線110)充電至一第一電壓位準，且將未選定行訊號線充電至一不同的第二電壓位準。在一些實施例中，處理裝置130可操作地連接至記憶體裝 置中的其他組件或可操作地連接至記憶體裝置，諸如，讀取及寫入電路(圖未示)及/或時脈電路(圖未示)。
處理裝置130可以可操作地連接至一或多個存儲裝置(由存儲裝置132表示)。存儲裝置132可存儲用於記憶體裝置的操作中的一些或所有的程式、常式及/或資料。舉例而言，存儲裝置132可存儲由列驅動器電路114、行位址電路120及預充電電路126使用的控制訊號或與控制訊號相關聯的資料。存儲裝置132可包含但不限於揮發性儲存器(例如，隨機存取記憶體)、非揮發性儲存器(例如，唯讀記憶體)、快閃記憶體或此等記憶體的任何組合。
如將更詳細地描述，訊號邊緣銳化電路可操作地連接至字線106以增大字線上的訊號的上升邊緣及/或下降邊緣的斜度。該訊號邊緣銳化電路下拉字線上的訊號的下降邊緣及/或上拉字線上的訊號的上升邊緣。藉由上拉及/或下拉字線上的訊號，分別減少了斷言(assert)或取消斷言字線的時間量。減少斷言或取消斷言字線的時間量允許對位元線的預充電操作更快的開始。
第2圖描繪根據一些實施例的具有訊號邊緣銳化電路的一第一實例記憶體陣列的方塊圖。僅展示記憶體陣列200的一部分。在第2圖中展示的實施例用以下拉在一或多個斷言的字線上的訊號的下降邊緣。
如較早先描述，列112中的每一記憶體單元102可操作地連接至一列字線106。該列字線106在列字線106的第一端(例如，開始端或最接近列驅動器電路114 的端；在下文稱為「近端」)可操作地連接至列驅動器電路114。在圖示的實施例中，對於每一列112，列驅動器電路114包括可操作地連接至一反相器電路204的一反及(NAND)閘202。NAND閘202的第一輸入端接收訊號線206上的位址訊號，且NAND閘202的第二輸入端接收訊號線208上的時脈(CLK)訊號。NAND閘202的輸出經輸入至反相器電路204內。反相器電路204的輸出端可操作地連接至列字線106。
訊號邊緣銳化電路210可操作地連接至列字線的第二端(結束端或遠離列驅動器電路114的端；在下文稱為「遠端」)。在圖示的實施例中，將訊號邊緣銳化電路210實施為一n型電晶體。一n型電晶體的一個實例為NMOS(N型金屬氧化物半導體)電晶體，但實施例不限於此類型的電晶體。每一NMOS電晶體的汲極端子可操作地連接至字線，且源極端子可操作地連接至一參考電壓(例如，接地)。
一延遲電路212可操作地連接至訊號邊緣銳化電路210中的每一者。詳言之，延遲電路212的輸入端可操作地連接至時脈(CLK)訊號線208，且延遲電路212的輸出端可操作地連接至訊號邊緣銳化電路210的輸入端(例如，n型電晶體的閘極)。在訊號線214上的來自延遲電路212的輸出用以接通及關斷訊號邊緣銳化電路210(例如，n型電晶體)。
在第2圖中展示的實施例中，延遲電路212實施 為反相器電路，但其他實施例不限於反相器電路。由延遲電路212輸出的訊號為經反相的時脈訊號。當時脈訊號處於高位準時，訊號線214上的訊號處於低位準。當時脈訊號處於低位準時，訊號線214上的訊號處於高位準。由於訊號邊緣銳化電路210(例如，n型電晶體)在施加至閘極的訊號處於高位準時接通，因此當訊號線208上的時脈訊號轉變至低訊號位準時，n型電晶體接通。另外，當時脈訊號轉變至低位準時，字線106上的訊號轉變至低位準。當字線106上的訊號轉變至低位準時接通n型電晶體下拉字線106上的訊號的下降邊緣。
在一些實施例中，一或多個負載電路(由負載電路216表示)可操作地連接至訊號線214。負載電路216的一個實例為n型電晶體，諸如，NMOS電晶體。負載電路216用以使訊號線214上的負載與字線106上的負載實質上匹配。當訊號線214上的負載實質上匹配字線106上的負載時，訊號邊緣銳化電路210的接通及關斷更好地匹配字線106上的訊號的下降邊緣的開始。
第3圖圖示第2圖中展示的第一實例記憶體陣列的一實例時序圖。如將描述，訊號邊緣銳化電路(例如，第2圖中的訊號邊緣銳化電路210)下拉在字線上的訊號的下降邊緣。關於在節點218及220(第2圖中展示)處的字線上的訊號的訊號邊緣銳化電路的操作被描述。節點218位於字線的近端，且節點220定位於字線的遠端。
在時間t0，預充電操作結束，如由開始自高位準 轉變至低位準的預充電訊號表示。另外，時脈訊號(CLK)及在節點218及220處的字線上的訊號開始自低位準轉變至高位準。在時間t1，在節點218、220處的字線上的訊號及CLK訊號處於高位準，且預充電訊號處於低位準。在此時點，可執行在可操作地連接至字線的記憶體單元上的讀取或寫入操作。
當字線即將停用時，CLK訊號及字線(見節點218、220)上的訊號開始自高位準轉變至低位準(時間t2)。因為當CLK訊號處於低位準時啟動訊號邊緣銳化電路，所以在節點220處的訊號位準經下拉至低位準(見時間t3及區域300)。因此，在字線上的訊號的下降邊緣的負斜度增大，且該訊號比在無訊號邊緣銳化電路的情況下的該訊號更快地達到低位準。因為字線上的訊號在時間t4處於低位準，所以預充電操作可開始。因此，在時間t4，預充電訊號開始自低位準轉變至高位準。
在圖示的實施例中，在無訊號邊緣銳化電路的情況下，在節點220處的訊號將在時間t5達到低位準(見虛線302)。時間t4與時間t5之間的時間差表示斷言字線的時間量的減少，及預充電操作之間的時間量的減少。
第4圖描繪適合於在第2圖中展示的實施例中使用的一實例替代延遲電路的示意圖。替代延遲電路212實現可程式化或可定製延遲。代表性的延遲電路212展示串聯連接的十六個反相器電路400。其他實施例可包括任何數目個反相器電路400。另外，反相器電路400的集合 402、404、406、408可各包括任何數目個反相器電路400。集合402、404、406、408可具有相同數目個反相器電路400，或至少一個集合402、404、406、408可包括與另一集合不同的數目個反相器電路400。
延遲電路212包括可操作地串聯連接的反相器電路400的第一集合402、可操作地串聯連接的反相器電路400的第二集合404、可操作地串聯連接的反相器電路400的第三集合406及可操作地串聯連接的反相器電路400的第四集合408。另外，第一集合402、第二集合404、第三集合406與第四集合408串聯連接。
將CLK訊號輸入至反相器電路400的第一集合402內。第一集合402的輸出端可操作地連接至一選擇電路410的一第一輸入端。第二集合404的輸出端可操作地連接至該選擇電路410的一第二輸入端。第三集合406的輸出端可操作地連接至該選擇電路410的第三輸入端。第四集合408的輸出端可操作地連接至該選擇電路410的第四輸入端。選擇電路410的輸出經輸入至一反相器電路412內。選擇電路410的一非限制性實例為多工器。
訊號線414上的選擇訊號選擇該等輸入端的輸入中的一者做為選擇電路410的輸出。當選擇訊號選擇第一輸入端時，CLK訊號傳播通過反相器電路400的第一集合402，且第一集合402的輸出係自選擇電路410輸出。CLK訊號由第一集合402中的每一反相器電路400延遲。一經延遲且反相的CLK訊號經自反相器電路412輸出。
當選擇訊號選擇第二輸入端時，CLK訊號傳播通過反相器電路400的第一集合402及第二集合404。第二集合404的輸出係自選擇電路410輸出。因此，CLK訊號由反相器電路400的第一集合402中及第二集合404中的每一反相器電路400延遲。一經延遲且反相的CLK訊號經自反相器電路412輸出。
當選擇訊號選擇第三輸入端時，CLK訊號傳播通過反相器電路400的第一集合402、第二集合404及第三集合406。第三集合406的輸出係自選擇電路410輸出。CLK訊號由反相器電路400的第一集合402、第二集合404及第三集合406中的每一反相器電路400延遲。一經延遲且反相的CLK訊號經自反相器電路412輸出。
當選擇訊號選擇第四輸入端時，CLK訊號傳播通過反相器電路400的第一集合402、第二集合404、第三集合406及第四集合408。第四集合408的輸出係自選擇電路410輸出。因此，CLK訊號由反相器電路400的第一集合402、第二集合404、第三集合406及第四集合408中的每一反相器電路400延遲。一經延遲且反相的CLK訊號經自反相器電路412輸出。
第5圖圖示根據一些實施例的具有訊號邊緣銳化電路的一第二實例記憶體陣列的方塊圖。記憶體陣列500類似於在第2圖中展示的記憶體陣列200，惟訊號邊緣銳化電路502、延遲電路504及一或多個負載電路(由負載電路506表示)除外。在第5圖中展示的實施例用以上拉 在一或多個斷言的字線上的訊號的上升邊緣。
在圖示的實施例中，將訊號邊緣銳化電路502實施為一p型電晶體。一p型電晶體的一個實例為PMOS(P型金屬氧化物半導體)電晶體，但實施例不限於此類型的電晶體。每一PMOS電晶體的源極端子可操作地連接至字線，且汲極端子可操作地連接至一參考電壓(例如，接地)。
延遲電路504可操作地連接至訊號邊緣銳化電路502中的每一者。詳言之，延遲電路504的輸入端可操作地連接至時脈(CLK)訊號線208，且延遲電路504的輸出端可操作地連接至訊號邊緣銳化電路502的輸入端(例如，p型電晶體的閘極)。在訊號線508上的來自延遲電路504的輸出用以接通及關斷訊號邊緣銳化電路502(例如，p型電晶體)。
在第5圖中展示的實施例中，延遲電路504經實施為緩衝器電路，但其他實施例不限於此組態。因此，由延遲電路504輸出的訊號為經延遲的時脈訊號。當時脈訊號處於高位準時，訊號線508上的訊號處於高位準。當時脈訊號處於低位準時，訊號線508上的訊號處於低位準。由於訊號邊緣銳化電路502(例如，p型電晶體)在施加至閘極的訊號處於高位準時接通，因此當訊號線208上的時脈訊號轉變至高訊號位準時，p型電晶體接通。另外，當時脈訊號轉變至高位準時，字線106上的訊號轉變至高位準。當字線106上的訊號轉變至高位準時接通p型電晶體以上拉字線106上的訊號的上升邊緣。
在一些實施例中，負載電路506可操作地連接至訊號線508。負載電路506的一個實例為p型電晶體，諸如，PMOS電晶體。該p型電晶體的閘極可操作地連接至訊號線508。負載電路506用以使訊號線508上的負載與字線106上的負載實質上匹配。當訊號線508上的負載實質上匹配字線106上的負載時，訊號邊緣銳化電路502的接通及關斷更好地匹配字線106上的訊號的上升邊緣的開始。
第6圖描繪第5圖中展示的第二實例記憶體陣列的一實例時序圖。如將描述，訊號邊緣銳化電路(例如，第5圖中的訊號邊緣銳化電路502)上拉在字線上的訊號的上升邊緣。關於在節點510及512(第5圖中展示)處的字線上的訊號的訊號邊緣銳化電路的操作被描述。節點510位於字線的近端，且節點512定位於字線的遠端。
在時間t0，位元線上的預充電訊號開始自高位準轉變至低位準，從而指示預充電操作的結束。另外，CLK訊號開始轉變至高位準，且在節點510、512處的字線上的訊號開始自高位準轉變至低位準。在時間t1，CLK訊號處於高位準，且訊號線(見節點510、512)上的訊號處於低位準。在此時點，可執行在可操作地連接至字線的記憶體單元上的讀取或寫入操作。
當字線即將停用時，CLK訊號開始自高位準轉變至低位準，且字線(見節點510、512)上的訊號開始自低位準轉變至高位準(時間t2)。因為當CLK訊號處於 低位準(時間t3)時啟動訊號邊緣銳化電路，所以在節點512處的訊號位準在時間t4經上拉至高位準(見區域600)。因此，在字線上的訊號的上升邊緣的正斜度增大，且該訊號比在無訊號邊緣銳化電路的情況下的該訊號更快地達到高位準。因為字線上的訊號在時間t4處於高位準，所以預充電操作可開始。因此，在時間t4，預充電訊號開始自低位準轉變至高位準。
在圖示的實施例中，在無訊號邊緣銳化電路的情況下，在節點512處的訊號將在時間t5達到高位準(見虛線602)。時間t4與時間t5之間的時間差表示斷言字線的時間量的減少，及預充電操作之間的時間量的減少。
第7圖描繪適合於在第5圖中展示的實施例中使用的一實例替代延遲電路的示意圖。替代延遲電路212實現可程式化或可定製延遲。替代延遲電路212類似於第4圖中展示的替代延遲電路212，惟使用緩衝器電路700替代反相器電路除外。代表性延遲電路212展示串聯連接的十六個緩衝器電路700。其他實施例可包括任何數目個緩衝器電路700。另外，緩衝器電路700的集合702、704、706、708可各包括任何數目個緩衝器電路700。集合702、704、706、708可具有相同數目個緩衝器電路700，或至少一個集合702、704、706、708可包括與另一集合不同的數目個緩衝器電路700。
延遲電路504包括可操作地串聯連接的緩衝器電路700的第一集合702、可操作地串聯連接的緩衝器電路 700的第二集合704、可操作地串聯連接的緩衝器電路700的第三集合706及可操作地串聯連接的緩衝器電路700的第四集合708。另外，第一集合702、第二集合704、第三集合706與第四集合708串聯連接。
將CLK訊號輸入至緩衝器電路700的第一集合702內。第一集合702的輸出端可操作地連接至一選擇電路410的一第一輸入端。緩衝器電路700的第二集合704的輸出端可操作地連接至該選擇電路410的一第二輸入端。緩衝器電路700的第三集合706的輸出端可操作地連接至該選擇電路410的第三輸入端。緩衝器電路700的第四集合708的輸出端可操作地連接至該選擇電路410的第四輸入端。選擇電路410的輸出經輸入至一緩衝器電路710內。
訊號線712上的選擇訊號選擇該等輸入端的輸入中的一者做為選擇電路410的輸出。當選擇訊號選擇第一輸入端時，CLK訊號傳播通過緩衝器電路700的第一集合702，且第一集合702的輸出係自選擇電路410輸出。CLK訊號由緩衝器電路700的第一集合702中的每一緩衝器電路700延遲。一經延遲的CLK訊號經自緩衝器電路710輸出。
當選擇訊號選擇第二輸入端時，CLK訊號傳播通過緩衝器電路700的第一集合702及第二集合704。第二集合704的輸出係自選擇電路410輸出。因此，CLK訊號由第一集合702中及第二集合704中的每一緩衝器電路 700延遲。一經延遲的CLK訊號經自緩衝器電路710輸出。
當選擇訊號選擇第三輸入端時，CLK訊號傳播通過緩衝器電路700的第一集合702、第二集合704及第三集合706。第三集合706的輸出係自選擇電路410輸出。CLK訊號由緩衝器電路700的第一集合702、第二集合704中及第三集合706中的每一緩衝器電路700延遲。一經延遲的CLK訊號經自緩衝器電路710輸出。
當選擇訊號選擇第四輸入端時，CLK訊號傳播通過緩衝器電路700的第一集合702、第二集合704、第三集合706及第四集合708。第四集合708的輸出係自選擇電路410輸出。因此，CLK訊號由緩衝器電路700的第一集合702、第二集合704、第三集合706及第四集合708中的每一緩衝器電路700延遲。一經延遲的CLK訊號經自反相器電路710輸出。
第8圖描繪根據一些實施例的具有訊號邊緣銳化電路的一第三實例記憶體陣列的方塊圖。該記憶體陣列800類似於第2圖中展示的記憶體陣列200，惟訊號邊緣銳化電路802除外。在第8圖中展示的實施例用以上拉在一或多個斷言的字線上的訊號的上升邊緣，及/或下拉在一或多個斷言的字線上的訊號的下降邊緣。
在圖示的實施例中，訊號邊緣銳化電路802為對應於第一列驅動器電路114的第二列驅動器電路。字線106的近端可操作地連接至第一列驅動器電路114，且字 線106的遠端可操作地連接至第二列驅動器電路802。位址訊號及CLK訊號由第一列驅動器電路114及第二列驅動器電路802兩者接收。
第9圖圖示在第8圖中展示的第三實例記憶體陣列的一實例時序圖。關於在節點804及806(第8圖中展示)處的字線上的訊號描述訊號邊緣銳化電路802的操作。節點804位於字線的近端，且節點806定位於字線的遠端。
在時間t0，位元線上的預充電訊號開始自高位準轉變至低位準，從而指示預充電操作的結束。另外，位址訊號在第一列驅動器電路114處及訊號邊緣銳化電路802處接收(圖未示)，且CLK訊號開始自低位準轉變至高位準。因為位址訊號及CLK訊號皆正轉變至高位準，所以第一及第二列驅動器電路皆使字線(見節點804、806)上的訊號自低位準轉變至高位準。第一及第二列驅動器電路自字線的近端及遠端兩者施加字線上的訊號。因此，在字線上的訊號的上升邊緣的正斜度增大(見區域900)，且該訊號比該訊號在無訊號邊緣銳化電路(例如，第二列驅動器電路)的情況下將達到高位準快地達到高位準(見時間t1)。在圖示的實施例中，在無訊號邊緣銳化電路的情況下，在節點806處的訊號將在時間t2達到高位準(見虛線902)。
當字線即將停用時，CLK訊號開始自高位準轉變至低位準，且字線(見節點804、806)上的訊號開始自 高位準轉變至低位準(時間t3)。因為由訊號邊緣銳化電路(例如，第二列驅動器電路)輸出的訊號正開始轉變至低位準，所以在時間t4與t5之間，在節點806處的訊號位準經下拉至低位準(見區域904)。因此，在字線上的訊號的下降邊緣的負斜度增大，且該訊號比該訊號在無訊號邊緣銳化電路的情況下將達到低位準快地達到低位準。在第9圖中，在無訊號邊緣銳化電路的情況下，在節點806處的訊號將在時間t6達到低位準(見虛線906)。
因為字線上的訊號在時間t5處於低位準，所以預充電操作可開始。因此，在時間t5，預充電訊號開始自低位準轉變至高位準。
第10圖描繪根據一些實施例的操作具有訊號邊緣銳化電路的一記憶體陣列的流程圖。一開始，完成預充電操作，且CLK訊號及位址訊號經傳輸至記憶體陣列且由列驅動器電路接收(區塊1000、1002)。在區塊1004，啟動一字線。
接下來，如在區塊1006中展示，將一經延遲且反相的CLK訊號(見第2圖)或一經延遲的時脈訊號(見第5圖)傳輸至各別訊號邊緣銳化電路以接觸該各別訊號邊緣銳化電路。如先前所描述，在第2圖中展示的實施例中，該訊號邊緣銳化電路為n型電晶體，且經延遲且反相的CLK訊號接通該n型電晶體，其下拉在字線上的訊號的下降邊緣。替代地，在第5圖中展示的實施例中，該訊號邊緣銳化電路為p型電晶體，且經延遲的CLK訊號接通該p 型電晶體，其上拉在字線上的訊號的上升邊緣。區塊1006係可選的，且不包括於第8圖中展示的實施例中。
接著在區塊1008處上拉及/或下拉字線上的訊號，以使該訊號比在無訊號邊緣銳化電路的情況下更快的達到一各別訊號位準。在區塊1010，起始下一個預充電操作。
第11圖描繪根據一些實施例的可包括一或多個記憶體裝置的一實例系統。系統1100包括一電子裝置1102。在一基本組態中，電子裝置1102可包括至少一個處理裝置1104及一系統記憶體裝置1106。該系統記憶體裝置1106可包括許多資料檔案及程式模組的可執行指令，諸如，與一作業系統(operating system；OS)1108、一或多個軟體程式(applications(應用程式)；APPS)1110(適合於剖析接收的輸入、判定接收的輸入的主題、判定與輸入相關聯的動作等等)及用於執行本文中揭露的記憶體操作中的一些或所有的記憶體操作1112相關聯的可執行指令。在一個實施例中，存儲裝置1130存儲用於第4圖及第7圖中展示的選擇電路的一或多個選擇訊號。當由處理裝置1104執行時，該等可執行指令可執行包括但不限於如本文中描述的態樣的處理程序及/或使該等處理程序被執行。
舉例而言，OS 1108可適合於控制電子裝置1102的操作。此外，實施例可結合一圖形程式庫、其他作業系統或任一其他應用程式來實踐，且不限於任一特定應用程式或系統。
電子裝置1102可具有額外特徵或功能性。舉例而言，電子裝置1102亦可包括額外可移除及/或不可移除資料存儲裝置1114，諸如，磁碟、光碟、磁帶及/或記憶卡或記憶棒。該系統記憶體裝置1106及/或資料存儲裝置1114可實施為對訊號線預充電且選擇該等預充電的訊號線的一子集以執行一操作(例如，以存取一或多個記憶體單元)的一記憶體裝置。舉例而言，系統記憶體裝置1106及/或資料存儲裝置1114可為SRAM裝置。
電子裝置1102亦可具有一或多個輸入裝置1116及一或多個輸出裝置1118。實例輸入裝置1116包括但不限於鍵盤、軌跡墊、滑鼠、筆、聲音或語音輸入裝置，及/或觸摸、力及/或掃掠輸入裝置。輸出裝置1118可為一或多個顯示器、一或多個揚聲器、印表機、頭戴式耳機、觸覺或觸知回饋裝置及類似者。電子裝置1102可包括允許與其他電子裝置通信的一或多個通信裝置1120。實例通信裝置1120包括但不限於射頻(radio frequency，RF)傳輸器、接收器及/或收發器電路(例如，WiFi)、通用串列匯流排(universal serial bus，USB)、並聯及/或串聯埠、蜂巢式裝置、近場通信裝置及短程無線裝置。
電子裝置1102進一步包括一電源1122，其可實施為外部電源，諸如，AC配接器。另外或替代地，電源1122可包括對電池補充或再充電的一或多個電池或動力式對接支架。
系統記憶體裝置1106及存儲裝置1114可包括但 不限於揮發性儲存器(例如，隨機存取記憶體)、非揮發性儲存器(例如，唯讀記憶體)、快閃記憶體或此等記憶體的任何組合。舉例而言，系統記憶體裝置1106及存儲裝置1114可各為RAM、ROM、電子抹除式唯讀記憶體(electrically erasable read-only memory，EEPROM)、快閃記憶體或其他記憶體技術、CD-ROM、數位多功能光碟(digital versatile disk，DVD)或其他光學儲存器、磁帶盒、磁帶、磁碟存儲或其他磁性存儲裝置或可用以存儲資訊且可由電子裝置1102存取的任一其他製品。在一些情況中，任一此記憶體或存儲裝置可為電子裝置1102的部分，或可操作地連接至電子裝置1102。
此外，實施例可在包含離散電子元件的電路、含有邏輯閘的封裝式或整合式電子晶片、利用一微處理器的電路中或在含有電子元件或微處理器的一單一晶片上實踐。舉例而言，本揭露內容的實施例可經由系統單晶片(system-on-a-chip，SOC)實踐，其中第11圖中圖示的組件中的每一個或許多者可整合至一單一積體電路上。此SOC裝置可包括一或多個處理裝置、圖形單元、通信單元、系統虛擬化單元及各種應用程式功能性，其皆作為一單一積體電路整合(或「已燒錄」)至晶片基板上。
當經由SOC操作時，本文中描述的關於記憶體操作的功能性可經由與電子裝置1102的其他組件一起整合於單一積體電路(晶片)上的特殊應用邏輯來操作。本揭 露內容的實施例亦可使用能夠執行諸如「及(AND)」、「或(OR)」及「非(NOT)」的邏輯運算的其他技術來實踐，該等技術包括但不限於機械、光學、流體及量子技術。此外，可在一通用電腦內或在任何其他電路或系統中實踐實施例。
在一些實施例中，電子裝置1102視情況經由至一或多個網路(由網路1128表示)的一有線及/或無線連接存取(由虛線1124指出的可選連接及存取)一或多個伺服器計算裝置(由伺服器計算裝置1126表示)。伺服器計算裝置1126可與存儲於一或多個存儲裝置(由存儲裝置1130表示)上且由伺服器計算裝置1126執行的各種程式或服務互動。在一個實施例中，存儲裝置1130存儲用於第4圖及第7圖中展示的選擇電路的一或多個選擇訊號。
在一或多個實施例中，網路1128說明任一類型的網路，例如，企業內部網路及/或分散式計算網路(例如，網際網路)。電子裝置1102可為個人或手持式計算裝置或桌上型計算裝置。舉例而言，電子裝置1102可為智慧型電話、平板電腦、可佩戴裝置、桌上型電腦、膝上型電腦及/或伺服器(個別地或組合)。此電子裝置清單僅係為了實例目的，且不應被視為限制性。可利用提供一或多個模型化程式或服務及/或與一或多個模型化程式或服務互動的任一電子裝置。
雖然該等圖描繪某些組件、值及訊號位準，但其他 實施例不限於此等組件、值及訊號位準。舉例而言，第2圖將訊號邊緣銳化電路描繪為n型電晶體，且第5圖將訊號邊緣銳化電路描繪為p型電晶體。其他實施例可使用與該訊號邊緣銳化電路不同的一或多個類型的組件。
在一個態樣中，一記憶體裝置包括可操作地連接至一記憶體陣列的列驅動器電路。該記憶體陣列包括按列及行排列的記憶體單元。一字線可操作地連接至每一列中的記憶體單元。每一字線的近端可操作地連接至該列驅動器電路。訊號邊緣銳化電路可操作地連接至每一字線的一遠端。
在一些實施例中，記憶體裝置更包括延遲電路。延遲電路可操作地連接於時脈訊號線與訊號邊緣銳化電路之間。
在一些實施例中，訊號邊緣銳化電路包含n型電晶體。延遲電路包含可操作地連接至n型電晶體的閘極的反相器電路。
在一些實施例中，記憶體裝置更包括負載電路。負載電路可操作地連接至反相器電路的輸出端。
在一些實施例中，負載電路包含n型電晶體，n型電晶體的閘極可操作地連接至反相器電路的輸出端。
在一些實施例中，訊號邊緣銳化電路包含n型電晶體。延遲電路包含選擇電路、串聯連接的第一反相器電路與串聯連接的第二反相器電路。第一反相器電路的第一輸出端可操作地連接至選擇電路的第一輸入端。第二反相 器電路的第二輸出端可操作地連接至選擇電路的第二輸入端，且第一複數個反相器電路的第一輸出端可操作地連接至第二複數個反相器電路的輸入端。選擇電路可操作以接收選擇訊號，且基於選擇訊號，輸出第一輸出端的訊號或該第二輸出端的訊號。
在一些實施例中，訊號邊緣銳化電路包含p型電晶體。延遲電路包含可操作地連接至p型電晶體的閘極的緩衝器電路。
在一些實施例中，記憶體裝置更包括負載電路。負載電路可操作地連接至緩衝器電路的輸出端。
在一些實施例中，負載電路包含p型電晶體，p型電晶體的閘極可操作地連接至緩衝器電路的輸出端。
在一些實施例中，延遲電路包含選擇電路、串聯連接的第一緩衝器電路與串聯連接的第二緩衝器電路。選擇電路可操作地連接至p型電晶體的閘極。第一緩衝器電路的第一輸出端可操作地連接至選擇電路的第一輸入端。第二緩衝器電路的第二輸出端可操作地連接至選擇電路的第二輸入端，且第一緩衝器電路的第一輸出端可操作地連接至第二緩衝器電路的輸入端。選擇電路可操作以接收選擇訊號，且基於選擇訊號，輸出第一輸出端的訊號或第二輸出端的訊號。
在一些實施例中，列驅動器電路包含第一列驅動器電路。訊號邊緣銳化電路包含第二列驅動器電路。
在另一態樣中，一電子裝置包括可操作地連接至一 記憶體陣列的列驅動器電路。該記憶體陣列包括按列及行排列的記憶體單元。一字線可操作地連接至每一列中的記憶體單元。每一字線的近端可操作地連接至該列驅動器電路。訊號邊緣銳化電路可操作地連接至每一字線的一遠端。一延遲電路可操作地連接至該訊號邊緣銳化電路。
在一些實施例中，訊號邊緣銳化電路包含n型電晶體，n型電晶體的閘極可操作地連接至延遲電路的輸出端。
在一些實施例中，電子裝置進一步包含處理裝置與記憶體。記憶體可操作地連接至處理裝置且存儲選擇訊號。延遲電路包含選擇電路、串聯連接的第一反相器電路與串聯連接的第二反相器電路。第一反相器電路的第一輸出端可操作地連接至選擇電路的第一輸入端。第二反相器電路的第二輸出端可操作地連接至選擇電路的第二輸入端，且第一反相器電路的第一輸出端可操作地連接至第二反相器電路的輸入端。選擇電路可操作以接收來自選擇訊號的選擇訊號，且基於選擇訊號，輸出第一輸出端的訊號或第二輸出端的訊號。
在一些實施例中，電子裝置進一步包含負載電路。負載電路可操作地連接至延遲電路的輸出端。
在一些實施例中，訊號邊緣銳化電路包含p型電晶體，p型電晶體的閘極可操作地連接至延遲電路的輸出端。
在一些實施例中，電子裝置進一步包含負載電路。 負載電路可操作地連接至延遲電路的輸出端。
在又一態樣中，一種操作一記憶體裝置的方法包括基於一接收的時脈訊號及一接收的位址訊號啟動一字線。一經延遲的時脈訊號傳輸至可操作地連接至該字線的一第一訊號邊緣銳化電路，且在該字線上的一訊號的一上升邊緣經回應性地上拉，及/或一經延遲且反相的時脈訊號傳輸至可操作地連接至該字線的一第二訊號邊緣銳化電路，且在該字線上的該訊號的一下降邊緣經回應性地下拉。當該字線上的該訊號經上拉或下拉時，在該記憶體裝置中的至少一個位元線上的一預充電操作開始。
在一些實施例中，第一訊號邊緣銳化電路包含p型電晶體。
在一些實施例中，第二訊號邊緣銳化電路包含n型電晶體。
前文概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。
112:列
114:列驅動器電路
106:字線
102:記憶體單元
200:記憶體陣列
202:反及(NAND)閘
204:反相器電路
206:訊號線
208:訊號線
210:訊號邊緣銳化電路
212:延遲電路
214:訊號線
216:負載電路
218:節點
220:節點

Claims (10)

  1. 一種記憶體裝置，包含：列驅動器電路；及一記憶體陣列，可操作地連接至該列驅動器電路且包含：複數個記憶體單元，按列及行排列；一字線，可操作地連接至對應之一列中的該些記憶體單元，其中每一字線的一近端可操作地連接至該列驅動器電路；及訊號邊緣銳化電路，可操作地連接至每一字線的一遠端，並用以由一經延遲的時脈訊號所控制。
  2. 如請求項1所述之記憶體裝置，進一步包含：一延遲電路，可操作地連接於一時脈訊號線與該訊號邊緣銳化電路之間。
  3. 如請求項2所述之記憶體裝置，其中：該訊號邊緣銳化電路的每一者包含一n型電晶體；且該延遲電路包含可操作地連接至該n型電晶體的一閘極的一反相器電路。
  4. 如請求項2所述之記憶體裝置，其中：該訊號邊緣銳化電路包含一n型電晶體；且該延遲電路包含： 一選擇電路，可操作地連接至該n型電晶體的一閘極；串聯連接的第一複數個反相器電路，其中該第一複數個反相器電路的一第一輸出端可操作地連接至該選擇電路的一第一輸入端；及串聯連接的第二複數個反相器電路，其中該第二複數個反相器電路的一第二輸出端可操作地連接至該選擇電路的一第二輸入端，且該第一複數個反相器電路的該第一輸出端可操作地連接至該第二複數個反相器電路的一輸入端，其中該選擇電路可操作以接收一選擇訊號，且基於該選擇訊號，輸出該第一輸出端的一訊號或該第二輸出端的一訊號。
  5. 如請求項2所述之記憶體裝置，其中：該些訊號邊緣銳化電路的每一者包含一p型電晶體；且該延遲電路包含可操作地連接至該p型電晶體的一閘極的一緩衝器電路，其中：該延遲電路包含：一選擇電路，可操作地連接至該p型電晶體的該閘極；串聯連接的第一複數個緩衝器電路，其中該第一複數個緩衝器電路的一第一輸出端可操作地連接至該選擇電 路的一第一輸入端；及串聯連接的第二複數個緩衝器電路，其中該第二複數個緩衝器電路的一第二輸出端可操作地連接至該選擇電路的一第二輸入端，且該第一複數個緩衝器電路的該第一輸出端可操作地連接至該第二複數個緩衝器電路的一輸入端，其中該選擇電路可操作以接收一選擇訊號，且基於該選擇訊號，輸出該第一輸出端的一訊號或該第二輸出端的一訊號。
  6. 如請求項1所述之記憶體裝置，其中：該列驅動器電路包含一第一列驅動器電路；及該訊號邊緣銳化電路包含一第二列驅動器電路。
  7. 一種電子裝置，包含：列驅動器電路；及一記憶體陣列，可操作地連接至該列驅動器電路且包含：複數個記憶體單元，按列及行排列；一字線，可操作地連接至對應之一列中的該些記憶體單元，其中每一字線的一近端可操作地連接至該列驅動器電路；訊號邊緣銳化電路，可操作地連接至每一字線的一遠端；及 一延遲電路，其可操作地連接至該訊號邊緣銳化電路。
  8. 如請求項7所述之電子裝置，其中該訊號邊緣銳化電路包含一n型電晶體，該n型電晶體的一閘極可操作地連接至該延遲電路的一輸出端，其中：該電子裝置進一步包含：一處理裝置；及一記憶體，可操作地連接至該處理裝置且存儲一或多個選擇訊號；且該延遲電路包含：一選擇電路，可操作地連接至該n型電晶體的該閘極；串聯連接的第一複數個反相器電路，其中該第一複數個反相器電路的一第一輸出端可操作地連接至該選擇電路的一第一輸入端；及串聯連接的第二複數個反相器電路，其中該第二複數個反相器電路的一第二輸出端可操作地連接至該選擇電路的一第二輸入端，且該第一複數個反相器電路的該第一輸出端可操作地連接至該第二複數個反相器電路的一輸入端，其中該選擇電路可操作以接收來自該一或多個選擇訊號的一選擇訊號，且基於該選擇訊號，輸出該第一輸出 端的一訊號或該第二輸出端的一訊號。
  9. 如請求項7所述之電子裝置，其中該訊號邊緣銳化電路包含一p型電晶體，該p型電晶體的一閘極可操作地連接至該延遲電路的該輸出端，其中電子裝置進一步包含：一或多個負載電路，可操作地連接至該延遲電路的該輸出端。
  10. 一種操作一記憶體裝置之方法，包含：基於一接收的時脈訊號及一接收的位址訊號啟動一字線；執行以下步驟中的至少一者：將一經延遲的時脈訊號傳輸至可操作地連接至該字線的一第一訊號邊緣銳化電路，及回應性地上拉該字線上的一訊號的一上升邊緣；或將一經延遲且反相的時脈訊號傳輸至可操作地連接至該字線的一第二訊號邊緣銳化電路，及回應性地下拉該字線上的該訊號的一下降邊緣；及當該字線上的該訊號經上拉或下拉時，起始在該記憶體裝置中的至少一個位元線上的一預充電操作。
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