TWI747683B - 記憶體系統、操作記憶體元件的方法及電子元件 - Google Patents

記憶體系統、操作記憶體元件的方法及電子元件 Download PDF

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Abstract

本發明提供一種記憶體系統、操作記憶體元件的方法及電子元件。電子元件包含記憶體元件，電子元件包含記憶陣列，記憶陣列包含列記憶胞及行記憶胞。比較器電路可操作地連接至行記憶胞中的至少一行記憶胞。比較器電路包含預計算電路及可操作地連接至預計算電路的輸出的選擇電路。預計算電路可操作以預計算比較操作從而產生第一預計算訊號及第二預計算訊號。選擇電路可操作以自記憶胞行中的記憶胞接收第一胞元資料訊號。至少基於第一胞元資料訊號，選擇電路選擇第一預計算訊號抑或第二預計算訊號以自比較器電路輸出作為自記憶胞讀取的訊號。

Description

記憶體系統、操作記憶體元件的方法及電子元件
在本揭露的實施例中闡述的技術大體來說涉及一種系統、方法及元件，更具體來說，涉及一種記憶體系統、操作記憶體元件的方法及記憶體元件。
許多現代電子元件均包含電子記憶體。電子記憶體為經組態以將資料位元儲存在記憶胞中的記憶體元件。當前，諸如靜態隨機存取記憶體(static random access memory；SRAM)元件的許多記憶體元件在自記憶體元件輸出表示儲存於記憶胞中的資料的訊號之前執行資料比較操作。一旦自記憶陣列接收到有效的輸出訊號，則執行比較操作。因而，比較操作可消耗非所要的時間量，此是因為比較操作必須等待直至接收到有效的輸出訊號。
另外，在一些情形下，順序地執行比較操作必須等待一系列有效的輸出訊號進一步增加比較操作所消耗的時間量，此繼而不利地影響記憶體元件的總體操作。
本揭露提供一種記憶體系統，其包括記憶陣列及比較器電路。記憶陣列包括列記憶胞及行記憶胞。比較器電路可操作地連接至行記憶胞中的各別行記憶胞。比較器電路包括預計算電路及選擇電路。預計算電路可操作以產生第一預計算訊號及第二預計算訊號。選擇電路可操作地連接至預計算電路的輸出，且選擇電路可操作以：自各別行記憶胞中的記憶胞接收胞元資料訊號；以及至少基於胞元資料訊號，選擇第一預計算訊號抑或第二預計算訊號以自比較器電路輸出作為記憶胞的記憶體輸出訊號。
本揭露提供一種操作記憶體元件的方法，包括：預計算第一預計算訊號及第二預計算訊號；自記憶體元件中的記憶胞接收胞元資料訊號；以及至少基於胞元資料訊號，選擇第一預計算訊號抑或第二預計算訊號以輸出作為自記憶胞讀取的訊號。
本揭露提供一種電子元件，其包括處理元件及記憶體元件。記憶體元件可操作地連接至處理元件。記憶體元件包括記憶陣列及比較器電路。記憶陣列包括列記憶胞及行記憶胞。比較器電路可操作地連接至行記憶胞中的各別行記憶胞。比較器電路包括預計算電路及選擇電路。預計算電路可操作以產生第一預計算訊號及第二預計算訊號。選擇電路連接至預計算電路的輸出，且選擇電路可操作以：自各別行記憶胞中的記憶胞接收胞元資料訊號；以及至少基於胞元資料訊號，選擇第一預計算訊號抑或第二預計算訊號以自比較器電路輸出作為自記憶胞讀取的訊號。
90、118:處理元件
100:記憶體元件
102:記憶胞
104:記憶陣列
106:字元線
108:列解碼器電路
110、116:訊號線
112:位元線
114:行解碼器電路
120、922:電源供應器
122、902:電子元件
200、700、702、704、706、708、710、712、714、716、718:行
202:輸出電路
204:行輸出電路
300:比較器電路
302:預計算電路
304:選擇電路
400:第一傳輸閘
402:第二傳輸閘
404、406、422、502、504、508:訊號線
408、410、412、414:閘極
416:第一訊號線
418:第二訊號線
420:節點
500:多工器
600:第一反及閘
602:第二反及閘
604:第三反及閘
606:第四反及閘
608:第五反及閘
720:第一組訊號
728、722、724、726、728、732、734、736、738、742、744、746、748、750、752、754、756:列
730:第二組訊號
740:第三組訊號
800、802、804、806:方塊
900:系統
906:系統記憶體元件
908:作業系統
910:軟體程式
912:記憶體操作
914、930:儲存元件
916:輸入元件
918:輸出元件
920:通信元件
924:虛線
926:伺服器計算元件
928:網路
CAPINT:初始化訊號
CAPINTB:反相初始化訊號
CDINT:比較資料訊號
CDINTB:反相訊號
CIC:輸入訊號
Q0、Q1、Qn:胞元資料訊號
Qcn1:第一預計算訊號
Qcn2:第二預計算訊號
QP0、QP1、QPn:記憶體輸出訊號
QPn_prev:先前記憶體輸出訊號
Figure 109145879-A0305-02-0031-5
n:反相胞元資料訊號
STICKYINT:固著訊號
藉由結合隨附圖式的以下詳細描述，將易於理解本揭 露，其中相似參考編號指代相似結構部件，且其中：圖1示出根據一些實施例的可實踐本揭露的各態樣的記憶體元件的方塊圖。
圖2描繪根據一些實施例的圖1中所繪示的記憶陣列。
圖3示出根據一些實施例的圖2中所繪示的記憶陣列。
圖4描繪根據一些實施例的選擇電路的第一實例。
圖5示出根據一些實施例的選擇電路的第二實例。
圖6描繪根據一些實施例的實例比較器電路。
圖7示出根據一些實施例的輸入訊號、先前記憶體輸出訊號、預計算訊號以及記憶體輸出訊號的實例訊號位準。
圖8描繪根據一些實施例的操作記憶體元件的方法的流程圖。
圖9示出根據一些實施例的可包含一或多個記憶體元件的實例系統。
以下揭露提供用以實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例用以簡化本揭露。當然，此等組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複是出於簡單及清晰目 的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可本文中使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上方」、「下方」、「上部」、「頂部」、「底部」、「前側」、「背側」以及類似者的空間相對術語以描述如圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。由於在各種實施例中的組件可以多個不同定向而定位，故定向術語僅出於說明的目的來使用且決不存在限制。當與積體電路、半導體元件或電子元件的層結合使用時，定向術語意欲廣泛地解釋，且因此不應解釋為排除一或多個介入層或其他介入特徵或部件的存在。因此，本文中描述為形成於另一層上、上方或下方的或安置於另一層上、上方或下方的給定層可藉由一或多個額外層與所述另一層間隔開。
本文中所描述的實施例提供改良記憶體的輸出處的比較操作的管線式記憶體。在實施例中，比較計算為預計算的，此可由於比較操作的時間量減少而改良記憶體元件的總體效能。另外或替代地，在固定時間量內執行比較的評估。此等程序中的一者或兩者可增加記憶體的週期時間及/或改良系統位準處的記憶體的效能。
下文參考圖1至圖9論述這些實施例及其他實施例。然而，所屬領域中具通常知識者將容易理解：本文中相對於這些圖式所給出的詳細描述僅出於解釋性目的，且不應被認作限制性的。
圖1示出根據一些實施例的可實踐本揭露的各態樣的記憶體元件的方塊圖。在所示出的實施例中，記憶體元件100包含 佈置成列及行以形成記憶陣列104的記憶胞102。記憶體元件100可包含任何合適數目個列及行。舉例而言，記憶體元件包含R數目個列及C數目個行，其中R為大於或等於一的整數且C為大於或等於一的數字。其他實施例不限於記憶胞102的列及行。記憶陣列104中的記憶胞102可組構於任何合適的佈置中。
記憶胞102的每一列可操作地連接至一或多個字元線(統稱為字元線106)。字元線106可操作地連接至一或多個列解碼器電路(統稱為列解碼器電路108)。列解碼器電路108基於在訊號線110上接收的位址訊號來選擇特定字元線106。
記憶胞102的每一行可操作地連接至一或多個位元線(統稱為位元線112)。位元線112可操作地連接至一或多個行解碼器電路(統稱為行解碼器電路114)。行解碼器電路114基於在訊號線116上接收的選擇訊號來選擇特定位元線112。
處理元件118可操作地連接至記憶陣列104、列解碼器電路108以及行解碼器電路114。處理元件118可操作以控制記憶陣列104、列解碼器電路108以及行解碼器電路114的一或多個操作。可使用任何合適的處理元件。實例處理元件包含(但不限於)：中央處理單元、微處理器、特殊應用積體電路、圖像處理單元、場可程式化閘陣列或其組合。
電源供應器120可操作地連接至記憶陣列104、列解碼器電路108、行解碼器電路114以及處理元件118。處理元件118及/或電源供應器120可安置於與記憶陣列104相同的電路(例如巨集)中。在實例實施例中，巨集是指包含記憶陣列104及周邊裝置的記憶體單元，所述周邊裝置諸如控制區塊、輸入/輸出區塊、 列解碼器電路108、行解碼器電路114等等。在其他實施例中，處理元件118及/或電源供應器120可安置於單獨的電路中且可操作地連接至巨集(例如記憶陣列104)。
當資料將寫入記憶胞102(例如記憶胞102經程式化)或將自記憶胞102讀取時，在訊號線110上接收到記憶胞102的位址。列解碼器電路108激活或確證與位址相關聯的字元線106。在訊號線116上接收到選擇訊號且確證或激活與選擇訊號相關聯的位元線112。資料隨後寫入記憶胞102或自記憶胞102讀取。
在所示出的實施例中，記憶體元件100包含於電子元件122中。電子元件122可為任何合適的電子元件。實例電子元件包含(但不限於)計算元件或行動元件，諸如膝上型電腦及平板電腦、蜂巢式電話、電視、汽車、立體聲系統以及攝影機。
圖2描繪根據一些實施例的圖1中所繪示的記憶陣列。在所示出的實施例中，記憶陣列104可操作地連接至輸出電路202。記憶陣列104中的記憶胞(圖1中所繪示的記憶胞102)的每一行200可操作地連接至輸出電路202中的行輸出電路204。在實例實施例中，輸出電路202包含於圖1中所繪示的行解碼器電路114中。另外或替代地，在一個實施例中，輸出電路202中的一些或全部包含於具有記憶陣列104的巨集中。在其他實施例中，全部輸出電路202並未包含於具有記憶陣列104的巨集中。
每一行輸出電路204包含用於輸出特定記憶胞102的胞元資料訊號Qn(例如邏輯1或邏輯0)讀出的比較器電路(繪示於圖3中)。自記憶陣列104中的特定記憶胞讀取的胞元資料訊號Qn(訊號Q0、訊號Q1...訊號Qn)由各別行輸出電路204接收。行 輸出電路204中的比較器電路將胞元資料訊號Qn與參考值進行比較以產生記憶體輸出訊號QPn(訊號QP0、訊號QP1...訊號QPn)。結合圖3至圖8更詳細地描述比較器電路的實施例。實例比較器電路可減少比較操作所使用的時間量，此繼而改良記憶體元件(例如圖1及圖2中的記憶體元件100)的總體效能。
圖3示出根據一些實施例的圖2中所繪示的記憶陣列。如先前所描述，胞元資料訊號(訊號Qn)自記憶陣列104中的特定記憶胞獲得且由各別行輸出電路204接收。每一行輸出電路204包含用於將胞元資料訊號(訊號Qn)與已知值或參考值進行比較以判定特定記憶胞的記憶體輸出訊號(訊號QPn)的比較器電路300。
每一比較器電路300包含預計算電路302及選擇電路304。預計算電路302的輸出可操作地連接至選擇電路304的輸入。選擇電路304的輸出為記憶體輸出訊號(訊號QPn)。預計算電路302的一個輸入訊號為先前記憶體輸出訊號(訊號QPn_prev)。預計算電路302的其他輸入訊號為比較輸入訊號及控制訊號(圖3中集體地表示為CIC訊號)。在一個實施例中，其他輸入訊號包含：提供待比較的資料值的比較資料訊號CDINT、比較資料訊號CDINT的反相訊號CDINTB、指示輸出為先前記憶體輸出訊號(訊號QPn_prev)的固著訊號STICKYINT，以及將輸出(例如預計算訊號Qcn1及預計算訊號Qcn2)初始化至已知值的初始化訊號CAPINT的反相訊號CAPINTB。其他輸入訊號(CIC訊號)是此項技術中已知的且是由預計算電路302接收作為輸入的外部訊號。舉例而言，在一個實施例中，處理元件(例如圖1中的處理 元件118)及/或輸出電路(例如輸出電路202)中的電路產生其他輸入。結合圖6及圖7更詳細地描述預計算電路302的操作及輸入訊號。
使用輸入訊號CIC及QPn_prev訊號，預計算電路302預計算胞元資料訊號(訊號Qn)的比較。選擇電路304使用胞元資料訊號(訊號Qn)來選擇相關預計算訊號以輸出作為記憶體輸出訊號(訊號QPn)。每一預計算電路302計算每一所接收胞元資料訊號(Qn)的第一預計算訊號(Qcn1)及第二預計算訊號(Qcn2)。選擇電路304基於胞元資料訊號(訊號Qn)選擇及輸出第一預計算訊號(Qcn1)抑或第二預計算訊號(Qcn2)。
可藉由任何合適的開關實施選擇電路304。圖4描繪根據一些實施例的選擇電路的第一實例。選擇電路304包含可操作地連接至第二傳輸閘402的第一傳輸閘400。在一個實施例中，每一傳輸閘400、傳輸閘402包含可操作地與n型電晶體(例如nMOS電晶體)並聯連接的P型電晶體(例如pMOS電晶體)。
自預計算電路302(圖3)輸出的第一預計算訊號(訊號Qcn1)經由訊號線404輸入至第一傳輸閘400中。自預計算電路302輸出的第二預計算訊號(訊號Qcn2)經由訊號線406輸入至第二傳輸閘402中。來自特定記憶胞的胞元資料訊號(訊號Qn)分別地經由閘極408、閘極410輸入至第一傳輸閘400及第二傳輸閘402中。胞元資料訊號(訊號Qn)的反相訊號(訊號
Figure 109145879-A0305-02-0010-1
n)分別地經由閘極412、閘極414輸入至第一傳輸閘400及第二傳輸閘402中。在非限制性實例中，第一傳輸閘400及第二傳輸閘402各自包含接收胞元資料訊號(訊號Qn)且輸出反相胞元資料訊號(訊 號
Figure 109145879-A0305-02-0011-2
n)的反相器(圖中未繪示)。
胞元資料訊號及反相胞元資料訊號(訊號Qn及訊號
Figure 109145879-A0305-02-0011-3
)充當控制訊號，所述控制訊號用於選擇第一預計算訊號(訊號Qcn1)以在第一訊號線416上輸出抑或選擇第二預計算訊號(訊號Qcn2)以在第二訊號線418上輸出。在所示出的實施例中，第一訊號線416及第二訊號線418在節點420處連接在一起以形成訊號線422。如前面所指出，在訊號線422上自選擇電路304輸出的訊號為記憶體輸出訊號(訊號QPn)。
圖5示出根據一些實施例的選擇電路的第二實例。選擇電路304包含多工器500，所述多工器500自預計算電路302(圖3)接收第一預計算訊號(訊號Qcn1)作為訊號線502上的輸入且自預計算電路302接收第二預計算訊號(訊號Qcn2)作為訊號線504上的輸入。來自記憶胞的胞元資料訊號(訊號Qn)由多工器500在訊號線506上接收且用作選擇訊號以選擇第一預計算訊號(訊號Qcn1)抑或第二預計算訊號(訊號Qcn2)來在訊號線508上輸出。同樣，如前面所指出，在訊號線508上自選擇電路304輸出的訊號為記憶體輸出訊號(訊號QPn)。
圖6描繪根據一些實施例的實例比較器電路。如先前所描述，比較器電路300包含預計算電路302及選擇電路304。所示出的預計算電路302包含第一反及閘600、第二反及閘602、第三反及閘604、第四反及閘606以及第五反及閘608。第一反及閘600的輸出為第二反及閘602的輸入。第三反及閘604的輸出為第二反及閘602的輸入及第四反及閘606的輸入。第五反及閘608的輸出為第四反及閘606的輸入。第二反及閘602的輸出為預計算 訊號中的一者(例如第一預計算訊號Qcn1)。第四反及閘606的輸出為另一預計算訊號(例如第二預計算Qcn2)。如前面所指出，第一預計算訊號及第二預計算訊號(Qcn1及Qcn2)為自預計算電路302輸出的訊號。
第一反及閘600的第一輸入訊號為比較資料訊號CDINT，且第一反及閘600的第二輸入訊號為反相初始化訊號CAPINTB。第三反及閘604的第一輸入訊號為STICKYINT訊號，且第三反及閘604的第二輸入訊號為先前記憶體輸出訊號QPn_prev。第五反及閘608的第一輸入訊號為反相初始化訊號CAPINTB，且第五反及閘608的第二輸入訊號為比較資料訊號CDINT的反相訊號CDINT。
在一個實施例中，在胞元資料訊號Qn可用之前，計算第一預計算訊號Qcn1及第二預計算訊號Qcn2。胞元資料訊號Qn單獨地供選擇電路304(例如圖5)使用以選擇第一預計算訊號抑或第二預計算訊號(Qcn1及Qcn2)來輸出作為記憶體輸出訊號QPn，或胞元資料訊號Qn及反相胞元資料訊號
Figure 109145879-A0305-02-0012-4
n供選擇電路304(例如圖4)使用以選擇第一預計算訊號抑或第二預計算訊號(Qcn1及Qcn2)來輸出作為記憶體輸出訊號QPn。圖4中及圖6中所示出的選擇電路304分別在胞元資料訊號Qn等於零(0)時輸出第一預計算訊號Qcn1且在胞元資料訊號Qn等於一(1)時輸出第二預計算訊號Qcn2。
圖7描繪根據一些實施例的輸入訊號、先前記憶體輸出訊號、預計算訊號以及記憶體輸出訊號的實例訊號位準。每一列表示輸入訊號Qn、先前記憶體輸出訊號QPn_prev、第一預計算訊號 Qcn1及第二預計算訊號Qcn2以及記憶體輸出訊號QPn的一組給定訊號位準。特定而言，行700將胞元資料訊號Qn的訊號位準繪示為等於1且行702將胞元資料訊號Qn的訊號位準列出為等於0。自記憶胞接收的每一胞元資料訊號是兩個訊號位準中的一者(一抑或零)。
行704繪示輸入訊號CDINT的訊號位準、行706列出輸入訊號STICKYINT的訊號位準、行708描繪輸入訊號CAPINTB的訊號位準，且行710繪示輸入訊號QPn_prev的訊號位準。行712列出第一預計算訊號Qcn1的訊號位準且行714描繪第二預計算訊號Qcn2的訊號位準。如前面所指出，在一個實施例中，在胞元資料訊號Qn可用之前計算第一預計算訊號Qcn1及第二預計算訊號Qcn2，且胞元資料訊號Qn供選擇電路使用以選擇第一預計算訊號或第二預計算訊號(Qcn1或Qcn2)中的哪一者輸出作為記憶體輸出訊號QPn。
行716繪示當胞元資料訊號Qn等於1時，記憶體輸出訊號QPn的各別訊號位準。行718列出當胞元資料訊號Qn等於0時，記憶體輸出訊號QPn的各別訊號位準。通常，記憶體輸出訊號QPn的訊號位準獨立於且並不基於各種輸入訊號的訊號位準，而是基於第一預計算訊號Qcn1及第二預計算訊號Qcn2的計算以及胞元資料訊號Qn的訊號位準。然而，存在兩組訊號，其中記憶體輸出訊號QPn與輸入訊號STICKYINT及輸入訊號CAPINTB的訊號位準相關或基於輸入訊號STICKYINT及輸入訊號CAPINTB的訊號位準。第一組訊號720包含列722、列724、列726、列728，其中輸入訊號STICKYINT的訊號位準為零(0)且輸入訊號CAPINTB 的訊號位準為零(0)(參看行706及行708)。在第一組720中，無論輸入訊號CDINT、輸入訊號STICKYINT、輸入訊號CAPINTB以及輸入訊號QPn_prev的訊號位準如何，記憶體輸出訊號QPn的訊號位準為零(0)。舉例而言，在列722中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1的訊號位準為零(0)，且第二預計算訊號Qcn2的訊號位準為零(0)。在列722中，當胞元資料訊號Qn等於一(1)及零(0)時，記憶體輸出訊號QPn的訊號位準為零(0)。
在第一組訊號720的列724中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1的訊號位準為零(0)，且第二預計算訊號Qcn2的訊號位準為零(0)。在列724中，當胞元資料訊號Qn等於一(1)及零(0)時，記憶體輸出訊號QPn的訊號位準為零(0)。
在第一組訊號720的列726中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1的訊號位準為零(0)，且第二預計算訊號Qcn2的訊號位準為零(0)。在列726中，當胞元資料訊號Qn等於一(1)及零(0)時，記憶體輸出訊號QPn的訊號位準為零(0)。
在第一組訊號720的列728中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1的訊號位準為零(0)，且第二預計算訊號Qcn2的訊號位準為零(0)。在列728中，當胞元資料訊號Qn等於一(1)及零(0)時，記憶體輸出訊號QPn的訊號位準為零(0)。
其中記憶體輸出訊號QPn是基於輸入訊號STICKYINT及輸入訊號CAPINTB的訊號位準的第二組訊號730包含列732、列734、列736、列738，其中輸入訊號STICKYINT的訊號位準為一(1)且輸入訊號CAPINTB的訊號位準為零(0)(參看行706及行708)。在第二組730中，無論輸入訊號CDINT、輸入訊號STICKYINT、輸入訊號CAPINTB以及輸入訊號QPn_prev的訊號位準如何，記憶體輸出訊號QPn的訊號位準取決於先前記憶體輸出訊號QPn_prev的訊號位準。舉例而言，在列732中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為一(1)，輸入訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1及第二預計算訊號Qcn2的訊號位準皆為零(0)，所述訊號位準對應於QPn_prev的訊號位準。在列732中，當胞元資料訊號Qn等於一(1)及等於零(0)時，記憶體輸出訊號QPn的訊號位準對應於QPn_prev的訊號位準，所述訊號位準為零(0)。
在第二組訊號730的列734中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為一(1)，輸入 訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1及第二預計算訊號Qcn2的訊號位準皆為一(1)，所述訊號位準對應於QPn_prev的訊號位準。在列734中，當胞元資料訊號Qn等於一(1)及等於零(0)時，記憶體輸出訊號QPn的訊號位準對應於QPn_prev的訊號位準，所述記訊號位準為一(1)。
在第二組訊號730的列736中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為一(1)，輸入訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1及第二預計算訊號Qcn2的訊號位準皆為零(0)，所述訊號位準對應於QPn_prev的訊號位準。在列736中，當胞元資料訊號Qn等於一(1)及等於零(0)時，記憶體輸出訊號QPn的訊號位準對應於QPn_prev的訊號位準，所述訊號位準為零(0)。
在第二組訊號730的列738中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為一(1)，輸入訊號CAPINTB的訊號位準為零(0)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1及第二預計算訊號Qcn2的訊號位準皆為一(1)，所述訊號位準對應於QPn_prev的訊號位準。在列738中，當胞元資料訊號Qn等於一(1)及等於零(0)時，記憶體輸出訊號QPn的訊號位準對應於QPn_prev的訊號位準，所述訊號位準為一(1)。
第三組訊號740包含列742、列744、列746、列748、列750、列752、列754、列756。在第三組訊號740中，記憶體 輸出訊號QPn的訊號位準是基於第一預計算訊號Qcn1及第二預計算訊號Qcn2的計算以及胞元資料訊號Qn的訊號位準。舉例而言，在列742中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1的訊號位準為零(0)，且第二預計算訊號Qcn2的訊號位準為一(1)。在列742中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為一(1)，且當胞元資料訊號Qn等於零(0)時，記憶體輸出訊號QPn的訊號位準為零(0)。
在第三組訊號740的列744中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1的訊號位準為零(0)，且第二預計算訊號Qcn2的訊號位準為一(1)。在列744中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為一(1)，且當胞元資料訊號Qn等於零(0)時，記憶體輸出訊號QPn的訊號位準為零(0)。
在第三組訊號740的列746中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1的訊號位準為一(1)，且第二預計算訊號Qcn2的訊號位準為零(0)。在列746中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為零(0)，且當胞元資料訊號Qn等於零(0)時，記憶 體輸出訊號QPn的訊號位準為一(1)。
在第三組訊號740的列748中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為零(0)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1的訊號位準為一(1)，且第二預計算訊號Qcn2的訊號位準為零(0)。在列748中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為零(0)，且當胞元資料訊號Qn等於零(0)時，記憶體輸出訊號QPn的訊號位準為一(1)。
在第三組訊號740的列750中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為一(1)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1的訊號位準為零(0)，且第二預計算訊號Qcn2的訊號位準為一(1)。在列750中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為一(1)，且當胞元資料訊號Qn等於零(0)時，記憶體輸出訊號QPn的訊號位準為零(0)。
在第三組訊號740的列752中，輸入訊號CDINT的訊號位準為零(0)，輸入訊號STICKYINT的訊號位準為一(1)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1的訊號位準為一(1)，且第二預計算訊號Qcn2的訊號位準為一(1)。在列752中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為一(1)，且當胞元資料訊號Qn等於零(0)時，記憶 體輸出訊號QPn的訊號位準為一(1)。
在第三組訊號740的列754中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為一(1)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為零(0)。第一預計算訊號Qcn1的訊號位準為一(1)，且第二預計算訊號Qcn2的訊號位準為零(0)。在列754中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為零(0)，且當胞元資料訊號Qn等於零(0)時，記憶體輸出訊號QPn的訊號位準為一(1)。
在第三組訊號740的列756中，輸入訊號CDINT的訊號位準為一(1)，輸入訊號STICKYINT的訊號位準為一(1)，輸入訊號CAPINTB的訊號位準為一(1)，且先前記憶體輸出訊號QPn_prev的訊號位準為一(1)。第一預計算訊號Qcn1的訊號位準為一(1)，且第二預計算訊號Qcn2的訊號位準為一(1)。在列756中，當胞元資料訊號Qn等於一(1)時，記憶體輸出訊號QPn的訊號位準為一(1)，且當胞元資料訊號等於零(0)時，記憶體輸出訊號QPn的訊號位準為一(1)。
圖8示出根據一些實施例的自記憶胞讀取資料的實例方法的流程圖。初始地，在方塊800處計算記憶胞的第一預計算訊號(訊號Qcn1)及第二預計算訊號(訊號Qcn2)。在圖6中所示出的實施例中，使用輸入訊號CDINT、輸入訊號CAPINTB、輸入訊號STICKYINT、輸入訊號QPn_prev以及輸入訊號CDINTB來計算第一預計算訊號Qcn1及第二預計算訊號Qcn2。接著，如方塊802中所繪示，自記憶胞讀出資料以產生胞元資料訊號(訊號Qn)。程序 隨後轉到方塊804，其中基於胞元資料訊號的訊號位準(例如Qn=1或Qn=0)，第一預計算訊號(訊號Qcn1)抑或第二預計算訊號(訊號Qcn2)自選擇電路輸出作為記憶體輸出訊號(訊號QPn)。
在一些實施例中，在固定時間量內執行計算及選擇第一預計算訊號或第二預計算訊號的程序。執行比較操作的時間量是固定的且獨立於胞元資料訊號Qn。比較操作發生在胞元資料訊號Qn的訊號位準可用之前，且讀取記憶胞及獲得胞元資料訊號Qn的時間可變化(例如自接近於列的起點的記憶胞讀取對比讀取接近於列的終點的記憶胞)。在先前系統中，當讀取接近於列的終點的記憶胞時可出現更大的比較延遲。本文中所揭露的實施例藉由在固定時間量內執行比較操作來減少或消除更大比較延遲。
接著，如方塊806中所繪示，對是否將執行另一讀取操作(例如另一記憶胞待讀取)進行判定。倘若如此，則程序返回至方塊800且重複方塊800、方塊802、方塊804、方塊806直至已執行讀取操作為止。當將不執行另一讀取操作(例如將不讀取另一記憶胞中的資料)時，方法在方塊806處等待直至將執行另一讀取操作為止。
如前所描述，比較器電路的實施例可由於預計算比較操作而減少比較操作的時間量。自時脈至記憶體輸出(例如訊號QPn)的延遲定義為tcd_qp=tcd+td_compare_logic，其中tcd等於時脈至Q(Clock to Q)延遲且td_compare_logic為比較邏輯(例如比較器電路300)的時間延遲。預計算第一預計算訊號Qcn1及第二預計算訊號Qcn2可減少時脈至Q延遲，此繼而改良記憶體元件及/或管線式記憶體系統的週期時間及/或效能。
另外或替代地，自時脈至記憶體輸出(例如訊號QPn)的延遲定義為tcd_qp=tcd+tdelay_trans_gate，其中tcd=時脈至Q延遲且tdelay_trans_gate為選擇電路(例如選擇電路304)的時間延遲。在一些實施例中，歸一化閘延遲至基本閘延遲定義為tcd_qp=tcd+(0.5)(Base_gate_delay)。0.5值表示選擇電路的延遲。在其他實施例中，任何合適的值可用於表示選擇電路的延遲。在一些情形下，減少時脈至Q延遲(tcd_qp)，此繼而改良記憶體元件及/或管線式記憶體系統的週期時間及/或效能。
圖9描繪根據一些實施例的可包含一或多個記憶體元件的實例系統。系統900包含電子元件902。在實例組態中，電子元件902包含至少一個處理元件904及系統記憶體元件906。系統記憶體元件906可包含數個資料檔案及程式化模組的可執行指令，諸如與作業系統(operating system；OS)908相關聯的可執行指令；適用於剖析所接收輸入、判定所接收輸入的主題、判定與輸入相關聯的動作等的一或多個軟體程式(APPS)910，以及用於執行本文中所揭露的記憶體操作中的一些或全部的記憶體操作912在一個實施例中，系統記憶體元件906及/或儲存元件930儲存胞元資料訊號、第一預計算訊號及第二預計算訊號以及/或記憶體輸出訊號中的至少一者。在由處理元件904執行時，可執行指令可執行包含(但不限於)如本文中所描述的態樣的程序及/或使得所述程序待執行。
舉例而言，OS 908可適用於控制電子元件902的操作。此外，實施例可結合圖形程式館、其他作業系統或任何其他應用程式來實踐且不限於任何特定應用或系統。
電子元件902可具有額外特徵或功能。舉例而言，電子元件902可亦包含額外可卸除式及/或非可卸除式資料儲存元件914，諸如磁碟、光碟、磁帶及/或記憶卡或記憶棒。系統記憶體元件906及/或資料儲存元件914可實施為如本文中所揭露的記憶體元件。舉例而言，系統記憶體元件906及/或資料儲存元件914可為SRAM元件。
電子元件902亦可具有一或多個輸入元件916及一或多個輸出元件918。實例輸入元件916包含(但不限於)鍵盤、軌跡墊、滑鼠、筆、聲音或語音輸入元件，及/或觸摸、力及/或滑動輸入元件。輸出元件918可為一或多個顯示器、一或多個揚聲器、印表機、頭戴式耳機、觸覺(haptic/tactile)回饋元件以及類似者。電子元件902可包含允許與其他電子元件通信的一或多通信元件920。實例通信元件920包含(但不限於)射頻(radio frequency；RF)傳輸器、接收器及/或收發器電路(例如WiFi)、通用串列匯流排(universal serial bus；USB)、平行埠及/或串聯埠、蜂巢式元件、近場通信元件，以及近程無線元件。
電子元件902更包含電源供應器922，所述電源供應器922可實施為外部電源，諸如AC配接器。另外或替代地，電源供應器922可包含一或多個電池或補充電池或對電池再充電的供電對接托架。
系統記憶體元件906及儲存元件914可包含(但不限於)揮發性儲存器(例如隨機存取記憶體)、非揮發性儲存器(例如唯讀記憶體)、快閃記憶體或此類記憶體的任何組合。舉例而言，系統記憶體元件906及儲存元件914可各自為RAM、ROM、電可抹 除唯讀記憶體(electrically erasable read-only memory；EEPROM)、快閃記憶體或其他記憶體技術、CD-ROM、數位多功能光碟(digital versatile disk；DVD)或其他光學儲存器、匣式磁帶、磁帶、磁碟儲存器或其他磁性儲存元件，或可用於儲存資訊且可由電子元件902存取的任何其他製品。在一些情形下，任何此種記憶體或儲存元件可為電子元件902的部分或可操作地連接至電子元件902。
此外，實施例可在包括離散電子部件、含有邏輯閘的封裝或整合電子晶片、利用微處理器的電路的電路中實踐，或在含有電子部件或微處理器的單個晶片上實踐。舉例而言，本揭露的實施例可經由系統單晶片(system-on-a-chip；SOC)實踐，其中圖9中所示出的每一組件或許多組件可整合至單個積體電路上。此種SOC元件可包含一或多個處理元件、圖形單元、通信單元、系統虛擬化單元以及各種應用功能，以上所有均整合(或「燒錄」)至晶片基底上作為單個積體電路。
當經由SOC進行操作時，本文中關於記憶體操作描述的功能可經由與單個積體電路(晶片)上的電子元件902的其他組件整合的特殊應用邏輯進行操作。本揭露的實施例亦可使用能夠執行邏輯運算(諸如及(AND)、或(OR)以及非(NOT))的其他技術(包含但不限於力學、光學、流體以及量子技術)來實踐。另外，實施例可在通用電腦內或任何其他電路或系統中實踐。
在一些實施例中，電子元件902視情況地經由與一或多個網路(由網路928表示)進行有線及/或無線連接來存取(由虛線924指示的視情況的連接及存取)一或多個伺服器計算元件(由 伺服器計算元件926表示)。伺服器計算元件926可與儲存於一或多個儲存元件(由儲存元件930表示)上且由伺服器計算元件926執行的各種程式或服務互動。
在一或多個實施例中，網路928說明例如企業內部網路及/或分散式計算網路(例如網際網路)的任何類型的網路。電子元件902可為個人計算元件或手持型計算元件，或桌上型計算元件。舉例而言，電子元件902可為智慧型手機、平板電腦、可穿戴式元件、桌上型電腦、膝上型電腦及/或伺服器(個別地或組合地)。此電子元件清單僅用於實例目的且應不視為限制的。
儘管圖式描繪某些組件、值以及訊號位準，但其他實施例不限於此等組件、值以及訊號位準。舉例而言，圖6將預計算電路302描繪為包含五個反及閘。其他實施例不限於此實現方式且可使用不同類型的邏輯電路、電路以及其組合來建構預計算電路。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可較佳地理解本揭露的各態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他程序及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且所屬領域中具通常知識者可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
在一個態樣中，記憶體系統包含記憶陣列及比較器電路。記憶陣列包含一或多列記憶胞及一或多行記憶胞。比較器電 路可操作地連接至一或多行記憶胞中的各別行記憶胞。比較器電路包含預計算電路及可操作地連接至預計算電路的輸出的選擇電路。預計算電路可操作以產生第一預計算訊號及第二預計算訊號。選擇電路可操作以自各別行記憶胞中的記憶胞接收胞元資料訊號，且至少基於胞元資料訊號，選擇第一預計算訊號抑或第二預計算訊號以自比較器電路輸出作為記憶胞的記憶體輸出訊號。
在相關實施例中，所述選擇電路包括多工器。
在相關實施例中，所述選擇電路包括連接至第二傳輸閘的第一傳輸閘。
在相關實施例中，所述選擇電路執行：接收所述胞元資料訊號及反相胞元資料訊號；以及基於所述胞元資料訊號及所述反相胞元資料訊號，選擇所述第一預計算訊號抑或所述第二預計算訊號以自所述比較器電路輸出。
在相關實施例中，所述預計算電路包括：第一反及閘；第二反及閘，其中所述第一反及閘的輸出為進入所述第二反及閘的第一輸入，且所述第二反及閘的輸出為所述第一預計算訊號；第三反及閘，其中所述第三反及閘的輸出為進入所述第二反及閘的第二輸入；第四反及閘，其中所述第三反及閘的所述輸出為進入所述第四反及閘的第一輸入，且所述第四反及閘的輸出為所述第二預計算訊號；以及第五反及閘，其中所述第五反及閘的輸出為進入所述第四反及閘的第二輸入。
在相關實施例中，所述記憶體輸出訊號的訊號位準取決於先前記憶體輸出訊號的訊號位準。
在相關實施例中，所述記憶陣列包含於靜態隨機存取記 憶體元件中。
在另一態樣中，操作記憶體元件的方法包含預計算第一預計算訊號及第二預計算訊號且自記憶體元件中的記憶胞接收胞元資料訊號。至少基於胞元資料訊號，選擇第一預計算訊號抑或第二預計算訊號以輸出作為自記憶胞讀取的訊號。
在相關實施例中，使用自所述記憶胞讀取的先前訊號及多個輸入訊號來計算所述第一預計算訊號及所述第二預計算訊號。
在相關實施例中，所述方法更包括：接收反相胞元資料訊號；以及基於所述胞元資料訊號及所述反相胞元資料訊號，選擇所述第一預計算訊號抑或所述第二預計算訊號以輸出作為自所述記憶胞讀取的所述訊號。
在相關實施例中，所述記憶胞包括第一記憶胞；所述胞元資料訊號包括第一胞元資料訊號；以及所述方法更包括：判定是否將讀取第二記憶胞；以及基於判定將讀取所述第二記憶胞：預計算第一預計算訊號及第二預計算訊號；自所述第二記憶胞接收第二胞元資料訊號；以及至少基於所述第二胞元資料訊號，選擇所述第一預計算訊號抑或第二預計算訊號以輸出作為自所述第二記憶胞讀取的訊號。
在又另一態樣中，電子元件包含處理元件及可操作地連接至處理元件的記憶體元件。記憶體元件包含記憶陣列及比較器電路。記憶陣列包含一或多列記憶胞及一或多行記憶胞。比較器電路可操作地連接至一或多行記憶胞中的各別行記憶胞。比較器電路包含預計算電路及可操作地連接至預計算電路的輸出的選擇 電路。預計算電路可操作以產生第一預計算訊號及第二預計算訊號。選擇電路可操作以自各別行記憶胞中的記憶胞接收胞元資料訊號，且至少基於胞元資料訊號，選擇第一預計算訊號抑或第二預計算訊號以自比較器電路輸出作為自記憶胞讀取的訊號。
在相關實施例中，所述選擇電路包括多工器。
在相關實施例中，所述選擇電路包括連接至第二傳輸閘的第一傳輸閘。
在相關實施例中，所述選擇電路執行：接收所述胞元資料訊號及反相胞元資料訊號；以及基於所述胞元資料訊號及所述反相胞元資料訊號，選擇所述第一預計算訊號抑或所述第二預計算訊號以自所述比較器電路輸出。
在相關實施例中，所述預計算電路包括：第一反及閘；第二反及閘，其中所述第一反及閘的輸出為進入所述第二反及閘的第一輸入，且所述第二反及閘的輸出為所述第一預計算訊號；第三反及閘，其中所述第三反及閘的輸出為進入所述第二反及閘的第二輸入；第四反及閘，其中所述第三反及閘的所述輸出為進入所述第四反及閘的第一輸入，且所述第四反及閘的輸出為所述第二預計算訊號；以及第五反及閘，其中所述第五反及閘的輸出為進入所述第四反及閘的第二輸入。
在相關實施例中，自所述記憶胞讀取的所述訊號的訊號位準取決於自所述記憶胞讀取的先前訊號的訊號位準。
在相關實施例中，所述記憶體元件包括靜態隨機存取記憶體元件。
在相關實施例中，所述電子元件包括行動元件。
在相關實施例中，使用自所述記憶胞讀取的先前訊號及多個輸入訊號來計算所述第一預計算訊號及所述第二預計算訊號；以及自所述記憶胞讀取的訊號的訊號位準是基於第一輸入訊號STICKYINT的訊號位準且基於第二輸入訊號CAPINTB的訊號位準。
對本申請案中提供的一或多個態樣的描述及說明並不意欲以任何方式限制或限定如所主張的本揭露的範疇。本申請案中提供的態樣、實例以及細節被視為足以傳達所有權且使得其他人能夠做出及使用所主張揭露的最佳模式。所主張揭露不應解釋為受限於本申請案中提供的任何態樣、實例或細節。無論以組合形式抑或單獨繪示及描述，各種特徵(結構性及方法性兩者)均意欲選擇性包含或省略以產生具有特徵的特定集合的實施例。已提供對本申請案的描述及說明，所屬領域中具有通常知識者可設想屬於實施於本申請案中的一般發明概念的更廣態樣的精神內而不脫離所主張揭露的更廣範疇的變型、修改以及替代性態樣。
100:記憶體元件
104:記憶陣列
204:行輸出電路
300:比較器電路
302:預計算電路
304:選擇電路
Q0、Qn:胞元資料訊號
QP0、QPn:記憶體輸出訊號
QPn_prev先前記憶體輸出訊號

Claims (10)

  1. 一種記憶體系統，包括：記憶陣列，包括一或多列記憶胞及一或多行記憶胞；以及比較器電路，連接至所述一或多行記憶胞中的各別行記憶胞，所述比較器電路包括：預計算電路，產生第一預計算訊號及第二預計算訊號；以及選擇電路，連接至所述預計算電路的輸出且所述選擇電路執行：自所述各別行記憶胞中的記憶胞接收胞元資料訊號；以及至少基於所述胞元資料訊號，選擇所述第一預計算訊號抑或所述第二預計算訊號以自所述比較器電路輸出作為所述記憶胞的記憶體輸出訊號。
  2. 如請求項1所述的記憶體系統，其中所述選擇電路包括連接至第二傳輸閘的第一傳輸閘。
  3. 如請求項2所述的記憶體系統，其中所述選擇電路執行：接收所述胞元資料訊號及反相胞元資料訊號；以及基於所述胞元資料訊號及所述反相胞元資料訊號，選擇所述第一預計算訊號抑或所述第二預計算訊號以自所述比較器電路輸出。
  4. 如請求項1所述的記憶體系統，其中所述預計算電路包括： 第一反及閘；第二反及閘，其中所述第一反及閘的輸出為進入所述第二反及閘的第一輸入，且所述第二反及閘的輸出為所述第一預計算訊號；第三反及閘，其中所述第三反及閘的輸出為進入所述第二反及閘的第二輸入；第四反及閘，其中所述第三反及閘的所述輸出為進入所述第四反及閘的第一輸入，且所述第四反及閘的輸出為所述第二預計算訊號；以及第五反及閘，其中所述第五反及閘的輸出為進入所述第四反及閘的第二輸入。
  5. 如請求項1所述的記憶體系統，其中所述記憶體輸出訊號的訊號位準取決於先前記憶體輸出訊號的訊號位準。
  6. 一種操作記憶體元件的方法，所述方法包括：預計算第一預計算訊號及第二預計算訊號；自所述記憶體元件中的記憶胞接收胞元資料訊號；以及至少基於所述胞元資料訊號，選擇所述第一預計算訊號抑或第二預計算訊號以輸出作為自所述記憶胞讀取的訊號。
  7. 如請求項6所述的操作記憶體元件的方法，其中使用自所述記憶胞讀取的先前訊號及多個輸入訊號來計算所述第一預計算訊號及所述第二預計算訊號。
  8. 如請求項6所述的操作記憶體元件方法，所述方法更包括：接收反相胞元資料訊號；以及 基於所述胞元資料訊號及所述反相胞元資料訊號，選擇所述第一預計算訊號抑或所述第二預計算訊號以輸出作為自所述記憶胞讀取的所述訊號。
  9. 如請求項6所述的操作記憶體元件的方法，其中：所述記憶胞包括第一記憶胞；所述胞元資料訊號包括第一胞元資料訊號；以及所述方法更包括：判定是否將讀取第二記憶胞；以及基於判定將讀取所述第二記憶胞：預計算第一預計算訊號及第二預計算訊號；自所述第二記憶胞接收第二胞元資料訊號；以及至少基於所述第二胞元資料訊號，選擇所述第一預計算訊號抑或第二預計算訊號以輸出作為自所述第二記憶胞讀取的訊號。
  10. 一種電子元件，包括：處理元件；以及記憶體元件，連接至所述處理元件，其中所述記憶體元件包括：記憶陣列，包括一或多列記憶胞及一或多行記憶胞；以及比較器電路，連接至所述一或多行記憶胞中的各別行記憶胞，所述比較器電路包括：預計算電路，產生第一預計算訊號及第二預計算訊號；以及 選擇電路，連接至所述預計算電路的輸出且所述選擇電路執行：自所述各別行記憶胞中的記憶胞接收胞元資料訊號；以及至少基於所述胞元資料訊號，選擇所述第一預計算訊號抑或所述第二預計算訊號以自所述比較器電路輸出作為自所述記憶胞讀取的訊號。
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