KR102057503B1

KR102057503B1 - 반도체 회로

Info

Publication number: KR102057503B1
Application number: KR1020130096696A
Authority: KR
Inventors: 김민수
Original assignee: 삼성전자 주식회사
Priority date: 2013-08-14
Filing date: 2013-08-14
Publication date: 2019-12-19
Also published as: KR20150019618A; US9100016B2; US20150048876A1

Abstract

반도체 회로가 제공된다. 반도체 회로는, 인에이블 신호(enable signal), 센스 인에이블 신호(sense enable signal), 및 클럭 신호가 입력되는 입력 노드, 및 고전압 모드에서, 센스 인에이블 신호의 신호 레벨과는 무관하게 인에이블 신호의 신호 레벨이 제1 레벨인 동안 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하고, 저전압 모드에서, 인에이블 신호 또는 센스 인에이블 신호 중 적어도 하나의 신호 레벨이 제1 레벨인 동안 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하는 클럭 게이팅 회로를 포함한다.

Description

반도체 회로{Semiconductor circuit}

본 발명은 반도체 회로에 관한 것이다.

반도체 회로에서, 전략 절감 등의 목적을 위해 클럭을 제공하거나 차단하는 회로가 필요한 경우가 있다. 클럭 게이팅 회로(Clock Gating Circuit)는 특정 회로의 동작이 필요하지 않는 경우 그 회로에 클럭을 공급하지 않는데 이용되고 있다.

본 발명이 해결하고자 하는 기술적 과제는 동작 신뢰성이 향상된 반도체 회로를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 회로는, 인에이블 신호(enable signal), 센스 인에이블 신호(sense enable signal), 및 클럭 신호가 입력되는 입력 노드, 및 고전압 모드에서, 센스 인에이블 신호의 신호 레벨과는 무관하게 인에이블 신호의 신호 레벨이 제1 레벨인 동안 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하고, 저전압 모드에서, 인에이블 신호 또는 센스 인에이블 신호 중 적어도 하나의 신호 레벨이 제1 레벨인 동안 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하는 클럭 게이팅 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 입력단에는 저전압(low voltage) 모드 신호가 더 입력되고, 상기 고전압 모드에서 상기 저전압 모드 신호의 신호 레벨은 상기 제1 레벨과 다른 제2 레벨이고, 상기 저전압 모드에서 상기 저전압 모드 신호의 신호 레벨은 상기 제1 레벨일 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 제1 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 제2 레벨은 논리 로우 레벨(logical low level)을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 클럭 게이팅 회로는, 상기 저전압 모드에서 노말 동작할 경우, 상기 인에이블 신호의 신호 레벨이 제1 레벨인 동안 상기 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하고, 상기 저전압 모드에서 스캔 동작할 경우, 상기 클럭 신호에 대응하는 인에이블 클럭 신호를 출력할 수 있다.

본 발명의 몇몇 실시예에서, 상기 클럭 게이팅 회로의 피드백 노드의 전압 레벨은, 상기 클럭 게이팅 회로가 고전압 모드에서 동작할 경우, 상기 인에이블 신호의 신호 레벨이 상기 제1 레벨과 다른 제2 레벨인 동안, 상기 클럭 신호의 신호 레벨에 따라 변경되고, 상기 클럭 게이팅 회로가 저전압 모드에서 노말 동작할 경우, 상기 인에이블 신호의 신호 레벨에 따라 변경되고, 상기 클럭 게이? 회로가 저전압 모드에서 스캔 동작할 경우, 상기 제1 레벨을 유지할 수 있다.

본 발명의 몇몇 실시예에서, 상기 클럭 게이팅 회로는, 클럭 게이팅 셀과,

상기 인에이블 신호와 센스 인에이블 신호를 논리 연산하여 논리 연산 신호를 생성하는 논리 연산부와, 상기 고전압 모드에서 상기 인에이블 신호를 상기 클럭 게이팅 셀에 제공하고, 상기 저전압 모드에서 상기 논리 연산 신호를 상기 클럭 게이팅 셀에 제공하는 신호 선택부를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 논리 연산은 OR 연산을 포함하고, 상기 논리 연산부는 OR 게이트를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 신호 선택부는 상기 저전압 모드 신호의 신호 레벨에 따라 멀티플렉싱(multiplexing)을 수행하는 멀티플렉서를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 반도체 회로는, 상기 논리 연산부의 입력단 또는 상기 논리 연산부의 출력단 중 적어도 하나에 접속된 지연 버퍼(delay buffer)을 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 회로는, 클럭 게이팅 셀, 및 고전압 모드에서, 인에이블 신호(enable signal)를 제1 시간만큼 지연시켜 클럭 게이팅 셀에 제공하고, 저전압 모드에서, 인에이블 신호를 제1 시간 보다 큰 제2 시간만큼 지연시켜 클럭 게이팅 셀에 제공하는 지연부를 포함한다.

본 발명의 몇몇 실시예에서, 상기 지연부는, 상기 저전압 모드에서, 상기 인에이블 신호와 센스 인에이블 신호(sense enable signal)를 논리 연산하여 생성한 논리 연산 신호를 상기 제2 시간만큼 지연시켜 상기 클럭 게이팅 셀에 제공할 수 있다.

본 발명의 몇몇 실시예에서, 상기 지연부는, 상기 인에이블 신호와 센스 인에이블 신호를 논리 연산하여 논리 연산 신호를 생성하는 논리 연산부와, 저전압 모드 신호의 신호 레벨이 제1 레벨인 경우 상기 인에이블 신호를 상기 클럭 게이팅 셀에 제공하고, 상기 저전압 모드 신호의 신호 레벨이 제2 레벨인 경우 상기 논리 연산 신호를 상기 클럭 게이팅 셀에 제공하는 신호 선택부를 포함할 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 회로의 개념 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 회로의 상세 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 회로의 개념 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 회로의 상세 블록도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 회로의 상세 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다.
도 7 내지 도 12는 도 6에 도시된 반도체 회로의 동작을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시예들에 따른 반도체 회로가 채용된 예시적인 전자 시스템의 구성을 도시한 블록도이다.
도 14는 도 13의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
도 15는 도 13의 전자 시스템이 테블릿 PC에 적용되는 예를 도시한 도면이다.
도 16은 도 13의 전자 시스템이 노트북에 적용되는 예를 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 반도체 회로의 개념 블록도이다. 이하에서는 본 발명의 실시예들에 따른 반도체 회로가 클럭 게이팅 회로(clock gating circuit)인 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.

도 1을 참조하면, 반도체 회로(1)는 지연부(10)와 클럭 게이팅 셀(20)를 포함한다. 여기서, 지연부(10)와 클럭 게이팅 셀(20)은 클럭 게이팅 회로를 구성할 수 있다.

지연부(10)는, 고전압 모드에서, 인에이블 신호(E; Enable signal)를 제1 시간(T1)만큼 지연시켜 클럭 게이팅 셀(20)에 제공할 수 있다. 그리고 지연부(10)는, 저전압 모드에서, 인에이블 신호(E)를 제1 시간(T1) 보다 큰 제2 시간(T2)만큼 지연시켜 클럭 게이팅 셀(20)에 제공할 수 있다.

본 발명의 몇몇 실시예에서, 반도체 회로(1)가 고전압 모드에서 동작하는 경우, 저전압 모드 신호(LV; Low Voltage signal)의 신호 레벨은 제1 레벨(예를 들어, 논리 로우 레벨(logical low level), 이하 L이라고 표현한다)일 수 있다. 그리고, 반도체 회로(1)가 저전압 모드에서 동작하는 경우, 저전압 모드 신호(LV)의 신호 레벨은 제2 레벨(예를 들어, 논리 하이 레벨(logical high level), 이하 H라고 표현한다)일 수 있다. 즉, 도 1에서, 반도체 회로(1)가 고전압 모드에서 동작하여 저전압 모드 신호(LV)의 신호 레벨인 제1 레벨(L)일 경우, 지연부(10)는 인에이블 신호(E)를 제1 시간(T1)만큼 지연시켜 클럭 게이팅 셀(20)에 제공하고, 반도체 회로(1)가 저전압 모드에서 동작하여 저전압 모드 신호(LV)의 신호 레벨인 제2 레벨(H)일 경우, 지연부(10)는 인에이블 신호(E)를 제2 시간(T2)만큼 지연시켜 클럭 게이팅 셀(20)에 제공할 수 있다.

이하에서는, 특정 신호의 신호 레벨(signal level)이 예를 들어, 특정 신호의 전압 레벨(voltage level)인 것을 예로 들어 본 발명의 실시예들에 따른 반도체 회로들을 설명할 것이다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 신호 레벨의 양상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시에에서는, 특정 신호의 신호 레벨이 예를 들어, 특정 신호의 전류 레벨(current level)인 것으로 변형되어 적용될 수도 있다.

클럭 게이팅 셀(20)은 지연부(10)의 출력을 제공받고, 지연부(10)의 출력이 제2 레벨(H)인 동안, 제공 받은 클럭 신호(CK)를 인에이블 클럭 신호(ECK)로 생성하여 출력할 수 있다.

본 실시예에 따른 반도체 회로(1)에서는, 이처럼 동작 속도가 빠른 고전압 모드에서는, 클럭 게이팅 셀(20)에 지연(delay)이 최소화된 인에이블 신호(E)를 제공함으로써 빠른 클럭 게이팅 동작이 수행되도록 한다. 한편, 동작 속도가 늦은 저전압 모드에서는, 비교적 큰 홀드 마진(hold margin)이 필요하며, 이에 따라 홀드 시간(hold time)이 충분히 확보되어야 안정되게 클럭 게이팅 동작을 수행할 수 있다. 따라서, 본 실시예에 따른 반도체 회로(1)에서는, 이처럼 동작 속도가 느린 저전압 모드에서는, 클럭 게이팅 셀(20)에 고전압 모드에서보다 지연이 증가된 인에이블 신호(E)를 제공함으로써 안정성 있는 클럭 게이팅 동작이 수행되도록 한다. 이에 따라 반도체 회로(1)의 동작 신뢰성이 향상될 수 있다.

도 2는 본 발명의 일 실시예에 따른 반도체 회로의 상세 블록도이다. 도 2에는 도 1에 도시된 반도체 회로(1)의 일 실시예가 도시되어 있으며, 이하에서는 이를 바탕으로 설명을 진행할 것이다. 하지만, 본 발명이 도 2에 도시된 실시예에 제한되는 것은 아니다.

도 2를 참조하면, 지연부(10)는 신호 선택부(10a)와 지연 버퍼(delay buffer)(10b)로 구성될 수 있다.

신호 선택부(10a)의 제1 입력으로는 제1 입력 노드(31)에 제공되는 인에이블 신호(E)가 제공될 수 있다. 그리고, 신호 선택부(10a)의 제2 입력으로는 제1 입력 노드(31)에 제공되는 인에이블 신호(E)가 지연 버퍼(10b)를 거쳐 제공될 수 있다.

본 발명의 몇몇 실시예에서, 신호 선택부(10a)는 제3 입력 노드(33)에 제공되는 저전압 모드 신호(LV)의 신호 레벨에 따라 멀티플렉싱(multiplexing)을 수행하는 예를 들어, 멀티플렉서(multiplexer)일 수 있다.

구체적으로, 저전압 모드 신호(LV)의 신호 레벨이 제1 레벨(L)인 고전압 모드에서, 인에이블 신호(E)는 지연 없이 클럭 게이팅 셀(20)에 제공될 수 있다. 한편, 저전압 모드 신호(LV)의 신호 레벨이 제2 레벨(H)인 저전압 모드에서, 인에이블 신호(E)는 지연 버퍼(10b)를 거쳐 지연된 후 클럭 게이팅 셀(20)에 제공될 수 있다.

비록 도 2에서는 하나의 지연 버퍼(10b)만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 지연 버퍼(10b)의 수는 얼마든지 더 증가될 수 있다.

클럭 게이팅 셀(20)은 지연부(10)로부터 제공받은 출력이 제2 레벨(H)인 동안, 제4 입력 노드(34)로부터 제공받은 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)를 생성하여 이를 출력 노드(35)에 출력할 수 있다.

본 실시예에 따른 반도체 회로(1)는 이러한 구성에 따라 앞서 설명한 것과 같이 반도체 회로(1)의 동작 신뢰성을 향상시킬 수 있다.

도 3은 본 발명의 다른 실시예에 따른 반도체 회로의 개념 블록도이다.

도 3을 참조하면, 반도체 회로(2)는 지연부(12)와 클럭 게이팅 셀(20)를 포함한다. 여기서, 지연부(12)와 클럭 게이팅 셀(20)은 클럭 게이팅 회로를 구성할 수 있다.

지연부(12)는, 고전압 모드에서, 인에이블 신호(E)를 제1 시간(T1)만큼 지연시켜 클럭 게이팅 셀(20)에 제공할 수 있다. 그리고 지연부(10)는, 저전압 모드에서, 인에이블 신호(E)와 센스 인에이블 신호(SE; Sense Enable signal)를 논리 연산하여 생성한 논리 연산 신호(예를 들어, 도 4의 LS)를 제1 시간(T1) 보다 큰 제2 시간(T2)만큼 지연시켜 클럭 게이팅 셀(20)에 제공할 수 있다.

본 발명의 몇몇 실시예에서, 반도체 회로(2)가 고전압 모드에서 동작하는 경우, 저전압 모드 신호(LV)의 신호 레벨은 제1 레벨(L)일 수 있다. 그리고, 반도체 회로(2)가 저전압 모드에서 동작하는 경우, 저전압 모드 신호(LV)의 신호 레벨은 제2 레벨(H)일 수 있다. 즉, 도 3에서, 반도체 회로(2)가 고전압 모드에서 동작하여 저전압 모드 신호(LV)의 신호 레벨인 제1 레벨(L)일 경우, 지연부(12)는 인에이블 신호(E)를 제1 시간(T1)만큼 지연시켜 클럭 게이팅 셀(20)에 제공하고, 반도체 회로(2)가 저전압 모드에서 동작하여 저전압 모드 신호(LV)의 신호 레벨인 제2 레벨(H)일 경우, 지연부(12)는 인에이블 신호(E)와 센스 인에이블 신호(SE) 중 적어도 하나를 제2 시간(T2)만큼 지연시켜 클럭 게이팅 셀(20)에 제공할 수 있다.

클럭 게이팅 셀(20)은 지연부(12)의 출력을 제공받고, 지연부(12)의 출력이 제2 레벨(H)인 동안, 제공 받은 클럭 신호(CK)를 인에이블 클럭 신호(ECK)로 생성하여 출력할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 반도체 회로의 상세 블록도이다. 도 4에는 도 3에 도시된 반도체 회로(2)의 일 실시예가 도시되어 있으며, 이하에서는 이를 바탕으로 설명을 진행할 것이다. 하지만, 본 발명이 도 4에 도시된 실시예에 제한되는 것은 아니다.

도 4를 참조하면, 지연부(12)는 신호 선택부(12a)와 논리 연산부(12b)로 구성될 수 있다.

신호 선택부(12a)의 제1 입력으로는 제1 입력 노드(31)에 제공되는 인에이블 신호(E)가 제공될 수 있다. 그리고, 신호 선택부(12a)의 제2 입력으로는 논리 연산부(12b)가 출력하는 논리 연산 신호(LS)가 제공될 수 있다.

본 발명의 몇몇 실시예에서, 신호 선택부(12a)는 제3 입력 노드(33)에 제공되는 저전압 모드 신호(LV)의 신호 레벨에 따라 멀티플렉싱(multiplexing)을 수행하는 예를 들어, 멀티플렉서(multiplexer)일 수 있다.

논리 연산부(12b)는 제1 입력 노드(31)에 제공되는 인에이블 신호(E)와 제2 입력 노드(32)에 제공되는 센스 인에이블 신호(SE)를 논리 연산하고 이를 바탕으로 논리 연산 신호(LS)를 생성할 수 있다. 본 발명의 몇몇 실시예에서, 논리 연산부(12b)는 도시된 것과 같이 OR 게이트를 포함할 수 있다.

클럭 게이팅 셀(20)은 지연부(12)로부터 제공받은 출력이 제2 레벨(H)인 동안, 제4 입력 노드(34)로부터 제공받은 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)를 생성하여 이를 출력 노드(35)에 출력할 수 있다.

도 4에 도시된 반도체 회로(2)의 동작을 설명하면 다음과 같다.

먼저, 반도체 회로(2)가 고전압 모드에서 동작하는 경우, 즉, 저전압 모드 신호(LV)의 신호 레벨이 제1 레벨(L)인 경우, 인에이블 신호(E)는 지연 없이 클럭 게이팅 셀(20)에 제공된다. 따라서, 클럭 게이팅 셀(20)은, 스캔 인에이블 신호(SE)의 신호 레벨과는 무관하게 인에이블 신호(E)가 제2 레벨(H)인 동안, 제4 입력 노드(34)에 제공되는 클럭 신호(CK)에 대응하여 인에이블 클럭 신호(ECK)를 생성하고, 이를 출력 노드(35)에 출력할 수 있다.

다음, 반도체 회로(2)가 저전압 모드에서 동작하는 경우, 즉, 저전압 모드 신호(LV)의 신호 레벨이 제2 레벨(H)인 경우에는 반도체 회로(2)의 동작은 노멀(normal) 동작과 스캔(scan) 동작으로 구분될 수 있다.

먼저, 스캔 인에이블 신호(SE)의 신호 레벨이 제1 레벨(L)인 노멀 동작에서, 인에이블 신호(E)는 논리 연산부(12b)에 의해 지연되어 클럭 게이팅 셀(20)에 제공된다. 따라서, 클럭 게이팅 셀(20)은, 인에이블 신호(E)가 제2 레벨(H)인 동안, 제4 입력 노드(34)에 제공되는 클럭 신호(CK)에 대응하여 인에이블 클럭 신호(ECK)를 생성하고, 이를 출력 노드(35)에 출력할 수 있다.

다음, 스캔 인에이블 신호(SE)의 신호 레벨이 제2 레벨(H)인 스캔 동작에서, 논리 연산부(12b)가 출력하는 논리 연산 신호(LS)의 신호 레벨은 인에이블 신호(E)의 신호 레벨과 상관 없이 항상 제2 레벨(H)이 된다. 따라서, 클럭 게이팅 셀(20)은, 센스 인에이블 신호(SE)가 제2 레벨(H)인 동안, 제4 입력 노드(34)에 제공되는 클럭 신호(CK)에 대응하여 인에이블 클럭 신호(ECK)를 생성하고, 이를 출력 노드(35)에 출력할 수 있다. 다시 말해, 클럭 게이팅 셀(20)은 스캔 시프트(scan shift) 동작을 수행할 수 있다.

이처럼 본 실시예에 따른 반도체 회로(3)에서는, 동작 속도가 빠른 고전압 모드에서는, 클럭 게이팅 셀(20)에 지연이 최소화된 인에이블 신호(E)를 제공함으로써 빠른 클럭 게이팅 동작을 수행할 수 있다.

한편, 동작 속도가 늦은 저전압 모드의 노말 동작에서는, 클럭 게이팅 셀(20)에 고전압 모드에서보다 지연이 증가된 인에이블 신호(E)를 제공함으로써 홀드 시간(hold time)을 증가시켜 안정성 있는 클럭 게이팅 동작을 수행할 수 있다.

마지막으로, 동작 속도가 늦은 저전압 모드의 스캔 동작에서는, 클럭 게이팅 셀(20)이 인에이블 신호(E)와 무관하게 스캔 시프트 동작을 수행하도록 할 수 있다.

즉, 반도체 회로(2)의 동작 전압과는 무관하게 반도체 회로(2)가 신뢰성 있게 동작할 수 있다.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 회로의 상세 블록도이다. 이하에서는 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.

도 5를 참조하면, 반도체 회로(3)의 지연부(14)는, 신호 선택부(14a), 논리 연산부(14b) 및 지연 버퍼(14c~e)를 포함할 수 있다.

신호 선택부(14a)는 제3 입력 노드(33)에 제공되는 저전압 모드 신호(LV)의 신호 레벨에 따라 멀티플렉싱을 수행하는 예를 들어, 멀티플렉서일 수 있다.

논리 연산부(14b)는 제1 입력 노드(31)에 제공되는 인에이블 신호(E)와 제2 입력 노드(32)에 제공되는 센스 인에이블 신호(SE)를 논리 연산하고 이를 바탕으로 논리 연산 신호(LS)를 생성할 수 있다. 본 발명의 몇몇 실시예에서, 논리 연산부(14b)는 도시된 것과 같이 OR 게이트를 포함할 수 있다.

지연 버퍼(14c~e)는 논리 연산부(14b)의 입력단 또는 논리 연산부(14b)의 출력단 중 적어도 하나에 접속될 수 있다. 도 5에는 예시적으로, 논리 연산부(14b)의 모든 입력단과 모든 출력단에 각각 지연 버퍼(14c~e)가 접속된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 지연 버퍼(14c~e)의 수는 이와 다르게 얼마든지 변형될 수 있다.

예시적으로, 본 발명의 다른 몇몇 실시예에서, 지연 버퍼(14c~e)는 논리 연산부(14b)의 입력단에만 접속되도록 변형될 수 있다. 또한 예시적으로, 본 발명의 또 다른 몇몇 실시예에서, 지연 버퍼(14c~e)는 논리 연산부(14b)의 출력단에만 접속되도록 변형될 수 있다.

이와 같이, 반도체 회로(3)에 지연 버퍼(14c~e)를 추가할 경우, 저전압 모드에서, 지연 시간을 더 증가시킬 수 있으므로 홀드 시간(hold time)이 더 증가될 수 있다.

도 6은 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다.

도 6을 참조하면, 반도체 회로(4)는 제1 내지 제6 PMOS 트랜지스터(P1~P6)와, 제1 내지 제11 NMOS 트랜지스터(N1~N11)와, 제1 내지 제5 논리 게이트(G1~G5)를 포함한다.

제1 PMOS 트랜지스터(P1)는 클럭 신호(CK)의 신호 레벨에 게이팅되어 전원 전압(VDD)을 센싱 노드(S)에 제공할 수 있다. 제2 PMOS 트랜지스터(P2)는 피드백 노드(FB)의 전압 레벨에 게이팅되어 전원 전압(VDD)을 센싱 노드(S)에 제공할 수 있다.

제3 PMOS 트랜지스터(P3)는 센싱 노드(S)의 전압 레벨에 게이팅되어 전원 전압(VDD)을 피드백 노드(FB)에 제공할 수 있다. 제4 PMOS 트랜지스터(P4)는 저전압 모드 신호(LV)의 신호 레벨에 게이팅되어 전원 전압(VDD)을 제5 PMOS 트랜지스터(P5)에 제공할 수 있다. 제5 PMOS 트랜지스터(P5)는 클럭 신호(CK)의 신호 레벨에 게이팅되어 제4 PMOS 트랜지스터(P4)의 출력을 피드백 노드(FB)에 제공할 수 있다. 즉, 제4 PMOS 트랜지스터(P4)와 제5 PMOS 트랜지스터(P5)는 전원 전압(VDD)과 피드백 노드(FB) 사이에 직렬로 연결될 수 있다.

제6 PMOS 트랜지스터(P6)는 제5 논리 게이트(G5)의 출력에 게이팅되어 전원 전압(VDD)을 제5 PMOS 트랜지스터(P5)에 제공할 수 있다. 즉, 제6 PMOS 트랜지스터(P6)와 제5 PMOS 트랜지스터(P5)도 전원 전압(VDD)과 피드백 노드(FB) 사이에 직렬로 연결될 수 있다.

제1 NMOS 트랜지스터(N1)는 저전압 모드 신호(LV)의 신호 레벨에 게이팅되어 제3 NMOS 트랜지스터(N3)의 출력을 센싱 노드(S)에 제공할 수 있다. 제2 NMOS 트랜지스터(N2)는 인에이블 신호(E)의 신호 레벨에 게이팅되어 제3 NMOS 트랜지스터(N3)의 출력을 센싱 노드(S)에 제공할 수 있다. 즉, 제1 NMOS 트랜지스터(N1)와 제2 NMOS 트랜지스터(N2)는 제3 NMOS 트랜지스터(N3)와 센싱 노드(S) 사이에 병렬로 연결될 수 있다.

제3 NMOS 트랜지스터(N3)는 클럭 신호(CK)의 신호 레벨에 게이팅되어 제4 NMOS 트랜지스터(N4)의 출력을 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)에 제공할 수 있다. 제4 NMOS 트랜지스터(N4)는 피드백 노드(FB)의 전압 레벨에 게이팅되어 접지 전압(VSS)을 제3 NMOS 트랜지스터(N3)에 제공할 수 있다. 정리하면, 제4 NMOS 트랜지스터(N4), 제3 NMOS 트랜지스터(N3), 및 제1 NMOS 트랜지스터(N1)는 접지 전압(VSS)과 센싱 노드(S) 사이에 직렬로 연결될 수 있고, 제4 NMOS 트랜지스터(N4), 제3 NMOS 트랜지스터(N3), 및 제2 NMOS 트랜지스터(N2)도 접지 전압(VSS)과 센싱 노드(S) 사이에 직렬로 연결될 수 있다.

제5 NMOS 트랜지스터(N5)는 제2 논리 게이트(G2)의 출력에 게이팅되어 센싱 노드(S)와 제9 NMOS 트랜지스터(N9)를 연결시킬 수 있다. 제6 NMOS 트랜지스터(N6)는 제3 논리 게이트(G3)의 출력에 게이팅되어 피드백 노드(FB)와 제9 NMOS 트랜지스터(N9)를 연결시킬 수 있다.

제7 NMOS 트랜지스터(N7)는 센싱 노드(S)의 전압 레벨에 게이팅되어 제8 NMOS 트랜지스터(N8)의 출력을 피드백 노드(FB)에 제공할 수 있다. 제8 NMOS 트랜지스터(N8)는 제4 논리 게이트(G4)의 출력에 게이팅되어 제9 NMOS 트랜지스터(N9)와 제7 NMOS 트랜지스터(N7)를 연결할 수 있다. 제9 NMOS 트랜지스터(N9)는 클럭 신호(CK)의 신호 레벨에 게이팅되어 접지 전압(VSS)을 제8 NMOS 트랜지스터(N8), 제6 NMOS 트랜지스터(N6), 제5 NMOS 트랜지스터(N5)에 제공할 수 있다. 정리하면, 제7 내지 제9 NMOS 트랜지스터(N7~N9)는 피드백 노드(FB)와 접지 전압(VSS) 사이에 직렬로 연결되고, 제6 및 제9 NMOS 트랜지스터(N6, N9)도 피드백 노드(FB)와 접지 전압(VSS) 사이에 직렬로 연결되고, 제5 및 제9 NMOS 트랜지스터(N5, N9)는 센싱 노드(S)와 접지 전압(VSS) 사이에 직렬로 연결될 수 있다.

제10 NMOS 트랜지스터(N10)는 저전압 모드 신호(LV)의 신호 레벨에 게이팅되어 제11 NMOS 트랜지스터(N11)의 출력을 제7 NMOS 트랜지스터(N7) 에 제공할 수 있다. 제11 NMOS 트랜지스터(N11)는 제5 논리 게이트(G5)의 출력에 게이팅되어 접지 전압(VSS)을 제10 NMOS 트랜지스터(N10)에 제공할 수 있다. 즉, 제7 NMOS 트랜지스터(N7), 제10 NMOS 트랜지스터(N10), 및 제11 NMOS 트랜지스터(N11)는 접지 전압(VSS)과 피드백 노드(FB) 사이에 직렬 연결될 수 있다.

제1 논리 게이트(G1)는 센싱 노드(S)의 전압 레벨을 반전시켜 출력 노드에 제공하는 예를 들어, 인버터(inverter)일 수 있다. 제2 논리 게이트(G2)는 센싱 노드(S)의 전압 레벨을 반전시켜 제5 NMOS 트랜지스터(N5)의 게이트단에 제공하는 예를 들어, 인버터일 수 있다. 제3 논리 게이트(G3)는 피드백 노드(FB)의 전압 레벨을 반전시켜 제6 NMOS 트랜지스터(N6)의 게이트단에 제공하는 예를 들어, 인버터일 수 있다. 제4 논리 게이트(G4)는 저전압 모드 신호(LV)의 신호 레벨과 인에이블 신호(E)의 신호 레벨을 NOR 연산하고 그 결과를 출력하는 예를 들어, NOR 게이트일 수 있다. 제5 논리 게이트(G5)는 센스 인에이블 신호(SE)의 신호 레벨과 인에이블 신호(E)의 신호 레벨을 NOR 연산하고 그 결과를 출력하는 예를 들어, NOR 게이트일 수 있다.

이상에서는 본 실시예에 따른 반도체 회로(4)를 도 6에 근거하여 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 도 6에 도시된 복수의 PMOS 트랜지스터(P1~P6)는 필요에 따라 복수의 NMOS 트랜지스터로 대체될 수도 있다. 또한, 도 6에 도시된 복수의 NMOS 트랜지스터(N1~N11)는 필요에 따라 복수의 PMOS 트랜지스터로 대체될 수도 있다. 즉, 본 발명이 도 6에 도시된 회로에만 제한되는 것은 아니다.

도 7 내지 도 12는 도 6에 도시된 반도체 회로의 동작을 설명하기 위한 도면들이다.

먼저, 도 7은 반도체 회로(도 6의 4)가 고전압 모드에서 동작할 경우의 회로도를 도시한 도면이다. 앞서 설명한 것과 같이, 고전압 모드에서, 저전압 모드 신호(도 6의 LV)의 신호 레벨은 제1 레벨(L)이므로, 도 6의 회로는 도 7에 도시된 회로로 이해될 수 있다.

도 8을 참조하면, 먼저 제1 시점(T11)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)이므로, 제9 NMOS 트랜지스터(N9)가 턴오프(turn off)되고, 제5 PMOS 트랜지스터(P9)가 턴온(turn on)된다. 이에 따라, 피드백 노드(FB)에는 전원 전압(VDD)이 공급되고, 피드백 노드(FB)의 전압 레벨은 제2 레벨(H)을 유지한다. 이렇게 피드백 노드(FB)의 전압 레벨이 제2 레벨(H)일 경우, 제6 NMOS 트랜지스터(N6)는 턴오프되고, 제4 NMOS 트랜지스터(N4)는 턴온 된다.

한편, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)이므로, 제3 NMOS 트랜지스터(N3)가 턴오프되고, 제1 PMOS 트랜지스터(P1)가 턴온된다. 이에 따라, 센싱 노드(S)에는 전원 전압(VDD)이 공급되고, 센싱 노드(S)의 전압 레벨은 제2 레벨(H)을 유지한다. 이렇게 센싱 노드(S)의 전압 레벨이 제2 레벨(H)일 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제1 레벨(L)이 된다.

한편, 센싱 노드(S)의 전압 레벨이 제2 레벨(H)이므로, 제5 NMOS 트랜지스터(N5)는 턴오프된다. 그리고, 제7 NMOS 트랜지스터(N7)는 턴온된다.

그리고 제1 시점(T11)에서, 인에이블 신호(E)가 제1 레벨(L)이므로, 제8 NMOS 트랜지스터(N8)가 턴온된다. 그런데, 제9 NMOS 트랜지스터(N9)가 턴오프된 상태이므로, 제8 NMOS 트랜지스터(N8)가 접지 전압(VSS)을 제7 NMOS 트랜지스터(N7)를 통해 피드백 노드(VSS)에 전달하지는 못한다. 따라서, 피드백 노드(FB)의 전압 레벨이 제2 레벨(H)로 유지된다. 또한, 인에이블 신호(E)가 제1 레벨(L)이므로, 제2 NMOS 트랜지스터(N2)가 턴오프된다.

한편, 도 7에서 알 수 있듯이, 저전압 모드 신호(도 6의 LV)의 신호 레벨이 제1 레벨(L)이므로, 제6 PMOS 트랜지스터(P6)의 턴온 또는 턴오프 여부에 관계없이, 제5 PMOS 트랜지스터(P5)에는 전원 전압(VDD)이 제공된다. 다시 말해, 제5 논리 게이트(G5)의 출력에 관계 없이 제5 PMOS 트랜지스터(P5)에는 전원 전압(VDD)이 제공된다. 이는 본 실시예에 따른 반도체 회로(도 6의 4)가 고전압 모드에서 동작할 때에는, 센스 인에이블 신호(SE)의 신호 레벨이 반도체 회로(도 6의 4)의 동작과는 무관함을 의미한다.

다음 제2 시점(T12)에서, 인에이블 신호(E)가 제2 레벨(H)로 변경됨에 따라, 제8 NMOS 트랜지스터(N8)가 턴오프되고, 제2 NMOS 트랜지스터(N2)가 턴온된다. 하지만, 제3 NMOS 트랜지스터(N3)가 턴오프된 상태이므로, 센싱 노드(S)의 전압 레벨은 변경되지 않는다.

다음 제3 시점(T13)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)에서 제2 레벨(H)로 천이(transition)한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴온되고, 제5 PMOS 트랜지스터(P5)가 턴오프된다. 제9 NMOS 트랜지스터(N9)가 턴온되더라도 제8 NMOS 트랜지스터(N8)가 턴오프 상태이므로, 피드백 노드(FB)에 접지 전압(VSS)이 제공되지는 않는다.

한편, 클럭 신호(CK)가 제2 레벨(H)로 천이하므로, 제3 NMOS 트랜지스터(N3)가 턴온되고, 제1 PMOS 트랜지스터(P1)가 턴오프된다. 이에 따라, 센싱 노드(S)에는 제2 내지 제4 NMOS 트랜지스터(N2~N4)를 거쳐 접지 전압(VSS)이 공급된다. 따라서, 센싱 노드(S)의 전압 레벨은 제1 레벨(L)로 변경된다. 이렇게 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경될 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제2 레벨(H)로 변경된다.

한편, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제5 NMOS 트랜지스터(N5)가 턴온된다. 이에 따라, 센싱 노드(S)에는 제9 NMOS 트랜지스터(N9)와 제5 NMOS 트랜지스터(N5)를 거쳐 접지 전압(VSS)이 공급된다. 그리고, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제3 PMOS 트랜지스터(P3)가 턴온된다. 이에 따라, 피드백 노드(FB)에 전원 전압(VDD)이 제공된다. 그리고, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제7 NMOS 트랜지스터(N7)가 턴오프된다.

다음 제4 시점(T14)에서, 클럭 신호(CK)의 신호 레벨이 제2 레벨(H)에서 제1 레벨(L)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴오프되고, 제5 PMOS 트랜지스터(P5)가 턴온된다. 이에 따라, 피드백 노드(FB)에는 전원 전압(VDD)이 공급되고, 피드백 노드(FB)의 전압 레벨은 제2 레벨(H)을 유지한다

한편, 클럭 신호(CK)가 제1 레벨(L)로 천이하므로, 제3 NMOS 트랜지스터(N3)가 턴오프되고, 제1 PMOS 트랜지스터(P1)가 턴온된다. 이에 따라, 센싱 노드(S)에는 전원 전압(VDD)이 공급되며, 제3 NMOS 트랜지스터(N3)가 턴오프되었으므로, 센싱 노드(S)의 전압 레벨은 제2 레벨(H)로 변경된다. 이렇게 센싱 노드(S)의 전압 레벨이 제2 레벨(H)로 변경될 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제1 레벨(L)로 변경된다.

한편, 센싱 노드(S)의 전압 레벨이 제2 레벨(H)로 변경되므로, 제5 NMOS 트랜지스터(N5)가 턴오프되고, 제3 PMOS 트랜지스터(P3)가 턴오프되며, 제7 NMOS 트랜지스터(N7)가 턴온된다. 그러나, 제9 NMOS 트랜지스터(N9)가 턴오프 상태이므로 피드백 노드(FB)의 전압 레벨이 변경되지는 않는다.

다음 제5 시점(T15)에서, 인에이블 신호(E)가 제1 레벨(L)로 변경됨에 따라, 제8 NMOS 트랜지스터(N8)가 턴온되고, 제2 NMOS 트랜지스터(N2)가 턴오프된다. 하지만, 제9 NMOS 트랜지스터(N9)가 턴오프된 상태이므로, 피드백 노드(FB)의 전압 레벨은 변경되지 않는다.

다음 제6 시점(T16)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)에서 제2 레벨(H)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴온되고, 제5 PMOS 트랜지스터(P9)가 턴오프된다. 제9 NMOS 트랜지스터(N9)가 턴온되면 제7 내지 제9 NMOS 트랜지스터(N7~N9)를 거쳐 접지 전압(VSS)이 피드백 노드(FB)에 공급된다. 이에 따라, 피드백 노드(FB)의 전압 레벨이 제1 레벨(L)로 변경된다.

한편, 클럭 신호(CK)가 제2 레벨(H)로 천이하므로, 제3 NMOS 트랜지스터(N3)가 턴온되고, 제1 PMOS 트랜지스터(P1)가 턴오프된다. 그런데, 제2 NMOS 트랜지스터(N2)가 턴오프 상태이므로, 센싱 노드(S)에 접지 전압(VSS)이 공급되지 않는다. 따라서, 센싱 노드(S)의 전압 레벨은 제2 레벨(H)을 유지한다. 이렇게 센싱 노드(S)의 전압 레벨이 제2 레벨(H)을 유지할 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제1 레벨(L)을 유지한다.

다음 제7 시점(T17)에서, 클럭 신호(CK)의 신호 레벨이 제2 레벨(H)에서 제1 레벨(L)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴오프되고, 제5 PMOS 트랜지스터(P9)가 턴온된다. 이에 따라, 피드백 노드(FB)에는 전원 전압(VDD)이 공급되고, 피드백 노드(FB)의 전압 레벨은 제2 레벨(H)로 변경된다.

이상에서 설명한 것과 같이, 본 실시예에 따른 반도체 회로(4)에서는, 반도체 회로(4)가 고전압 모드에서 동작할 경우, 센스 인에이블 신호(SE)의 신호 레벨과는 무관하게 인에이블 신호(E)의 신호 레벨이 제2 레벨(H)인 동안 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)가 출력 노드로 출력되게 된다.

다음, 도 9는 반도체 회로(도 6의 4)가 저전압 모드에서 노멀 동작할 경우의 회로도를 도시한 도면이다. 앞서 설명한 것과 같이, 반도체 회로(도 6의 4)가 저전압 모드에서 노멀 동작할 경우, 저전압 모드 신호(도 6의 LV)의 신호 레벨은 제2 레벨(H)이고, 센스 인에이블 신호(SE)의 신호 레벨은 제1 레벨(L)이므로, 도 6의 회로는 도 9에 도시된 회로로 이해될 수 있다.

도 10을 참조하면, 먼저 제1 시점(T21)에서, 인에이블 신호(E)의 신호 레벨이 제1 레벨(L)이므로, 제11 NMOS 트랜지스터(N11)는 턴온되고, 제6 PMOS 트랜지스터(P6)는 턴오프된다. 그리고, 인에이블 신호(E)의 신호 레벨이 제1 레벨(L)이므로, 제2 NMOS 트랜지스터(N2)는 턴오프된다.

한편, 제1 시점(T21)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)이므로, 제9 NMOS 트랜지스터(N9)가 턴오프되고, 제5 PMOS 트랜지스터(P9)가 턴온된다. 한편, 인에이블 신호(E)의 신호 레벨도 제1 레벨(L)이므로, 제6 PMOS 트랜지스터(P6)는 턴오프된다. 그리고, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)이므로, 제3 NMOS 트랜지스터(N3)가 턴오프되고, 제1 PMOS 트랜지스터(P1)이 턴온된다. 이에 따라 센싱 노드(S)에는 제1 PMOS 트랜지스터(P1)를 거쳐 전원 전압(VDD)이 공급되어 센싱 노드(S)의 전압 레벨은 제2 레벨(H)을 유지한다. 이처럼 센싱 노드(S)의 전압 레벨이 제2 레벨(H)일 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제1 레벨(L)이 된다.

한편, 센싱 노드(S)의 전압 레벨이 제2 레벨(H)이므로, 제5 NMOS 트랜지스터(N5)와 제3 PMOS 트랜지스터(P3)는 턴오프된다. 그리고, 제7 NMOS 트랜지스터(N7)는 턴온된다. 이에 따라 피드백 노드(FB)에는 제7 NMOS 트랜지스터(N7)와 제11 NMOS 트랜지스터(N11)를 거쳐 접지 전압(VSS)이 공급된다. 따라서, 피드백 노드(FB)의 전압 레벨이 제1 레벨(L)을 유지한다.

이렇게 피드백 노드(FB)의 전압 레벨이 제1 레벨(L)을 유지할 경우, 제4 NMOS 트랜지스터(N4)는 턴오프되고, 제2 PMOS 트랜지스터(P2)는 턴온 된다. 이에 따라, 센싱 노드(S)에는 제2 PMOS 트랜지스터(P2)를 거쳐 전원 전압(VDD)이 공급된다.

다음 제2 시점(T22)에서, 인에이블 신호(E)가 제2 레벨(H)로 변경됨에 따라, 제11 NMOS 트랜지스터(N11)가 턴오프되고, 제2 NMOS 트랜지스터(N2) 및 제6 PMOS 트랜지스터(P6)가 턴온된다. 여기서, 제2 NMOS 트랜지스터(N2)가 턴온되어도, 제3 NMOS 트랜지스터(N3)가 턴오프된 상태이므로, 센싱 노드(S)의 전압 레벨은 변경되지 않는다. 반면, 제6 PMOS 트랜지스터(P6)가 턴온되면, 제5 PMOS 트랜지스터(P5)가 턴온된 상태이므로, 전원 전압(VDD)이 제5 및 제6 PMOS 트랜지스터(P5, P6)을 거쳐 피드백 노드(FB)에 제공된다. 이에 따라 피드백 노드(FB)의 전압 레벨이 제2 레벨(H)로 변경된다.

이렇게 피드백 노드(FB)의 전압 레벨이 제2 레벨(H)로 변경되면, 제6 NMOS 트랜지스터(N6)가 턴오프된다. 그리고, 피드백 노드(FB)의 전압 레벨이 제2 레벨(H)로 변경되면, 제4 NMOS 트랜지스터(N4)가 턴온되고, 제2 PMOS 트랜지스터(P2)가 턴오프된다. 하지만, 센싱 노드(S)는 여전히 제1 PMOS 트랜지스터(P1)를 통해 전원 전압(VDD)을 공급받고, 제3 NMOS 트랜지스터(N3)가 턴오프 상태여서 접지 전압(VSS)에 연결되지 않으므로, 센싱 노드(S)는 여전히 제2 레벨(H)을 유지하게 된다.

다음 제3 시점(T23)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)에서 제2 레벨(H)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴온되고, 제5 PMOS 트랜지스터(P9)가 턴오프된다. 그리고, 제3 NMOS 트랜지스터(N3)가 턴온되고, 제1 PMOS 트랜지스터(P1)가 턴오프된다. 이에 따라, 센싱 노드(S)에는 제2 내지 제4 NMOS 트랜지스터(N2~N4)를 거쳐 접지 전압(VSS)이 공급된다. 따라서, 센싱 노드(S)의 전압 레벨은 제1 레벨(L)로 변경된다. 이렇게 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경될 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제2 레벨(H)로 변경된다.

한편, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제5 NMOS 트랜지스터(N5)가 턴온된다. 이에 따라, 센싱 노드(S)에는 제9 NMOS 트랜지스터(N9)와 제5 NMOS 트랜지스터(N5)를 거쳐 접지 전압(VSS)이 공급된다. 그리고, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제3 PMOS 트랜지스터(P3)가 턴온된다. 이에 따라, 피드백 노드(FB)에 전원 전압(VDD)이 제공된다. 따라서, 피드백 노드(FB)의 전압 레벨은 제2 레벨(H)을 유지한다. 그리고, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제7 NMOS 트랜지스터(N7)가 턴오프된다.

다음 제4 시점(T24)에서, 클럭 신호(CK)의 신호 레벨이 제2 레벨(H)에서 제1 레벨(L)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴오프되고, 제5 PMOS 트랜지스터(P5)가 턴온된다. 이에 따라, 피드백 노드(FB)에는 전원 전압(VDD)이 공급되고, 피드백 노드(FB)의 전압 레벨은 제2 레벨(H)을 유지한다

한편, 센싱 노드(S)의 전압 레벨이 제2 레벨(H)로 변경되므로, 제5 NMOS 트랜지스터(N5)가 턴오프되고, 제3 PMOS 트랜지스터(P3)가 턴오프되며, 제7 NMOS 트랜지스터(N7)가 턴온된다. 그러나, 제11 NMOS 트랜지스터(N11)가 턴오프 상태이므로 피드백 노드(FB)의 전압 레벨이 변경되지는 않는다.

다음 제5 시점(T25)에서, 인에이블 신호(E)가 제1 레벨(L)로 변경됨에 따라, 제11 NMOS 트랜지스터(N11)가 턴온된다. 이에 따라, 피드백 노드(FB)에 접지 전압(VSS)이 제7 NMOS 트랜지스터(N7) 및 제11 NMOS 트랜지스터(N11)를 거쳐 제공된다. 따라서, 피드백 노드(FB)의 전압 레벨이 제1 레벨(L)로 변경된다. 한편, 인에이블 신호(E)가 제1 레벨(L)로 변경됨에 따라, 제6 PMOS 트랜지스터(P6)가 턴오프된다.

다음 제6 시점(T26)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)에서 제2 레벨(H)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴온되고, 제5 PMOS 트랜지스터(P9)가 턴오프된다. 제9 NMOS 트랜지스터(N9)가 턴온되면 접지 전압(VSS)이 피드백 노드(FB)에 공급된다. 이에 따라, 피드백 노드(FB)의 전압 레벨이 제1 레벨(L)로 유지된다.

한편, 클럭 신호(CK)가 제2 레벨(H)로 천이하므로, 제3 NMOS 트랜지스터(N3)가 턴온되고, 제1 PMOS 트랜지스터(P1)가 턴오프된다. 그런데, 제4 NMOS 트랜지스터(N4)가 턴오프 상태이므로, 센싱 노드(S)에 접지 전압(VSS)이 공급되지 않는다. 그리고, 센싱 노드(S)에는 제2 PMOS 트랜지스터(P2)에 의해 전원 전압(VDD)이 공급된다. 따라서, 센싱 노드(S)의 전압 레벨은 제2 레벨(H)을 유지한다. 이렇게 센싱 노드(S)의 전압 레벨이 제2 레벨(H)을 유지할 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제1 레벨(L)을 유지한다.

다음 제7 시점(217)에서, 클럭 신호(CK)의 신호 레벨이 제2 레벨(H)에서 제1 레벨(L)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴오프되고, 제5 PMOS 트랜지스터(P9)가 턴온된다. 하지만, 제6 PMOS 트랜지스터(P6)가 턴오프 상태이므로, 피드백 노드(FB)는 제1 레벨(L)을 유지한다.

이상에서 설명한 것과 같이, 본 실시예에 따른 반도체 회로(도 6의 4)에서는, 반도체 회로(4)가 저전압 모드에서 노말 동작할 경우, 센스 인에이블 신호(SE)의 신호 레벨은 제1 레벨(L)이므로, 인에이블 신호(E)의 신호 레벨이 제2 레벨(H)인 동안 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)가 출력 노드로 출력되게 된다.

다음, 도 11은 반도체 회로(도 6의 4)가 저전압 모드에서 스캔 동작할 경우의 회로도를 도시한 도면이다. 앞서 설명한 것과 같이, 반도체 회로(도 6의 4)가 저전압 모드에서 스캔 동작할 경우, 저전압 모드 신호(도 6의 LV)의 신호 레벨과, 센스 인에이블 신호(SE)의 신호 레벨은 모두 제2 레벨(H)이므로, 도 6의 회로는 도 11에 도시된 회로로 이해될 수 있다.

도 12를 참조하면, 먼저 제1 시점(T31)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)이므로, 제9 NMOS 트랜지스터(N9)가 턴오프되고, 제5 PMOS 트랜지스터(P9)가 턴온된다. 이에 따라, 피드백 노드(FB)에는 전원 전압(VDD)이 공급되고, 피드백 노드(FB)의 전압 레벨은 제2 레벨(H)을 유지한다. 이렇게 피드백 노드(FB)의 전압 레벨이 제2 레벨(H)일 경우, 제6 NMOS 트랜지스터(N6)와 제2 PMOS 트랜지스터(P2)는 턴오프되고, 제4 NMOS 트랜지스터(N4)는 턴온 된다.

한편, 센싱 노드(S)의 전압 레벨이 제2 레벨(H)이므로, 제5 NMOS 트랜지스터(N5)와 제3 PMOS 트랜지스터(P3)는 턴오프된다.

다음 제2 시점(T32)에서, 클럭 신호(CK)의 신호 레벨이 제1 레벨(L)에서 제2 레벨(H)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴온되고, 제5 PMOS 트랜지스터(P5)가 턴오프된다.

한편, 클럭 신호(CK)가 제2 레벨(H)로 천이하므로, 제3 NMOS 트랜지스터(N3)가 턴온되고, 제1 PMOS 트랜지스터(P1)가 턴오프된다. 이에 따라, 센싱 노드(S)에는 제3 및 제4 NMOS 트랜지스터(N3, N4)를 거쳐 접지 전압(VSS)이 공급된다. 따라서, 센싱 노드(S)의 전압 레벨은 제1 레벨(L)로 변경된다. 이렇게 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경될 경우, 출력 노드로 출력되는 출력 신호(OUT)의 신호 레벨은 제2 레벨(H)로 변경된다.

한편, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제5 NMOS 트랜지스터(N5)가 턴온된다. 이에 따라, 센싱 노드(S)에는 제9 NMOS 트랜지스터(N9)와 제5 NMOS 트랜지스터(N5)를 거쳐 접지 전압(VSS)이 공급된다. 그리고, 센싱 노드(S)의 전압 레벨이 제1 레벨(L)로 변경되므로, 제3 PMOS 트랜지스터(P3)가 턴온된다. 이에 따라, 피드백 노드(FB)에 전원 전압(VDD)이 제공된다. 따라서 피드백 노드(FB)의 전압 레벨이 제2 레벨(H)을 유지한다.

다음 제3 시점(T33)에서, 클럭 신호(CK)의 신호 레벨이 제2 레벨(H)에서 제1 레벨(L)로 천이한다. 이에 따라, 제9 NMOS 트랜지스터(N9)가 턴오프되고, 제5 PMOS 트랜지스터(P5)가 턴온된다. 이에 따라, 피드백 노드(FB)에는 전원 전압(VDD)이 공급되고, 피드백 노드(FB)의 전압 레벨은 제2 레벨(H)을 유지한다

한편, 센싱 노드(S)의 전압 레벨이 제2 레벨(H)로 변경되므로, 제5 NMOS 트랜지스터(N5) 및 제3 PMOS 트랜지스터(P3)가 턴오프된다.

다음 도시된, 제4 시점(T34)에서 제2 시점(T32)과 동일한 동작이 반복되며, 제5 시점(T35)에서 제3 시점(T33)과 동일한 동작이 반복된다.

이처럼 센스 인에이블 신호(SE)의 신호 레벨이 제2 레벨(H)로 유지되는 스캔 동작의 경우, 인에이블 신호(E)의 신호 레벨과 관계없이 반도체 회로(도 6의 4)는 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(CK)를 출력한다. 보다 구체적으로, 인에이블 신호(E)의 신호 레벨이 변경됨에 따라 턴온 또는 턴오프되는 트랜지스터는 제2 NMOS 트랜지스터(N2)인데, 도시된 것과 같이 센싱 노드(S)가 제3 NMOS 트랜지스터(N3)에 직접 연결되어 있으므로, 인에이블 신호(E)의 신호 레벨은 반도체 회로의 동작에 영향을 주지 못한다.

이상에서 설명한 반도체 회로(도 6의 4)의 동작을 정리하면 다음과 같다.

먼저, 저전압 모드 신호(LV)의 신호 레벨이 제1 레벨(L)인 고전압 모드에서, 반도체 회로(도 6의 4)는 센스 인에이블 신호(SE)의 신호 레벨과는 무관하게 인에이블 신호(E)의 신호 레벨이 제2 레벨(H)인 동안 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)를 출력한다.

그리고, 저전압 모드 신호(LV)의 신호 레벨이 제2 레벨(H)인 저전압 모드에서, 반도체 회로(도 6의 4)는 센스 인에이블 신호(SE) 또는 인에이블 신호(E) 중 적어도 하나의 신호 레벨이 제2 레벨(H)인 동안 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)를 출력한다. 구체적으로, 센스 인에이블 신호(SE)의 신호 레벨이 제1 레벨(L)인 노말 동작에서, 반도체 회로(도 6의 4)는 인에이블 신호(E)의 신호 레벨이 제2 레벨(H)인 동안 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)를 출력한다. 그리고, 센스 인에이블 신호(SE)의 신호 레벨이 제2 레벨(H)인 스캔 동작에서, 반도체 회로(도 6의 4)는 인에이블 신호(E)의 신호 레벨과는 무관하게 클럭 신호(CK)에 대응하는 인에이블 클럭 신호(ECK)를 출력한다.

다음 도 13을 참조하여, 본 발명의 실시예들에 따른 반도체 회로가 채용될 수 있는 예시적인 전자 시스템에 대해 설명하도록 한다.

도 13은 본 발명의 실시예들에 따른 반도체 회로가 채용된 예시적인 전자 시스템의 구성을 도시한 블록도이다.

도 13을 참조하면, 전자 시스템(900)은, 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 통신 시스템(912) 및 멀티미디어 시스템(914)을 포함할 수 있다.

이러한, 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 통신 시스템(912) 및 멀티미디어 시스템(914)은 예를 들어, 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(920)는 예를 들어, 멀티-레이어(multt-layer) 버스일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

프로세서(904)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 프로세서(904)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 프로세서(904)는 동작 속도 향상을 위해 L1과 L2같은 동작 캐시(cache)를 포함할 수도 있다.

램(906)은 프로세서(904)의 동작 메모리로서 사용될 수 있다. 이러한 램(906)은 예를 들어, 디램(DRAM)과 같은 휘발성 메모리로 이루어질 수 있다.

한편, 프로세서(904) 및 램(906)은 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다. 본 발명의 몇몇 실시에에서, 프로세서(904) 및 램(906)은 PoP(Package on Package) 형태로 패키징되어 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

유저 인터페이스(908)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 이러한 유저 인터페이스(908)의 예로는, 키패드, 키보드, 터치 센서 및 표시 장치(display device) 등을 들 수 있다. 이러한 각 유저 인터페이스(906)는 전자 시스템(900) 내에서 독립적인 시스템으로 구현될 수 있다. 예를 들어, 키패드, 키보드, 및 터치 센서 등은 입력 시스템(input system)으로 구현될 수 있으며, 표시 장치는 디스플레이 시스템(display system)으로 구현될 수 있다. 한편, 이러한 디스플레이 시스템은 표시 장치를 구동하기 위한 DDIC(Data Driving IC) 등을 포함할 수 있다.

메모리 시스템(902)은 프로세서(904)의 동작을 위한 코드, 프로세서(904)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장하기 위한 적어도 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 이러한 메모리 시스템(902)은 구동을 위한 별도의 컨트롤러를 포함할 수 있다.

컨트롤러는 호스트(Host)와 비휘발성 메모리 장치를 연결하도록 구성될 수 있다. 호스트로부터의 요청에 응답하여, 컨트롤러는 비휘발성 메모리 장치를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러는 비휘발성 메모리 장치의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다.

한편, 컨트롤러는 비휘발성 메모리 장치 및 호스트 사이에 인터페이스를 제공하도록 구성될 수 있다. 또한, 컨트롤러는 비휘발성 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.

예시적으로, 컨트롤러는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함할 수 있다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치 및 호스트 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛은 컨트롤러의 제반 동작을 제어할 수 있다.

호스트 인터페이스는 호스트와 컨트롤러 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 예시적으로, 컨트롤러는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다. 메모리 인터페이스는 비휘발성 메모리 장치와 인터페이싱할 수 있다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.

메모리 시스템(902)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(902)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 예시적으로, 오류 정정 블록은 앞서 설명한 컨트롤러의 구성 요소로서 제공될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 오류 정정 블록은 비휘발성 메모리 장치의 구성 요소로서 제공될 수도 있다.

한편, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에서는 메모리 시스템(902)으로 비휘발성 메모리의 일 예인, 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD; Solid State Drive)의 형태로 구성될 수 있다. 이 경우 전자 시스템(900)은 대용량의 데이터를 플래시 메모리에 안정적으로 저장할 수 있다.

메모리 시스템(902)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

예시적으로, 메모리 시스템(902)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 시스템(902)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키징될 수 있다.

통신 시스템(912)은 전자 시스템(900)과 외부와의 통신 프로세스를 처리하는 시스템일 수 있다. 멀티미디어 시스템(914)은 전자 시스템(900) 내에서 각종 멀티미디어 프로세싱을 수행하는 시스템일 수 있다. 멀티미디어 시스템(914)은 예를 들어, 그래픽 엔진(graphic engine), 비디오 코덱(video codec), 카메라 모듈(camera modue) 등을 포함할 수 있다.

앞서 설명한 본 발명의 실시예들에 따른 반도체 회로(1~4)는 앞서 설명한 각종 시스템 및 모듈에 하나의 구성요소로 채용될 수 있다.

한편, 도 13에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 14는 도 13의 전자 시스템(900)이 스마트 폰(1000)에 적용되는 예를 도시한 도면이다. 이처럼 전자 시스템(도 13의 900)이 스마트 폰(1000)에 적용되는 경우, 전자 시스템(도 13의 900) 또는 전자 시스템(도 13의 900)의 일부는 SoC(System On Chip) 형태로 구현된 AP(Application Processer)일 수 있다.

한편, 전자 시스템(도 13의 900)은 이 밖에 여러 다른 전자 기기에도 채용될 수 있다. 도 15는 도 13의 전자 시스템(900)이 테블릿 PC(1100)에 적용되는 예를 도시한 도면이고, 도 16은 도 13의 전자 시스템(900)이 노트북(1200)에 적용되는 예를 도시한 도면이다.

그 밖에, 전자 시스템(도 13의 900)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.

한편, 전자 시스템(도 13의 900)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(도 13의 900)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10, 12, 14: 지연부 20: 클럭 게이팅 셀

Claims

인에이블 신호(enable signal), 센스 인에이블 신호(sense enable signal), 및 클럭 신호가 입력되는 입력 노드; 및
고전압 모드에서, 상기 센스 인에이블 신호의 신호 레벨과는 무관하게 상기 인에이블 신호의 신호 레벨이 제1 레벨인 동안 상기 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하고, 저전압 모드에서, 상기 인에이블 신호 또는 상기 센스 인에이블 신호 중 적어도 하나의 신호 레벨이 제1 레벨인 동안 상기 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하는 클럭 게이팅 회로를 포함하는 반도체 회로.
제 1항에 있어서,
상기 입력 노드에는 저전압(low voltage) 모드 신호가 더 입력되고,
상기 고전압 모드에서, 상기 저전압 모드 신호의 신호 레벨은 상기 제1 레벨과 다른 제2 레벨이고,
상기 저전압 모드에서, 상기 저전압 모드 신호의 신호 레벨은 상기 제1 레벨인 반도체 회로.
제 2항에 있어서,
상기 제1 레벨은 논리 하이 레벨(logical high level)을 포함하고,
상기 제2 레벨은 논리 로우 레벨(logical low level)을 포함하는 반도체 회로.
제 1항에 있어서,
상기 클럭 게이팅 회로는,
상기 저전압 모드에서 노말 동작할 경우, 상기 인에이블 신호의 신호 레벨이 제1 레벨인 동안 상기 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하고,
상기 저전압 모드에서 스캔 동작할 경우, 상기 클럭 신호에 대응하는 인에이블 클럭 신호를 출력하는 반도체 회로.
클럭 게이팅 셀; 및
고전압 모드에서, 인에이블 신호(enable signal)를 제1 시간만큼 지연시켜 상기 클럭 게이팅 셀에 제공하고, 저전압 모드에서, 상기 인에이블 신호를 상기 제1 시간 보다 큰 제2 시간만큼 지연시켜 상기 클럭 게이팅 셀에 제공하는 지연부를 포함하는 반도체 회로.
제 5항에 있어서,
상기 지연부는, 상기 저전압 모드에서, 상기 인에이블 신호와 센스 인에이블 신호(sense enable signal)를 논리 연산하여 생성한 논리 연산 신호를 상기 제2 시간만큼 지연시켜 상기 클럭 게이팅 셀에 제공하는 반도체 회로.
제 5항에 있어서,
상기 지연부는,
상기 인에이블 신호와 센스 인에이블 신호를 논리 연산하여 논리 연산 신호를 생성하는 논리 연산부와,
저전압 모드 신호의 신호 레벨이 제1 레벨인 경우 상기 인에이블 신호를 상기 클럭 게이팅 셀에 제공하고, 상기 저전압 모드 신호의 신호 레벨이 제2 레벨인 경우 상기 논리 연산 신호를 상기 클럭 게이팅 셀에 제공하는 신호 선택부를 포함하는 반도체 회로.
제 7항에 있어서,
상기 논리 연산은 NOR 연산을 포함하고,
상기 논리 연산부는 NOR 게이트를 포함하는 반도체 회로.
제 7항에 있어서,
상기 신호 선택부는 상기 저전압 모드 신호의 신호 레벨에 따라 멀티플렉싱(multiplexing)을 수행하는 멀티플렉서를 포함하는 반도체 회로.
제 7항에 있어서,
상기 논리 연산부의 입력단 또는 상기 논리 연산부의 출력단 중 적어도 하나에 접속된 지연 버퍼(delay buffer)을 더 포함하는 반도체 회로.