KR100333663B1 - 저전력 및 안정화된 플립플롭 - Google Patents

Abstract

본 발명은 플립플롭 내부에서 인에이블신호에 응답하여 클럭신호를 인에이블 또는 디스에이블시킴으로서 스탠바이 모드에서 플립플롭 내부에서의 전력 소모가 없고, 동작시에는 데이터의 타이밍 오류가 발생하지 않는 플립플롭을 구현하기 위한 것으로서, 이를 위한 본 발명은 플립플롭에 있어서, 인에이블신호에 응답하여 클럭신호를 인에이블 또는 디스에이블시키는 클럭제어부; 상기 클럭제어부의 출력신호인 2차클럭신호 및 상기 2차클럭신호를 반전한 신호에 응답하여 외부 입력 데이터의 입력 또는 보존을 제어하는 입력래치부; 및 상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 상기 데이터의 출력 또는 보존을 제어하는 출력래치부를 구비하여 이루어진다.

Description

저전력 및 안정화된 플립플롭{Low power and stable flip flop}

본 발명은 반도체집적회로에 관한 것으로서, 특히 클럭의 동기가 용이하면서도 전력소모를 줄인 플립플롭에 관한 것이다.

일반적으로, 디지털 회로에서 데이터를 기억하기 위한 기억소자로서 래치(latch)와 플립플롭(flip flop)이 사용된다. 클럭신호에 의해 결정되는 시각에서 자신의 입력을 표본하고 자신의 출력을 변화시키는 순차 소자를 위해서는 플립플롭을, 클럭신호에 관계없이 자신의 모든 입력을 연속적으로 관찰하고 언제라도 자신의 출력을 변화시키는 순차소자로서는 래치가 사용된다.

도1은 종래의 게이티드 클럭(gated clock) 방식의 플립플롭이다.

도1을 참조하면, 게이티드 클럭방식의 플립플롭은 입력 데이터(Data)를 받아 들이고 출력(Out)하는 것을 클럭(CLK)에 의해 제어 받는 플립플롭(110)과, 외부 클럭(clock)과 인에이블신호(enable)를 논리곱하여 상기 클럭의 입력을 제어하는 수단으로서의 논리곱게이트(130)로 이루어진다.

종래의 게이티드 클럭방식의 플립플롭은 상기 플립플롭(110)이 동작하지 않는 경우에도 계속적으로 클럭이 인가되어 상기 플립플롭(110)이 동작하는 것을 차단하기 위해서 상기 논리곱 게이트(130)를 추가하여 상기 클럭신호(clock)가 입력되는 것을 차단하는 방식이다.

그러나, 이러한 게이티드 클럭 방식의 경우 클럭의 스큐(skew) 문제가 발생하기가 쉬워 설계 합성시(place and routing : PNR)와 실제 레이아웃(layout)시에 상당한 고려를 하여 설계하여야 한다. 한편, 설계시 고려를 한다고 하여도 클럭의종류가 많아지거나, 대용량의 설계에서는 문제가 발생할 가능성이 많다. 이러한 클럭의 동기 문제점은 인에이블(enable) 방식을 사용하여 해결할 수 있다.

도2는 종래의 인에이블 클럭(enable clock) 방식의 플립플롭이다.

도2를 참조하면, 인에이블 클럭 방식의 플립플롭은 데이터의 입력을 제어하는 멀티플렉서(multiplexor)(230)와 플립플롭(210)으로 이루어진다. 상기 멀티플렉서(230)는 인에이블신호(enable)에 따라 외부 입력 데이터(Data)를 받아들이거나 상기 플립플롭(210)의 출력신호(Out)를 궤환하여 받아들인다.

구체적으로, 상기 멀티플렉서(230)는 상기 인에이블신호가 '하이'로 액티브되는 경우에는 상기 외부입력 데이터를 출력하여 상기 플립플롭(210)으로 전달하고, 상기 인에이블신호가 '로우'로 디스에이블되는 경우에는 상기 외부입력 데이터를 차단하고 상기 플립플롭의 출력신호(Out)를 출력하여 상기 플립플롭(210)에 저장한다.

그러나, 상기와 같은 인에이블 클럭방식의 플립플롭은 상기 인에이블신호가 디스에이블 되었을 경우에, 즉 상기 플립플롭이 칩 전체의 동작에 영향을 끼치지 않는 경우에도 전력의 소모가 발생하게 된다.

일반적으로, 플립플롭 내부에는 데이터 저장을 위한 동기를 위하여 서로 반대되는 동작의 CMOS(Complementary Metal Oxide Semiconductor) 스위치 두 개가 사용되는 것이 필수적이다. 이때 CMOS 스위치의 반대되는 동작을 위하여, 인버터를 사용하게 된다.

데이터의 변화가 없이 클럭만이 변화할 때는 플립플롭에서 소모되는 전류가없을 것으로 단순히 생각하고, 인에이블 클럭을 사용하여 설계를 하게 된다. 그러나, 실제로는 데이터의 변화가 없더라고 클럭이 계속 변화하게 되면 상기의 인버터가 계속 동작하게 되고 이를 통한 전력 소모가 발생하게 되는데 장시간의 대기(stand-by mode) 시간을 갖게 되는 이동 제품의 부품 등으로 사용하기에는 치명적인 문제가 발생하게 된다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 플립플롭 내부에서 인에이블신호에 응답하여 클럭신호를 인에이블 또는 디스에이블시킴으로서 스탠바이 모드에서 플립플롭 내부에서의 전력 소모가 없도록 하고, 동작시에는 데이터의 타이밍 오류가 발생하지 않는 플립플롭을 제공하는데 그 목적이 있다.

도1은 종래의 게이티드 클럭(gated clock) 방식의 플립플롭.

도2는 종래의 인에이블 클럭(enable clock) 방식의 플립플롭.

도3a및 도3b는 본 발명의 일실시예에 따른 플립플롭의 외부 입출력 및 내부 회로도.

도4a 및 도4b는 본 발명의 일실시예에 따른 플립플롭 및 그 제어장치의 블록 다이아그램.

도5는 본 발명의 일실시예에 따른 플립플롭의 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

310 : 입력래치부

330 : 출력래치부

350 : 클럭제어부

상기 목적을 달성하기 위한 본 발명은 플립플롭에 있어서, 인에이블신호에 응답하여 클럭신호를 인에이블 또는 디스에이블시키는 클럭제어부; 상기 클럭제어부의 출력신호인 2차클럭신호 및 상기 2차클럭신호를 반전한 신호에 응답하여 외부 입력 데이터의 입력 또는 보존을 제어하는 입력래치부; 및 상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 상기 데이터의 출력 또는 보존을 제어하는 출력래치부를 구비하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 및 도3b는 본 발명의 일실시예에 따른 플립플롭의 외부 입출력 및 내부 회로도이다.

도3a를 참조하면, 플립플롭(300)의 외부 입출력은 데이터를 입력하는 데이터(Data) 입력핀(D)과, 출력신호(Out)를 생성하는 출력핀(Q)과, 인에이블신호 (enable)를 입력하는 인에이블핀(E)과, 클럭신호(clock)를 입력하는 클럭핀(CLK)으로 이루어진다.

도3b를 참조하면, 상기 플립플롭(300)은 상기 인에이블신호(enable)에 응답하여 상기 클럭(clock)의 입력을 제어하는 클럭제어부(350)와, 상기 클럭제어부 (350)의 출력신호인 2차클럭신호(clk_d)에 응답하여 상기 입력 데이터(data)의 입력 또는 보존을 제어하는 입력래치부(310)와, 상기 2차클럭신호에 응답하여 상기 데이터의 출력 또는 보존을 제어하는 출력래치부(330)로 이루어진다.

상기 클럭제어부(350)는 게이트로 상기 인에이블신호를 입력받아 소스-드레인 경로를 통해 공급전원을 상기 2차클럭신호로 전달하는 PMOS트랜지스터 PM32와, 게이트로 상기 클럭신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 2차 클럭신호(clk_d)로 전달하는 PMOS트랜지스터 PM31과, 게이트로 각각 상기 클럭신호 및 상기 인에이블신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 2차 클럭신호(clk_d)에 접지전원을 전달하는 NMOS트랜지스터 NM31 및 NM32와,상기 2차 클럭신호를 반전하는 인버터 INV31로 이루어진다.

상기 입력래치부(310)는 상기 2차클럭신호(clk_d) 및 상기 반전된 2차클럭신호(/clk_d)에 응답하여 인버터 INV32를 통해 반전된 상기 데이터가 상기 입력래치부(310)로 입력되는 것을 제어하는 패스게이트 P31과, 상기 패스게이트 P31이 디스에이블되었을 경우에 상기 데이터를 보존하기 위한 제1래치수단(311)으로 이루어진다. 상기 제1래치수단(311)은 상기 2차 클럭신호와 상기 반전된 2차 클럭신호에 응답하여 인버터 INV33 및 INV34로 구성된 래치를 통해 입력된 데이터가 저장되는 것을 제어하는 패스게이트 P32를 포함하여 이루어진다.

상기 출력래치부(330)는 상기 2차클럭신호(clk_d) 및 상기 반전된 2차클럭신호(/clk_d)에 응답하여 상기 입력래치부(310)를 거친 상기 데이터의 입력을 제어하는 패스게이트 P33과, 상기 패스게이트 P33이 디스에이블되었을 경우에 상기 데이터를 보존하기 위한 제2래치수단(333)으로 이루어진다. 상기 제2래치수단은 상기 2차 클럭신호와 상기 반전된 2차 클럭신호에 응답하여 인버터 INV35 및 INV36으로 구성된 래치를 통해 입력된 데이터가 저장되는 것을 제어하는 패스게이트 P34를 포함하여 이루어진다.

도4a 및 도4b는 본 발명의 일실시예에 따른 플립플롭 및 그 제어장치의 블록 다이아그램이다.

도4a를 참조하면, 플립플롭 제어장치는 전체 칩에 사용될 인에이블신호인 글로벌인에이블신호(global enable)를 생성하는 글로벌인에이블신호 생성부(410)와, 상기 글로벌인에이블신호와 로컬인에이블신호(local enable1, local enable2)에 응답하여 플립플롭(451, 452)으로 인가되는 상기 인에이블신호(enable)를 생성하는 논리곱수단(431, 432)과, 상기 인에이블신호와 상기 클럭신호에 응답하여 데이터를 저장하는 플립플롭(451, 452)로 이루어진다.

도4b를 참조하면, 상기 글로벌인에이블신호 생성부(410)는 클럭신호(clock)에 응답하여 토글되어 입력되는 입력신호(On)를 입력받아 저장하는 플립플롭(471, 472)과, 상기 플립플롭(471, 472)의 출력신호를 입력으로 받아 클럭의 주기만큼의 펄스 폭을 갖는 상기 글로벌인에이블신호를 생성하는 펄스제너레이터(490)를 구비하여 이루어진다.

도5의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 일실시예의 동작에 대해서 살펴본다.

상기 본 발명의 일실시예에서 제시된 플립플롭(300)은 상기 인에이블신호(enable)가 '하이'로 액티브되어 입력되는 경우에 인에이블되고, '로우'로 입력되는 경우에는 상기 플립플롭은 이전의 데이터를 상기 제1래치수단(311)과, 상기 제2래치수단(333)을 통해 데이터를 보존한다.

구체적으로, 상기 인에이블신호가 '하이'로 액티브되면, 상기 NMOS트랜지스터 NM32가 턴-온되어 상기 클럭신호(clock)가 '하이'로 액티브되는 경우에 상기 2차클럭신호(clk_d)를 '로우'로 액티브시킨다.

생성되는 상기 인에이블신호 자체가 원래의 클럭으로 부터 지연되어 생성되도록 하고, 이의 활용에 있어서도, 다시 약간의 지연을 허용하도록 하여, 전체적인 회로 설계면에서 볼 때는 한 클럭이 쉬프트(shift)되는 대신, 모든 타이밍 조건이만족되기 쉽도록 하는 구조를 제공하기 위해서 상기 PMOS트랜지스터 PM32와 상기 NMOS트랜지스터 NM32는 구동력이 작고 소정의 지연을 갖도록 되어 있다.

상기 2차클럭신호가 '로우'로 액티브되어 상기 패스게이트 P31과 상기 패스게이트 P34을 턴-온 시키면, 출력래치부(330)에 저장된 데이터가 출력 된다.

상기 패스게이트 P31과 상기 패스게이트 P34이 턴-온되면 상기 인버터 INV32를 통해 반전된 입력 데이터(data)가 상기 입력래치부(310)에 저장되고, 상기 출력래치부(330)를 저장된 이전의 데이터는 출력신호(out)로서 출력된다.

상기 클럭신호 또는 상기 인에이블신호가 '로우'로 디스에이블되었을 경우에는 상기 PMOS트랜지스터 PM31 또는 상기 PMOS트랜지스터 PM32가 턴-온되어 상기 2차클럭신호를 '하이'로 디스에이블시켜, 상기 패스게이트 P31과 상기 패스게이트 P34를 디스에이블시켜 동작을 차단하고, 상기 패스게이트 P32와 상기 패스게이트 P33를 인에이블시켜 상기 입력래치부(310)에 저장된 데이터를 패스케이트 P33을 통해 출력신호(out)로서 출력한다.

한편, 상기 인에이블신호는 칩 전체의 인에이블동작을 제어하는 글로벌인에이블신호(global enable)와 로컬인에이블신호(local enable)에 응답하여 생성되는데, 상기 글로벌 인에이블신호는 클럭신호에 응답하여 토글된 신호를 출력하는 플립플롭(471, 472)의 출력신호를 조합하여 상기 펄스제너레이터(490)에서 상기 클럭신호의 주기와 같은 펄스 폭을 갖고 소정시간 지연된 상기 글로벌인에이블신호를 생성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 플립플롭 내부에서 인에이블신호에 응답하여 클럭신호를 인에이블 또는 디스에이블시킴으로서 스탠바이 모드에서 플립플롭 내부에서의 전력 소모가 없도록 하고, 동작시에는 데이터의 타이밍 오류가 발생하지 않는 플립플롭을 구현할 수 있다.

Claims (8)

1. 청구항1는 삭제 되었습니다.
2. 플립플롭에 있어서,

   인에이블신호에 따라 클럭신호를 2차클럭신호 및 반전된 2차클럭신호로 출력하거나 또는 차단하는 클럭제어부;

   상기 클럭제어부의 출력신호인 상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 외부 입력 데이터의 입력 또는 보존을 제어하는 입력래치부; 및

   상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 상기 데이터의 출력 또는 보존을 제어하는 출력래치부를 구비하며,

   상기 클럭제어부는,

   게이트로 상기 인에이블신호를 입력받아 소스-드레인 경로를 통해 공급전원을 상기 2차클럭신호로 전달하는 제1PMOS트랜지스터;

   게이트로 상기 클럭신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 2차클럭신호로 전달하는 제2PMOS트랜지스터;

   게이트로 각각 상기 클럭신호 및 상기 인에이블신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 접지전원을 상기 2차클럭신호로 전달하는 직렬 연결된 제1NMOS트랜지스터 및 제2NMOS트랜지스터; 및

   상기 2차클럭신호를 반전하여 상기 반전된 2차클럭신호를 생성하는 제1인버터

   를 구비하는 것을 특징으로 하는 플립플롭.
3. 제2항에 있어서,

   상기 입력래치부는,

   상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 제2인버터에 의하여 반전되어 입력되는 상기 입력데이터가 상기 입력래치부로 입력되는 것을 제어하는 제1패스게이트; 및

   상기 제1패스게이트가 디스에이블되었을 경우에 활성화되어 입력된 상기 데이터를 보존하기 위한 제1래치수단

   을 구비하는 것을 특징으로 하는 플립플롭.
4. 제3항에 있어서,

   상기 제1래치수단은 상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 제3인버터 및 제4인버터를 통해 입력된 상기 반전된 데이터를 저장하는 것을 제어하는 제2패스게이트를 구비하는 것을 특징으로 하는 플립플롭.
5. 제2항에 있어서,

   상기 출력래치부는,

   상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 상기 입력래치부를 거친 상기 입력 데이터가 상기 출력래치부로 입력되는 것을 제어하는 제3패스게이트; 및

   상기 제3패스게이트가 디스에이블되었을 경우에 활성화되어 입력된 상기 데이터를 보존하기 위한 제2래치수단

   을 구비하는 것을 특징으로 하는 플립플롭.
6. 제5항에 있어서,

   상기 제2래치수단은 상기 2차클럭신호 및 상기 반전된 2차클럭신호에 응답하여 제5인버터 및 제6인버터를 통해 입력된 상기 반전된 데이터를 저장하는 것을 제어하는 제4패스게이트를 구비하는 것을 특징으로 하는 플립플롭.
7. 제2항에 있어서,

   상기 인에이블신호는 글로벌인에이블신호와 로컬인에이블신호를 논리곱하여 상기 인에이블신호를 생성하는것을 특징으로 하는 플립플롭.
8. 제7항에 있어서,

   상기 글로벌인에이블신호는 클럭신호가 액티브되는 경우에 토글되는 신호를 출력하는 플립플롭의 출력신호를 응답하여 생성되고 상기 클럭신호의 주기만큼의 펄스 폭을 갖는 것을 특징으로 하는 플립플롭.