JPH0722915A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH0722915A JPH0722915A JP5146148A JP14614893A JPH0722915A JP H0722915 A JPH0722915 A JP H0722915A JP 5146148 A JP5146148 A JP 5146148A JP 14614893 A JP14614893 A JP 14614893A JP H0722915 A JPH0722915 A JP H0722915A
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- latch circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Abstract
(57)【要約】
【目的】 消費電力が少なく、高速動作が可能なフリッ
プフロップ回路を実現すること。 【構成】 正相クロック入力端子および逆相クロック入
力端子がそれぞれクロック入力に接続される第１のラッ
チ回路および第２のラッチ回路により構成され、差動デ
ータ入力端子が第１のラッチ回路の差動信号入力に接続
され、第１のラッチ回路の差動出力が第２のラッチ回路
の差動信号入力に接続され、第２のラッチ回路の差動出
力を差動出力端子とするフリップフロップ回路であっ
て、第１および第２のラッチ回路のそれぞれは、各ラッ
チ回路に共通に用いられる電源および電流源と、電源よ
り電力供給を受ける第１および第２のカレントミラー回
路と、第１乃至第５のＭＯＳトランジスタと、からな
り、各ラッチ回路はダイナミック型に構成されている。
プフロップ回路を実現すること。 【構成】 正相クロック入力端子および逆相クロック入
力端子がそれぞれクロック入力に接続される第１のラッ
チ回路および第２のラッチ回路により構成され、差動デ
ータ入力端子が第１のラッチ回路の差動信号入力に接続
され、第１のラッチ回路の差動出力が第２のラッチ回路
の差動信号入力に接続され、第２のラッチ回路の差動出
力を差動出力端子とするフリップフロップ回路であっ
て、第１および第２のラッチ回路のそれぞれは、各ラッ
チ回路に共通に用いられる電源および電流源と、電源よ
り電力供給を受ける第１および第２のカレントミラー回
路と、第１乃至第５のＭＯＳトランジスタと、からな
り、各ラッチ回路はダイナミック型に構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップ回路
に関し、特に、高速低パワーを要求されるフリップフロ
ップ回路に関する。
に関し、特に、高速低パワーを要求されるフリップフロ
ップ回路に関する。
【０００２】
【従来の技術】従来、この種のフリップフロップ回路
（ＦＦ）は、図２に示す様に構成されていた。
（ＦＦ）は、図２に示す様に構成されていた。
【０００３】図２において、２０１は差動データ入力端
子、２０２は正相クロック入力端子、２０３は逆相クロ
ック入力端子、２０４は電源、２０５，２０６は電流
源、２０７は地気、２１０，２１１はラッチ回路、２１
２は差動出力端子、２２０はカレントミラー回路、２２
１は電流源、２２２〜２２７はＭＯＳトランジスタであ
る。
子、２０２は正相クロック入力端子、２０３は逆相クロ
ック入力端子、２０４は電源、２０５，２０６は電流
源、２０７は地気、２１０，２１１はラッチ回路、２１
２は差動出力端子、２２０はカレントミラー回路、２２
１は電流源、２２２〜２２７はＭＯＳトランジスタであ
る。
【０００４】差動データ入力端子２０１はラッチ回路２
１０の差動信号入力に接続され、正相クロック入力端子
２０２と逆相クロック入力端子２０３で構成される差動
クロック入力端子はラッチ回路２１０，２１１の差動ク
ロック入力に正相，逆相でそれぞれ接続され、ラッチ回
路２１０，２１１の電流入力と地気２０７の間には電流
源２０５，２０６がそれぞれ設けられている。ラッチ回
路２１０の差動出力はラッチ回路２１１の差動信号入力
に接続され、ラッチ回路２１１の差動出力は差動出力端
子２１２に接続され、ラッチ回路２１０，２１１の電源
入力と地気２０７の間には電源２０４が接続される構成
である。
１０の差動信号入力に接続され、正相クロック入力端子
２０２と逆相クロック入力端子２０３で構成される差動
クロック入力端子はラッチ回路２１０，２１１の差動ク
ロック入力に正相，逆相でそれぞれ接続され、ラッチ回
路２１０，２１１の電流入力と地気２０７の間には電流
源２０５，２０６がそれぞれ設けられている。ラッチ回
路２１０の差動出力はラッチ回路２１１の差動信号入力
に接続され、ラッチ回路２１１の差動出力は差動出力端
子２１２に接続され、ラッチ回路２１０，２１１の電源
入力と地気２０７の間には電源２０４が接続される構成
である。
【０００５】ラッチ回路２１０において、２２０はカレ
ントミラー回路、２２１は電流源、２２２〜２２７はＭ
ＯＳトランジスタである。
ントミラー回路、２２１は電流源、２２２〜２２７はＭ
ＯＳトランジスタである。
【０００６】ラッチ回路２１０の差動信号入力の正相，
逆相側はそれぞれＭＯＳトランジスタ２２３，２２２の
ゲートに接続され、ＭＯＳトランジスタ２２２のドレイ
ンは、ＭＯＳトランジスタ２２４のゲート，ＭＯＳトラ
ンジスタ２２５のドレイン，カレントミラー回路２２０
の第１の出力，ラッチ回路２１０の逆相出力に接続され
ている。ＭＯＳトランジスタ２２３のドレインは、ＭＯ
Ｓトランジスタ２２５のゲート，ＭＯＳトランジスタ２
２４のドレイン，カレントミラー２２０の第２の出力，
ラッチ回路２１０の正相出力に接続されている。ＭＯＳ
トランジスタ２２２，２２３のソースはＭＯＳトランジ
スタ２２６のドレインに接続され、ＭＯＳトランジスタ
２２４，２２５のソースはＭＯＳトランジスタ２２７の
ドレインに接続されている。ＭＯＳトランジスタ２２
６，２２７のゲートはラッチ回路２１０の逆相クロック
入力，正相クロック入力にそれぞれ接続され、ＭＯＳト
ランジスタ２２６，２２７のソースはラッチ回路２１０
の電流入力に接続されている。カレントミラー回路２２
０の入力と地気２０７の間には電流源２２１が設けら
れ、カレントミラー回路２２０の電源入力はラッチ回路
２１０の電源入力に接続されている。また、ラッチ回路
２１１は、上記のラッチ回路２１０と同様に構成されて
いる。
逆相側はそれぞれＭＯＳトランジスタ２２３，２２２の
ゲートに接続され、ＭＯＳトランジスタ２２２のドレイ
ンは、ＭＯＳトランジスタ２２４のゲート，ＭＯＳトラ
ンジスタ２２５のドレイン，カレントミラー回路２２０
の第１の出力，ラッチ回路２１０の逆相出力に接続され
ている。ＭＯＳトランジスタ２２３のドレインは、ＭＯ
Ｓトランジスタ２２５のゲート，ＭＯＳトランジスタ２
２４のドレイン，カレントミラー２２０の第２の出力，
ラッチ回路２１０の正相出力に接続されている。ＭＯＳ
トランジスタ２２２，２２３のソースはＭＯＳトランジ
スタ２２６のドレインに接続され、ＭＯＳトランジスタ
２２４，２２５のソースはＭＯＳトランジスタ２２７の
ドレインに接続されている。ＭＯＳトランジスタ２２
６，２２７のゲートはラッチ回路２１０の逆相クロック
入力，正相クロック入力にそれぞれ接続され、ＭＯＳト
ランジスタ２２６，２２７のソースはラッチ回路２１０
の電流入力に接続されている。カレントミラー回路２２
０の入力と地気２０７の間には電流源２２１が設けら
れ、カレントミラー回路２２０の電源入力はラッチ回路
２１０の電源入力に接続されている。また、ラッチ回路
２１１は、上記のラッチ回路２１０と同様に構成されて
いる。
【０００７】上記のラッチ回路２１０においては、正相
クロック入力が低レベルの場合には、差動データ入力端
子２０１への入力情報が差動段のＭＯＳトランジスタ２
２２，２２３に書き込まれ、正相クロック入力が高レベ
ルの場合はＭＯＳトランジスタ２２４，２２５で構成さ
れるラッチ回路により正相クロック入力が低レベルの時
に差動段のＭＯＳトランジスタ２２２，２２３に書き込
まれた情報がラッチされる。
クロック入力が低レベルの場合には、差動データ入力端
子２０１への入力情報が差動段のＭＯＳトランジスタ２
２２，２２３に書き込まれ、正相クロック入力が高レベ
ルの場合はＭＯＳトランジスタ２２４，２２５で構成さ
れるラッチ回路により正相クロック入力が低レベルの時
に差動段のＭＯＳトランジスタ２２２，２２３に書き込
まれた情報がラッチされる。
【０００８】ラッチ回路２１１もラッチ回路２１０と同
等の動作を実行するため、ラッチ回路２１０，２１１の
差動クロック入力を差動クロック入力端子と正相，逆相
に接続することによりフリップフロップ回路を実現して
いる。
等の動作を実行するため、ラッチ回路２１０，２１１の
差動クロック入力を差動クロック入力端子と正相，逆相
に接続することによりフリップフロップ回路を実現して
いる。
【０００９】
【発明が解決しようとする課題】従来のフリップフロッ
プ回路は、初段のラッチ回路を構成する差動段のＭＯＳ
トランジスタのドレインにはカレントミラー回路の出
力，ＭＯＳトランジスタのゲート，ソース，２段目のラ
ッチ回路を構成する差動段のＭＯＳトランジスタのゲー
トが接続され、負荷が多いため高速動作をさせる場合の
制約となるという問題点があった。また、電流源の数も
多く常に電流が流れるため、消費電力が多くなるという
問題点があった。
プ回路は、初段のラッチ回路を構成する差動段のＭＯＳ
トランジスタのドレインにはカレントミラー回路の出
力，ＭＯＳトランジスタのゲート，ソース，２段目のラ
ッチ回路を構成する差動段のＭＯＳトランジスタのゲー
トが接続され、負荷が多いため高速動作をさせる場合の
制約となるという問題点があった。また、電流源の数も
多く常に電流が流れるため、消費電力が多くなるという
問題点があった。
【００１０】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、消費電力が少
なく、高速動作が可能なフリップフロップ回路を実現す
ることを目的とする。
る問題点に鑑みてなされたものであって、消費電力が少
なく、高速動作が可能なフリップフロップ回路を実現す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、正相クロック入力端子および逆相クロック入
力端子がそれぞれクロック入力に接続される第１のラッ
チ回路および第２のラッチ回路により構成され、差動デ
ータ入力端子が前記第１のラッチ回路の差動信号入力に
接続され、前記第１のラッチ回路の差動出力が前記第２
のラッチ回路の差動信号入力に接続され、前記第２のラ
ッチ回路の差動出力を差動出力端子とするフリップフロ
ップ回路であって、前記第１および第２のラッチ回路の
それぞれは、前記各ラッチ回路に共通に用いられる電源
および電流源と、前記電源より電力供給を受ける第１お
よび第２のカレントミラー回路と、第１乃至第５のＭＯ
Ｓトランジスタと、からなり、前記第１乃至第４のＭＯ
Ｓトランジスタの各ソースは第５のＭＯＳトランジスタ
のドレインに共通接続され、前記第１および第２のＭＯ
Ｓトランジスタのゲートは逆相信号入力と接続され、前
記第３および第４のＭＯＳトランジスタのゲートは正相
信号入力と接続され、前記第１および第４のＭＯＳトラ
ンジスタのドレインは前記第１および第２のカレントミ
ラー回路の入力にそれぞれ接続され、前記第２のＭＯＳ
トランジスタのドレインは前記第２のカレントミラー回
路の出力と正相出力とに接続され、前記第３のＭＯＳト
ランジスタのドレインは前記第１のカレントミラー回路
の出力と逆相出力とに接続され、前記第５のＭＯＳトラ
ンジスタのゲートおよびソースのそれぞれはクロック入
力および電流入力に接続されることを特徴とする。
プ回路は、正相クロック入力端子および逆相クロック入
力端子がそれぞれクロック入力に接続される第１のラッ
チ回路および第２のラッチ回路により構成され、差動デ
ータ入力端子が前記第１のラッチ回路の差動信号入力に
接続され、前記第１のラッチ回路の差動出力が前記第２
のラッチ回路の差動信号入力に接続され、前記第２のラ
ッチ回路の差動出力を差動出力端子とするフリップフロ
ップ回路であって、前記第１および第２のラッチ回路の
それぞれは、前記各ラッチ回路に共通に用いられる電源
および電流源と、前記電源より電力供給を受ける第１お
よび第２のカレントミラー回路と、第１乃至第５のＭＯ
Ｓトランジスタと、からなり、前記第１乃至第４のＭＯ
Ｓトランジスタの各ソースは第５のＭＯＳトランジスタ
のドレインに共通接続され、前記第１および第２のＭＯ
Ｓトランジスタのゲートは逆相信号入力と接続され、前
記第３および第４のＭＯＳトランジスタのゲートは正相
信号入力と接続され、前記第１および第４のＭＯＳトラ
ンジスタのドレインは前記第１および第２のカレントミ
ラー回路の入力にそれぞれ接続され、前記第２のＭＯＳ
トランジスタのドレインは前記第２のカレントミラー回
路の出力と正相出力とに接続され、前記第３のＭＯＳト
ランジスタのドレインは前記第１のカレントミラー回路
の出力と逆相出力とに接続され、前記第５のＭＯＳトラ
ンジスタのゲートおよびソースのそれぞれはクロック入
力および電流入力に接続されることを特徴とする。
【００１２】
【作用】本発明のフリップフロップ回路は、第１および
第２のラッチ回路により構成される。各ラッチ回路は、
クロック入力が高レベルのときにのみ第５のトランジス
タを介して電流が流れるダイナミック動作となる。各ラ
ッチ回路は正相クロックおよび逆相クロックをクロック
入力としているので、電流が流れる回路はいずれか一方
となり、消費電力が少なくなる。
第２のラッチ回路により構成される。各ラッチ回路は、
クロック入力が高レベルのときにのみ第５のトランジス
タを介して電流が流れるダイナミック動作となる。各ラ
ッチ回路は正相クロックおよび逆相クロックをクロック
入力としているので、電流が流れる回路はいずれか一方
となり、消費電力が少なくなる。
【００１３】また、第１のラッチ回路の正相出力および
逆相出力となる第２および第３のＭＯＳトランジスタの
各ドレインには、カレントミラー回路の出力と第２のラ
ッチ回路の入力段であるトランジスタのゲートのみが接
続されるので、従来のものと比べて負荷が低減されたも
のとなる。
逆相出力となる第２および第３のＭＯＳトランジスタの
各ドレインには、カレントミラー回路の出力と第２のラ
ッチ回路の入力段であるトランジスタのゲートのみが接
続されるので、従来のものと比べて負荷が低減されたも
のとなる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の一実施例を示すフリップフ
ロップ回路である。
ロップ回路である。
【００１６】図１において、１０１は差動データ入力端
子、１０２は正相クロック入力端子、１０３は逆相クロ
ック入力端子、１０４は電源、１０５は電流源、１０７
は地気、１０８，１０９はラッチ回路、１１２は差動出
力端子、１１３，１１４はカレントミラー回路、１１５
〜１１９はＭＯＳトランジスタである。
子、１０２は正相クロック入力端子、１０３は逆相クロ
ック入力端子、１０４は電源、１０５は電流源、１０７
は地気、１０８，１０９はラッチ回路、１１２は差動出
力端子、１１３，１１４はカレントミラー回路、１１５
〜１１９はＭＯＳトランジスタである。
【００１７】差動データ入力端子１０１はラッチ回路１
０８の差動信号入力に接続され、正相クロック入力端子
１０２，逆相クロック入力端子１０３はラッチ回路１０
９，１０８のクロック入力にそれぞれ接続され、ラッチ
回路１０８の差動出力はラッチ回路１０９の差動信号入
力に接続され、ラッチ回路１０９の差動出力は差動出力
端子１１２に接続され、ラッチ回路１０８，１０９の電
源入力と地気１０７の間には電源１０４が設けられ、ラ
ッチ回路１０８，１０９の電流入力と地気１０７の間に
は電流源１０５が設けられている。
０８の差動信号入力に接続され、正相クロック入力端子
１０２，逆相クロック入力端子１０３はラッチ回路１０
９，１０８のクロック入力にそれぞれ接続され、ラッチ
回路１０８の差動出力はラッチ回路１０９の差動信号入
力に接続され、ラッチ回路１０９の差動出力は差動出力
端子１１２に接続され、ラッチ回路１０８，１０９の電
源入力と地気１０７の間には電源１０４が設けられ、ラ
ッチ回路１０８，１０９の電流入力と地気１０７の間に
は電流源１０５が設けられている。
【００１８】ラッチ回路１０８において、１１３，１１
４はカレントミラー回路、１１５〜１１９はＭＯＳトラ
ンジスタであり、ラッチ回路１０８の差動信号入力の正
相，逆相側はＭＯＳトランジスタ１１７〜１１８，１１
５〜１１６にそれぞれ接続され、ＭＯＳトランジスタ１
１５，１１８のドレインはカレントミラー回路１１３，
１１４の入力にそれぞれ接続され、ＭＯＳトランジスタ
１１６のドレインはカレントミラー回路１１４の出力と
ラッチ回路１０８の正相出力に接続され、ＭＯＳトラン
ジスタ１１７のドレインはカレントミラー回路１１３の
出力とラッチ回路１０８の逆相出力に接続され、ＭＯＳ
トランジスタ１１５〜１１８のソースはＭＯＳトランジ
スタ１１９のドレインに接続され、ＭＯＳトランジスタ
１１９のゲート，ソースはラッチ回路１０８のクロック
入力，電流入力にそれぞれ接続され、カレントミラー回
路１１３，１１４の電源入力はラッチ回路１０８の電源
入力に接続されており、ラッチ回路１０９はラッチ回路
１０８と同じに構成されている。
４はカレントミラー回路、１１５〜１１９はＭＯＳトラ
ンジスタであり、ラッチ回路１０８の差動信号入力の正
相，逆相側はＭＯＳトランジスタ１１７〜１１８，１１
５〜１１６にそれぞれ接続され、ＭＯＳトランジスタ１
１５，１１８のドレインはカレントミラー回路１１３，
１１４の入力にそれぞれ接続され、ＭＯＳトランジスタ
１１６のドレインはカレントミラー回路１１４の出力と
ラッチ回路１０８の正相出力に接続され、ＭＯＳトラン
ジスタ１１７のドレインはカレントミラー回路１１３の
出力とラッチ回路１０８の逆相出力に接続され、ＭＯＳ
トランジスタ１１５〜１１８のソースはＭＯＳトランジ
スタ１１９のドレインに接続され、ＭＯＳトランジスタ
１１９のゲート，ソースはラッチ回路１０８のクロック
入力，電流入力にそれぞれ接続され、カレントミラー回
路１１３，１１４の電源入力はラッチ回路１０８の電源
入力に接続されており、ラッチ回路１０９はラッチ回路
１０８と同じに構成されている。
【００１９】次に、本実施例の動作について説明する。
【００２０】ラッチ回路１０８においては、クロック入
力が高レベルになりＭＯＳトランジスタ１１９に電流が
流れるとカレントミラー回路１１３，１１４、ＭＯＳト
ランジスタ１１５〜１１８で構成される回路に差動信号
入力の情報が書き込まれる。
力が高レベルになりＭＯＳトランジスタ１１９に電流が
流れるとカレントミラー回路１１３，１１４、ＭＯＳト
ランジスタ１１５〜１１８で構成される回路に差動信号
入力の情報が書き込まれる。
【００２１】逆相クロック入力端子１０３への入力が高
レベルであり、ラッチ回路１０８の正相信号入力が高レ
ベルの場合にはＭＯＳトランジスタ１１７，１１８がオ
ンしＭＯＳトランジスタ１１５，１１６がオフするた
め、ラッチ回路８の正相出力は高レベル、逆相出力は低
レベルになる。
レベルであり、ラッチ回路１０８の正相信号入力が高レ
ベルの場合にはＭＯＳトランジスタ１１７，１１８がオ
ンしＭＯＳトランジスタ１１５，１１６がオフするた
め、ラッチ回路８の正相出力は高レベル、逆相出力は低
レベルになる。
【００２２】逆相クロック入力端子１０３への入力が高
レベルであり、ラッチ回路１０８の正相信号入力が低レ
ベルの場合にはＭＯＳトランジスタ１１７，１１８がオ
フしＭＯＳトランジスタ１１５，１１６がオンするため
正相出力は低レベル、逆相出力は高レベルになる。この
後、逆相クロック入力端子１０３への入力が低レベルに
なりＭＯＳトランジスタ１１９に電流が流れなくなると
カレントミラー回路１１３，１１４、ＭＯＳトランジス
タ１１５〜１１８で構成される回路には電流が流れない
ため、差動信号入力が変動しても書き込まれている情報
は変化することなく、書き込み情報を保持するラッチ状
態となる。
レベルであり、ラッチ回路１０８の正相信号入力が低レ
ベルの場合にはＭＯＳトランジスタ１１７，１１８がオ
フしＭＯＳトランジスタ１１５，１１６がオンするため
正相出力は低レベル、逆相出力は高レベルになる。この
後、逆相クロック入力端子１０３への入力が低レベルに
なりＭＯＳトランジスタ１１９に電流が流れなくなると
カレントミラー回路１１３，１１４、ＭＯＳトランジス
タ１１５〜１１８で構成される回路には電流が流れない
ため、差動信号入力が変動しても書き込まれている情報
は変化することなく、書き込み情報を保持するラッチ状
態となる。
【００２３】ラッチ回路１０９は正相クロック入力端子
１０２の入力が高レベルとなったときにラッチ回路１０
８と同等の書き込み動作を実行し、正相クロック入力端
子１０２の入力が低レベルとなったときに、上記のラッ
チ回路１０８と同等のラッチ状態となるため、初段のラ
ッチ回路１０８のクロック入力と２段目のラッチ回路１
０９のクロック入力とを逆相にすることによりフリップ
フロップ回路が実現されている。
１０２の入力が高レベルとなったときにラッチ回路１０
８と同等の書き込み動作を実行し、正相クロック入力端
子１０２の入力が低レベルとなったときに、上記のラッ
チ回路１０８と同等のラッチ状態となるため、初段のラ
ッチ回路１０８のクロック入力と２段目のラッチ回路１
０９のクロック入力とを逆相にすることによりフリップ
フロップ回路が実現されている。
【００２４】本実施例のフリップフロップ回路では、ク
ロックの変化点以外では電流がほとんど流れないダイナ
ミックタイプであるために低消費電力となっている。
ロックの変化点以外では電流がほとんど流れないダイナ
ミックタイプであるために低消費電力となっている。
【００２５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００２６】初段のラッチ回路を構成する差動段のＭＯ
Ｓトランジスタのドレインにはカレントミラー回路の出
力、２段目のラッチ回路を構成する差動段のＭＯＳトラ
ンジスタのゲートが接続されるだけであり負荷が少ない
ため、高速動作が可能となる。また、ラッチ回路の信号
保持状態はダイナミックタイプであるため回路の電流は
クロックの変化点以外ではほとんど流れることはなく、
低消費電力になるという効果を有する。
Ｓトランジスタのドレインにはカレントミラー回路の出
力、２段目のラッチ回路を構成する差動段のＭＯＳトラ
ンジスタのゲートが接続されるだけであり負荷が少ない
ため、高速動作が可能となる。また、ラッチ回路の信号
保持状態はダイナミックタイプであるため回路の電流は
クロックの変化点以外ではほとんど流れることはなく、
低消費電力になるという効果を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
１０１ 差動データ入力端子 １０２ 正相クロック入力端子 １０３ 逆相クロック入力端子 １０４ 電源 １０５ 電流源 １０７ 地気 １０８，１０９ ラッチ回路 １１２ 差動出力端子 １１３，１１４ カレントミラー回路 １１５〜１１９ ＭＯＳトランジスタ
【手続補正書】
【提出日】平成５年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 正相クロック入力端子および逆相クロッ
ク入力端子がそれぞれクロック入力に接続される第１の
ラッチ回路および第２のラッチ回路により構成され、差
動データ入力端子が前記第１のラッチ回路の差動信号入
力に接続され、前記第１のラッチ回路の差動出力が前記
第２のラッチ回路の差動信号入力に接続され、前記第２
のラッチ回路の差動出力を差動出力端子とするフリップ
フロップ回路であって、 前記第１および第２のラッチ回路のそれぞれは、 前記各ラッチ回路に共通に用いられる電源および電流源
と、 前記電源より電力供給を受ける第１および第２のカレン
トミラー回路と、 第１乃至第５のＭＯＳトランジスタと、からなり、 前記第１乃至第４のＭＯＳトランジスタの各ソースは第
５のＭＯＳトランジスタのドレインに共通接続され、前
記第１および第２のＭＯＳトランジスタのゲートは逆相
信号入力と接続され、前記第３および第４のＭＯＳトラ
ンジスタのゲートは正相信号入力と接続され、前記第１
および第４のＭＯＳトランジスタのドレインは前記第１
および第２のカレントミラー回路の入力にそれぞれ接続
され、前記第２のＭＯＳトランジスタのドレインは前記
第２のカレントミラー回路の出力と正相出力とに接続さ
れ、前記第３のＭＯＳトランジスタのドレインは前記第
１のカレントミラー回路の出力と逆相出力とに接続さ
れ、前記第５のＭＯＳトランジスタのゲートおよびソー
スのそれぞれはクロック入力および電流入力に接続され
ることを特徴とするフリップフロップ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146148A JP2570575B2 (ja) | 1993-06-17 | 1993-06-17 | フリップフロップ回路 |
| US08/260,822 US5455531A (en) | 1993-06-17 | 1994-06-16 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146148A JP2570575B2 (ja) | 1993-06-17 | 1993-06-17 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722915A true JPH0722915A (ja) | 1995-01-24 |
| JP2570575B2 JP2570575B2 (ja) | 1997-01-08 |
Family
ID=15401224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5146148A Expired - Fee Related JP2570575B2 (ja) | 1993-06-17 | 1993-06-17 | フリップフロップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5455531A (ja) |
| JP (1) | JP2570575B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333663B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 저전력 및 안정화된 플립플롭 |
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| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
Citations (1)
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|---|---|---|---|---|
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| ATE97522T1 (de) * | 1988-09-26 | 1993-12-15 | Siemens Ag | Cmos-pulsweitenmodulator. |
| NL9001442A (nl) * | 1990-06-22 | 1992-01-16 | Philips Nv | Vergrendelschakeling. |
| US5055720A (en) * | 1990-08-31 | 1991-10-08 | Simtek Corporation | Current mirror sense amplifier with reduced current consumption and enhanced output signal |
| US5049760A (en) * | 1990-11-06 | 1991-09-17 | Motorola, Inc. | High speed complementary flipflop |
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-
1993
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1994
- 1994-06-16 US US08/260,822 patent/US5455531A/en not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS58196721A (ja) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333663B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 저전력 및 안정화된 플립플롭 |
Also Published As
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|---|---|
| US5455531A (en) | 1995-10-03 |
| JP2570575B2 (ja) | 1997-01-08 |
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