JP3935964B2 - ラッチ回路 - Google Patents

Description

技術分野
本発明はラッチ回路に関する。
背景技術
電気回路においてラッチは情報を一時的に保持するために使用される。例えば、コンピュータシステムにおいて、入力情報はラッチを通過し、そこである時間保持され読み取ることができる。
サブミクロンＣＭＯＳ技術の発展により電圧供給において新しい標準が作られるようになった。現在、ＣＭＯＳ回路は３．３Ｖの低い電圧供給を使用し、将来は恐らく２．５Ｖの低い電圧供給を使用するであろう。従来のＥＣＬゲートは通常約４．５−５Ｖの電圧を使用している。従って、更に低い電圧で作動する回路を必要とする。また技術発展は、現在利用できるより更に速い回路にたいする必要性を増加する。
ラッチは、差動モードにおいても、単一出力（シングルエンデッド）モードにおいても作動するように設計することができる。
単一出力モードにおいては、入力の１つにおける電圧は一定に保持され、一方他の入力は２つのモードの間、すなわち第１の入力より高い電圧と第１の入力より低い電圧の間に変化する。単一出力モードの１つの欠点は差動モードの電圧変化の少なくとも２倍の電圧変化を必要とすることである。通常、単一出力モードにおける電圧変化は６００ｍＶ−８００ｍＶである。
差動モードにおいては、両入力端子における電圧が変化し、２００ｍＶ−３００ｍＶの電圧変化が必要である。この構成は単一出力モードよりも速く、ノイズに対しより鈍感である。
論理回路においては、複数レベルのトランジスタが使用され、１つのトランジスタの出力が次のレベルのトランジスタを制御する。ＥＣＬ論理においては、通常３−４つのレベルのトランジスタが使用される。レベルの数を減少することにより、必要とする供給電圧が減少される。２．５Ｖの供給電圧では、ただ１つのレベルのトランジスタが、１つの抵抗と１つの電流源と共に使用される。
関連する技術の説明
固体回路（Solid-State Circuits）のIEEEジャーナル、Vol. 29, No. 3, 1994 3月のラザビ他（Razavi et al）による“低電圧高速度バイポーラ回路の設計技術（Design Techniques for Low-Voltage High-Speed Digital Bipolar Circuits）″には、ＥＣＬ回路に基づく多数の低電圧回路が開示され、その中にＤラッチが含まれる。このラッチは単一出力モードで作動し、２．５Ｖ、電圧変化が約６００ｍＶ−８００ｍＶの供給電圧を必要とする。
発明の概要
本発明の目的は、既知のラッチより高い動作速度のラッチを提供することである。
本発明の他の目的は、電圧が２．５Ｖ以上で、電圧変化が２００ｍＶ乃至３００ｍＶの電圧で作動するラッチを提供することである。
本発明の更に他の目的は、差動モードで作動し既知の低電圧ラッチよりノイズに対して鈍感なラッチを提供することである。
本発明のラッチにおいては、ただ１つのレベルのトランジスタを使用することにより、必要な供給電圧が２．５Ｖに低下される。必要な電圧変化はラッチを差動モードで動作させることにより低く保たれる。
本発明のラッチは簡単なインバータに基づいている。第１、第２のインバータが使用され、クロック信号とそのクロック信号の反転が、インバータの供給電圧の制御に用いられて、所与の時間において１つのインバータに適当な供給電圧を与え、他のインバータには実質的に電圧を与えないようにする。前記適当な供給電圧を与えられたインバータは入力レベルに対応した出力レベルをもち、一方他のインバータの両出力端子はロー（low）出力レベルをもつ。
インバータの非反転出力はＯＲ論理ゲートの２つの入力端子に接続され、インバータの反転出力は別のＯＲ論理ゲートの入力端子に接続される。このようにして、インバータは、その両端に加わる電圧がある所与の時間にハイ（high）になり、ＯＲ論理ゲートからの出力を制御する。
本発明によれば、第１のインバータの入力端子がラッチの入力端子となり、第２のインバータの入力端子が前記ラッチの出力端子となる。このようにして、第１のインバータの両端に加わる電圧がハイのとき、入力信号が出力に与えられ、第２のインバータの両端に加わる電圧がハイのとき、その出力信号が保持される。
本発明によるラッチは下記の利点をもつ。
同じ電流消費において、従来のラッチよりも１０−２０％速い。また、従来の通常４．５−５Ｖで作動するラッチに較べて低い電圧（２．５Ｖ迄低い）で作動する。従って、電力消費を減少することができ、または同じ電力消費であればラッチが高速で作動できる。
小さな電圧変化（２００ｍＶ−３００ｍＶ）で、完全に差動モードで動作できる。その結果、ラザビ（Razavi）のラッチに較べて５−１０％速く動作する。また、ラッチが完全差動モードで動作するので、作動はノイズに鈍感になる。
【図面の簡単な説明】
本発明をさらに詳細に下記添付図面を参照して説明する。
図１は、インバータの論理符号を示す。
図２は、本発明によるラッチの論理構成を示す。
図３は、本発明の好ましい実施例によるラッチの回路図を示す。
図４は、本発明の好ましい実施例に使用されるＣＭＬインバータの回路図を示す。
本発明の詳細な説明
図１はインバータ１の論理符号を示す。インバータは第１の非反転入力端子２、第２の反転入力端子３、第１の非反転出力端子４、および第２の反転出力端子５をもつ。インバータ１は第１の供給電圧端子６と第２の供給電圧端子７に接続される。
通常の動作において、第２の入力端子３の入力信号は、第１の入力端子２の入力信号の反転である。従って、第１の入力端子２の入力信号ＩＮがハイのときは、第２の入力端子３の入力信号

はローである。また第１の出力端子４からの出力信号ＯＵＴがローであると、第２の出力端子５からの出力信号

はハイとなる。
図２は、本発明によるラッチの論理回路図を示す。図１に示すような第１のインバータ１１、第２のインバータ１１’が使用される。各インバータは、第１の非反転入力端子１２、１２’、第２の反転入力端子１３、１３’、第１の非反転出力端子１４、１４’、第２の反転出力端子１５、１５’をもつ。第１のインバータ１１の入力端子１２、１３は、ラッチの入力端子を形成する。各インバータはさらに第１の供給電圧端子１６、１６’と第２の供給電圧端子１７、１７’をもつ。
両インバータ１１、１１’の第１の非反転出力端子１４、１４’は第１のＯＲ論理ゲート２０の入力端子に接続される。第２の反転出力端子１５、１５’は第２のＯＲ論理ゲート２１の入力端子に接続されている。ＯＲ論理ゲート２０、２１からの出力はラッチの出力端子２３、２５を形成する。これら端子２３、２５は第２のインバータ１１’の入力端子１２’，１３’に接続される。
第２の供給電圧端子１７、１７’は一定電圧Ｖeeに保持される。第１の電圧端子１６、１６’の電圧は供給電圧ＶccとＶccより低い電圧との間で変化して、任意の所与の時間において１つのインバータは適当な供給電圧をもち、他のインバータはそうでない、ようにする。図に示すように、第１のインバータへの第１の供給電圧がＶeeに等しいとき、第２のインバータ１１’における供給電圧はローであり、またその逆である。
第１のインバータ１１の両端に加わる電圧がハイであるとき、第２のインバータ１１’の両端に加わる電圧はローである。この状態において、第２のインバータ１１’の両出力端子１４’，１５’はローであり、これはＯＲ論理ゲート２０、２１の出力信号が第１のインバータ１１の出力により制御される、ことを意味する。このようにラッチからの出力信号はラッチの入力信号により制御される。
第２のインバータ１１’の両端に加わる電圧がハイであるとき、第１のインバータ１１の両端に加わる電圧は実質的にローである。この状態において、第１のインバータ１１の両出力端子１４，１５はローであり、これは配線された（ワイヤード）ＯＲ論理ゲート２０、２１の出力信号が第２のインバータ１１’の出力により制御される、ことを意味する。第２のインバータの入力端子１２’，１３’はラッチの出力端子２３、２５に接続されているので、ラッチの出力は実質的にこの状態に保持される。
ラッチは２つの出力端子、すなわち一方が他方に対して反転された２つの出力端子をもつように示されているが、ラッチはこれら出力の一方のみを使用する回路で構成できる、ことに注意すべきである。従って、ラッチは実際的には少なくとも１つの出力をもつ。
図３は、図１に示されるような２つのインバータ３１、３１’に基づいた本発明の実施例によるラッチを示す。第１のインバータ３１、第２のインバータ３１’の第１の供給電圧端子３６、３６’はそれぞれ抵抗４１、４２を介して第１の供給電圧端子４０に接続され、また第２の電圧端子４５に直接接続されている。第１のインバータ３１の第１、第２の入力端子３２、３３はラッチ全体の入力端子である。
インバータ３１’，３１”の第１の非反転出力端子３４、３４’はそれぞれ第１、第２のトランジスタ４７、４９のベースに接続されている。第２の反転出力端子３５、３５’はそれぞれ第３、第４のトランジスタ５１、５３のベースに接続されている。
全ての４つのトランジスタ４７、４９、５１、５３のコレクタは第１の供給電圧端子４０に接続されている。第１、第２のトランジスタ４７、４９のエミッタは相互に接続され、電流源５５を介して第２の供給電圧端子４５に接続されている。前記エミッタはまた全回路の第１の出力端子７１に接続され、出力端子７１は第２のインバータ３１’の第１の入力端子３２’に接続されている。トランジスタ５１、５３のエミッタは相互に接続され、電流源５７を介して第２の供給電圧端子４５に接続されている。前記エミッタはまた全回路の第２の出力端子７３に接続され、出力端子７３は第２のインバータ３１’の第２の入力端子３３’に接続されている。
トランジスタ４７、４９のエミッタは相互に接続されているので、それらトランジスタは配線されたＯＲ論理ゲートを形成している。これは、２つの中で高いベース電圧をもったトランジスタが配線されたＯＲ構成の出力を制御する、ということを意味する。
第１のクロック信号ＣＬＫを受ける第５のトランジスタ６１が設けられ、そのコレクタは第２のインバータ３１’と抵抗４２の間に接続されている。また、反転クロック信号

を受ける第６のトランジスタ６３が設けられ、そのコレクタは第１のインバータ３１と抵抗４１の間に接続されている。トランジスタ６１、６３のエミッタは相互に接続され、電流源５５を介して第２の供給電圧端子４５に接続されている。
第２のクロック信号

は第１のインバータ３１への供給電圧を制御し、第１のクロック信号ＣＬＫは第２のインバータ３１’への供給電圧を制御する。２つのトランジスタ６１、６３のエミッタは相互に接続されているので、これらは電流スイッチの如く作動する。すなわち、例え電圧差が２００ｍＶ程度に低くても一番高いベース電圧をもったトランジスタが導通して、他のトランジスタは遮断される。
まず、第１のクロック信号ＣＬＫがハイで、第２のクロック信号

がローと仮定する。第１のインバータ３１はほぼ第１の供給電圧端子４０に等しい供給電圧をもち（“ハイ”と呼ぶ）、一方第２のインバータ３１’の供給電圧は低下する（“ロー”と呼ぶ）。従って、トランジスタ４９、５３のベース電圧はローで、第１のインバータ３１の入力信号は配線されたＯＲ構成を介して出力に伝達される。第１のインバータ３１からの出力３４がハイで、反転出力３５がローであれば、トランジスタ４７のベース電圧はハイで、トランジスタ５１のベース電圧はローである。従って、ラッチの第１の出力端子７１はハイ、第２の出力端子７３はローとなる。もし、第１のインバータ３１の出力３４がローで、反転出力３５がハイであれば、トランジスタ４７のベース電圧はロー、トランジスタ５１のベース電圧はハイとなる。従って、ラッチの第１の出力端子７１はロー、第２の出力端子７３はハイとなる。
第１の制御信号ＣＬＫがローのときは、第２の（反転した）制御信号

はハイである。そのとき、第２のインバータ３１’はハイの供給電圧をもち、一方第１のインバータ３１の供給電圧は実質的にゼロである。従って、出力信号

は第２のインバータ、配線されたＯＲ論理ゲートを介して出力に伝達され、すなわち実質的に出力が保持される。
図４は、本発明の好ましい実施例に使用される標準のＣＭＬ（電流モード論理）の回路図である。インバータは第１の入力端子８０と第２の入力端子８２をもつ。第１の入力端子８０は第１のトランジスタ８４のベースに接続され、第２の入力端子８２は第２のトランジスタ８６のベースに接続される。各トランジスタ８４、８６のコレクタはそれぞれ抵抗９０、９２を介して第１の供給電圧端子８８に接続される。２つのトランジスタ８４、８６のエミッタは相互接続され、電流源９４を介して第２の供給電圧端子９６に接続されている。第１の出力端子９８はトランジスタ８４のコレクタに置かれ、第２の出力端子１００はトランジスタ８６のコレクタに置かれる。
入力がハイで、反転入力がローのとき、トランジスタ８４は電流を導通する。これは、第１の出力端子９８の電圧が低下したことを意味する。トランジスタ８６はこの状態では導通せず、従って、第２の出力端子１００の電圧は、第１の供給電圧端子８８の電圧に近似する。第１の入力端子８０における入力がローで第２の入力端子８２の入力がハイのとき、対称的理由により、第１の出力端子９８の電圧は第１の電圧端子８８の電圧に近似し、一方第２の出力端子１００の電圧は低下する。電圧変化は約２００ｍＶ−３００ｍＶである。

Claims (7)

1. 一方が反転の２つの入力端子と少なくとも１つの出力端子をもったラッチ回路にして、
   前記ラッチ回路が、第１と第２のインバータ手段を備え、
   各インバータ手段が、
   一方が非反転で他方が反転の第１、第２の入力端子と、一方が反転で他方が非反転の第１，第２の出力端子と、第１、第２の電圧端子を含み；
   各インバータ手段の一方の出力端子が第１のＯＲ論理ゲートの第１、第２の入力端子にそれぞれ接続され；
   各インバータ手段の他方の出力端子が第２のＯＲ論理ゲートの第１、第２の入力端子にそれぞれ接続され；
   第１のＯＲ論理ゲートの出力端子が第２のインバータ手段の入力端子の１つに接続され；
   第２のＯＲ論理ゲートの出力端子が第２のインバータ手段の入力端子の他方に接続され；
   前記インバータ手段への電圧供給は、時間と共に変化するパルス状の電圧であって、前記インバータ手段の一方への供給電圧パターンが他方への供給電圧パターンの反転であり；
   前記ＯＲ論理ゲートの一方の出力が少なくともラッチ回路の出力である；
   ことを特徴とするラッチ回路。
2. 各ＯＲ論理ゲートが２つのトランジスタにより形成され配線されたＯＲ論理ゲートであり、トランジスタのベースがＯＲ論理ゲートの入力端子であり、コレクタが第１の供給電圧端子に接続され、エミッタが相互接続され、第２の供給電圧端子に接続されてラッチの出力端子を形成する、ことを特徴とする請求項１に記載のラッチ回路。
3. 前記インバータ手段がＣＭＬインバータであることを特徴とする請求項１または２に記載のラッチ回路。
4. 前記インバータ手段の第１の電圧端子が抵抗を介して第１の供給電圧端子に接続され、第２の電圧端子が第２の供給電圧端子に接続される、ことを特徴とする請求項１，２または３に記載のラッチ回路。
5. 前記インバータ手段への供給電圧がトランジスタにより制御され、トランジスタのコレクタが各インバータの第１の電圧端子に接続され、エミッタが相互接続されて、電流源を介して第２の供給電圧に接続され、トランジスタがそのベースにクロック信号ＣＬＫと、その反転クロック信号
   

   

   をそれぞれ受けるようにした、ことを特徴とする請求項４に記載のラッチ回路。
6. 第１と第２のインバータ手段をもった電気回路の出力を制御する方法において、
   前記第１のインバータに非反転信号と反転信号の入力を供給すること；
   前記２つのインバータの供給電圧を、任意の時間においてその１つのみが作動するように、変化させること；
   前記２つのインバータ手段の第１の出力端子からの出力信号を、第１のＯＲ論理ゲートに入力信号として供給すること；
   前記２つのインバータ手段の第２の出力端子からの出力信号を第２のＯＲ論理ゲートに入力信号として供給すること；
   ２つのＯＲ論理ゲートからの出力信号を前記第２のインバータ手段に入力信号として供給すること；
   ＯＲ論理ゲートの少なくとも１つから出力を取り出すこと；
   の各ステップを含むことを特徴とする方法。
7. 前記第１のインバータ手段の第１の供給電圧端子に接続されたコレクタをもった第１のトランジスタのベースにクロック信号ＣＬＫを印加し、前記第２のインバータ手段の第１の供給電圧端子に接続されたコレクタをもった第２のトランジスタのベースに反転クロック信号
   

   

   を印加することにより、供給電圧を制御することを特徴とする請求項６に記載の方法。

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