CN1120574C - 锁存电路 - Google Patents

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Abstract

描述了适合于用于差分模式的低电压锁存电路，用2.5V供电电压和200mV-300mV的摆动幅度。使用了两个反相器，每个具有同相和反相输入端，以及同相和反相输出端。同相输出端被连接到或门(OR)结构的输入端，以及反相输出端被连接到另一个或门结构的输入端。一个反相器的输入端构成锁存器的输入端。另一个反相器的输入端被连接到或门结构的输出端，并构成锁存器的输出端。这些反相器的供电电压被改变，以使得在任何给定时间，只有一个反相器具有适当的供电电压。这个反相器然后控制锁存器的输出。这样，达到了锁存功能。

Description

锁存电路
                         技术领域
本发明涉及锁存电路。
                         背景技术
在电子电路中，锁存器被用来暂时保持信息。例如，在计算机系统中，进入的信息可通过锁存器来传送，在锁存器中信息被保持一定的时间，以便于将它读出。
亚微米(sub-micron)CMOS技术的开发导致供电电压的新的标准。当前，CMOS电路使用低到3.3V的供电电压，以及在将来多半将使用低到2.5V的供电电压。传统的ECL门典型地使用大约4.5V-5V的供电电压。所以，需要有能工作在较低电压的电路。另外，技术发展增加了对于比现今可提供的电路更快速的电路的需要。
锁存器可被设计来工作在差分模式或单端模式。
在单端模式中，在一个输入端处的电压保持不变，而另一输入端的电压在两个模式之间变化，其中一个模式比第一输入端的恒定电压高，而另一个模式比这个恒定电压低。单端模式的一个缺点在于，它至少需要两倍的差分模式的电压摆动幅度。典型地，在单端模式时的电压摆动幅度是600mV-800mV。
在差分模式中，两个输入端处的电压都变化，以及需要200mV-300mV的电压摆动幅度。
在逻辑电路中，可能利用几种晶体管电平，从而使一个晶体管的输出控制下一级的晶体管。在ECL，典型地使用3-4级晶体管。通过减小级数，所需要的供电电压被减小。通过利用2.5V的供电电压，可以只使用一级晶体管，连同使用一个电阻和一个电流源。
在Razavi等的“Design Techniques for Low-Voltage High-Speed Digtal Bipolar Circuit(低压高速数字双极型电路的设计技术)”，IEEE Journal of Solid-State Circuits，Vol.29，No.3，March1994中，揭示了基于ECL电路的多种低电压电路，在其中就有D-锁存器。这个锁存器运行在单端模式，需要2.5V的供电电压和大约600mV-800mV的电压摆动幅度。
                         发明内容
本发明的一个目的是提供一种以高于已知锁存器的运行速度运行的锁存器。
本发明的另一个目的是提供以差分模式运行的锁存器，因此比起已知的低电压锁存器来说，它对噪声不太敏感。
通过只使用一级晶体管，在按照本发明的锁存器中，所需要的供电电压被减小到2.5V。通过使锁存器工作在差分模式，可以使所需要的电压摆动幅度被保持为很低。
按照本发明的锁存器是基于简单的反相器。使用了第一和第二反相器，其中时钟信号和该时钟信号的反相信号被用来控制供给反相器的供电电压，这样，在给定时间，一个反相器具有适当的供电电压，而另一个实际上没有电压。具有适当的供电电平的反相器的输出电平相应于输入电平，而另一个反相器在其两个输出端具有低的输出电平。
反相器的同相输出端被连接到或门结构的两个输入端，以及反相器的反相输出端被连接到另一个或门结构的输入端。因此，跨于其上的电压在任何时间都是高电平的该反相器控制了来自或门结构的输出。
按照本发明，第一反相器的输入端是锁存器的输入端，第二反相器的输入端是锁存器的输出端。这样，当第一反相器上的电压是高电平时，输入信号被馈送到输出端。当第二反相器上的电压是高电平时，输出信号被保持。
本发明的技术方案包括：
锁存电路，包括两个输入端，其中之一是反相的，和至少一个输出端，其特征在于，它包括第一和第二反相装置，每个反相装置包括第一和第二输入端，一个输入端是同相的，另一个是反相的，第一和第二输出端，一个输出端是反相的，另一个是同相的，以及第一和第二电压端，以及
-每个反相装置的一个输出端分别被连接到第一逻辑门结构的第一和第二输入端；
-每个反相装置的另一个输出端分别被连接到第二逻辑门结构的第一和第二输入端；
-第一或门结构的输出端被连接到第二反相装置的一个输入端；
-第二或门结构的输出端被连接到第二反相装置的另一个输入端；
-反相装置的电压电源被调整来提供一种电压，该电压这样地随时间变化，以使得当第一个反相装置上的电压是高电平时，另一个反相装置上的电压是低电平，反之亦然；
-至少该逻辑门结构之一的输出是锁存电路的输出。
用于控制一个包括第一和第二反相装置的电子电路的输出的方法，其特征在于以下步骤：
-把输入作为同相信号和反相信号馈送到第一反相器；
-改变两个反相装置的供电电压，以使得实际上在任何给定时间，只有一个反相装置在工作；
-把来自两个反相装置的第一输出端的输出信号作为输入信号馈送到第一逻辑门结构；
-把来自两个反相装置的第二输出端的输出信号作为输入信号馈送到第二逻辑门结构；
-把来自两个逻辑门结构的输出信号作为输入信号馈送到第二反相装置；
-从至少一个逻辑门结构取一个输出。
按照本发明的锁存器提供了以下的优点：
它在相同电流消耗下比传统的锁存的速度快10-20％。另外，它可以以比传统的锁存器更低的电压(低到2.5V)运行，传统锁存器典型地工作在4.5V-5V。所以，其功率消耗可被减小，或在相同功率消耗下，锁存器可更快地工作。
它可在全差分模式下以小的电压摆动幅度(低到200mV-300mV)运行。这导致比Razavi的锁存器运行快5-10％。因为锁存器以全差分模式运行，所以其运行也变得对噪声不太敏感。
                         附图说明
下面将参照附图更详细地描述本发明，其中：
图1显示了用于反相器的逻辑符号；
图2显示按照本发明的的锁存器的逻辑表示；
图3显示按照本发明的优选实施例的锁存器的电路图；
图4显示在优选实施例中使用的CML反相器的电路图。
                      具体实施方式
图1显示了用于反相器的逻辑符号。反相器具有第一同相输入端2，第二反相输入端3，第一同相输出端4，第二反相输出端5。反相器1被连接到第一供电电压端6和第二供电电压端7。
在正常运行时，进到第二输入端3的输入信号是进到第一输入端2的输入信号的反相信号。这样，当进到第一输入端2的输入信号IN是高电平时，进到第二输入端3的输入信号 IN是低电平。来自第一输出端4的输出信号OUT然后是低电平，而来自第二输出端5的输出信号OUT是高电平。
图2显示按照本发明的锁存器的逻辑电路图。使用了如图所示的第一反相器11和第二反相器11′。每个反相器具有第一同相输入端12，12′，第二反相输入端13，13′，第一同相输出端14，14′，第二反相输出端15，15′。第一反相器11的输入端12，13构成锁存器的输入端。每个反相器还具有第一供电电压端16，16′和第二供电电压端17，17′。
两个反相器11，11′的第一同相输出端14，14′被连接到第一或门结构20的输入端。第二同相输出端15，15′被连接到第二或门结构21的输入端。来自或门结构20，21的输出端构成锁存器的输出端23，25。这些输出端23，25也被连接到第二反相器11′的输入端12′，13′。
第二供电电压端17，17′被保持在恒定电压Vee上。在第一电压端16，16′上的电压在供电电压Vcc和一个低于Vcc的电压之间变化，这样，在任何给定时间，一个反相器具有适当的供电电压，而另一个反相器则没有。如图所示，当第一反相器11上的第一供电电压等于Vee时，第二反相器11′上的第一供电电压是低电平，反之亦然。
当第一反相器11上的电压是高电平时，第二反相器11′上的电压是低电平。在这种情形中，第二反相器11′的输出端14′，15′是低电平，这意味着连接的或门结构20，21的输出信号由第一反相器11的输出控制。因此，来自锁存器的输出电压由锁存器的输入电压来进行控制。
当第二反相器11′上的电压为高电平时，第一反相器11上的电压实际上为0。在这种情况下，第一反相器11的两个输出电压14，15为低电平，这意味着线连接的或门结构20，21的输出电压被第二反相器11′的输出所控制。因为第二反相器的输入端12′，13′被连接到锁存器的输出端23，25，在这种情形下，锁存器的输出被有效地保持。
即使显示出锁存器具有两个输出端，该两个端互相反相，应当指出，锁存器可被提供在其中只有一个输出端被使用的电路中。这样，锁存器实际上具有至少一个输出端。
图3显示按照本发明的实施例的基于图1所示的两个反相器31，31′的锁存器。第一31和第二31′反相器的第一供电电压端36，36′分别通过电阻41和42被连接到第一供电电压端40，并直接连接到第二电压端45。第一反相器31的第一和第二输入端32，33是整个锁存器的输入端。
反相器31，31′的第一同相输出端34，34′被分别连接到第一和第二晶体管47，49的基极。第二反相输出端35，35′被分别连接到第三和第四晶体管51，53的基极。
所有四个晶体管47，49，51，53的集电极被连接到第一供电电压端40。第一和第二晶体管47和49的发射极被互联，并通过电流源55被连接到第二供电电压端45。它们也被连接到整个电路的第一输出端71，后者被连接到第二反相器31′的第一输入端32′。晶体管51和53的发射极被互联，并通过电流源57被连接到第二供电电压端45。它们也被连接到整个电路的第二输出端73，后者被连接到第二反相器31′的第二输入端33′。
因为晶体管47和49的发射极被互联，它们构成线连接的或门结构，这意味着具有二者之中的最高基极电压的那个晶体管控制着线连接的或门结构的输出端。同样地，晶体管51和53构成另一个线连接的或门结构。
还具有用来接收第一时钟信号CLK的第五个晶体管61，其集电极被连接在第二反相器31′与电阻42之间。也还具有用来接收反相的时钟信号 CLK的第六个晶体管63，其集电极被连接在第一反相器31与电阻41之间。晶体管61和63的发射极被互联，并通过电流源55被连接到第二供电电压端45。
第二时钟信号 CLK控制加到第一反相器31的供电电压，以及第一时钟信号CLK控制加到第二反相器31′的供电电压。因为两个晶体管61，63的发射极被互联，它们将起到电流开关的作用，这意味着，具有最高基极电压的晶体管将导通，而另一个晶体管将阻塞，即使在低到200mV的电压差时。
首先假定，第一时钟信号CLK是高电平和第二时钟信号 CLK是低电平。于是，第一反相器31具有近似等于供电电压端40的供电电压(称为“高”)而第二反相器31′的供电电压被降低(“低”)。这样，晶体管49和53的基极电压是低电平，以及第一反相器31的输入信号通过线连接的或门结构被传送到输出端。如果来自第一反相器31的输出是高电平和反相的输出35是低电平，则晶体管47的基极电压是高电平和晶体管51的基极电压是低电平。因此，锁存器的第一输出端71将是高电平，以及第二输出端73将是低电平。如果来自第一反相器31的输出端34是低电平和反相的输出端35是高电平，则晶体管47的基极电压是低电平和晶体管51的基极电压是高电平。因此，锁存器的第一输出端71是低电平，以及第二输出端73将是高电平。
当第一控制信号CLK是低电平时，第二(反相的)控制信号 CLK是高电平。于是，第二反相器31′具有高的供电电压，而加到第一反相器31的供电电压实际上是零。这样，输出信号OUT， OUT通过第二反相器31′和线连接的或门结构被传送到输出端，即实际上，输出被保持。
图4显示在优选实施例中使用的标准CML(当前模式逻辑)反相器的电路图。反相器具有第一输入端80和第二输入端82。第一输入端80被连接到第一晶体管84的基极，和第二输入端82被连接到第二晶体管86的基极。每个晶体管84，86的集电极分别通过电阻90和92被连接到第一供电电压端88。晶体管84和86的发射极被互联，并通过电流源94被连接到第二供电电压端96。第一输出端98位于晶体管84的集电极，和第二输出端100位于晶体管86的集电极。
当输入是高电平和反相输入是低电平时，晶体管导通电流，这意味着，第一输出端98的电压减小。在这种情形下，晶体管86不导通，所以，第二输出端100的电压近似等于第一供电电压端88的电压。当第一输入端80的输入是低电平和在第二输入端82上的输入是高电平时，由于对称的原因，第一输出端98的电压近似等于第一供电电压端88的电压，而第二输出端100的电压减小。电压摆动幅度大约为200mV-300mV。

Claims (7)

1.锁存电路，包括两个输入端，其中之一是反相的，和至少一个输出端，其特征在于，它包括第一(11；31)和第二(11′；31′)反相装置，每个反相装置包括第一和第二输入端(12，12′，13，13′；32，32′，33，33′)，一个输入端是同相的，另一个是反相的，第一和第二输出端(14，14′，15，15′；34，34′，35，35′)，一个输出端是反相的，另一个是同相的，以及第一和第二电压端(16，16′，17，17′；36，36′，37，37′)，以及
-每个反相装置(11，11′；31，31′)的一个输出端(14，14′；34，34′)分别被连接到第一逻辑门结构(20；47和49)的第一和第二输入端；
-每个反相装置(11，11′；31，31′)的另一个输出端(15，15′；35，35′)分别被连接到第二逻辑门结构(21；51和53)的第一和第二输入端；
-第一或门结构(20，47，和49)的输出端被连接到第二反相装置(11′)的一个输入端(12′)；
-第二或门结构(21，51，和53)的输出端被连接到第二反相装置(11′)的另一个输入端(13′)；
-反相装置的电压电源被调整来提供一种电压，该电压这样地随时间变化，以使得当第一个反相装置上的电压是高电平时，另一个反相装置上的电压是低电平，反之亦然；
-至少该逻辑门结构(20或21；47和49或51和53)之一的输出是锁存电路的输出(23或25；71或73)。
2.按照权利要求1的锁存电路，其特征在于，每个逻辑门结构是由两个晶体管(分别是47，49和51，53)构成的线连接的或门结构，这样，晶体管的基极是线连接的或门结构的输入端，集电极被连接到第一供电电压端(40)，以及发射极被互联和被连接到第二供电电压端(45)，并构成锁存器的输出端。
3.按照权利要求1的锁存电路，其特征在于，反相装置是CML反相器(1)。
4.按照前面权利要求的任一项的锁存电路，其特征在于，反相装置的第一电压端(6，6′；36，36′)通过电阻被连接到第一供电电压端(40)，以及第二电压端被连接到第二供电电压端(45)。
5.按照权利要求4的锁存电路，其特征在于，加到反相装置(31，31′)的供电电压由晶体管(63，61)控制，其集电极被连接到每个反相器(31，31′)的第一电压端(36，36′)，其发射极被互联和通过电流源(65)被连接到第二供电电压端(45)，这些晶体管用来分别在它们的基极接收时钟信号CLK和反相的时钟信号 CLK。
6.用于控制一个包括第一和第二反相装置的电子电路的输出的方法，其特征在于以下步骤：
-把输入作为同相信号和反相信号馈送到第一反相器；
-改变两个反相装置的供电电压，以使得实际上在任何给定时间，只有一个反相装置在工作；
-把来自两个反相装置(11，11′；31，31′)的第一输出端(4，4′；34，34′)的输出信号作为输入信号馈送到第一逻辑门结构(20，47和49)；
-把来自两个反相装置(11，11′；31，31′)的第二输出端(5，5′；35，35′)的输出信号作为输入信号馈送到第二逻辑门结构(21，51和53)；
-把来自两个逻辑门结构(20，21；47和49，51和53)的输出信号作为输入信号馈送到第二反相装置；
-从至少一个逻辑门结构取一个输出。
7.按照权利要求6的方法，其特征在于，通过把时钟信号CLK加到第一晶体管(63)的基极、以及把反相的时钟信号 CLK加到第二晶体管(61)的基极而改变供电电压，该第一晶体管的集电极被连接到第一反相装置(31)的第一供电电压端(36)，该第二晶体管的集电极被连接到第二反相装置(31′)的第一供电电压端(36′)。
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