KR100348123B1

KR100348123B1 - 래치 회로

Info

Publication number: KR100348123B1
Application number: KR1019997006664A
Authority: KR
Inventors: 제센젭룬
Original assignee: 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1997-01-27
Filing date: 1998-01-27
Publication date: 2002-08-09
Anticipated expiration: 2018-01-27
Also published as: AU5788898A; SE509159C2; CA2279429A1; EP0954906A1; JP3935964B2; CN1244971A; WO1998033278A1; EP0954906B1; ES2166140T3; TW359774B; SE9700222L; DE69802901D1; SE9700222D0; JP2001509343A; US5905394A; KR20000070429A; CN1120574C; DE69802901T2

Abstract

본 발명은 2.5V의 전원 전압과 200mV~300mV의 전압 스윙을 가지는 차동 모드용 저-전압 래치에 관한 것이다. 각각 반전 및 비-반전 입력 단자와 반전 및 비반전 출력 단자를 가지는 두 개의 인버터가 이용된다. 비-반전 출력 단자는 OR 구조의 입력에 연결되고, 반전 출력 단자는 또 다른 OR 구조의 입력에 연결된다. 한 인버터의 입력 단자는 래치의 입력 단자를 형성한다. 다른 인버터의 입력 단자는 OR 구조의 출력 단자에 연결되고 래치의 출력 단자를 형성한다. 인버터의 전원 전압은 시간에 따라 변화해서 단지 하나의 인버터만이 적절한 전원 전압을 가진다. 이 인버터는 래치의 출력을 제어한다. 이와 같은 방법으로 래치의 기능이 수행된다.

Description

래치 회로{LATCH CIRCUIT}

래치는 전자 회로에서 정보를 일시적으로 저장하기 위해 사용된다. 예를 들면, 컴퓨터 시스템에서 입력되는 정보는 래치를 통과하여 지나갈 수 있는데, 이 래치에서 일정 시간 동안 정보가 유지되어 읽을 수 있게 된다.

서브-미크론(sub-micron) CMOS 기술의 개발은 전압 전원에 대한 새로운 표준을 가져왔다. 현재, CMOS 회로는 3.3V 이하의 전압 전원을 사용하고 있으며, 장래에는 2.5V의 전압 전원이 사용되어질 것이다. 종래의 ECL 게이트는 대략 4.5V∼5V의 전압을 전형적으로 사용한다. 그러므로, 이보다 낮은 전압에서 동작할 수 있는 회로의 필요성이 대두된다. 또한, 기술의 발전에 따라 오늘날 이용되는 회로보다 더 빠른 회로의 필요성이 증가되고 있다.

래치는 차동 모드(differential mode) 또는 단일 말단 모드(single-ended mode)에서 작동하도록 설계될 수 있다.

단일 말단 모드에서, 입력중에서 하나의 입력에서의 전압은 일정하게 유지되는 반면, 다른 하나는 두 개의 모드 사이에서 변화한다. 이중에서 하나의 전압이 더 크고, 다른 것은 그 전압보다 낮다. 단일 말단 모드가 갖는 한 단점은, 차동 모드의 전압 스윙(swing)의 두 배에 해당하는 전압 스윙이 필요하다는 것이다. 대개, 단일 말단 모드의 전압 스윙은 600mV∼800mV 이다.

차동 모드의 경우, 두 입력 단자 모두에서 전압은 변하고, 200∼300mV의 전압 스윙이 필요하다. 이 모드는 단일 말단 모드의 경우보다 빠르고 잡음에 덜 민감하다.

논리 회로에서, 다수의 트랜지스터 레벨이 사용될 수 있으므로, 하나의 트랜지스터 출력은 다음 레벨에서의 트랜지스터를 제어한다. ECL 논리 회로에서는, 대개 3∼4개의 트랜지스터 레벨이 사용된다. 이러한 레벨의 수를 줄임으로서, 요구되는 전원 전압은 감소된다. 2.5V의 전원 전압으로, 하나의 저항과 하나의 전류원과 함께 단지 하나의 트랜지스터 레벨이 사용될 수 있다.

라자비(Razavi) 등의 "저전압 고속 디지털 양극 회로를 위한 설계 기술"("Design Techniques for Low-Voltage High-Speed Digital Bipolar Circuit", IEEE Journal of Solid-State Circuits, Vol. 29, No. 3, March 1994)에서, ECL 회로를 기본으로 하는 다수의 저-전압 회로가 나타나 있으며, 그 중 D-래치도 하나 있다. 이 래치는 단일 말단 모드로 동작하며, 2.5V의 전원 전압과 약 600mV∼800mV의 전압 스윙을 요구한다.

본 발명은 래치 회로에 관한 것이다.

본 발명은 첨부된 도면을 참조로 하여 아래에 좀 더 상세히 설명된다.

도 1은 인버터의 논리 기호(logical symbol)를 나타낸 것이고,

도 2는 본 발명에 따른 래치의 논리 회로도를 나타낸 것이고,

도 3은 본 발명의 바람직한 실시예에 따른 래치의 회로 구성도를 나타낸 것이고,

도 4는 본 발명의 바람직한 실시예에서 사용된 CML 인버터의 회로 구성도를 나타낸 것이다.

본 발명의 목적은 기존의 래치보다 더 빠른 동작 속도를 가지는 래치를 제공하는 것이다.

본 발명의 또 다른 목적은 2.5V에서 동작하고, 전압 스윙이 200mV∼300mV인 래치를 제공하는 것이다.

본 발명의 또 하나의 목적은 차동 모드에서 동작함으로서 기존의 저-전압 래치보다 잡음에 덜 민감한 래치를 제공하는 것이다.

본 발명에 따른 래치에서는, 단지 하나의 트랜지스터 레벨을 사용해서 필요한 전원 전압을 2.5V로 줄인다. 래치를 차동 모드에서 동작하도록 함으로써, 필요한 전압 스윙은 낮게 유지된다.

본 발명에 따른 래치는 단순한 인버터에 근거하고 있다. 제1 및 제2 인버터가 사용되고, 클럭 신호와 이 클럭 신호의 반전(inverse)값을 사용하여 이들 인버터에 대한 전원 전압을 제어함으로써, 소정의 시각에서 하나의 인버터는 적절한 전원 전압을 가지나 다른 하나는 실제적으로 가지지 않도록 한다. 적절한 전원 레벨을 갖는 인버터의 출력 레벨은 입력 레벨에 대응하는 반면, 다른 인버터는 두 출력 단자 모두에서 낮은 출력 레벨을 가진다.

인버터의 비-반전 출력은 OR 구조의 두 입력 단자에 연결되어 있고, 인버터의 반전 출력은 또 다른 OR 구조의 입력 단자에 연결되어 있다. 따라서, 주어진 어떤 시각에 인버터의 양단 전압은 "하이(high)"가 되어 OR 구조로부터의 출력을 제어한다.

본 발명에 따르면, 제1 인버터의 입력 단자는 래치의 입력 단자가 되고, 제2 인버터의 입력 단자는 래치의 출력 단자가 된다. 따라서, 제1 인버터 양단의 전압이 "하이"일 때, 입력 신호는 출력으로 들어간다. 제2 인버터 양단의 전압이 "하이" 일 때, 출력은 그대로 유지된다.

본 발명에 따른 래치는 다음과 같은 장점이 있다:

먼저, 동일한 전류를 소비하면서도 종래의 래치보다 10∼20％ 정도 빠르다. 또한, 대개 4.5V∼5V에서 동작하는 종래의 래치보다 낮은 전압(2.5V 이하)에서 작동할 수 있다. 그러므로, 전력 소비가 감소될 수 있고, 동일 전력 소비의 경우에는 더 빨리 동작할 수 있다.

다음으로, 작은 전압 스윙(200mV∼300mV 이하)으로 완전한 차동 모드에서 동작될 수 있다. 그 결과 라자비(Razavi)의 래치와 비교하면 5∼10％ 정도 빠르게 동작한다. 또한, 이러한 동작은 래치가 완전한 차동 모드에서 동작하기 때문에 잡음에 덜 민감하다.

도 1은 인버터(1)의 논리 기호를 나타낸다. 인버터는 비-반전인 제1 입력 단자(2), 반전인 제2 입력 단자(3), 비-반전인 제1 출력 단자(4), 및 반전인 제2 출력 단자(5)를 가진다. 인버터(1)는 제1 전원 전압 단자(6)와 제2 전원 전압 단자(7)와 연결되어 있다.

통상의 동작 상태에서, 제2 입력 단자(3)로의 입력 신호는 제1 입력 단자(2)로의 입력 신호가 반전된 것이다. 따라서, 제1 입력 단자(2)로의 입력 신호(IN)가 "하이(high)"일 때, 제2 입력 단자(3)로의 입력 신호()는 "로우(low)"이다. 제1 출력 단자(4)로부터의 출력 신호(OUT)가 "로우" 일 때, 제2 출력 단자(5)로부터의 출력 신호()는 "하이"이다.

도 2는 본 발명에 따른 래치의 논리 회로 구성도이다. 도 1에 도시한 것과 같은 제1 인버터(11) 및 제2 인버터(11')가 사용되었다. 각 인버터는 비-반전인 제1 입력 단자(12, 12'), 반전인 제2 입력 단자(13, 13'), 비-반전인 제1 출력 단자(14, 14'), 및 반전인 제2 출력 단자(15, 15')를 가진다. 제1 인버터(11)의 입력 단자(12, 13)는 래치의 입력 단자를 형성한다. 또한, 각 인버터는 제1 전원 전압 단자(16, 16')와 제2 전원 전압 단자(17, 17')를 가진다.

두 인버터(11, 11')의 제1 비-반전 출력 단자(14, 14')는 제1 OR 구조(20)의 입력 단자에 연결되어 있다. 제2 반전 출력 단자(15, 15')는 제2 OR 구조(21)의 입력 단자에 연결되어 있다. OR 구조(20, 21)로부터의 출력은 래치의 출력 단자(23, 25)를 형성한다. 또한, 이러한 출력 단자(23, 25)는 제2 인버터(11')의 입력 단자(12', 13')에 연결되어 있다.

제2 전원 전압 단자(17, 17')는 일정한 전압 Vee가 걸려 있다. 제1 전압 단자(16, 16')에서의 전압은 전원 전압 Vcc와 Vcc보다 낮은 전압 사이에서 변화하므로, 소정의 시각에서 하나의 인버터는 적절한 전원 전압을 가지는 반면 다른 전압은 그렇지 못하다. 도면에 나타난 바와 같이, 제1 인버터(11)에서의 제1 전원 전압이 Vee가 되면, 제2 인버터(11')에서의 제1 전원 전압은 "로우"가 되며, 반대의 경우도 마찬가지이다.

제1 인버터(11) 양단의 전압이 "하이"일 때, 제2 인버터(11') 양단의 전압은 "로우"가 된다. 이러한 상태에서, 제2 인버터(11')의 두 출력 단자(14', 15')는 모두 "로우"가 되는데, 이것은 OR 구조(20, 21)의 출력 신호가 제1 인버터(11)의 출력에 의해 제어됨을 의미한다. 따라서, 래치로부터의 출력 신호는 래치의 입력 신호에 의해 제어된다.

제2 인버터(11') 양단의 전압이 "하이"일 때, 제1 인버터(11) 양단의 전압은 실제 0이 된다. 이러한 상태에서, 제1 인버터(11)의 두 출력 단자(14, 15)는 로우가 되고, 이것은 유선 OR 구조(20, 21)의 출력 신호가 제2 인버터(11')의 출력에 의해서 제어됨을 의미한다. 제2 인버터의 입력 단자(12', 13')가 래치의 출력 단자(23, 25)에 연결됨에 따라, 래치의 출력은 실제로 이러한 상태를 유지한다.

래치가 반전된 것과 반전되지 않은 두 개의 출력 단자를 가지는 것으로 나타나 있지만, 단지 하나의 출력이 사용되는 회로에서도 사용되어질 수 있다. 따라서, 실제 래치는 하나 이상의 출력을 가진다.

도 3은 도 1에 나타낸 것과 같은 두 개의 인버터(31, 31')를 기본으로 하는 본 발명의 실시예에 따른 래치를 나타낸다. 제1 인버터(31) 및 제2 인버터(31')의 제1 전원 공급 단자(36, 36')는 각각의 저항(41, 42)을 통해 제1 전원 공급 단자(40)에 연결되고, 제2 전압 단자(45)에 직접 연결된다. 제1 인버터(31)의 제1 및 제2 입력 단자(32, 33)는 전체 래치의 입력 단자이다.

인버터(31', 31")의 제1 비-반전 출력 단자(34, 34')는 제1 및 제2 트랜지스터(47, 49)의 베이스에 각각 연결되어 있다. 제2 반전 출력 단자(35, 35')는 제3 및 제4 트랜지스터(51, 53)의 베이스에 각각 연결되어 있다.

네 개의 모든 트랜지스터(47, 49, 51, 53)의 콜렉터는 제1 전원 전압 단자(40)에 연결되어 있다. 제1 및 제2 트랜지스터(47, 49)의 에미터(emitter)는 서로 연결되어 있고, 전류원(55)을 통하여 제2 전원 전압 단자(45)와 연결되어 있다. 이 에미터는 또한 전체 회로의 제1 출력 단자(71)에 연결되어 있고, 제2 인버터(31')의 제1 입력 단자(32')에 연결되어 있다. 트랜지스터(51, 53)의 에미터는 서로 연결되어 있고, 전류원(57)을 통하여 제2 전원 전압 단자(45)에 연결되어 있다. 또한, 이 에미터는 전체 회로의 제2 출력 단자(73)에 연결되어 있고, 제2 인버터(31')의 제2 입력 단자(33')에 연결되어 있다.

트랜지스터(47, 49)의 에미터가 서로 연결되어 있기 때문에, 이들은 유선 OR 구조를 형성하고, 이것은 둘 중에서 가장 높은 베이스 전압을 가지는 트랜지스터가 유선 OR 구조의 출력을 제어함을 의미한다. 같은 방법으로, 트랜지스터(51, 53)는 다른 유선 OR 구조를 형성한다.

제5 트랜지스터(61)는 제1 클럭 신호(CLK)를 수신하기 위한 것인데, 이 트랜지스터의 콜렉터는 제2 인버터(31')와 저항(42) 사이에 연결되어 있다. 제6 트랜지스터(63)는 반전된 클럭 신호()를 수신하기 위한 것인데, 이 트랜지스터의 콜렉터는 제1 인버터(31)와 저항(41) 사이에 연결되어 있다. 트랜지스터(61, 63)의 에미터는 서로 연결되어 있으며, 전류원(55)을 통해 제2 전원 전압 단자(45)와 연결되어 있다.

제2 클럭 신호()는 제1 인버터(31)에 대한 전원 전압을 제어하고, 제1 클럭 신호(CLK)는 제2 인버터(31')에 대한 전원 전압을 제어하기 위한 것이다. 두 트랜지스터(61, 63)의 에미터가 서로 연결되어 있으므로, 이들은 전류 스위치와 같이 동작하는데, 이것은 전압 차가 200mV와 같이 낮은 경우라도, 가장 높은 베이스 전압을 가지는 트랜지스터는 도전되고, 다른 것은 차단됨을 의미한다.

먼저, 제1 클럭 신호(CLK)가 "하이"이고, 제2 클럭 신호()가 "로우"라고 가정하자. 이 때, 제1 인버터(31)는 대략 제1 전원 전압 단자(40)와 동일한 전원 전압을 가지는 반면("하이"), 제2 인버터(31')에 대한 전원 전압은 감소된다("로우"). 따라서, 트랜지스터(49, 53)의 베이스 전압은 "로우"로 되고, 인버터(31)의 입력 신호는 유선 OR 구조를 통해 출력으로 전달된다. 만일, 제1 인버터(31)로부터의 출력(34)이 "하이"이고 반전 출력(35)이 "로우"이면, 트랜지스터(47)의 베이스 전압은 "하이"가 되고 트랜지스터(51)의 베이스 전압은 "로우"가 된다. 따라서, 래치의 제1 출력 단자(71)는 "하이"가 될 것이고, 제2 출력 단자(73)는 "로우"가 될 것이다. 만일 제1 인버터(31)로부터의 출력(34)이 "로우"이고 반전 출력(35)이 "하이"이면, 트랜지스터(47)의 베이스 전압은 "로우"가 되고 트랜지스터(51)의 베이스 전압은 "하이"가 된다. 따라서, 래치의 제1 출력 단자(71)는 "로우"가 될 것이고 제2 출력 단자(73)는 "하이"가 될 것이다.

제1 제어 신호(CLK)가 "로우"일 때, 제2(반전된) 제어 신호()는 "하이"가 된다. 이 때, 제2 인버터(31')는 "하이"의 전원 전압을 가지며, 반면 제1 인버터(31)에 대한 전원 전압은 실제로 0이 된다. 따라서, 출력 신호(OUT,)는 제2 인버터(31')와 유선 OR 구조를 통해 출력으로 전달된다. 즉, 실제로 출력은 유지된다.

도 4는 본 발명의 바람직한 실시예에 따른 표준 CML(Current Mode Logic)의 회로 구성도를 나타낸 것이다. 인버터는 제1 입력 단자(80)와 제2 입력 단자(82)를 가진다. 제1 입력 단자(80)는 제1 트랜지스터(84)의 베이스에 연결되어 있고, 제2 입력 단자(82)는 제2 트랜지스터(86)의 베이스에 연결되어 있다. 트랜지스터(84, 86)의 각 콜렉터는 저항(90, 92)을 통하여 제1 전원 전압 단자(88)에 각각 연결되어 있다. 두 트랜지스터(84, 86)의 에미터는 서로 연결되어 있고, 전류원(94)을 통해 제2 전원 전압 단자(96)와 연결되어 있다. 제1 출력 단자(98)는 트랜지스터(84)의 콜렉터에 위치하고, 제2 출력 단자(100)는 트랜지스터(86)의 콜렉터에 위치한다.

입력이 "하이"이고 반전된 입력이 "로우"일 때, 트랜지스터(84)는 전류를 도전하는데, 이것은 제1 출력 단자(98)의 전압이 감소함을 의미한다. 트랜지스터(86)는 이 상태에서 도전되지 않으므로, 제2 출력 단자(100)의 전압은 대략 제1 전원 전압 단자(88)의 전압이 된다. 제1 입력 단자(80)에서의 입력이 "로우"이고 제2 입력 단자(82)의 입력이 "하이"일 때, 제1 출력 단자(98)는 대략 제1 전압 단자(88)의 전압이 되는 반면, 제2 출력 단자(100)의 전압은 감소된다. 전압 스윙은 대략 200mV∼300mV이다.

Claims

두 개의 입력 단자와 적어도 하나의 출력 단자를 포함하며 상기 입력 단자 중의 하나는 반전된 래치 회로에 있어서,

하나는 반전되고 다른 하나는 반전되지 않은 제1 및 제2 입력 단자(12, 12', 13, 13'; 32, 32', 33, 33'), 하나는 반전되고 다른 하나는 반전되지 않은 제1 및 제2 출력 단자(14, 14', 15, 15'; 34, 34', 35, 35'), 그리고 제1 및 제2 전압 단자(16, 16', 17, 17'; 36, 36', 37, 37')를 각각 포함하는 제1 인버팅 수단(11;31) 및 제2 인버팅 수단(11';31')을 포함하고,

각 인버팅 수단(11, 11'; 31, 31')의 출력 단자중의 하나(14, 14'; 34, 34')는 제1 논리 게이트 구조(20; 47 및 49)의 제1 및 제2 입력 단자에 각각 연결되고,

각 인버팅 수단(11, 11'; 31, 31')의 출력 단자중 다른 하나(15, 15'; 35, 35')는 제2 논리 게이트 구조(21; 51 및 53)의 제1 및 제2 입력 단자에 각각 연결되고,

상기 제1 OR 구조(20, 47 및 49)의 출력 단자는 상기 제2 인버팅 수단(11')의 입력 단자중의 하나(12')에 연결되고,

상기 제2 OR 구조(21; 51 및 53)의 출력 단자는 상기 제2 인버팅 수단(11')의 입력 단자중의 다른 하나(13')에 연결되고,

한 인버팅 수단의 전압 패턴이 다른 인버팅 수단의 전압 패턴의 반전값이 되도록, 시간에 따라 변하는 전압 패턴을 수용하도록 상기 인버팅 수단의 전압 전원이 조정되고,

상기 논리 게이트 구조(20 또는 21; 47 및 49 또는 51 및 53)의 적어도 하나의 출력은 상기 래치 회로의 출력(23 또는 25; 71 또는 73)이 되는 것을 특징으로 하는 래치 회로.
제1항에 있어서, 각 논리 게이트 구조는 두 개의 트랜지스터(각각 45, 49 및 51, 53)에 의해 형성된 유선 OR 구조로서, 상기 트랜지스터의 베이스는 상기 유선 OR 구조의 입력 단자이고, 콜렉터는 제1 전원 전압 단자(40)에 연결되고, 에미터는 서로 연결되어 있고 제2 전원 전압 단자(45)에 연결되며, 상기 래치의 출력 단자를 형성하는 것을 특징으로 하는 래치 회로.
제1항 또는 제2항에 있어서, 상기 인버팅 수단은 CML 인버터(1)인 것을 특징으로 하는 래치 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 인버팅 수단의 제1 전압 단자(6, 6'; 36, 36')는 저항을 통하여 상기 제1 전원 전압 단자(40)와 연결되고, 상기 제2 전압 단자는 제2 전원 전압 단자(45)에 연결되는 것을 특징으로 하는 래치 회로.
제4항에 있어서, 트랜지스터(71, 73)에 의해 상기 인버팅 수단(31, 31')에 대한 전원 전압이 제어되며, 트랜지스터(71, 73)의 콜렉터는 각 인버터(31, 31')의 제1 전압 단자(36, 36')에 연결되고, 에미터는 서로 연결되어 전류원(65)를 통해 제2 전원 전압(45)에 연결되어 있으며, 트랜지스터는 각 베이스에서 클럭 신호(CLK)와 반전 클럭 신호()를 수신하는 것을 특징으로 하는 래치 회로.
제1 및 제2 인버팅 수단을 포함하는 전자 회로의 출력 제어 방법에 있어서,

비-반전 신호와 반전 신호를 제1 인버터에 입력하는 단계;

상기한 두 개의 인버팅 수단 중 단지 하나만이 주어진 시간에 효과적으로 동작하도록 상기한 두 개의 인버팅 수단의 전원 전압을 가변하는 단계;

상기한 두 개의 인버팅 수단(11, 11'; 31, 31')의 제1 출력 단자(4, 4'; 34, 34')로부터의 출력 신호를 제1 논리 게이트 구조(20, 47 및 49)에 대한 입력 신호로 입력하는 단계;

상기한 두 개의 인버팅 수단(11, 11'; 31, 31')의 제2 출력 단자(5, 5'; 35, 35')로부터의 출력 신호를 제2 논리 게이트 구조(21, 51 및 53)에 대한 입력 신호로 입력하는 단계;

상기 두 개의 논리 게이트 구조(20, 21; 47 및 49, 51 및 53)로부터의 출력 신호를 상기 제2 인버팅 수단에 대한 입력 신호로 입력하는 단계; 및

상기 논리 게이트 구조 중 적어도 하나로부터 출력을 얻는 단계를 포함하는 것을 특징으로 하는 출력 제어 방법.
제6항에 있어서,

상기 제1 인버팅 수단(31)의 제1 전압 단자(36)에 콜렉터가 연결된 제1 트랜지스터(71)의 베이스에 클럭 신호(CLK)가 전달되고, 상기 제2 인버팅 수단(31')의 제1 전원 전압 단자(36')에 콜렉터가 연결된 제2 트랜지스터(73)의 베이스에 반전 클럭 신호()가 전달됨에 의해서 상기 전원 전압을 가변하는 것을 특징으로 하는 출력 제어 방법.