JP2808783B2 - 電流切り替え型差動論理回路 - Google Patents
電流切り替え型差動論理回路Info
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- JP2808783B2 JP2808783B2 JP2023683A JP2368390A JP2808783B2 JP 2808783 B2 JP2808783 B2 JP 2808783B2 JP 2023683 A JP2023683 A JP 2023683A JP 2368390 A JP2368390 A JP 2368390A JP 2808783 B2 JP2808783 B2 JP 2808783B2
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- logic circuit
- current switching
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電流切り替え型差動論理回路に関するもの
である。
である。
（従来の技術） 近年の半導体回路においては、１つのチップ上にバイ
ポーラ素子とCMOS素子を混在させて、それぞれの特徴を
合わせもつBi-CMOS回路が多用されるようになってき
た。
ポーラ素子とCMOS素子を混在させて、それぞれの特徴を
合わせもつBi-CMOS回路が多用されるようになってき
た。
このようなBi-CMOS回路においては、高速動作可能なE
CL（Emitter Coupled Logic）回路と、低消費電力のCMO
S回路を組み合わせることによって、高速かつ低消費電
力の論理回路を実現することができる。このような、Bi
-CMOS素子によるLSIのうち高速なものは、ボード上での
LSI間の高速信号伝搬をおこなうために、入出力インタ
ーフェースにECLレベル（ハイレベルは、Vcc（電源電
圧）−0.8V程度、ロウレベルは、Vcc-1.6V程度）を用い
るものが多い。ECLレベルによる入出力インターフェー
ス部には、生駒、市瀬著、近代科学社刊の“バイポーラ
集積回路"100頁に示されるような電流切り替え型差動論
理回路が用いられている。第６図にその基本回路を示
す。同図の回路は、定電流I1と、それにエミッタが接続
された２つのバイポーラトランジスタQ1,Q2とそれぞれ
のコレクタに接続された抵抗R1,R2からなる。入力端子
は、Q1,Q2のベースでIN,▲▼の相補な信号を入力す
る。Q1,Q2のうち、ベース電位の高い方のバイポーラト
ランジスタが導通し、定電流原の電流I1が導通している
方のバイポーラトランジスタに流れる。IN＝H,▲▼
＝ＬではQ1が導通し、Q2が非導通で出力端子▲
▼にはVcc-R1×I1の電圧がOUT′にはVccの電圧が出力さ
れる。
CL（Emitter Coupled Logic）回路と、低消費電力のCMO
S回路を組み合わせることによって、高速かつ低消費電
力の論理回路を実現することができる。このような、Bi
-CMOS素子によるLSIのうち高速なものは、ボード上での
LSI間の高速信号伝搬をおこなうために、入出力インタ
ーフェースにECLレベル（ハイレベルは、Vcc（電源電
圧）−0.8V程度、ロウレベルは、Vcc-1.6V程度）を用い
るものが多い。ECLレベルによる入出力インターフェー
ス部には、生駒、市瀬著、近代科学社刊の“バイポーラ
集積回路"100頁に示されるような電流切り替え型差動論
理回路が用いられている。第６図にその基本回路を示
す。同図の回路は、定電流I1と、それにエミッタが接続
された２つのバイポーラトランジスタQ1,Q2とそれぞれ
のコレクタに接続された抵抗R1,R2からなる。入力端子
は、Q1,Q2のベースでIN,▲▼の相補な信号を入力す
る。Q1,Q2のうち、ベース電位の高い方のバイポーラト
ランジスタが導通し、定電流原の電流I1が導通している
方のバイポーラトランジスタに流れる。IN＝H,▲▼
＝ＬではQ1が導通し、Q2が非導通で出力端子▲
▼にはVcc-R1×I1の電圧がOUT′にはVccの電圧が出力さ
れる。
（発明が解決しようとする課題） 第７図は、第６図に示す従来の電流切り替え型差動論
理回路の動作原理を示す回路図である。同図において、
入力信号の切り替わり時即ち、IN＝Ｈ→Ｌ、▲▼＝
Ｌ→Ｈでは、Q1が非導通、Q2が導通のために、OUT′端
子はバイポーラトランジスタによって負荷から電流が引
き抜かれるが、一方▲▼端子は抵抗によって負
荷CLを充電しなければならない。▲▼端子の立
ち上がり時間は、抵抗R1と負荷CLの時定数R1×CLによっ
て決まるために、この立ち上がり時間を高速化する為に
はR1を小さくしなければならない。しかしR1を小さくす
ると、出力の論理振幅はR1×I1で決定されるために、定
電流原の電流値I1を増やさなければならなくなり、消費
電流の増大を招く。
理回路の動作原理を示す回路図である。同図において、
入力信号の切り替わり時即ち、IN＝Ｈ→Ｌ、▲▼＝
Ｌ→Ｈでは、Q1が非導通、Q2が導通のために、OUT′端
子はバイポーラトランジスタによって負荷から電流が引
き抜かれるが、一方▲▼端子は抵抗によって負
荷CLを充電しなければならない。▲▼端子の立
ち上がり時間は、抵抗R1と負荷CLの時定数R1×CLによっ
て決まるために、この立ち上がり時間を高速化する為に
はR1を小さくしなければならない。しかしR1を小さくす
ると、出力の論理振幅はR1×I1で決定されるために、定
電流原の電流値I1を増やさなければならなくなり、消費
電流の増大を招く。
本発明の目的は、電流切り替え型差動論理回路におい
て出力振幅を確保し、しかも消費電流を増大させずに高
速化を実現する技術を提供するものである。
て出力振幅を確保し、しかも消費電流を増大させずに高
速化を実現する技術を提供するものである。
（課題を解決するための手段） バイポーラ素子による電流切り替え型差動論理回路に
おいて、その相補出力点間をトランジスタによって接続
し、入力信号の遷移時に、そのトランジスタを導通さ
せ、出力点間を短絡する手段を有することを特徴とする
電流切り替え型差動論理回路である。
おいて、その相補出力点間をトランジスタによって接続
し、入力信号の遷移時に、そのトランジスタを導通さ
せ、出力点間を短絡する手段を有することを特徴とする
電流切り替え型差動論理回路である。
（作用） 本発明では、電流切り替え型差動論理回路の入力信号
遷移時にトランジスタを導通させることにより実効的な
負荷抵抗値をさげ、出力振幅を絞った状態で出力のスイ
ッチングを行わせるために、高速なスイッチが可能であ
る。出力のスイッチング後にトランジスタを非導通にす
れば正規の出力振幅を得ることができる。以上のような
手法により出力振動を確保し、しかも消費電流を増大さ
せずに、高速化を実現することが可能となる。
遷移時にトランジスタを導通させることにより実効的な
負荷抵抗値をさげ、出力振幅を絞った状態で出力のスイ
ッチングを行わせるために、高速なスイッチが可能であ
る。出力のスイッチング後にトランジスタを非導通にす
れば正規の出力振幅を得ることができる。以上のような
手法により出力振動を確保し、しかも消費電流を増大さ
せずに、高速化を実現することが可能となる。
（実施例） 次に、第１図〜第５図を参照して、本発明の実施例に
ついて説明する。
ついて説明する。
第１図は、この発明の第１実施例の電流切り替え型の
差動論理回路である。同図の回路は、定電流源I1と、そ
れにエミッタが接続された２つのnpnバイポーラトラン
ジスタQ1,Q2とそれぞれのコレクタに接続された抵抗R1,
R2と、相補出力端子OUT,▲▼間に接続されゲート
がクロック信号（CL）により制御されるｐチャンネルMI
SトランジスタMPからなる。第２図は第１図の入出力信
号と、MPのゲートに印加するクロック信号CLのタイミン
グを示す。第３図は、第１図の回路の動作原理を示す回
路図である。入力信号の遷移時にCLをLOWにし、MPを導
通させる。それにより、出力端子間がMPにより短絡され
るために、出力信号の振幅が一時的に圧縮される。この
とき、第３図のように、入力のスイッチングが起こる
と、負荷抵抗R2がMPをとうして接続されるために、実効
的な負荷抵抗値が小さくなる。よって、負荷充電の時定
数を小さくでき高速に負荷の充電が行える。入力信号が
遷移し、Q1とQ2の電流切り替えが終了した後に、MPを非
導通にすれば、正規の論理振幅が得られる。第４図は、
本発明の回路と、従来の回路との比較シミュレーション
結果である。IN,INは入力信号で、OUT′、▲▼
は従来回路の場合、OUT,▲▼は本発明の回路の場
合である。本発明の回路を使用することにより、高速化
が実現できる。
差動論理回路である。同図の回路は、定電流源I1と、そ
れにエミッタが接続された２つのnpnバイポーラトラン
ジスタQ1,Q2とそれぞれのコレクタに接続された抵抗R1,
R2と、相補出力端子OUT,▲▼間に接続されゲート
がクロック信号（CL）により制御されるｐチャンネルMI
SトランジスタMPからなる。第２図は第１図の入出力信
号と、MPのゲートに印加するクロック信号CLのタイミン
グを示す。第３図は、第１図の回路の動作原理を示す回
路図である。入力信号の遷移時にCLをLOWにし、MPを導
通させる。それにより、出力端子間がMPにより短絡され
るために、出力信号の振幅が一時的に圧縮される。この
とき、第３図のように、入力のスイッチングが起こる
と、負荷抵抗R2がMPをとうして接続されるために、実効
的な負荷抵抗値が小さくなる。よって、負荷充電の時定
数を小さくでき高速に負荷の充電が行える。入力信号が
遷移し、Q1とQ2の電流切り替えが終了した後に、MPを非
導通にすれば、正規の論理振幅が得られる。第４図は、
本発明の回路と、従来の回路との比較シミュレーション
結果である。IN,INは入力信号で、OUT′、▲▼
は従来回路の場合、OUT,▲▼は本発明の回路の場
合である。本発明の回路を使用することにより、高速化
が実現できる。
第５図は、本発明の第２実施例である。本発明の回路
をECLインターフェースのメモリ回路の出力バッファに
応用する場合で、MPのゲート制御信号CLを、アドレス入
力の遷移検出回路（ATD）の信号から遅延をかけて発生
させる構成である。この遅延回路DLの遅延時間は、メモ
リ回路のデータ読みだし時間程度に設定すれば、出力バ
ッファ部の電流切り替え回路のスイッチング時間を短縮
することができる。
をECLインターフェースのメモリ回路の出力バッファに
応用する場合で、MPのゲート制御信号CLを、アドレス入
力の遷移検出回路（ATD）の信号から遅延をかけて発生
させる構成である。この遅延回路DLの遅延時間は、メモ
リ回路のデータ読みだし時間程度に設定すれば、出力バ
ッファ部の電流切り替え回路のスイッチング時間を短縮
することができる。
なお、第１、第２の実施例では相補出力端子OUT,▲
▼間にMISトランジスタを接続したが、これに限ら
ずバイポーラトランジスタ等他の種類のトランジスタで
もよい。
▼間にMISトランジスタを接続したが、これに限ら
ずバイポーラトランジスタ等他の種類のトランジスタで
もよい。
（発明の効果） 本発明によれば出力振幅を確保し、しかも消費電流を
増大させずに電流切り替え型差動論理回路の高速化をは
かることができる。
増大させずに電流切り替え型差動論理回路の高速化をは
かることができる。
第１図は、本発明の第１実施例を示す回路図。第２図
は、本発明の第１実施例の動作の概要を説明するタイミ
ング図。第３図は、本発明の第１実施例の動作原理を示
す回路図。第４図は、本発明の第１実施例のシミュレー
ション結果を示す図。第５図は、本発明の第２実施例を
示す回路図。第６図は、従来の電流切り替え型差動論理
回路を示す回路図。第７図は、従来の電流切り替え型差
動論理回路の動作原理を示す回路図。 図において、Q1,Q2はバイポーラトランジスタ、MPはｐ
チャンネルMISトランジスタ、R1,R2は抵抗、CLは負荷容
量、I1は定電流源、Vcc,VEEは電源電圧端子、VRは基準
電圧端子、IN,▲▼は信号入力端子、OUT,▲
▼,OUT′，▲▼は信号出力端子、tpd,tpd′は
ゲート遅延時間、メモリはメモリ回路ATDはアドレス入
力遷移検出回路、DLは遅延回路、ADINはアドレス入力端
子、DOUTはデータ出力端子である。
は、本発明の第１実施例の動作の概要を説明するタイミ
ング図。第３図は、本発明の第１実施例の動作原理を示
す回路図。第４図は、本発明の第１実施例のシミュレー
ション結果を示す図。第５図は、本発明の第２実施例を
示す回路図。第６図は、従来の電流切り替え型差動論理
回路を示す回路図。第７図は、従来の電流切り替え型差
動論理回路の動作原理を示す回路図。 図において、Q1,Q2はバイポーラトランジスタ、MPはｐ
チャンネルMISトランジスタ、R1,R2は抵抗、CLは負荷容
量、I1は定電流源、Vcc,VEEは電源電圧端子、VRは基準
電圧端子、IN,▲▼は信号入力端子、OUT,▲
▼,OUT′，▲▼は信号出力端子、tpd,tpd′は
ゲート遅延時間、メモリはメモリ回路ATDはアドレス入
力遷移検出回路、DLは遅延回路、ADINはアドレス入力端
子、DOUTはデータ出力端子である。
Claims (1)
- 【請求項１】バイポーラ素子による電流切り替え型差動
論理回路において、その相補出力点間をトランジスタに
よって接続し、入力信号の遷移時にそのトランジスタを
導通させて出力間を短絡する手段を有することを特徴と
する電流切り替え差動論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023683A JP2808783B2 (ja) | 1990-02-02 | 1990-02-02 | 電流切り替え型差動論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023683A JP2808783B2 (ja) | 1990-02-02 | 1990-02-02 | 電流切り替え型差動論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229514A JPH03229514A (ja) | 1991-10-11 |
| JP2808783B2 true JP2808783B2 (ja) | 1998-10-08 |
Family
ID=12117256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023683A Expired - Lifetime JP2808783B2 (ja) | 1990-02-02 | 1990-02-02 | 電流切り替え型差動論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808783B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10101735C1 (de) * | 2001-01-16 | 2002-04-04 | Infineon Technologies Ag | Schaltstufe |
| KR20240115825A (ko) * | 2021-12-13 | 2024-07-26 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 트랜지스터 회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119691A (ja) * | 1983-11-30 | 1985-06-27 | Nec Corp | メモリ回路 |
| JPH07111833B2 (ja) * | 1985-07-12 | 1995-11-29 | 日本電気株式会社 | スタテイツク半導体記憶装置 |
-
1990
- 1990-02-02 JP JP2023683A patent/JP2808783B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03229514A (ja) | 1991-10-11 |
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