JP2001509343A - ラッチ回路 - Google Patents

Abstract

(57)【要約】 ２．５Ｖの電圧値と２００ｍＶ乃至３００ｍＶの電圧変化の供給電圧で、差動モードで作動する低電圧ラッチが記載される。２つのインバータが用いられ、各インバータは非反転と反転入力端子及び非反転と反転出力端子とをもつ。非反転出力端子はＯＲ構成の入力に接続され、反転出力端子は他のＯＲ構成の入力に接続される。１つのインバータの入力端子がラッチの入力端子を形成する。他のインバータの入力端子がＯＲ構成の出力端子に接続され、ラッチの出力を形成する。任意の所与の時間において、ただ１つのインバータのみが適当な供給電圧をもつように、インバータの供給電圧が変化される。これにより、このインバータがラッチの出力を制御する。このようにして、ラッチの機能が達成される。

Description

【発明の詳細な説明】 ラッチ回路 技術分野 本発明はラッチ回路に関する。 背景技術 電気回路においてラッチは情報を一時的に保持するために使用される。例えば 、コンピュータシステムにおいて、入力情報はラッチを通過し、そこである時間 保持され読み取ることができる。 サブミクロンＣＭＯＳ技術の発展により電圧供給において新しい標準が作られ るようになった。現在、ＣＭＯＳ回路は３．３Ｖの低い電圧供給を使用し、将来 は恐らく２．５Ｖの低い電圧供給を使用するであろう。従来のＥＣＬゲートは通 常約４．５−５Ｖの電圧を使用している。従って、更に低い電圧で作動する回路 を必要とする。また技術発展は、現在利用できるより更に速い回路にたいする必 要性を増加する。 ラッチは、差動モードにおいても、単一出力（シングルエンデッド）モードに おいても作動するように設計することができる。 単一出力モードにおいては、入力の１つにおける電圧は一定に保持され、一方 他の入力は２つのモードの間、すなわち第１の入力より高い電圧と第１の入力よ り低い電圧の間に変化する。単一出力モードの１つの欠点は差動モードの電圧変 化の少なくとも２倍の電圧変化を必要とすることである。通常、単一出力モード における電圧変化は６００ｍＶ−８００ｍＶである。 差動モードにおいては、両入力端子における電圧が変化し、２００ｍＶ−３０ ０ｍＶの電圧変化が必要である。この構成は単一出力モードよりも速く、ノイズ に対しより鈍感である。 論理回路においては、複数レベルのトランジスタが使用され、１つのトランジ スタの出力が次のレベルのトランジスタを制御する。ＥＣＬ論理においては、通 常３−４つのレベルのトランジスタが使用される。レベルの数を減少することに より、必要とする供給電圧が減少される。２．５Ｖの供給電圧では、ただ１つの レベルのトランジスタが、１つの抵抗と１つの電流源と共に使用される。 関連する技術の説明 固体回路（Solid-State Circuits）のIEEEジャーナル、Vol．29，No．3，1994 ３月のラザビ他（Razavi et al)による“低電圧高速度バイポーラ回路の設計技 術(Design Techniques for Low-Voltage High-Speed Digital Bipolar Circults )”には、ＥＣＬ回路に基づく多数の低電圧回路が開示され、その中にＤラッチ が含まれる。このラッチは単一出力モードで作動し、２．５Ｖ、電圧変化が約６ ００ｍＶ−８００ｍＶの供給電圧を必要とする。 発明の概要 本発明の目的は、既知のラッチより高い動作速度のラッチを提供することであ る。 本発明の他の目的は、電圧が２．５Ｖ以上で、電圧変化が２００ｍＶ乃至３０ ０ｍＶの電圧で作動するラッチを提供することである。 本発明の更に他の目的は、差動モードで作動し既知の低電圧ラッチよりノイズ に対して鈍感なラッチを提供することである。 本発明のラッチにおいては、ただ１つのレベルのトランジスタを使用すること により、必要な供給電圧が２．５Ｖに低下される。必要な電圧変化はラッチを差 動モードで動作させることにより低く保たれる。 本発明のラッチは簡単なインバータに基づいている。第１、第２のインバータ が使用され、クロック信号とそのクロック信号の反転が、インバータの供給電圧 の制御に用いられて、所与の時間において１つのインバータに適当な供給電圧を 与え、他のインバータには実質的に電圧を与えないようにする。前記適当な供給 電圧を与えられたインバータは入力レベルに対応した出力レベルをもち、一方他 のインバータの両出力端子はロー（low）出力レベルをもつ。 インバータの非反転出力はＯＲ構成の２つの入力端子に接続され、インバータ の反転出力は別のＯＲ構成の入力端子に接続される。このようにして、インバー タは、その両端に加わる電圧がある所与の時間にハイ（high）になり、ＯＲ構成 からの出力を制御する。 本発明によれば、第１のインバータの入力端子がラッチの入力端子となり、第 ２のインバータの入力端子が前記ラッチの出力端子となる。このようにして、第 １のインバータの両端に加わる電圧がハイのとき、入力信号が出力に与えられ、 第２のインバータの両端に加わる電圧がハイのとき、その出力信号が保持される 。 本発明によるラッチは下記の利点をもつ。 同じ電流消費において、従来のラッチよりも１０−２０％速い。また、従来の 通常４．５−５Ｖで作動するラッチに較べて低い電圧（２．５Ｖ迄低い）で作動 する。従って、電力消費を減少することができ、または同じ電力消費であればラ ッチが高速で作動できる。 小さな電圧変化（２００ｍＶ−３００ｍＶ）で、完全に差動モードで動作でき る。その結果、ラザビ（Razavi）のラッチに較べて５−１０％速く動作する。ま た、ラッチが完全差動モードで動作するので、作動はノイズに鈍感になる。 図面の簡単な説明 本発明をさらに詳細に下記添付図面を参照して説明する。 図１は、インバータの論理符号を示す。 図２は、本発明によるラッチの論理構成を示す。 図３は、本発明の好ましい実施例によるラッチの回路図を示す。 図４は、本発明の好ましい実施例に使用されるＣＭＬインバータの回路図を示 す。 本発明の詳細な説明 図１はインバータ１の論理符号を示す。インバータは第１の非反転入力端子２ 、第２の反転入力端子３、第１の非反転出力端子４、および第２の反転出力端子 ５をもつ。インバータ１は第１の供給電圧端子６と第２の供給電圧端子７に接続 される。 通常の動作において、第２の入力端子３の入力信号は、第１の入力端子２の入 力信号の反転である。従って、第１の入力端子２の入力信号ＩＮがハイのときは 、なる。 図２は、本発明によるラッチの論理回路図を示す。図１に示すような第１のイ ンバータ１１、第２のインバータ１１’が使用される。各インバータは、第１の 非反転入力端子１２、１２’、第２の反転入力端子１３、１３’、第１の非反転 出力端子１４、１４’、第２の反転出力端子１５、１５’をもつ。第１のインバ ータ１１の入力端子１２、１３は、ラッチの入力端子を形成する。各インバータ はさらに第１の供給電圧端子１６、１６’と第２の供給電圧端子１７、１７’を もつ。 両インバータ１１、１１’の第１の非反転出力端子１４、１４’は第１のＯＲ 構成２０の入力端子に接続される。第２の反転出力端子１５、１５’は第２のＯ Ｒ構成２１の入力端子に接続されている。ＯＲ構成２０、２１からの出力はラッ チの出力端子２３、２５を形成する。これら端子２３、２５は第２のインバータ １１’の入力端子１２’，１３’に接続される。 第２の供給電圧端子１７、１７’は一定電圧Ｖeeに保持される。第１の電圧端 子１６、１６’の電圧は供給電圧ＶccとＶccより低い電圧との間で変化して、任 意の所与の時間において１つのインバータは適当な供給電圧をもち、他のインバ ータはそうでない、ようにする。図に示すように、第１のインバータへの第１の 供給電圧がＶeeに等しいとき、第２のインバータ１１’における供給電圧はロー であり、またその逆である。 第１のインバータ１１の両端に加わる電圧がハイであるとき、第２のインバー タ１１’の両端に加わる電圧はローである。この状態において、第２のインバー タ１１’の両出力端子１４’，１５’はローであり、これはＯＲ構成２０、２１ の出力信号が第１のインバータ１１の出力により制御される、ことを意味する。 このようにラッチからの出力信号はラッチの入力信号により制御される。 第２のインバータ１１’の両端に加わる電圧がハイであるとき、第１のインバ ータ１１の両端に加わる電圧は実質的にローである。この状態において、第１の インバータ１１の両出力端子１４，１５はローであり、これは配線された（ワイ ヤード）ＯＲ構成２０、２１の出力信号が第２のインバータ１１’の出力により 制御される、ことを意味する。第２のインバータの入力端子１２’，１３’はラ ッチの出力端子２３、２５に接続されているので、ラッチの出力は実質的にこの 状態に保持される。 ラッチは２つの出力端子、すなわち一方が他方に対して反転された２つの出力 端子をもつように示されているが、ラッチはこれら出力の一方のみを使用する回 路で構成できる、ことに注意すべきである。従って、ラッチは実際的には少なく とも１つの出力をもつ。 図３は、図１に示されるような２つのインバータ３１、３１’に基づいた本発 明の実施例によるラッチを示す。第１のインバータ３１、第２のインバータ３１ ’の第１の供給電圧端子３６、３６’はそれぞれ抵抗４１、４２を介して第１の 供給電圧端子４０に接続され、また第２の電圧端子４５に直接接続されている。 第１のインバータ３１の第１、第２の入力端子３２、３３はラッチ全体の入力端 子である。 インバータ３１’，３１”の第１の非反転出力端子３４、３４’はそれぞれ第 １、第２のトランジスタ４７、４９のベースに接続されている。第２の反転出力 端子３５、３５’はそれぞれ第３、第４のトランジスタ５１、５３のベースに接 続されている。 全ての４つのトランジスタ４７、４９、５１、５３のコレクタは第１の供給電 圧端子４０に接続されている。第１、第２のトランジスタ４７、４９のエミッタ は相互に接続され、電流源５５を介して第２の供給電圧端子４５に接続されてい る。前記エミッタはまた全回路の第１の出力端子７１に接続され、出力端子７１ は第２のインバータ３１’の第１の入力端子３２’に接続されている。トランジ スタ５１、５３のエミッタは相互に接続され、電流源５７を介して第２の供給電 圧端子４５に接続されている。前記エミッタはまた全回路の第２の出力端子７３ に接続され、出力端子７３は第２のインバータ３１’の第２の入力端子３３’に 接続されている。 トランジスタ４７、４９のエミッタは相互に接続されているので、それらトラ ンジスタは配線されたＯＲ構成を形成している。これは、２つの中で高いベース 電圧をもったトランジスタが配線されたＯＲ構成の出力を制御する、ということ を意味する。 第１のクロック信号ＣＬＫを受ける第５のトランジスタ６１が設けられ、その コレクタは第２のインバータ３１’と抵抗４２の間に接続されている。また、反 タは第１のインバータ３１と抵抗４１の間に接続されている。トランジスタ６１ 、６３のエミッタは相互に接続され、電流源５５を介して第２の供給電圧端子４ ５に接続されている。 １のクロック信号ＣＬＫは第２のインバータ３１’への供給電圧を制御する。２ つのトランジスタ６１、６３のエミッタは相互に接続されているので、これらは 電流スイッチの如く作動する。すなわち、例え電圧差が２００ｍＶ程度に低くて も一番高いベース電圧をもったトランジスタが導通して、他のトランジスタは遮 断される。 と仮定する。第１のインバータ３１はほぼ第１の供給電圧端子４０に等しい供給 電圧をもち（“ハイ”と呼ぶ）、一方第２のインバータ３１’の供給電圧は低下 する（“ロー”と呼ぶ）。従って、トランジスタ４９、５３のベース電圧はロー で、第１のインバータ３１の入力信号は配線されたＯＲ構成を介して出力に伝達 される。第１のインバータ３１からの出力３４がハイで、反転出力３５がローで あれば、トランジスタ４７のベース電圧はハイで、トランジスタ５１のベース電 圧はローである。従って、ラッチの第１の出力端子７１はハイ、第２の出力端子 ７３はローとなる。もし、第１のインバータ３１の出力３４がローで、反転出力 ３５がハイであれば、トランジスタ４７のベース電圧はロー、トランジスタ５１ のベース電圧はハイとなる。従って、ラッチの第１の出力端子７１はロー、第２ の出力端子７３はハイとなる。 ハイである。そのとき、第２のインバータ３１’はハイの供給電圧をもち、一方 第１のインバータ３１の供給電圧は実質的にゼロである。従って、出力信号ＯＵ すなわち実質的に出力が保持される。 図４は、本発明の好ましい実施例に使用される標準のＣＭＬ（電流モード論 理）の回路図である。インバータは第１の入力端子８０と第２の入力端子８２を もつ。第１の入力端子８０は第１のトランジスタ８４のベースに接続され、第２ の入力端子８２は第２のトランジスタ８６のベースに接続される。各トランジス タ８４、８６のコレクタはそれぞれ抵抗９０、９２を介して第１の供給電圧端子 ８８に接続される。２つのトランジスタ８４、８６のエミッタは相互接続され、 電流源９４を介して第２の供給電圧端子９６に接続されている。第１の出力端子 ９８はトランジスタ８４のコレクタに置かれ、第２の出力端子１００はトランジ スタ８６のコレクタに置かれる。 入力がハイで、反転入力がローのとき、トランジスタ８４は電流を導通する。 これは、第１の出力端子９８の電圧が低下したことを意味する。トランジスタ８ ６はこの状態では導通せず、従って、第２の出力端子１００の電圧は、第１の供 給電圧端子８８の電圧に近似する。第１の入力端子８０における入力がローで第 ２の入力端子８２の入力がハイのとき、対称的理由により、第１の出力端子９８ の電圧は第１の電圧端子８８の電圧に近似し、一方第２の出力端子１００の電圧 は低下する。電圧変化は約２００ｍＶ−３００ｍＶである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 1. 一方が反転の２つの入力端子と少なくとも１つの出力端子をもったラッチ 回路にして、 該ラッチ回路が、第１（１１；３１）と第２（１１’；３１’）のインバータ 手段を備え、各インバータ手段が、一方が非反転で他方が反転の第１、第２の入 力端子（１２、１２’，１３，１３’；３２，３２’，３３，３３’）と、一方 が反転で他方が非反転の第１，第２の出力端子（１４、１４’，１５，１５’； ３４，３４’，３５，３５’）と、第１、第２の電圧端子（１６、１６’，１７ ，１７’；３６，３６’，３７，３７’）を含み； 各インバータ手段（１１、１１’；３１，３１’）の前記出力端子の一方の端 子（１４、１４’；３４，３４’）が第１の論理ゲート構成（２０；４７、４９ ）の第１、第２の入力端子にそれぞれ接続され； 各インバータ手段（１１、１１’；３１，３１’）の他方の出力端子（１５、 １５’；３５，３５’）が第２の論理ゲート構成（２１；５１、５３）の第１、 第２の入力端子にそれぞれ接続され； 前記第１のＯＲ構成（２０；４７、４９）の前記出力端子が前記第２のインバ ータ手段（１１’）の前記入力端子の１つ（１２’）に接続され； 前記第２のＯＲ構成（２１；５１、５３）の前記出力端子が前記第２のインバ ータ手段（１１’）の前記入力端子の他方（１３’）に接続され； 前記インバータ手段の電圧供給は、一方のインバータ手段の電圧パターンが他 方のインバータ手段の電圧パターンの反転となるように、時間と共に変化する電 圧パターンを受けるに適しており； 前記論理ゲート構成の一方（２０または２１；４７，４９または５１、５３） の出力が少なくとも前記ラッチ回路の出力（２３または２５；７１または７３） である； ことを特徴とする前記ラッチ回路。 2. 各論理ゲート構成が２つのトランジスタ（４７、４９と５１、５３）によ り形成され配線されたＯＲ構成であり、前記トランジスタのベースがＯＲ構成の 入力端子であり、コレクタが第１の供給電圧端子（４０）に接続され、エミッタ が相互接続され、第２の供給電圧端子（４５）に接続されて前記ラッチの前記出 力端子を形成する、ことを特徴とする請求項１に記載のラッチ。 3. 前記インバータ手段がＣＭＬインバータ（１）であることを特徴とする請 求項１または２に記載のラッチ。 4. 前記インバータ手段の前記第１の電圧端子（６、６’；３６，３６’）が 抵抗を介して前記第１の供給電圧端子（４０）に接続され、前記第２の電圧端子 が前記第２の供給電圧端子（４５）に接続される、ことを特徴とする先行請求項 の任意の１つの項に記載のラッチ。 5. 前記インバータ手段（３１、３１’）への供給電圧がトランジスタ（７１ 、７３）により制御され、前記トランジスタのコレクタが各インバータ（３１、 ３１’）の前記第１の電圧端子（３６、３６’）に接続され、エミッタが相互接 続されて、電流源（６５）を介して第２の供給電圧（４５）に接続され、前記ト ラ それぞれ受けるようにした、ことを特徴とする請求項４に記載のラッチ。 6. 第１と第２のインバータ手段をもった電気回路の出力を制御する方法にお いて、 前記第１のインバータに非反転信号と反転信号の入力を供給すること； 前記２つのインバータの供給電圧を、任意の時間において実質的にその１つの みが作動するように、変化させること； 前記２つのインバータ手段（１１、１１’；３１，３１’）の前記第１の出力 端子（４、４’；３４，３４’）からの出力信号を、第１の論理ゲート構成（２ ０，４７と４９）に入力信号として供給すること； 前記２つのインバータ手段（１１、１１’；３１，３１’）の前記第２の出力 端子（５、５’；３５，３５’）からの出力信号を第２の論理ゲート構成（２１ 、５１と５３）に入力信号として供給すること； 前記２つの論理ゲート構成（２０、２１；４７と４９、５１と５３）からの出 力信号を前記第２のインバータ手段に入力信号として供給すること； 前記論理ゲート構成の少なくとも１つから出力を取り出すこと； の各ステップを含むことを特徴とする前記方法。 7. 前記第１のインバータ手段（３１）の前記第１の供給電圧端子（３６）に接 続されたコレクタをもった第１のトランジスタ（７１）のベースにクロック信号 ＣＬＫを印加し、前記第２のインバータ手段（３１’）の前記第１の供給電圧端 子（３６’）に接続されたコレクタをもった第２のトランジスタ（７３）のベー とを特徴とする請求項５に記載の方法。