JPH04223713A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH04223713A JPH04223713A JP2406445A JP40644590A JPH04223713A JP H04223713 A JPH04223713 A JP H04223713A JP 2406445 A JP2406445 A JP 2406445A JP 40644590 A JP40644590 A JP 40644590A JP H04223713 A JPH04223713 A JP H04223713A
- Authority
- JP
- Japan
- Prior art keywords
- level
- output signal
- conversion circuit
- level conversion
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 63
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 27
- 101100262446 Arabidopsis thaliana UBA1 gene Proteins 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
Abstract
め要約のデータは記録されません。
Description
えばECL論理信号を大振幅の論理信号、例えばCMO
S論理信号やTTL論理信号に変換するレベル変換回路
に関する。
図12〜図15にそれぞれその回路図を示すようなもの
が提案されている。まず、図10のレベル変換回路(第
1従来例)は、例えば、Hレベルを−0.8[V]、L
レベルを−1.8[V]とする振幅1[V]の入力信号
(ECL論理信号)をHレベルを0[V]、Lレベルを
−5[V]とする振幅5[V]の出力信号(CMOS論
理信号)に変換するものであり、図中、1は非反転入力
信号(非反転ECL論理信号)IN1が入力される入力
端子、2は反転入力信号(反転ECL論理信号)IN2
が入力される入力端子、3は電圧0[V]の電源線、4
は電圧−5[V]の電源線、5、6はpMOS、7、8
はnMOS、9は反転出力信号(反転CMOS論理信号
)OUT1が出力される出力端子、10は非反転出力信
号(非反転CMOS論理信号)OUT2が出力される出
力端子である。
、図11−Aに示すように、非反転入力信号IN1及び
反転入力信号IN2がそれぞれ−0.8[V]及び−1
.8[V]の場合、pMOS5及び6がそれぞれOFF
及びON、nMOS7及び8がそれぞれON及びOFF
となり、反転出力信号OUT1及び非反転出力信号OU
T2は、それぞれ−5[V]及び0[V]となる。
非反転入力信号IN1及び反転入力信号IN2がそれぞ
れ−1.8[V]及び−0.8[V]に反転すると、p
MOS5及び6がそれぞれON及びOFF、nMOS7
及び8がそれぞれOFF及びONとなり、反転出力信号
OUT1及び非反転出力信号OUT2は、それぞれ0[
V]及び−5[V]に反転する。このようにしてレベル
変換動作が行われる。
例)は、図10のレベル変換回路を改良するものであり
、小サイズのpMOS11、12を増設し、これらpM
OS11、12と、nMOS7、8とでラッチ回路が構
成されるようにしたものである。このレベル変換回路に
よれば、非反転入力信号IN1及び反転入力信号IN2
が共に−0.8[V](Hレベル)になり、pMOS5
、6が共にOFFになった場合においても、反転出力信
号OUT1及び非反転出力信号OUT2の値を維持する
ことができる。
例)は、図12のレベル変換回路を改良するものであり
、nMOS13、14を増設し、これらnMOS13、
14のON抵抗を利用してpMOS5、nMOS7を貫
く貫通電流及びpMOS6、nMOS8を貫く貫通電流
の低減化を図ろうとするものである。
例)は、図13のレベル変換回路を改良するものであり
、NPNトランジスタ15、16と、nMOS17〜2
0とが増設されている。ここに、NPNトランジスタ1
5は、反転出力信号OUT1をLレベル(−5[V])
からHレベル(0[V])に反転させる場合に、負荷に
対して大きな充電電流を供給し、かかる反転の高速化を
図るためのものである。また、NPNトランジスタ16
は、非反転出力信号OUT2をLレベル(−5[V])
からHレベル(0[V])に反転させる場合に、負荷に
対して大きな充電電流を供給し、かかる場合の高速化を
図るためのものである。
タ15をOFFとする場合、即ち、反転出力信号OUT
1をHレベル(0[V])からLレベル(−5[V])
に反転させる場合に、このNPNトランジスタ15のベ
ースに蓄積されている電荷を強制的に引き抜いて、かか
る反転の高速化を図るためのものであり、また、nMO
S18は、そのON抵抗を利用して、pMOS5、nM
OS17を貫く貫通電流を低減化しようとするものであ
る。
タ16をOFFとする場合、即ち、非反転出力信号OU
T2をHレベル(0[V])からLレベル(−5[V]
)に反転させる場合に、このNPNトランジスタ16の
ベースに蓄積されている電荷を強制的に引き抜いて、か
かる反転の高速化を図るためのものであり、また、nM
OS20は、そのON抵抗を利用して、pMOS6、n
MOS19を貫く貫通電流を低減化しようとするもので
ある。
例)は、図14のレベル変換回路を改良するものであり
、NPNトランジスタ21、22と、nMOS23、2
4とが増設されている。ここに、NPNトランジスタ2
1は、反転出力信号OUT1をHレベル(0[V])か
らLレベル(−5[V])に反転させる場合に、負荷か
らの放電電流を増大し、かかる反転の高速化を図るため
のものである。また、NPNトランジスタ22は、非反
転出力信号OUT2をHレベル(0[V])からLレベ
ル(−5[V])に反転させる場合に、負荷からの放電
電流を増大し、かかる反転の高速化を図るためのもので
ある。
タ21をOFF、即ち、反転出力信号OUT1をLレベ
ル(−5[V])からHレベル(0[V])に反転させ
る場合に、NPNトランジスタ21のベースに蓄積され
ている電荷を強制的に引き抜き、かかる反転の高速化を
図るためのものである。また、nMOS24は、NPN
トランジスタ22をOFF、即ち、非反転出力信号OU
T2をLレベル(−5[V])からHレベル(0[V]
)に反転させる場合に、NPNトランジスタ22のベー
スに蓄積されている電荷を強制的に引き抜き、かかる反
転の高速化を図るためのものである。
のレベル変換回路が使用されたレベル変換回路(第6従
来例)である。図中、25は図10、図12〜図15の
レベル変換回路のいずれかのレベル変換回路、26、2
7はレベル変換の対象である一対のECL論理信号D1
、D2が入力される入力端子、28、29は差動対をな
すNPNトランジスタ、30、31は負荷用の抵抗、3
2は定電流源をなすnMOSであり、このnMOS32
のゲートには所定のバイアス電圧VRが供給される。
MOS5、6のスレッショルド電圧を−1.3[V]、
nMOS7、8のスレッショルド電圧を−4[V]とし
た場合における図10のレベル変換回路(第1従来例)
の動作を示す図であり、この図から明らかなように反転
出力信号OUT1及び非反転出力信号OUT2がそれぞ
れLレベル及びHレベルからHレベル及びLレベルに反
転する場合、pMOS5及びnMOS7が同時にONと
なってしまう期間T1があり、この期間T1の間、これ
らpMOS5及びnMOS7に貫通電流が流れてしまい
、これが負荷への充電電流を減じさせてしまう原因とな
り、反転出力信号OUT1をLレベルからHレベルに反
転させる場合の高速化を妨げていた。
転出力信号OUT1及び非反転出力信号OUT2がそれ
ぞれHレベル及びLレベルからLレベル及びHレベルに
反転する場合にも、pMOS6及びnMOS8が同時に
ONとなってしまう期間T2があり、この期間T2の間
、これらpMOS6及びnMOS8に貫通電流が流れて
しまい、これが負荷への充電電流を減じさせてしまう原
因となり、非反転出力信号OUT2をLレベルからHレ
ベルに反転させる場合の高速化を妨げていた。
回路のみならず、図12〜図15のレベル変換回路にお
いても存在しており、その対策が求められていた。本発
明は、かかる点に鑑み、貫通電流を無くし又は低減化し
、反転出力信号OUT1をLレベルからHレベルに反転
させる場合及び非反転出力信号OUT2をLレベルから
Hレベルに反転させる場合の時間を短縮し、高速化を図
ることができるようにしたレベル変換回路を提供するこ
とを目的とする。
回路は、図1に、その原理説明図を示すように、少なく
とも、第1の電源33と第1の出力信号OUT1が出力
される第1の出力端子34との間に接続され、そのゲー
トに第1の入力信号IN1が入力される第1のMOSト
ランジスタ35及び第1の電源33と第1の出力信号O
UT1と反転関係にある第2の出力信号OUT2が出力
される第2の出力端子36との間に接続され、そのゲー
トに第1の入力信号IN1と反転関係にある第2の入力
信号IN2が入力される第2のMOSトランジスタ37
からなる駆動回路部38と、第1の出力端子34と第1
の電源33よりも低電圧の第2の電源39との間に接続
され、そのゲートに第2の出力信号OUT2が供給され
る第3のMOSトランジスタ40及び第2の出力端子3
6と第2の電源39との間に接続され、そのゲートに第
1の出力信号OUT1が供給される第4のMOSトラン
ジスタ41からなるフリップフロップ回路部42と、第
1の出力端子34と第2の電源39との間に第3のMO
Sトランジスタ40と直列に接続された第1のスイッチ
手段43と、第2の出力端子36と第2の電源39との
間に第4のMOSトランジスタ41と直列に接続された
第2のスイッチ手段44と、第1のスイッチ制御手段4
5と、第2のスイッチ制御手段46とを設けて構成され
る。
第1の出力信号OUT1がHレベルからLレベルに反転
する場合は、第1のスイッチ手段43をON状態に設定
制御し、第1の出力信号OUT1がLレベルからHレベ
ルに反転する場合には、第1のスイッチ手段43をOF
F状態に設定制御するものである。
2の出力信号OUT2がHレベルからLレベルに反転す
る場合は、第2のスイッチ手段44をON状態に設定制
御し、第2の出力信号OUT2がLレベルからHレベル
に反転する場合には、第2のスイッチ手段44をOFF
状態に設定制御するものである。
イッチ手段43及び44をそれぞれ第3のMOSトラン
ジスタ40と第2の電源39との間及び第4のMOSト
ランジスタ41と第2の電源39との間に設けた場合を
図示しているが、これら第1及び第2のスイッチ手段4
3及び44は、それぞれ第1の出力端子34と第3のM
OSトランジスタ40との間及び第2の出力端子36と
第4のMOSトランジスタ41との間に設けることもで
きる。
LレベルからHレベルに反転する場合、即ち、第1及び
第3のMOSトランジスタ35、40が共にON状態と
なってしまう場合、第1のスイッチ手段43はOFF状
態とされるので、第1及び第3のMOSトランジスタ3
5、40を貫いて流れる貫通電流は阻止される。なお、
この第1のスイッチ手段43は、第1の出力信号OUT
1がHレベルからLレベルに反転する場合には、ON状
態とされるので、かかる反転動作にはなんら影響を与え
ない。
からHレベルに反転する場合、即ち、第2及び第4のM
OSトランジスタ37、41が共にON状態となってし
まう場合、第2のスイッチ手段44はOFF状態とされ
るので、第2及び第4のMOSトランジスタ37、41
を貫いて流れる貫通電流は阻止される。なお、この第2
のスイッチ手段44は、第2の出力信号OUT2がHレ
ベルからLレベルに反転する場合には、ON状態とされ
るので、かかる反転動作にはなんら影響を与えない。
につき説明する。なお、これら図2〜図9において、図
10〜図16に対応する部分には同一符号を付して、そ
の重複説明は省略する。 (1)第1実施例・・図2、図3 図2は本発明の第1実施例を示す回路図である。この第
1実施例のレベル変換回路は、図10に示すレベル変換
回路を改良するものであり、図10のレベル変換回路に
比較して、nMOS47、48と、インバータ49、5
0を直列接続してなる遅延回路51と、インバータ52
、53を直列接続してなる遅延回路54とが増設されて
いる。
あり、この図から明らかなように、反転出力信号OUT
1及び非反転出力信号OUT2がそれぞれLレベル及び
HレベルからそれぞれHレベル及びLレベルに反転する
場合、pMOS5及びnMOS7が同時にONとなって
しまう期間T1が存在してしまうが、この期間T1の間
、nMOS47はOFFとなるので、これによって、p
MOS5及びnMOS7を貫いて流れる貫通電流は阻止
される。
力信号OUT2がそれぞれHレベル及びLレベルからそ
れぞれLレベル及びHレベルに反転する場合に、pMO
S6及びnMOS8が同時にONとなってしまう期間T
2が存在してしまうが、この期間T2の間、nMOS4
8はOFFとなるので、これによって、pMOS6及び
nMOS8を貫いて流れる貫通電流は阻止される。
10のレベル変換回路に比較して、反転出力信号OUT
1をLレベルからHレベルに反転させる場合の時間及び
非反転出力信号OUT2をLレベルからHレベルに反転
させる場合の時間を短縮し、その高速化を図ることがで
きる。
第2実施例を示す回路図である。この第2実施例のレベ
ル変換回路は、図12に示すレベル変換回路を改良する
ものであり、図12のレベル変換回路に比較して、nM
OS47、48と、インバータ49、50を直列接続し
てなる遅延回路51と、インバータ52、53を直列接
続してなる遅延回路54と、小サイズのnMOS55、
56とが増設されている。
7、48は第1実施例の場合と同様にON、OFF動作
を行うので、この第2実施例によれば、図12のレベル
変換回路に比較して、反転出力信号OUT1をLレベル
からHレベルに反転させる場合の時間及び非反転出力信
号OUT2をLレベルからHレベルに反転させる場合の
時間を短縮し、その高速化を図ることができる。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
第3実施例を示す回路図である。この第3実施例のレベ
ル変換回路は、図13に示すレベル変換回路を改良する
ものであり、図13のレベル変換回路に比較して、イン
バータ49、50を直列接続してなる遅延回路51と、
インバータ52、53を直列接続してなる遅延回路54
と、小サイズのnMOS55、56とが増設されている
。
3及び14がそれぞれ第1実施例におけるnMOS47
及び48と同様にON、OFF動作を行うので、この第
3実施例によれば、図13のレベル変換回路に比較して
、反転出力信号OUT1をLレベルからHレベルに反転
させる場合の時間及び非反転出力信号OUT2をLレベ
ルからHレベルに反転させる場合の時間を短縮し、その
高速化を図ることができる。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
第4実施例を示す回路図である。この第4実施例のレベ
ル変換回路は、図14に示すレベル変換回路を改良する
ものであり、図14のレベル変換回路に比較して、イン
バータ49、50を直列接続してなる遅延回路51と、
インバータ52、53を直列接続してなる遅延回路54
と、小サイズのnMOS55、56とが増設されている
。
3及び14がそれぞれ第1実施例におけるnMOS47
及び48と同様にON、OFF動作を行うと共に、nM
OS18及び20がそれぞれnMOS13及び14と同
様にON、OFF動作を行うので、pMOS5とnMO
S7、pMOS5とnMOS17、pMOS6とnMO
S8、pMOS6とnMOS19を貫く貫通電流は阻止
される。したがって、この第4実施例によれば、図14
のレベル変換回路に比較して、反転出力信号OUT1を
LレベルからHレベルに反転させる場合の時間及び非反
転出力信号OUT2をLレベルからHレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができる
。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
第5実施例を示す回路図である。この第5実施例のレベ
ル変換回路は、図15に示すレベル変換回路を改良する
ものであり、図15のレベル変換回路に比較して、イン
バータ49、50を直列接続してなる遅延回路51と、
インバータ52、53を直列接続してなる遅延回路54
と、小サイズのnMOS55、56とが増設されている
。
3及び14がそれぞれ第1実施例におけるnMOS47
及び48と同様にON、OFF動作を行うと共に、nM
OS18及び20がそれぞれnMOS13及び14と同
様にON、OFF動作を行うので、pMOS5とnMO
S7、pMOS5とnMOS17、pMOS6とnMO
S8、pMOS6とnMOS19を貫く貫通電流は阻止
される。したがって、この第5実施例によれば、図15
のレベル変換回路に比較して、反転出力信号OUT1を
LレベルからHレベルに反転させる場合の時間及び非反
転出力信号OUT2をLレベルからHレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができる
。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
第6実施例を示す回路図である。この第6実施例のレベ
ル変換回路は、図16に示すレベル変換回路を改良する
ものであり、定電流源をなすnMOS32のゲートにク
ロックCLKを供給し、このクロックCLKに同期させ
てデータD1、D2の取り込みを行うというものである
。なお、57は第2実施例ないし第5実施例のレベル変
換回路である。なお、かかる第6実施例においては、ク
ロックCLKがLレベルになると、nMOS32がOF
Fとなり、この結果、レベル変換回路57への入力IN
1、IN2が共にHレベルとなり、ラッチがかかる。
第7実施例を示す回路図である。この第7実施例のレベ
ル変換回路は、第6実施例と同様に、図16に示すレベ
ル変換回路を改良するものであり、図16のレベル変換
回路に比較して、NPNトランジスタ58が増設されて
おり、このNPNトランジスタ58は、そのコレクタを
電源線3に接続され、そのベースをクロック入力端子5
9に接続され、そのエミッタをNPNトランジスタ28
、29のエミッタに接続されている。なお、クロックC
LKは、そのHレベルを入力信号D1、D2のHレベル
よりも高電圧とされている。
LKがHレベルになると、レベル変換回路57への入力
IN1、IN2が共にHレベルとなり、ラッチがかかる
。
1がLレベルからHレベルに反転する場合、即ち、第1
及び第3のMOSトランジスタ35、40が共にON状
態となってしまう場合、第1のスイッチ手段43はOF
F状態とされるので、第1及び第2のMOSトランジス
タ35、40を貫いて流れる貫通電流を阻止することが
できると共に、また、第2の出力信号OUT2がLレベ
ルからHレベルに反転する場合、即ち、第2及び第4の
MOSトランジスタ37、41が共にON状態となって
しまう場合、第2のスイッチ手段44はOFF状態とさ
れるので、第2及び第4のMOSトランジスタ37、4
1を貫いて流れる貫通電流を阻止することができる。し
たがって、第1の出力信号OUT1をLレベルからHレ
ベルに反転させる場合の時間及び第2の出力信号OUT
2をLレベルからHレベルに反転させる場合の時間を短
縮し、その高速化を図ることができる。
図である。
Claims (5)
- 【請求項1】第1の電源(33)と第1の出力信号(O
UT1)が出力される第1の出力端子(34)との間に
接続され、そのゲートに第1の入力信号(IN1)が入
力される第1のMOSトランジスタ(35)及び前記第
1の電源(33)と前記第1の出力信号(OUT1)と
反転関係にある第2の出力信号(OUT2)が出力され
る第2の出力端子(36)との間に接続され、そのゲー
トに前記第1の入力信号(IN1)と反転関係にある第
2の入力信号(IN2)が入力される第2のMOSトラ
ンジスタ(37)からなる駆動回路部(38)と、前記
第1の出力端子(34)と前記第1の電源(33)より
も低電圧の第2の電源(39)との間に接続され、その
ゲートに前記第2の出力信号(OUT2)が供給される
第3のMOSトランジスタ(40)及び前記第2の出力
端子(36)と前記第2の電源(39)との間に接続さ
れ、そのゲートに前記第1の出力信号(OUT1)が供
給される第4のMOSトランジスタ(41)からなるフ
リップフロップ回路部(42)と、前記第1の出力端子
(34)と前記第2の電源(39)との間に前記第3の
MOSトランジスタ(40)と直列に接続された第1の
スイッチ手段(43)と、前記第2の出力端子(36)
と前記第2の電源(39)との間に前記第4のMOSト
ランジスタ(41)と直列に接続された第2のスイッチ
手段(44)と、前記第1の出力信号(OUT1)がH
レベルからLレベルに反転する場合は、前記第1のスイ
ッチ手段(43)をON状態に設定制御し、前記第1の
出力信号(OUT1)がLレベルからHレベルに反転す
る場合は、前記第1のスイッチ手段(43)をOFF状
態に設定制御する第1のスイッチ制御手段(45)と、
前記第2の出力信号(OUT2)がHレベルからLレベ
ルに反転する場合は、前記第2のスイッチ手段(44)
をON状態に設定制御し、前記第2の出力信号(OUT
2)がLレベルからHレベルに反転する場合は、前記第
2のスイッチ手段(44)をOFF状態に設定制御する
第2のスイッチ制御手段(46)とを備えて構成されて
いることを特徴とするレベル変換回路。 - 【請求項2】前記第1及び第2のスイッチ手段(43、
44)は、MOSトランジスタであり、前記第1のスイ
ッチ制御手段(45)は、前記第1の出力端子(34)
と前記第1のスイッチ手段(43)をなすMOSトラン
ジスタのゲートとの間に接続された遅延回路であり、前
記第2のスイッチ制御手段(46)は、前記第2の出力
端子(36)と前記第2のスイッチ手段(44)をなす
MOSトランジスタのゲートとの間に接続された遅延回
路であることを特徴とする請求項1記載のレベル変換回
路。 - 【請求項3】小サイズのMOSトランジスタからなり、
前記第1の出力信号(OUT1)及び前記第2の出力信
号(OUT2)をラッチするラッチ回路を設けているこ
とを特徴とする請求項1又は2記載のレベル変換回路。 - 【請求項4】差動対をなし、それぞれ第3及び第4の入
力信号が入力される第5及び第6のトランジスタと、こ
れら第5及び第6のトランジスタと前記第2の電源(3
9)との間に接続された第7のトランジスタとを有する
差動増幅器からなる入力回路部と、前記第5及び第6の
トランジスタの出力をそれぞれ前記第1及び第2の入力
信号(IN2、IN2)として供給される請求項3記載
のレベル変換回路とを設け、前記第7のトランジスタの
制御電極にクロックを供給し、前記第7のトランジスタ
を前記クロックに同期させてON、OFFし、前記第5
及び第6のトランジスタを前記クロックに同期させてO
N、OFFすることにより、前記第3及び第4の入力信
号を前記請求項3記載のレベル変換回路に取り込むこと
ができるように構成されていることを特徴とするレベル
変換回路。 - 【請求項5】差動対をなし、それぞれ第3及び第4の入
力信号が入力される第5及び第6のトランジスタと、こ
れら第5及び第6のトランジスタと前記第2の電源(3
9)との間に接続された定電流源をなす第7のトランジ
スタとを有してなる差動増幅器と、その一方の被制御電
極を前記第1の電源(33)に接続され、その他方の被
制御電極を前記第5及び第6のトランジスタと前記第7
のトランジスタとの接続点に接続された第8のトランジ
スタからなる入力回路部と、前記第5及び第6のトラン
ジスタの出力をそれぞれ前記第1及び第2の入力信号(
IN1、IN2)として供給される請求項3記載のレベ
ル変換回路とを設け、前記第8のトランジスタの制御電
極に、その高レベルを前記第3及び第4の入力信号の高
レベルよりも高電圧とするクロックを供給し、前記第5
及び第6のトランジスタを前記クロックに同期させてO
N、OFFすることにより、前記第3及び第4の入力信
号を前記請求項3記載のレベル変換回路に取り込むこと
ができるように構成されていることを特徴とするレベル
変換回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2406445A JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
EP91311984A EP0493092B1 (en) | 1990-12-26 | 1991-12-23 | Level conversion circuit |
DE69126697T DE69126697T2 (de) | 1990-12-26 | 1991-12-23 | Pegelumsetzschaltung |
US07/812,918 US5241225A (en) | 1990-12-26 | 1991-12-26 | Level conversion circuit having improved control and speed of switching from high to low level converter outputs |
KR1019910024379A KR950002078B1 (ko) | 1990-12-26 | 1991-12-26 | 레벨 변환 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2406445A JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04223713A true JPH04223713A (ja) | 1992-08-13 |
JP2975122B2 JP2975122B2 (ja) | 1999-11-10 |
Family
ID=18516065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2406445A Expired - Lifetime JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5241225A (ja) |
EP (1) | EP0493092B1 (ja) |
JP (1) | JP2975122B2 (ja) |
KR (1) | KR950002078B1 (ja) |
DE (1) | DE69126697T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5844767A (en) * | 1995-07-20 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Level converting circuit for converting level of an input signal, internal potential generating circuit for generating internal potential, internal potential generating unit generating internal potential highly reliable semiconductor device and method of |
JP2002198800A (ja) * | 2000-12-27 | 2002-07-12 | Sanyo Electric Co Ltd | レベルシフト回路 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259882A (ja) * | 1992-03-10 | 1993-10-08 | Fujitsu Ltd | レベル変換回路装置 |
US5422523A (en) * | 1992-11-09 | 1995-06-06 | Intel Corporation | Apparatus for translating logic signal levels from 3.3 volts to 5 volts |
US5410267A (en) * | 1993-09-24 | 1995-04-25 | Intel Corporation | 3.3 V to 5 V supply interface buffer |
US5486785A (en) * | 1994-09-30 | 1996-01-23 | Mitsubishi Semiconductor America, Inc. | CMOS level shifter with feedforward control to prevent latching in a wrong logic state |
JP3234732B2 (ja) * | 1995-01-09 | 2001-12-04 | 株式会社東芝 | レベル変換回路 |
US5739700A (en) * | 1996-09-09 | 1998-04-14 | International Business Machines Corporation | Method and apparatus with dual circuitry for shifting the level of a signal |
US5821799A (en) * | 1996-10-25 | 1998-10-13 | Cypress Semiconductor Corporation | Low voltage level shifting circuit and low voltage sense amplifier |
KR100228529B1 (ko) * | 1996-12-20 | 1999-11-01 | 윤종용 | 반도체 메모리 장치용 스케일러블 레벨 시프터 |
US6445210B2 (en) * | 2000-02-10 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Level shifter |
US6373310B1 (en) * | 2000-10-27 | 2002-04-16 | Intel Corporation | Scalable set/reset circuit with improved rise/fall mismatch |
KR100500516B1 (ko) * | 2003-07-14 | 2005-07-12 | 삼성전자주식회사 | 레벨 쉬프터 및 레벨 쉬프팅 방법 |
US7199638B2 (en) * | 2003-12-26 | 2007-04-03 | Stmicroelectronics Pvt. Ltd. | High speed voltage level translator |
JP4340195B2 (ja) * | 2004-06-10 | 2009-10-07 | Okiセミコンダクタ株式会社 | 信号発生回路および信号発生回路付きレベルシフタ |
KR100587689B1 (ko) * | 2004-08-09 | 2006-06-08 | 삼성전자주식회사 | 반도체 장치에 적합한 레벨 시프트 회로 |
DE102005038001A1 (de) * | 2004-08-09 | 2006-07-13 | Samsung Electronics Co., Ltd., Suwon | Spannungspegelwandlerschaltkreis und Verfahren zur Pegelwandlung |
JP2006279203A (ja) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | レベル変換回路 |
US7659768B2 (en) * | 2007-12-28 | 2010-02-09 | Advanced Micro Devices, Inc. | Reduced leakage voltage level shifting circuit |
TWI459341B (zh) * | 2012-03-19 | 2014-11-01 | Raydium Semiconductor Corp | 電位平移電路 |
CN110798201B (zh) * | 2019-11-29 | 2023-07-21 | 重庆邮电大学 | 一种高速耐压电平转换电路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4161663A (en) * | 1978-03-10 | 1979-07-17 | Rockwell International Corporation | High voltage CMOS level shifter |
JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | C―mosインバータ駆動用バッファ回路 |
US4663701A (en) * | 1985-08-02 | 1987-05-05 | Intermedics, Inc. | Voltage level shifter |
JPS62159916A (ja) * | 1986-01-09 | 1987-07-15 | Toshiba Corp | レベル変換回路 |
US4760279A (en) * | 1986-07-02 | 1988-07-26 | Kabushiki Kaisha Toshiba | Noise cancelling circuit |
DE3729925A1 (de) * | 1987-09-07 | 1989-03-23 | Siemens Ag | Pegelumsetzschaltung |
US4845381A (en) * | 1987-10-01 | 1989-07-04 | Vlsi Technology, Inc. | Voltage level shifting circuit |
JPH0783248B2 (ja) * | 1989-05-19 | 1995-09-06 | 三菱電機株式会社 | 半導体集積回路 |
US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
US5023480A (en) * | 1990-01-04 | 1991-06-11 | Digital Equipment Corporation | Push-pull cascode logic |
-
1990
- 1990-12-26 JP JP2406445A patent/JP2975122B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-23 EP EP91311984A patent/EP0493092B1/en not_active Expired - Lifetime
- 1991-12-23 DE DE69126697T patent/DE69126697T2/de not_active Expired - Fee Related
- 1991-12-26 KR KR1019910024379A patent/KR950002078B1/ko not_active IP Right Cessation
- 1991-12-26 US US07/812,918 patent/US5241225A/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5844767A (en) * | 1995-07-20 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Level converting circuit for converting level of an input signal, internal potential generating circuit for generating internal potential, internal potential generating unit generating internal potential highly reliable semiconductor device and method of |
US5969984A (en) * | 1995-07-20 | 1999-10-19 | Mitsubishi Denki Kabushiki Kaisha | Level converting circuit for converting level of an input signal, internal potential generating circuit for generating internal potential, internal potential generating unit generating internal potential, highly reliable semiconductor device |
US6197643B1 (en) | 1995-07-20 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Method for making level converting circuit, internal potential generating circuit and internal potential generating unit |
JP2002198800A (ja) * | 2000-12-27 | 2002-07-12 | Sanyo Electric Co Ltd | レベルシフト回路 |
Also Published As
Publication number | Publication date |
---|---|
DE69126697D1 (de) | 1997-08-07 |
KR950002078B1 (ko) | 1995-03-10 |
US5241225A (en) | 1993-08-31 |
KR920013923A (ko) | 1992-07-30 |
DE69126697T2 (de) | 1997-10-23 |
JP2975122B2 (ja) | 1999-11-10 |
EP0493092A1 (en) | 1992-07-01 |
EP0493092B1 (en) | 1997-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04223713A (ja) | レベル変換回路 | |
JP3031313B2 (ja) | 半導体回路 | |
US5043604A (en) | Output buffer circuit having a level conversion function | |
US5045730A (en) | Electrical circuitry providing compatibility between different logic levels | |
JP4680448B2 (ja) | 高速サンプリングレシーバー | |
JPH09232987A (ja) | パルス受信機 | |
US4314166A (en) | Fast level shift circuits | |
US7084683B1 (en) | High-speed differential flip-flop with common-mode stabilization | |
JPH06216759A (ja) | 半導体集積回路装置 | |
US4965471A (en) | BI-CMOS clock driver with reduced crossover current | |
JPH0261821B2 (ja) | ||
JPH0555900A (ja) | レベル変換回路 | |
US5585743A (en) | ECL-CMOS level conversion circuit | |
JPS607224A (ja) | デ−タラツチ回路 | |
US5182472A (en) | Logic circuit with bipolar CMOS configuration | |
JP3722779B2 (ja) | 差動出力回路 | |
JP2903885B2 (ja) | Cmos出力バッファ回路 | |
JPH07131302A (ja) | レジスタ回路 | |
JP3094040B2 (ja) | Cmos論理回路 | |
JP2929866B2 (ja) | 入力回路 | |
JPS63302622A (ja) | インタフエ−ス回路 | |
JP2569750B2 (ja) | 同期型ドライバ回路 | |
JPH05259893A (ja) | 半導体集積回路 | |
US5905394A (en) | Latch circuit | |
JP2599396B2 (ja) | 排他的論理回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 12 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 12 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |