JPH09232987A - パルス受信機 - Google Patents
パルス受信機Info
- Publication number
- JPH09232987A JPH09232987A JP8347388A JP34738896A JPH09232987A JP H09232987 A JPH09232987 A JP H09232987A JP 8347388 A JP8347388 A JP 8347388A JP 34738896 A JP34738896 A JP 34738896A JP H09232987 A JPH09232987 A JP H09232987A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- pair
- signal
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000035945 sensitivity Effects 0.000 description 9
- 230000036039 immunity Effects 0.000 description 3
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Superheterodyne Receivers (AREA)
- Circuits Of Receivers In General (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 従来技術に比較して受信機の製造工程が簡単
であるパルス受信機を提供する。 【解決手段】 １対の共通ゲート増幅器７Ａ，７Ｂは、
５Ｖの電源（ＥＣＬ）電圧レールとＥＣＬ接地（ＡＧＮ
Ｄ）との間に接続され、１対のパルス入力信号を受信し
て１対の第１のパルス信号を出力し、歪み回路は第１の
パルス信号を歪ませてハイ論理レベル間隔よりも長いロ
ー論理レベル間隔を有するデューティーサイクルを有す
る複数の第２のパルス信号を発生する。ラッチ１１はＣ
ＭＯＳ素子で形成される回路と互換性のある論理レベル
で共通ゲート増幅器からの複数の第２の出力信号を受信
してラッチする。ＣＭＯＳダブルツーシングルエンド変
換器は、ＶＤＤ電圧レールとＶＳＳ接地との間に接続さ
れラッチされた出力信号を受信し、出力回路は変換器か
らのＶＤＤ及び接地を基準とする出力信号を出力する。
であるパルス受信機を提供する。 【解決手段】 １対の共通ゲート増幅器７Ａ，７Ｂは、
５Ｖの電源（ＥＣＬ）電圧レールとＥＣＬ接地（ＡＧＮ
Ｄ）との間に接続され、１対のパルス入力信号を受信し
て１対の第１のパルス信号を出力し、歪み回路は第１の
パルス信号を歪ませてハイ論理レベル間隔よりも長いロ
ー論理レベル間隔を有するデューティーサイクルを有す
る複数の第２のパルス信号を発生する。ラッチ１１はＣ
ＭＯＳ素子で形成される回路と互換性のある論理レベル
で共通ゲート増幅器からの複数の第２の出力信号を受信
してラッチする。ＣＭＯＳダブルツーシングルエンド変
換器は、ＶＤＤ電圧レールとＶＳＳ接地との間に接続さ
れラッチされた出力信号を受信し、出力回路は変換器か
らのＶＤＤ及び接地を基準とする出力信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ受信機に関
し、特に、高速のパルス受信機に関する。
し、特に、高速のパルス受信機に関する。
【０００２】
【従来の技術】相補対称型金属酸化膜半導体電界効果ト
ランジスタ（ＣＭＯＳ）のような総称的プロセスの使用
によってその中核機能が簡単に実現される、例えばＳＯ
ＮＥＴ／ＡＴＭトランシーバ（送受信機）等のトランシ
ーバとの互換性を得るためには、ＣＭＯＳを使用した高
速パルス（データ）受信機を実現することが有用である
と考えられる。以下、電界効果トランジスタをＦＥＴと
いう。
ランジスタ（ＣＭＯＳ）のような総称的プロセスの使用
によってその中核機能が簡単に実現される、例えばＳＯ
ＮＥＴ／ＡＴＭトランシーバ（送受信機）等のトランシ
ーバとの互換性を得るためには、ＣＭＯＳを使用した高
速パルス（データ）受信機を実現することが有用である
と考えられる。以下、電界効果トランジスタをＦＥＴと
いう。
【０００３】
【発明が解決しようとする課題】さらに、そのようなＣ
ＭＯＳを実現したトランシーバへの入力信号を、差動モ
ードにおける疑似エミッタ結合論理（以下、ＰＥＣＬと
いう。）信号レベル上にありかつ出力信号をＣＭＯＳ回
路に供給する入力信号と結合できれば有用である。今ま
では、これはＢｉＣＭＯＳのような高価な技術を使用し
なければ実行できなかった。ＢｉＣＭＯＳは、従来の電
流モード論理（以下、ＣＭＬという。）構造を使用する
ために、一般にＣＭＯＳよりもより多くの電力を消費す
ることが知られている。この技術を使用すると、出力信
号の必要条件とも相まって、受信機のデジタル回路の製
造工程が必要以上に高度に複雑化される。
ＭＯＳを実現したトランシーバへの入力信号を、差動モ
ードにおける疑似エミッタ結合論理（以下、ＰＥＣＬと
いう。）信号レベル上にありかつ出力信号をＣＭＯＳ回
路に供給する入力信号と結合できれば有用である。今ま
では、これはＢｉＣＭＯＳのような高価な技術を使用し
なければ実行できなかった。ＢｉＣＭＯＳは、従来の電
流モード論理（以下、ＣＭＬという。）構造を使用する
ために、一般にＣＭＯＳよりもより多くの電力を消費す
ることが知られている。この技術を使用すると、出力信
号の必要条件とも相まって、受信機のデジタル回路の製
造工程が必要以上に高度に複雑化される。
【０００４】従来のＣＭＬの場合、シングルエンド変換
に対する差動を実行しなければならず（設計者がデジタ
ルコア全体を介して差動論理体系の使用を意図していな
い場合）、また出力信号のデューティーサイクル変形が
問題となる。
に対する差動を実行しなければならず（設計者がデジタ
ルコア全体を介して差動論理体系の使用を意図していな
い場合）、また出力信号のデューティーサイクル変形が
問題となる。
【０００５】本発明の目的は以上の問題点を解決し、従
来技術に比較して受信機の製造工程が簡単であって、Ｃ
ＭＯＳを実現したトランシーバへの入力信号を、差動モ
ードにおけるＰＥＣＬ信号レベル上にありかつ出力信号
をＣＭＯＳ回路に供給する入力信号と結合できるパルス
受信機を提供することにある。
来技術に比較して受信機の製造工程が簡単であって、Ｃ
ＭＯＳを実現したトランシーバへの入力信号を、差動モ
ードにおけるＰＥＣＬ信号レベル上にありかつ出力信号
をＣＭＯＳ回路に供給する入力信号と結合できるパルス
受信機を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る請求項１記
載のパルス受信機は、（ａ）５Ｖの電源（ＥＣＬ）電圧
レールとＥＣＬ接地（ＡＧＮＤ）との間に接続され、１
対のパルス入力信号ＩＮ及びＩＮＢを受信し、１対の第
１のパルス信号を出力する１対の相補対称型金属酸化膜
半導体（ＣＭＯＳ）共通ゲート増幅器と、（ｂ）上記第
１のパルス信号を歪ませて、ハイ論理レベル間隔よりも
長いロー論理レベル間隔を有するデューティーサイクル
を有する変換器からの複数の第２のパルス信号を発生す
るＣＭＯＳ手段と、（ｃ）ＣＭＯＳ素子で形成される回
路と互換性のある論理レベルにおいて、上記共通ゲート
増幅器からの上記複数の第２の出力信号を受信してラッ
チするＣＭＯＳラッチと、（ｄ）ＶＤＤ電圧レールとＶ
ＳＳ接地との間に接続され、上記ラッチされた出力信号
を受信するＣＭＯＳダブルツーシングルエンド変換器
と、（ｅ）上記変換器からの、ＶＤＤ及び接地を基準と
する出力信号を出力する手段とを備えたことを特徴とす
る。
載のパルス受信機は、（ａ）５Ｖの電源（ＥＣＬ）電圧
レールとＥＣＬ接地（ＡＧＮＤ）との間に接続され、１
対のパルス入力信号ＩＮ及びＩＮＢを受信し、１対の第
１のパルス信号を出力する１対の相補対称型金属酸化膜
半導体（ＣＭＯＳ）共通ゲート増幅器と、（ｂ）上記第
１のパルス信号を歪ませて、ハイ論理レベル間隔よりも
長いロー論理レベル間隔を有するデューティーサイクル
を有する変換器からの複数の第２のパルス信号を発生す
るＣＭＯＳ手段と、（ｃ）ＣＭＯＳ素子で形成される回
路と互換性のある論理レベルにおいて、上記共通ゲート
増幅器からの上記複数の第２の出力信号を受信してラッ
チするＣＭＯＳラッチと、（ｄ）ＶＤＤ電圧レールとＶ
ＳＳ接地との間に接続され、上記ラッチされた出力信号
を受信するＣＭＯＳダブルツーシングルエンド変換器
と、（ｅ）上記変換器からの、ＶＤＤ及び接地を基準と
する出力信号を出力する手段とを備えたことを特徴とす
る。
【０００７】また、請求項２記載のパルス受信機は、請
求項１記載のパルス受信機において、上記１対の共通ゲ
ート増幅器の出力端子間に接続されたＣＭＯＳ差動比較
器と、上記１対のパルス出力信号を受信して上記パルス
出力信号に含まれる共通モード雑音信号を相殺するラッ
チとを備えたことを特徴とする。
求項１記載のパルス受信機において、上記１対の共通ゲ
ート増幅器の出力端子間に接続されたＣＭＯＳ差動比較
器と、上記１対のパルス出力信号を受信して上記パルス
出力信号に含まれる共通モード雑音信号を相殺するラッ
チとを備えたことを特徴とする。
【０００８】さらに、請求項３記載のパルス受信機は、
請求項１記載のパルス受信機において、上記共通ゲート
増幅器の動作点を、約１．３ＶのＥＣＬ電圧レベル以下
に固定する手段を備えたことを特徴とする。
請求項１記載のパルス受信機において、上記共通ゲート
増幅器の動作点を、約１．３ＶのＥＣＬ電圧レベル以下
に固定する手段を備えたことを特徴とする。
【０００９】また、請求項４記載のパルス受信機は、請
求項１記載のパルス受信機において、マルチプレクサ
と、上記１対の入力信号のうちの一方の入力信号及び上
記出力信号を上記マルチプレクサの各入力に印加する手
段と、上記１対の入力信号のうちの他方の入力信号を上
記マルチプレクサの制御入力に印加する手段と、上記他
方の入力信号がＴＴＬパルス信号であるときに、上記マ
ルチプレクサからのＣＭＯＳ出力信号を受信し、上記マ
ルチプレクサからのＣＭＯＳ出力信号を受信する手段と
をさらに備えたことを特徴とする。
求項１記載のパルス受信機において、マルチプレクサ
と、上記１対の入力信号のうちの一方の入力信号及び上
記出力信号を上記マルチプレクサの各入力に印加する手
段と、上記１対の入力信号のうちの他方の入力信号を上
記マルチプレクサの制御入力に印加する手段と、上記他
方の入力信号がＴＴＬパルス信号であるときに、上記マ
ルチプレクサからのＣＭＯＳ出力信号を受信し、上記マ
ルチプレクサからのＣＭＯＳ出力信号を受信する手段と
をさらに備えたことを特徴とする。
【００１０】さらに、請求項５記載のパルス受信機は、
請求項４記載のパルス受信機において、上記１対の共通
ゲート増幅器の出力端子間に接続されたＣＭＯＳ差動比
較器と、上記１対のパルス出力信号を受信して上記パル
ス出力信号に含まれる共通モード雑音信号を相殺するラ
ッチとを備えたことを特徴とする。
請求項４記載のパルス受信機において、上記１対の共通
ゲート増幅器の出力端子間に接続されたＣＭＯＳ差動比
較器と、上記１対のパルス出力信号を受信して上記パル
ス出力信号に含まれる共通モード雑音信号を相殺するラ
ッチとを備えたことを特徴とする。
【００１１】またさらに、請求項６記載のパルス受信機
は、請求項５記載のパルス受信機において、マルチプレ
クサと、上記１対の入力信号のうちの一方の入力信号及
び上記出力信号を上記マルチプレクサの各入力に印加す
る手段と、上記１対の入力信号のうちの他方の入力信号
を上記マルチプレクサの制御入力に印加する手段と、上
記他方の入力信号がＰＥＣＬパルス信号であるときに、
上記マルチプレクサからの疑似ＥＣＬ（ＰＥＣＬ）出力
信号を受信する受信手段とをさらに備えたことを特徴と
する。
は、請求項５記載のパルス受信機において、マルチプレ
クサと、上記１対の入力信号のうちの一方の入力信号及
び上記出力信号を上記マルチプレクサの各入力に印加す
る手段と、上記１対の入力信号のうちの他方の入力信号
を上記マルチプレクサの制御入力に印加する手段と、上
記他方の入力信号がＰＥＣＬパルス信号であるときに、
上記マルチプレクサからの疑似ＥＣＬ（ＰＥＣＬ）出力
信号を受信する受信手段とをさらに備えたことを特徴と
する。
【００１２】本発明に係る請求項７記載のパルス受信機
は、１対の差動パルス信号を受信する１対の入力端子
と、上記１対の差動パルス信号を、上記１対の差動パル
ス信号の各パルスの立ち上がりエッジ間の時間に対応す
るパルス間隔を有する１つの出力パルス信号に変換する
変換手段と、上記出力パルス信号を歪ませて、ハイ論理
レベル間隔よりも長いロー論理レベル間隔を有するデュ
ーティーサイクルを発生する手段とを備えたことを特徴
とする。
は、１対の差動パルス信号を受信する１対の入力端子
と、上記１対の差動パルス信号を、上記１対の差動パル
ス信号の各パルスの立ち上がりエッジ間の時間に対応す
るパルス間隔を有する１つの出力パルス信号に変換する
変換手段と、上記出力パルス信号を歪ませて、ハイ論理
レベル間隔よりも長いロー論理レベル間隔を有するデュ
ーティーサイクルを発生する手段とを備えたことを特徴
とする。
【００１３】また、請求項８記載のパルス受信機は、請
求項７記載のパルス受信機において、上記１対の上記パ
ルス信号を、ＣＭＯＳ回路と互換性がある信号レベル
で、上記変換手段に出力するラッチ手段を備えたことを
特徴とする。
求項７記載のパルス受信機において、上記１対の上記パ
ルス信号を、ＣＭＯＳ回路と互換性がある信号レベル
で、上記変換手段に出力するラッチ手段を備えたことを
特徴とする。
【００１４】さらに、請求項９記載のパルス受信機は、
請求項８記載のパルス受信機において、受信する手段
は、上記１対の差動パルス信号を受信する複数の共通ゲ
ート増幅器と、上記１対の入力端子を所定の動作点にサ
ーボ制御することにより、上記複数の増幅器が確実に上
記ラッチ手段を駆動するように十分に高い利得を達成さ
せる手段とを備えたことを特徴とする。
請求項８記載のパルス受信機において、受信する手段
は、上記１対の差動パルス信号を受信する複数の共通ゲ
ート増幅器と、上記１対の入力端子を所定の動作点にサ
ーボ制御することにより、上記複数の増幅器が確実に上
記ラッチ手段を駆動するように十分に高い利得を達成さ
せる手段とを備えたことを特徴とする。
【００１５】また、請求項１０記載のパルス受信機は、
請求項９記載のパルス受信機において、上記複数の共通
ゲート増幅器は、他方の導電型の１対の電界効果トラン
ジスタ（ＦＥＴ）と直列に接続された一方の導電型の１
対の電界効果トランジスタ（ＦＥＴ）を備え、上記他方
の１対のＦＥＴは能動負荷を形成し、上記パルス受信機
は、電圧基準を備え、上記複数のＦＥＴの動作点を固定
する手段を備えたことを特徴とする。
請求項９記載のパルス受信機において、上記複数の共通
ゲート増幅器は、他方の導電型の１対の電界効果トラン
ジスタ（ＦＥＴ）と直列に接続された一方の導電型の１
対の電界効果トランジスタ（ＦＥＴ）を備え、上記他方
の１対のＦＥＴは能動負荷を形成し、上記パルス受信機
は、電圧基準を備え、上記複数のＦＥＴの動作点を固定
する手段を備えたことを特徴とする。
【００１６】さらに、請求項１１記載のパルス受信機
は、請求項９記載のパルス受信機において、上記複数の
動作点を、ＥＣＬ及びＡＧＮＤ電源を基準として設定す
る手段と、ＶＤＤ及びＶＳＳ電源に変換する手段とを備
えたことを特徴とする。
は、請求項９記載のパルス受信機において、上記複数の
動作点を、ＥＣＬ及びＡＧＮＤ電源を基準として設定す
る手段と、ＶＤＤ及びＶＳＳ電源に変換する手段とを備
えたことを特徴とする。
【００１７】またさらに、請求項１２記載のパルス受信
機は、上記複数の共通ゲート増幅器の動作点をＥＣＬ以
下の１．３Ｖに固定する手段を備えたことを特徴とす
る。
機は、上記複数の共通ゲート増幅器の動作点をＥＣＬ以
下の１．３Ｖに固定する手段を備えたことを特徴とす
る。
【００１８】本発明に係る請求項１３記載のパルス受信
機は、１対の入力端子と、上記１対の入力端子のうちの
他方の入力端子における接地電位に対して相対的に、上
記１対の入力端子のうちの一方の入力端子でＴＴＬ信号
を受信し、これに応答して、１個の出力信号を複数のＣ
ＭＯＳ電圧レベルで出力する手段と、上記１対の入力端
子で差動ＰＥＣＬ信号を受信し、これに応答して、１個
のＰＥＣＬ出力信号を出力する手段とを備えたことを特
徴とする。
機は、１対の入力端子と、上記１対の入力端子のうちの
他方の入力端子における接地電位に対して相対的に、上
記１対の入力端子のうちの一方の入力端子でＴＴＬ信号
を受信し、これに応答して、１個の出力信号を複数のＣ
ＭＯＳ電圧レベルで出力する手段と、上記１対の入力端
子で差動ＰＥＣＬ信号を受信し、これに応答して、１個
のＰＥＣＬ出力信号を出力する手段とを備えたことを特
徴とする。
【００１９】また、請求項１４記載のパルス受信機は、
抵抗及びＣＭＯＳ素子を備えて構成されたことを特徴と
する。
抵抗及びＣＭＯＳ素子を備えて構成されたことを特徴と
する。
【００２０】本発明は、従来のＣＭＯＳ処理において実
現され、従来のＣＭＯＳ論理回路と互換的な信号レベル
で出力し、同時に差動ＰＥＣＬ信号レベル又はシングル
エンドＴＴＬ出力レベルを有する入力信号を有するシス
テム及び回路である。
現され、従来のＣＭＯＳ論理回路と互換的な信号レベル
で出力し、同時に差動ＰＥＣＬ信号レベル又はシングル
エンドＴＴＬ出力レベルを有する入力信号を有するシス
テム及び回路である。
【００２１】本発明の入力信号は自己バイアス型であ
り、その出力信号は低いデューティーサイクルの歪みを
有し、広い電源電圧範囲にわたって動作する。入力感度
もまた高い。
り、その出力信号は低いデューティーサイクルの歪みを
有し、広い電源電圧範囲にわたって動作する。入力感度
もまた高い。
【００２２】本発明の実施形態では、１対の相補対称型
金属酸化膜半導体（ＣＭＯＳ）を用いた共通ゲート増幅
器は、５Ｖ電圧レールを備えた電源と接地（ＡＧＮＤ）
との間に接続され、１対のパルス入力信号ＩＮとＩＮＢ
を受信し、また、１対のパルス出力信号を供給してい
る。ＣＭＯＳラッチは、ＣＭＯＳ素子で形成された回路
と互換性のある論理レベルにある共通ゲート増幅器から
の出力信号を受信してラッチする。ＶＤＤ電圧レールと
ＶＳＳ接地との間には、ＣＭＯＳダブルツーシングルエ
ンド変換器が接続され、ラッチされた出力信号を受信す
る。別の回路は、変換器から、ＶＤＤ及び接地を基準と
した出力信号を供給する。
金属酸化膜半導体（ＣＭＯＳ）を用いた共通ゲート増幅
器は、５Ｖ電圧レールを備えた電源と接地（ＡＧＮＤ）
との間に接続され、１対のパルス入力信号ＩＮとＩＮＢ
を受信し、また、１対のパルス出力信号を供給してい
る。ＣＭＯＳラッチは、ＣＭＯＳ素子で形成された回路
と互換性のある論理レベルにある共通ゲート増幅器から
の出力信号を受信してラッチする。ＶＤＤ電圧レールと
ＶＳＳ接地との間には、ＣＭＯＳダブルツーシングルエ
ンド変換器が接続され、ラッチされた出力信号を受信す
る。別の回路は、変換器から、ＶＤＤ及び接地を基準と
した出力信号を供給する。
【００２３】他の実施形態では、パルス受信機は、１対
の差動パルス信号を受信するための１対の入力端子と、
上記１対の差動パルス信号を、上記１対の差動パルス信
号の各パルスの立ち上がりエッジ間の時間に対応するパ
ルス間隔を有する１つの出力パルス信号に変換するため
の装置と、出力パルス信号を歪ませてハイ論理レベル間
隔よりも長いロー論理レベル間隔を有するデューティー
サイクルを発生するための装置とを備える。本明細書で
は、２つの信号からなる１対の差動対を、１対の差動信
号という。
の差動パルス信号を受信するための１対の入力端子と、
上記１対の差動パルス信号を、上記１対の差動パルス信
号の各パルスの立ち上がりエッジ間の時間に対応するパ
ルス間隔を有する１つの出力パルス信号に変換するため
の装置と、出力パルス信号を歪ませてハイ論理レベル間
隔よりも長いロー論理レベル間隔を有するデューティー
サイクルを発生するための装置とを備える。本明細書で
は、２つの信号からなる１対の差動対を、１対の差動信
号という。
【００２４】添付の図面を参照して発明の説明を読むこ
とによって、本発明はよりよく理解されるであろう。
とによって、本発明はよりよく理解されるであろう。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。
る実施形態について説明する。
【００２６】図１は、本発明に係る一実施形態であるパ
ルス受信機のブロック図である。図１を参照すれば、変
換器１は入力端子ＩＮ及びＩＮＢにおいて１対の入力差
動信号を受信し、上記１対の入力差動信号を、デューテ
ィーサイクルが１対の差動パルス信号の各々のパルスの
立ち上がりエッジ間の時間に対応するパルス間隔を有す
るデューティーサイクルを有する１つの出力パルス信号
（シングルエンド）に変換する。当該１つの出力パルス
信号は歪み回路３に印加される。歪み回路３は１つの出
力パルス信号を歪ませて、その出力端子５において、ハ
イ論理レベル間隔よりも長いロー論理レベル間隔を有す
るデューティーサイクルを有する対応する信号を発生し
て出力する。
ルス受信機のブロック図である。図１を参照すれば、変
換器１は入力端子ＩＮ及びＩＮＢにおいて１対の入力差
動信号を受信し、上記１対の入力差動信号を、デューテ
ィーサイクルが１対の差動パルス信号の各々のパルスの
立ち上がりエッジ間の時間に対応するパルス間隔を有す
るデューティーサイクルを有する１つの出力パルス信号
（シングルエンド）に変換する。当該１つの出力パルス
信号は歪み回路３に印加される。歪み回路３は１つの出
力パルス信号を歪ませて、その出力端子５において、ハ
イ論理レベル間隔よりも長いロー論理レベル間隔を有す
るデューティーサイクルを有する対応する信号を発生し
て出力する。
【００２７】この目的は次の通りである。入力信号の振
幅が減少するにつれて、上流の回路は本来デューティー
サイクルの歪みを導入する。過剰なデューティーサイク
ルの歪みは、下流のデジタル回路上にやっかいな制約条
件を生じさせる。もしデューティーサイクルが修復され
ない場合、受信機のフロントエンドからの信号は使用不
能となり、受信機の入力感度が受信機のフロントエンド
ではなく下流側デジタル回路の最小のセットアップ（設
定）及び保留時間、又はクロック信号の最小のパルス幅
によって制限される。上述したダブルエンドからシング
ルエンドへの変換器は、受信機のフロントエンドに導入
されるデューティーサイクルの歪みを修復し、入力感度
を後述する実際の回路である高速差動比較器の最小入力
感度によって決定できることを可能にする。特に、以下
で詳細後述する構造は、デューティーサイクルの最大歪
みを１つのＮＯＲゲートの伝搬遅延（又はより詳しく言
えば、ロー論理からハイ論理への遷移による伝搬遅延）
に限定する。
幅が減少するにつれて、上流の回路は本来デューティー
サイクルの歪みを導入する。過剰なデューティーサイク
ルの歪みは、下流のデジタル回路上にやっかいな制約条
件を生じさせる。もしデューティーサイクルが修復され
ない場合、受信機のフロントエンドからの信号は使用不
能となり、受信機の入力感度が受信機のフロントエンド
ではなく下流側デジタル回路の最小のセットアップ（設
定）及び保留時間、又はクロック信号の最小のパルス幅
によって制限される。上述したダブルエンドからシング
ルエンドへの変換器は、受信機のフロントエンドに導入
されるデューティーサイクルの歪みを修復し、入力感度
を後述する実際の回路である高速差動比較器の最小入力
感度によって決定できることを可能にする。特に、以下
で詳細後述する構造は、デューティーサイクルの最大歪
みを１つのＮＯＲゲートの伝搬遅延（又はより詳しく言
えば、ロー論理からハイ論理への遷移による伝搬遅延）
に限定する。
【００２８】図２は、本発明に係る他の実施形態である
パルス受信機のブロック図である。入力信号ＩＮ及びＩ
ＮＢは、共通ゲート形式で接続された１対のＣＭＯＳ増
幅器７Ａ及び７Ｂに印加される。両増幅器７Ａ，７Ｂの
出力端子は差動比較器９に接続され、差動比較器９の出
力端子は１対のラッチ１１の入力端子に接続される。ラ
ッチ１１の出力端子はダブルツーシングルエンド変換器
１３に接続される。バンドギャップ電圧発生器１５は、
両増幅器７Ａ，７Ｂに電圧を供給し、それらの動作点を
設定している。
パルス受信機のブロック図である。入力信号ＩＮ及びＩ
ＮＢは、共通ゲート形式で接続された１対のＣＭＯＳ増
幅器７Ａ及び７Ｂに印加される。両増幅器７Ａ，７Ｂの
出力端子は差動比較器９に接続され、差動比較器９の出
力端子は１対のラッチ１１の入力端子に接続される。ラ
ッチ１１の出力端子はダブルツーシングルエンド変換器
１３に接続される。バンドギャップ電圧発生器１５は、
両増幅器７Ａ，７Ｂに電圧を供給し、それらの動作点を
設定している。
【００２９】他の実施形態においては、１対の入力信号
のうちの１つの入力信号ＩＮは、マルチプレクサ１７の
選択制御入力端子に印加される。他方の入力信号ＩＮＢ
はマルチプレクサ１７の２つの入力のうちの１つに印加
され、変換器１３の出力端子は他方の入力端子に接続さ
れる。当該回路からの出力信号は、マルチプレクサ１７
の出力端子１９で得られる。
のうちの１つの入力信号ＩＮは、マルチプレクサ１７の
選択制御入力端子に印加される。他方の入力信号ＩＮＢ
はマルチプレクサ１７の２つの入力のうちの１つに印加
され、変換器１３の出力端子は他方の入力端子に接続さ
れる。当該回路からの出力信号は、マルチプレクサ１７
の出力端子１９で得られる。
【００３０】共通ゲート増幅器７Ａ，７Ｂは、上述のよ
うに、電源電圧ＥＣＬ及びＡＧＮＤを基準とする１対の
差動入力信号を受信する。増幅器７Ａ，７Ｂは、詳細な
実施例を参照して詳細後述する方法で、正確な動作点に
動的に適応化するように制御される。この動的及び自動
的な適応化により、高い感度が達成される。共通ゲート
増幅器７Ａ及び７Ｂの出力端子は、差動比較器９の入力
端子に接続される。電源によって導入された共通モード
信号は比較器９の中では同一であり、結果的に相殺され
るであろう。
うに、電源電圧ＥＣＬ及びＡＧＮＤを基準とする１対の
差動入力信号を受信する。増幅器７Ａ，７Ｂは、詳細な
実施例を参照して詳細後述する方法で、正確な動作点に
動的に適応化するように制御される。この動的及び自動
的な適応化により、高い感度が達成される。共通ゲート
増幅器７Ａ及び７Ｂの出力端子は、差動比較器９の入力
端子に接続される。電源によって導入された共通モード
信号は比較器９の中では同一であり、結果的に相殺され
るであろう。
【００３１】比較器９の出力信号は、ラッチ１１の入力
端子に供給され、ここで、フル論理レベルが、上述した
ような予め歪みの加わったデューティーサイクルを有し
て、達成される。１対のフル論理差動レベル信号はダブ
ルツーシングルエンド変換器１３に供給され、変換器１
３は、平衡化（バランス化）された（５０％−５０％）
のデューティーサイクルを有する結果出力信号を供給す
る。
端子に供給され、ここで、フル論理レベルが、上述した
ような予め歪みの加わったデューティーサイクルを有し
て、達成される。１対のフル論理差動レベル信号はダブ
ルツーシングルエンド変換器１３に供給され、変換器１
３は、平衡化（バランス化）された（５０％−５０％）
のデューティーサイクルを有する結果出力信号を供給す
る。
【００３２】ＴＴＬ入力を使用する場合、入力信号ＩＮ
は接地され、ＴＴＬ信号がＩＮＢ入力信号として供給さ
れる。マルチプレクサ１７からの結果出力信号は、ＣＭ
ＯＳレベルとなる。もしＰＥＣＬ信号が信号ＩＮ及びＩ
ＮＤとして供給される場合、高速ＰＥＣ信号レベルのス
トリームがマルチプレクサ１７の出力信号として得られ
る。このように、上記回路は低速データ（例えば、ＴＴ
Ｌ基準クロック）又は高速データ（例えば、ＳＯＮＥＴ
データ）のために使用することができる。図３及び図４
は、本発明に係る一実施形態であるパルス受信機の詳細
な回路を示す回路図であり、図３の右側の回路は図４の
左側の回路に接続されている。
は接地され、ＴＴＬ信号がＩＮＢ入力信号として供給さ
れる。マルチプレクサ１７からの結果出力信号は、ＣＭ
ＯＳレベルとなる。もしＰＥＣＬ信号が信号ＩＮ及びＩ
ＮＤとして供給される場合、高速ＰＥＣ信号レベルのス
トリームがマルチプレクサ１７の出力信号として得られ
る。このように、上記回路は低速データ（例えば、ＴＴ
Ｌ基準クロック）又は高速データ（例えば、ＳＯＮＥＴ
データ）のために使用することができる。図３及び図４
は、本発明に係る一実施形態であるパルス受信機の詳細
な回路を示す回路図であり、図３の右側の回路は図４の
左側の回路に接続されている。
【００３３】＜共通ゲート増幅器＞入力信号ＩＮ及びＩ
ＮＢは、共通ゲート形式で接続された２つの増幅器ＦＥ
Ｔ３０及び３２のエミッタにそれぞれ印加される。ＦＥ
Ｔ３０は信号ＩＮを増幅する一方、ＦＥＴ３２は信号Ｉ
ＮＢを増幅する。ＦＥＴ４２及び４４はそれぞれ、ＦＥ
Ｔ３０及び３２の各ドレインに、ＦＥＴ３０及び３２と
直列に接続され、ＦＥＴ３０及び３２のための負荷を形
成する。抵抗３４及び３６はそれぞれ、ＦＥＴ３０及び
３２の各エミッタと直列に接続されて、ＦＥＴ３０及び
３２を正のアナログ電源レールＥＣＬに接続する。これ
らの抵抗３４及び３６は入力信号をプルアップし、入力
動作点を好ましくは、正のアナログ電源レール電圧以下
の約１．３Ｖに設定する。
ＮＢは、共通ゲート形式で接続された２つの増幅器ＦＥ
Ｔ３０及び３２のエミッタにそれぞれ印加される。ＦＥ
Ｔ３０は信号ＩＮを増幅する一方、ＦＥＴ３２は信号Ｉ
ＮＢを増幅する。ＦＥＴ４２及び４４はそれぞれ、ＦＥ
Ｔ３０及び３２の各ドレインに、ＦＥＴ３０及び３２と
直列に接続され、ＦＥＴ３０及び３２のための負荷を形
成する。抵抗３４及び３６はそれぞれ、ＦＥＴ３０及び
３２の各エミッタと直列に接続されて、ＦＥＴ３０及び
３２を正のアナログ電源レールＥＣＬに接続する。これ
らの抵抗３４及び３６は入力信号をプルアップし、入力
動作点を好ましくは、正のアナログ電源レール電圧以下
の約１．３Ｖに設定する。
【００３４】ＦＥＴ３０及び３２のゲートは、入力ＩＮ
及びＩＮＢを正確な動作点でサーボ制御するように動的
に調整する。抵抗３８及び４０は、ＦＥＴ４２及び４４
の各ソースとＥＣＬ接地ＡＧＮＤとの間に直列で接続さ
れる。抵抗３８及び４０は、各電流を能動負荷に対して
設定する。ＦＥＴ４２及び４４のゲートは、動的に調整
されて抵抗３８及び４０における電圧降下を好ましくは
１．３Ｖ（公称スイッチングしきい値）に設定される。
プルアップ抵抗３４，３６、及びプルダウン抵抗３８，
４０における電圧降下の合計は、公称２．６Ｖに等し
い。共通ゲート増幅器７Ａ，７Ｂから１対の能動負荷ま
でに必要な最小電圧は、典型的には１．１Ｖである。従
って、ＡＧＮＤに対するＥＣＬの電源レール差の最小値
は３．７Ｖに設定する必要がある。
及びＩＮＢを正確な動作点でサーボ制御するように動的
に調整する。抵抗３８及び４０は、ＦＥＴ４２及び４４
の各ソースとＥＣＬ接地ＡＧＮＤとの間に直列で接続さ
れる。抵抗３８及び４０は、各電流を能動負荷に対して
設定する。ＦＥＴ４２及び４４のゲートは、動的に調整
されて抵抗３８及び４０における電圧降下を好ましくは
１．３Ｖ（公称スイッチングしきい値）に設定される。
プルアップ抵抗３４，３６、及びプルダウン抵抗３８，
４０における電圧降下の合計は、公称２．６Ｖに等し
い。共通ゲート増幅器７Ａ，７Ｂから１対の能動負荷ま
でに必要な最小電圧は、典型的には１．１Ｖである。従
って、ＡＧＮＤに対するＥＣＬの電源レール差の最小値
は３．７Ｖに設定する必要がある。
【００３５】本発明の好ましい実施形態は、受信機を差
動形式及びシングルエンド形式の両方で動作させること
ができる。留意すべき点は、シングルエンド動作におい
て、１つの入力がフローティング状態に置かれても、そ
れがＥＣＬ ＶＢＢ電圧に相似している正確なスイッチ
ングしきい値にバイアスを掛けることである。ＶＢＢ信
号が必ず未使用の入力に供給されるＥＣＬ回路とは異な
り、本発明の実施形態は、シングルエンドバッファ又は
インバータの何れかを実現するように自動的に適応化す
る。このことは、幾つかのＯＤＬインターフェースは、
真の信号検出又は信号損失の何れかを用いて動作するた
めに有用である。この受信機は、両方のＯＤＬのタイプ
によって使用することができる。
動形式及びシングルエンド形式の両方で動作させること
ができる。留意すべき点は、シングルエンド動作におい
て、１つの入力がフローティング状態に置かれても、そ
れがＥＣＬ ＶＢＢ電圧に相似している正確なスイッチ
ングしきい値にバイアスを掛けることである。ＶＢＢ信
号が必ず未使用の入力に供給されるＥＣＬ回路とは異な
り、本発明の実施形態は、シングルエンドバッファ又は
インバータの何れかを実現するように自動的に適応化す
る。このことは、幾つかのＯＤＬインターフェースは、
真の信号検出又は信号損失の何れかを用いて動作するた
めに有用である。この受信機は、両方のＯＤＬのタイプ
によって使用することができる。
【００３６】＜高速差動比較器＞ＣＭＯＳ論理の信頼性
のあるスイッチングは、共通ゲート増幅器７Ａ，７Ｂか
らの信号の変動によって保証されない。この理由は、第
１に、出力動作点が電源レールとともに線形的に移動
し、下流の論理のスイッチングしきい値と一致しなくな
る可能性があるからである。第２に、入力信号の振幅が
＜８００ｍＶのときに、この出力信号の振幅が論理ゲー
トを切り換えするために十分に大きくはないからであ
る。第３に、２つのシングルエンド信号の電源レールの
雑音免疫性が低いからである。
のあるスイッチングは、共通ゲート増幅器７Ａ，７Ｂか
らの信号の変動によって保証されない。この理由は、第
１に、出力動作点が電源レールとともに線形的に移動
し、下流の論理のスイッチングしきい値と一致しなくな
る可能性があるからである。第２に、入力信号の振幅が
＜８００ｍＶのときに、この出力信号の振幅が論理ゲー
トを切り換えするために十分に大きくはないからであ
る。第３に、２つのシングルエンド信号の電源レールの
雑音免疫性が低いからである。
【００３７】差動構造は利得を増加させてＣＭＯＳの最
小入力信号レベルに対するスイッチングを保証するため
に、また、電源レールの雑音免疫性を改善するために使
用される。好ましい差動構造は、高速ラッチを駆動する
１対の高速差動ＦＥＴを備える。この複合化された構造
は高速差動比較器を形成している。
小入力信号レベルに対するスイッチングを保証するため
に、また、電源レールの雑音免疫性を改善するために使
用される。好ましい差動構造は、高速ラッチを駆動する
１対の高速差動ＦＥＴを備える。この複合化された構造
は高速差動比較器を形成している。
【００３８】ＦＥＴ４６及び４８は、１対の差動対を形
成し、それらのゲートは共通ゲート増幅器７Ａ，７Ｂの
出力端子に接続される（すなわち、ここで、それらは能
動負荷ＦＥＴ４２及び４４と接続される。）。この構造
では、レール雑音がＦＥＴ４６及び４８に対しては共通
モードになり、除去される。このように受信機の電源レ
ールの雑音免疫性が改善される。ＦＥＴ６８及び６６に
よって構成される能動負荷は、ＦＥＴ４６及び４８に接
続される。これらの負荷は、適度の大きくない利得及び
良好な高周波性能を提供する。
成し、それらのゲートは共通ゲート増幅器７Ａ，７Ｂの
出力端子に接続される（すなわち、ここで、それらは能
動負荷ＦＥＴ４２及び４４と接続される。）。この構造
では、レール雑音がＦＥＴ４６及び４８に対しては共通
モードになり、除去される。このように受信機の電源レ
ールの雑音免疫性が改善される。ＦＥＴ６８及び６６に
よって構成される能動負荷は、ＦＥＴ４６及び４８に接
続される。これらの負荷は、適度の大きくない利得及び
良好な高周波性能を提供する。
【００３９】１対の差動対４６及び４８の出力端子、す
なわちそれらの各負荷に接続されている部分は、ＦＥＴ
５４及び７６を介してラッチ回路ＦＥＴ５６及び７２の
ゲートに接続されてそれらの入力端子に接続される。Ｆ
ＥＴ５０及び５２はそれぞれ、ダイオード接続されたＦ
ＥＴ７４及び６４によってそれぞれ制御されるスイッチ
ング電流源である。ＦＥＴ５４及び５６はＦＥＴ７４及
び６４を制御する。ＦＥＴ７６とＦＥＴ５０、及びＦＥ
Ｔ５６と５２の直列回路は、ＥＣＬとＡＧＮＤの間に接
続される。
なわちそれらの各負荷に接続されている部分は、ＦＥＴ
５４及び７６を介してラッチ回路ＦＥＴ５６及び７２の
ゲートに接続されてそれらの入力端子に接続される。Ｆ
ＥＴ５０及び５２はそれぞれ、ダイオード接続されたＦ
ＥＴ７４及び６４によってそれぞれ制御されるスイッチ
ング電流源である。ＦＥＴ５４及び５６はＦＥＴ７４及
び６４を制御する。ＦＥＴ７６とＦＥＴ５０、及びＦＥ
Ｔ５６と５２の直列回路は、ＥＣＬとＡＧＮＤの間に接
続される。
【００４０】電圧がＦＥＴ６６のドレイン上で立ち上が
り、ＦＥＴ６８のドレイン上で立ち下がるときに、ＦＥ
Ｔ５４及び７６はオンされる一方、ＦＥＴ７２及び５６
はオフされる。この動作により、ＦＥＴ７４及び５０に
よって形成される電流ミラー回路がオフされる。ＦＥＴ
７６がオンされているとき、出力を形成するＦＥＴ７６
のドレインは論理ローレベルにプルダウンされる。ＦＥ
Ｔ５２及び６４で形成される他方のスイッチング電流ミ
ラー回路はオンされ、ＦＥＴ７２がオフされるとき、他
方の出力を形成するＦＥＴ７２のドレインは論理ハイレ
ベルにプルアップされる。
り、ＦＥＴ６８のドレイン上で立ち下がるときに、ＦＥ
Ｔ５４及び７６はオンされる一方、ＦＥＴ７２及び５６
はオフされる。この動作により、ＦＥＴ７４及び５０に
よって形成される電流ミラー回路がオフされる。ＦＥＴ
７６がオンされているとき、出力を形成するＦＥＴ７６
のドレインは論理ローレベルにプルダウンされる。ＦＥ
Ｔ５２及び６４で形成される他方のスイッチング電流ミ
ラー回路はオンされ、ＦＥＴ７２がオフされるとき、他
方の出力を形成するＦＥＴ７２のドレインは論理ハイレ
ベルにプルアップされる。
【００４１】＜ダブルツーシングルエンド変換器＞ダブ
ルツーシングルエンド変換器１３は、ＦＥＴ９６−１１
８を備える。ＦＥＴ対である９６，９８、及び１１６，
１１８は、ＥＣＬとＡＧＮＤの間に接続される簡単なＣ
ＭＯＳインバータを形成する。各ＦＥＴ対の接続点は変
換器１３への入力端子であり、それぞれ対応するラッチ
出力、すなわちＦＥＴ７６及び５０の接続点、並びにＦ
ＥＴ７２及び５２の接続点に接続される。
ルツーシングルエンド変換器１３は、ＦＥＴ９６−１１
８を備える。ＦＥＴ対である９６，９８、及び１１６，
１１８は、ＥＣＬとＡＧＮＤの間に接続される簡単なＣ
ＭＯＳインバータを形成する。各ＦＥＴ対の接続点は変
換器１３への入力端子であり、それぞれ対応するラッチ
出力、すなわちＦＥＴ７６及び５０の接続点、並びにＦ
ＥＴ７２及び５２の接続点に接続される。
【００４２】これらのインバータにおいては、ｐチャネ
ルとｎチャネルの割合は、その出力がデューティーサイ
クルの歪みを示し、その出力の歪みによってハイ論理レ
ベル間隔よりも長いロー論理間隔が形成されるように確
立されなければならない。この意図的な歪みは、最大出
力デューティーサイクルの歪みを、１つのＮＯＲゲート
の伝搬遅延、又はより詳しく言えば論理ローから論理ハ
イへの遷移による伝搬遅延に限定するために使用され
る。
ルとｎチャネルの割合は、その出力がデューティーサイ
クルの歪みを示し、その出力の歪みによってハイ論理レ
ベル間隔よりも長いロー論理間隔が形成されるように確
立されなければならない。この意図的な歪みは、最大出
力デューティーサイクルの歪みを、１つのＮＯＲゲート
の伝搬遅延、又はより詳しく言えば論理ローから論理ハ
イへの遷移による伝搬遅延に限定するために使用され
る。
【００４３】高速ラッチからの入力信号を受信するＦＥ
Ｔ１００−１０４は、図５に図示される簡単なＲＳフリ
ップフロップを形成する。このフリップフロップに対す
る真理値表を表１に示す。
Ｔ１００−１０４は、図５に図示される簡単なＲＳフリ
ップフロップを形成する。このフリップフロップに対す
る真理値表を表１に示す。
【００４４】
【表１】Ｓ＝１、Ｒ＝０の後の真理値表 ────────────── Ｓ Ｒ Ｑ ────────────── １ ０ １ ０ ０ １ ０ １ ０ ０ ０ ０ １ １ ０ ──────────────
【００４５】＜バイアス電圧発生器＞バイアス電圧発生
器の動作点は、共通ゲート増幅器７Ａ，７Ｂ及び能動負
荷の動作点を設定する。ＦＥＴ８０及び８２は「疑似
の」差動対を形成し、ＡＧＮＤに接続されたそのソース
を有する。ＡＧＮＤの電位は固定され、「仮想」又はフ
ローティング接地を共有する真の差動対とは異なってい
る。
器の動作点は、共通ゲート増幅器７Ａ，７Ｂ及び能動負
荷の動作点を設定する。ＦＥＴ８０及び８２は「疑似
の」差動対を形成し、ＡＧＮＤに接続されたそのソース
を有する。ＡＧＮＤの電位は固定され、「仮想」又はフ
ローティング接地を共有する真の差動対とは異なってい
る。
【００４６】ＦＥＴ８４及び８６（ｐーチャネル）はカ
スコード接続され、負荷としてＦＥＴ８０に接続され
る。また、ＦＥＴ（ｎーチャネル）８８及び９０はバイ
アスＦＥＴ８４及び８６に直列に接続されている。ＦＥ
Ｔ８４及び８６はＦＥＴ８０及び８２のための能動負荷
を形成し、ＦＥＴ８４及び９０はＥＣＬに接続される。
スコード接続され、負荷としてＦＥＴ８０に接続され
る。また、ＦＥＴ（ｎーチャネル）８８及び９０はバイ
アスＦＥＴ８４及び８６に直列に接続されている。ＦＥ
Ｔ８４及び８６はＦＥＴ８０及び８２のための能動負荷
を形成し、ＦＥＴ８４及び９０はＥＣＬに接続される。
【００４７】ＦＥＴ８２のゲートは、好ましくは１．３
＋／−０．１Ｖである出力電位を有するバンドギャップ
電圧ＶＲＥＦのソースに接続される。ＦＥＴ９２は、抵
抗９４を介してＡＧＮＤに接続されたソースと、ＦＥＴ
３３及び抵抗３５を介してＥＣＬに接続されたドレイン
を有する。ＦＥＴ９２のゲートは、ＦＥＴ８０のドレイ
ンに接続される。ＦＥＴ９２のソースはＦＥＴ８０のゲ
ートに接続される。従って、ＦＥＴ９２はフォロワーと
して動作し、ＶＲＥＦにおけるバンドギャップ電圧に一
致するように抵抗９４との接続点における電位を設定す
る。ＦＥＴ９２のゲート電圧はこのようにして共通ゲー
ト増幅器７Ａ，７Ｂの能動負荷ＦＥＴ４２及び４４のゲ
ートに印加される。
＋／−０．１Ｖである出力電位を有するバンドギャップ
電圧ＶＲＥＦのソースに接続される。ＦＥＴ９２は、抵
抗９４を介してＡＧＮＤに接続されたソースと、ＦＥＴ
３３及び抵抗３５を介してＥＣＬに接続されたドレイン
を有する。ＦＥＴ９２のゲートは、ＦＥＴ８０のドレイ
ンに接続される。ＦＥＴ９２のソースはＦＥＴ８０のゲ
ートに接続される。従って、ＦＥＴ９２はフォロワーと
して動作し、ＶＲＥＦにおけるバンドギャップ電圧に一
致するように抵抗９４との接続点における電位を設定す
る。ＦＥＴ９２のゲート電圧はこのようにして共通ゲー
ト増幅器７Ａ，７Ｂの能動負荷ＦＥＴ４２及び４４のゲ
ートに印加される。
【００４８】能動負荷ＦＥＴ４２及び４４のエミッタを
それぞれＡＧＮＤに接続する抵抗３８及び４０の抵抗値
は、バイアス電圧発生器回路の抵抗９４の抵抗値の２分
の１に設定される必要がある。ＦＥＴ４２及び４４はＦ
ＥＴ９２の２倍の大きさとする。結果的に、抵抗３８及
び４０における電圧はＶＲＥＦにおける電圧に一致し、
ＦＥＴ４２及び４４を通過する電流はＦＥＴ９２を通過
する電流の２倍となる。
それぞれＡＧＮＤに接続する抵抗３８及び４０の抵抗値
は、バイアス電圧発生器回路の抵抗９４の抵抗値の２分
の１に設定される必要がある。ＦＥＴ４２及び４４はＦ
ＥＴ９２の２倍の大きさとする。結果的に、抵抗３８及
び４０における電圧はＶＲＥＦにおける電圧に一致し、
ＦＥＴ４２及び４４を通過する電流はＦＥＴ９２を通過
する電流の２倍となる。
【００４９】ＥＣＬに直列に接続されたＦＥＴ３３と抵
抗３５は、共通ゲート増幅器３０及び３２のためのゲー
トバイアスを発生する。抵抗３４、３６、３８及び４０
は正確に一致していなければならない。結果として、抵
抗３４及び３６の電圧降下はＶＲＥＦとなるであろう。
ＶＲＥＦが１．３Ｖ（公称）であれば、入力信号ＩＮ及
びＩＮＢの動作点は正の電源レール電圧ＥＣＬ以下の
１．３Ｖとなるであろう。このことは、正の電源レール
を基準とするＥＣＬ回路のための公称スイッチングしき
い値に対応する。
抗３５は、共通ゲート増幅器３０及び３２のためのゲー
トバイアスを発生する。抵抗３４、３６、３８及び４０
は正確に一致していなければならない。結果として、抵
抗３４及び３６の電圧降下はＶＲＥＦとなるであろう。
ＶＲＥＦが１．３Ｖ（公称）であれば、入力信号ＩＮ及
びＩＮＢの動作点は正の電源レール電圧ＥＣＬ以下の
１．３Ｖとなるであろう。このことは、正の電源レール
を基準とするＥＣＬ回路のための公称スイッチングしき
い値に対応する。
【００５０】図６は、図５の論理回路における入出力信
号のタイミングチャートである。図６において、出力パ
ルスＱの幅は単に、入力信号Ｒ及びＳの立ち上がりエッ
ジ間の時間差の関数であることに注意すべきである。も
し上流の回路が伝搬遅延に適合している場合（差動回路
に適した仮定条件である場合）、（ラッチの出力信号に
一致する）Ｒ及びＳ信号間の位相差は、正確に９０度
（すなわち、クロックサイクルの２分の１）だけ離れ、
出力パルスの幅は、５０％から、ＮＯＲゲートのローか
らハイへの伝搬遅延となるであろう。
号のタイミングチャートである。図６において、出力パ
ルスＱの幅は単に、入力信号Ｒ及びＳの立ち上がりエッ
ジ間の時間差の関数であることに注意すべきである。も
し上流の回路が伝搬遅延に適合している場合（差動回路
に適した仮定条件である場合）、（ラッチの出力信号に
一致する）Ｒ及びＳ信号間の位相差は、正確に９０度
（すなわち、クロックサイクルの２分の１）だけ離れ、
出力パルスの幅は、５０％から、ＮＯＲゲートのローか
らハイへの伝搬遅延となるであろう。
【００５１】このことは重要な効果である。上流の回路
は通常、入力信号振幅が減少するのにつれて、デューテ
ィサイクル歪みを誘起するであろう。過度なデューティ
ーサイクルの歪みは下流側のデジタル回路に面倒な制約
条件を課することになる。デューティーサイクルが回復
しない場合、受信機のフロントエンドからの信号は使用
不可能となり、入力感度は受信機のフロントエンドによ
ってではなく、下流側のデジタル回路のクロック信号用
の最小のセットアップ（設定）及び保持時間、又は最小
のパルス幅によって制限される。従って、インバータ９
６、９８、１１６、１１８はデューティーサイクルに予
め（先行的に）歪みを加え、受信機のフロントエンドに
おいて誘起されたデューティーサイクルの歪みを修復
し、高速差動比較器の最小の入力感度により入力感度を
決定できるようにする。
は通常、入力信号振幅が減少するのにつれて、デューテ
ィサイクル歪みを誘起するであろう。過度なデューティ
ーサイクルの歪みは下流側のデジタル回路に面倒な制約
条件を課することになる。デューティーサイクルが回復
しない場合、受信機のフロントエンドからの信号は使用
不可能となり、入力感度は受信機のフロントエンドによ
ってではなく、下流側のデジタル回路のクロック信号用
の最小のセットアップ（設定）及び保持時間、又は最小
のパルス幅によって制限される。従って、インバータ９
６、９８、１１６、１１８はデューティーサイクルに予
め（先行的に）歪みを加え、受信機のフロントエンドに
おいて誘起されたデューティーサイクルの歪みを修復
し、高速差動比較器の最小の入力感度により入力感度を
決定できるようにする。
【００５２】フリップフロップもまた、多大な入力信号
が存在する中で出力端子５における出力信号の品質を向
上させている。最小の入力感度が重要でない場合、出力
信号は簡単なＣＭＯＳインバータを有する高速ラッチの
単一の出力信号を緩衝することによって発生させること
ができる。しかしながら、デューティーサイクルはイン
バータのｐ−及びｎ−チャネルの強度に大きく依存す
る。上述のダブルツーシングルエンド変換器の設計にお
いては、高速ラッチのまさに大きな出力信号に対する先
行歪みが、受信機のデューティーサイクルの修復を保証
している。
が存在する中で出力端子５における出力信号の品質を向
上させている。最小の入力感度が重要でない場合、出力
信号は簡単なＣＭＯＳインバータを有する高速ラッチの
単一の出力信号を緩衝することによって発生させること
ができる。しかしながら、デューティーサイクルはイン
バータのｐ−及びｎ−チャネルの強度に大きく依存す
る。上述のダブルツーシングルエンド変換器の設計にお
いては、高速ラッチのまさに大きな出力信号に対する先
行歪みが、受信機のデューティーサイクルの修復を保証
している。
【００５３】ＦＥＴ９６、９８、１１６及び１１８を備
えるＣＭＯＳインバータはＥＣＬとＡＧＮＤの間に接続
され、フリップフロップはＶＤＤとＶＳＳの間に接続さ
れ、出力論理レベルをＣＭＯＳ値に変換している。フリ
ップフロップの出力信号は、出力端子５においてＶＤＤ
とＶＳＳの間に接続されたＦＥＴ１２０及び１２２を備
えたＣＭＯＳインバータの入力端子に印加される。後者
のＣＭＯＳインバータの出力は後者のＦＥＴのドレイン
の接続点から取られる。
えるＣＭＯＳインバータはＥＣＬとＡＧＮＤの間に接続
され、フリップフロップはＶＤＤとＶＳＳの間に接続さ
れ、出力論理レベルをＣＭＯＳ値に変換している。フリ
ップフロップの出力信号は、出力端子５においてＶＤＤ
とＶＳＳの間に接続されたＦＥＴ１２０及び１２２を備
えたＣＭＯＳインバータの入力端子に印加される。後者
のＣＭＯＳインバータの出力は後者のＦＥＴのドレイン
の接続点から取られる。
【００５４】＜ＴＴＬ信号バイパス＞マルチプレクサ１
７は電圧レールＶＳＳとＶＤＤの間のその構成要素（構
成素子）に接続され、それは、受信機が、ＴＴＬ信号レ
ベルによる動作を行うように拡張されることを可能にし
ている。入力信号の１つ、例えば図中の入力信号ＩＮ
は、マルチプレクサ１７の入力選択入力端子に接続され
る。他の入力信号ＩＮＢ及びＦＥＴのＭ２７とＭ２８で
形成されるＣＭＯＳインバータの出力は、マルチプレク
サ１７の各入力に接続される。
７は電圧レールＶＳＳとＶＤＤの間のその構成要素（構
成素子）に接続され、それは、受信機が、ＴＴＬ信号レ
ベルによる動作を行うように拡張されることを可能にし
ている。入力信号の１つ、例えば図中の入力信号ＩＮ
は、マルチプレクサ１７の入力選択入力端子に接続され
る。他の入力信号ＩＮＢ及びＦＥＴのＭ２７とＭ２８で
形成されるＣＭＯＳインバータの出力は、マルチプレク
サ１７の各入力に接続される。
【００５５】通常の動作では、マルチプレクサ１７の選
択（ＩＮ）入力はハイ論理レベルであり、その結果、ダ
ブルツーシングルエンド変換器１３の出力が選択され、
マルチプレクサ１７を経由してその出力端子ＯＵＴに送
られるように選択される。しかしながら、もし入力信号
ＩＮが接地レベルにプルダウンされているならば、入力
ＩＮＢにおける信号が選択されて、マルチプレクサ１７
を経由してその出力端子に送られる。これによってＴＴ
Ｌ信号レベル出力が供給される。
択（ＩＮ）入力はハイ論理レベルであり、その結果、ダ
ブルツーシングルエンド変換器１３の出力が選択され、
マルチプレクサ１７を経由してその出力端子ＯＵＴに送
られるように選択される。しかしながら、もし入力信号
ＩＮが接地レベルにプルダウンされているならば、入力
ＩＮＢにおける信号が選択されて、マルチプレクサ１７
を経由してその出力端子に送られる。これによってＴＴ
Ｌ信号レベル出力が供給される。
【００５６】図７は、図４のマルチプレクサ１７の好ま
しい詳細な回路を示す回路図である。図７において、入
力信号ＩＮ及びＩＮＢは、各ＴＴＬからＣＭＯＳへの変
換器２１及び２３の入力に印加される。変換器２１と２
３の出力端子は、その一方の出力端子はマルチプレクサ
回路２７の選択端子に接続され、他方の出力端子はマル
チプレクサ回路２７の入力端子に接続される。ＦＥＴ１
２０及び１２２で形成されるインバータの出力端子は、
マルチプレクサ回路２５の他方の入力に接続される。マ
ルチプレクサ２５の出力端子は、好ましくは奇数の直列
インバータ（３個が図示されている。）を介して出力端
子ＯＵＴに接続される。
しい詳細な回路を示す回路図である。図７において、入
力信号ＩＮ及びＩＮＢは、各ＴＴＬからＣＭＯＳへの変
換器２１及び２３の入力に印加される。変換器２１と２
３の出力端子は、その一方の出力端子はマルチプレクサ
回路２７の選択端子に接続され、他方の出力端子はマル
チプレクサ回路２７の入力端子に接続される。ＦＥＴ１
２０及び１２２で形成されるインバータの出力端子は、
マルチプレクサ回路２５の他方の入力に接続される。マ
ルチプレクサ２５の出力端子は、好ましくは奇数の直列
インバータ（３個が図示されている。）を介して出力端
子ＯＵＴに接続される。
【００５７】図３及び図４の回路を参照して上記の基本
動作を詳述しているが、両方の高速入力信号をインバー
タ２７に対してロードすることによって、ＰＥＣＬ信号
レベル駆動回路は平衡化（バランス化）されている。
動作を詳述しているが、両方の高速入力信号をインバー
タ２７に対してロードすることによって、ＰＥＣＬ信号
レベル駆動回路は平衡化（バランス化）されている。
【００５８】ＰＥＣＬ信号の変動が正の電源レール電圧
に比例しているので、入力の１つに接続されたＴＴＬか
らＣＭＯＳへの変換器は、通常動作の間はそのスイッチ
ングしきい値を交差することができない。しかしなが
ら、入力信号が接地レベルにプルダウンされた場合、こ
れは通常のＰＥＣＬ動作では起こる可能性の低い状態で
はあるが、ＴＴＬからＣＭＯＳへの変換器はスイッチン
グされる。この方法で、複数のＰＥＣＬ入力信号の１つ
は受信機の入力信号レベルをプログラムするために使用
されている。
に比例しているので、入力の１つに接続されたＴＴＬか
らＣＭＯＳへの変換器は、通常動作の間はそのスイッチ
ングしきい値を交差することができない。しかしなが
ら、入力信号が接地レベルにプルダウンされた場合、こ
れは通常のＰＥＣＬ動作では起こる可能性の低い状態で
はあるが、ＴＴＬからＣＭＯＳへの変換器はスイッチン
グされる。この方法で、複数のＰＥＣＬ入力信号の１つ
は受信機の入力信号レベルをプログラムするために使用
されている。
【００５９】図７の回路は低速信号損失（ＬＯＳ）入力
信号、基準クロック信号、又は高速クロック入力信号か
らの駆動が可能であって、入力信号ＩＮ又は入力信号Ｉ
ＮＢの１つから駆動する必要がないことに注意すべきで
ある。
信号、基準クロック信号、又は高速クロック入力信号か
らの駆動が可能であって、入力信号ＩＮ又は入力信号Ｉ
ＮＢの１つから駆動する必要がないことに注意すべきで
ある。
【００６０】本発明を理解する者は上記発明の代替構造
や実施形態、又は変形例を考えることができるであろ
う。本明細書に添付された特許請求の範囲にあるこうし
たものは全て、本発明の一部であると考えられる。
や実施形態、又は変形例を考えることができるであろ
う。本明細書に添付された特許請求の範囲にあるこうし
たものは全て、本発明の一部であると考えられる。
【００６１】
【発明の効果】以上詳述したように本発明に係る請求項
１記載のパルス受信機によれば、（ａ）５Ｖの電源（Ｅ
ＣＬ）電圧レールとＥＣＬ接地（ＡＧＮＤ）との間に接
続され、１対のパルス入力信号ＩＮ及びＩＮＢを受信
し、１対の第１のパルス信号を出力する１対の相補対称
型金属酸化膜半導体（ＣＭＯＳ）共通ゲート増幅器と、
（ｂ）上記第１のパルス信号を歪ませて、ハイ論理レベ
ル間隔よりも長いロー論理レベル間隔を有するデューテ
ィーサイクルを有する変換器からの複数の第２のパルス
信号を発生するＣＭＯＳ手段と、（ｃ）ＣＭＯＳ素子で
形成される回路と互換性のある論理レベルにおいて、上
記共通ゲート増幅器からの上記複数の第２の出力信号を
受信してラッチするＣＭＯＳラッチと、（ｄ）ＶＤＤ電
圧レールとＶＳＳ接地との間に接続され、上記ラッチさ
れた出力信号を受信するＣＭＯＳダブルツーシングルエ
ンド変換器と、（ｅ）上記変換器からの、ＶＤＤ及び接
地を基準とする出力信号を出力する手段とを備える。従
って、従来技術に比較して受信機の製造工程が簡単であ
って、ＣＭＯＳを実現したトランシーバへの入力信号
を、差動モードにおけるＰＥＣＬ信号レベル上にありか
つ出力信号をＣＭＯＳ回路に供給する入力信号と結合で
きるパルス受信機を提供することができる。
１記載のパルス受信機によれば、（ａ）５Ｖの電源（Ｅ
ＣＬ）電圧レールとＥＣＬ接地（ＡＧＮＤ）との間に接
続され、１対のパルス入力信号ＩＮ及びＩＮＢを受信
し、１対の第１のパルス信号を出力する１対の相補対称
型金属酸化膜半導体（ＣＭＯＳ）共通ゲート増幅器と、
（ｂ）上記第１のパルス信号を歪ませて、ハイ論理レベ
ル間隔よりも長いロー論理レベル間隔を有するデューテ
ィーサイクルを有する変換器からの複数の第２のパルス
信号を発生するＣＭＯＳ手段と、（ｃ）ＣＭＯＳ素子で
形成される回路と互換性のある論理レベルにおいて、上
記共通ゲート増幅器からの上記複数の第２の出力信号を
受信してラッチするＣＭＯＳラッチと、（ｄ）ＶＤＤ電
圧レールとＶＳＳ接地との間に接続され、上記ラッチさ
れた出力信号を受信するＣＭＯＳダブルツーシングルエ
ンド変換器と、（ｅ）上記変換器からの、ＶＤＤ及び接
地を基準とする出力信号を出力する手段とを備える。従
って、従来技術に比較して受信機の製造工程が簡単であ
って、ＣＭＯＳを実現したトランシーバへの入力信号
を、差動モードにおけるＰＥＣＬ信号レベル上にありか
つ出力信号をＣＭＯＳ回路に供給する入力信号と結合で
きるパルス受信機を提供することができる。
【００６２】また、本発明に係る請求項７記載のパルス
受信機によれば、１対の差動パルス信号を受信する１対
の入力端子と、上記１対の差動パルス信号を、上記１対
の差動パルス信号の各パルスの立ち上がりエッジ間の時
間に対応するパルス間隔を有する１つの出力パルス信号
に変換する変換手段と、上記出力パルス信号を歪ませ
て、ハイ論理レベル間隔よりも長いロー論理レベル間隔
を有するデューティーサイクルを発生する手段とを備え
る。従って、従来技術に比較して受信機の製造工程が簡
単であって、ＣＭＯＳを実現したトランシーバへの入力
信号を、差動モードにおけるＰＥＣＬ信号レベル上にあ
りかつ出力信号をＣＭＯＳ回路に供給する入力信号と結
合できるパルス受信機を提供することができる。
受信機によれば、１対の差動パルス信号を受信する１対
の入力端子と、上記１対の差動パルス信号を、上記１対
の差動パルス信号の各パルスの立ち上がりエッジ間の時
間に対応するパルス間隔を有する１つの出力パルス信号
に変換する変換手段と、上記出力パルス信号を歪ませ
て、ハイ論理レベル間隔よりも長いロー論理レベル間隔
を有するデューティーサイクルを発生する手段とを備え
る。従って、従来技術に比較して受信機の製造工程が簡
単であって、ＣＭＯＳを実現したトランシーバへの入力
信号を、差動モードにおけるＰＥＣＬ信号レベル上にあ
りかつ出力信号をＣＭＯＳ回路に供給する入力信号と結
合できるパルス受信機を提供することができる。
【００６３】さらに、本発明に係る請求項１３記載のパ
ルス受信機によれば、１対の入力端子と、上記１対の入
力端子のうちの他方の入力端子における接地電位に対し
て相対的に、上記１対の入力端子のうちの一方の入力端
子でＴＴＬ信号を受信し、これに応答して、１個の出力
信号を複数のＣＭＯＳ電圧レベルで出力する手段と、上
記１対の入力端子で差動ＰＥＣＬ信号を受信し、これに
応答して、１個のＰＥＣＬ出力信号を出力する手段とを
備える。従って、従来技術に比較して受信機の製造工程
が簡単であって、ＣＭＯＳを実現したトランシーバへの
入力信号を、差動モードにおけるＰＥＣＬ信号レベル上
にありかつ出力信号をＣＭＯＳ回路に供給する入力信号
と結合できるパルス受信機を提供する。
ルス受信機によれば、１対の入力端子と、上記１対の入
力端子のうちの他方の入力端子における接地電位に対し
て相対的に、上記１対の入力端子のうちの一方の入力端
子でＴＴＬ信号を受信し、これに応答して、１個の出力
信号を複数のＣＭＯＳ電圧レベルで出力する手段と、上
記１対の入力端子で差動ＰＥＣＬ信号を受信し、これに
応答して、１個のＰＥＣＬ出力信号を出力する手段とを
備える。従って、従来技術に比較して受信機の製造工程
が簡単であって、ＣＭＯＳを実現したトランシーバへの
入力信号を、差動モードにおけるＰＥＣＬ信号レベル上
にありかつ出力信号をＣＭＯＳ回路に供給する入力信号
と結合できるパルス受信機を提供する。
【図１】 本発明に係る一実施形態であるパルス受信機
のブロック図である。
のブロック図である。
【図２】 本発明に係る他の実施形態であるパルス受信
機のブロック図である。
機のブロック図である。
【図３】 本発明に係る一実施形態であるパルス受信機
の詳細な回路の第１の部分を示す回路図である。
の詳細な回路の第１の部分を示す回路図である。
【図４】 本発明に係る一実施形態であるパルス受信機
の詳細な回路の第１の部分を示す回路図である。
の詳細な回路の第１の部分を示す回路図である。
【図５】 図４の回路の一部を示す論理回路の回路図で
ある。
ある。
【図６】 図５の論理回路における入出力信号のタイミ
ングチャートである。
ングチャートである。
【図７】 図４のマルチプレクサ１７の好ましい詳細な
回路を示す回路図である。
回路を示す回路図である。
１…変換器、 ３…歪み回路、 ５…歪み回路の出力端子、 ７Ａ，７Ｂ…共通ゲート増幅器、 ９…差動比較器、 １１…ラッチ、 １３…ダブルツーシングルエンド変換器、 １５…バンドギャップ電圧発生器、 １７…マルチプレクサ、 ２１，２３…ＴＴＬからＣＭＯＳへの変換器、 ２５，２７…マルチプレクサ回路、 ３０，３２，３３，４２，４４，４６，４８，５０，５
２，５４，５６，６４，６６，６８，７２，７４，７
６，８０，８２，８４，８６，８８，９０，９２，９６
−１１８，１２０，１２２，Ｍ２７，Ｍ２８…ＦＥＴ、 ３４，３６…プルアップ抵抗、 ３５，９４…抵抗、 ３８，４０…プルダウン抵抗。
２，５４，５６，６４，６６，６８，７２，７４，７
６，８０，８２，８４，８６，８８，９０，９２，９６
−１１８，１２０，１２２，Ｍ２７，Ｍ２８…ＦＥＴ、 ３４，３６…プルアップ抵抗、 ３５，９４…抵抗、 ３８，４０…プルダウン抵抗。
Claims (14)
- 【請求項１】 （ａ）５Ｖの電源（ＥＣＬ）電圧レール
とＥＣＬ接地（ＡＧＮＤ）との間に接続され、１対のパ
ルス入力信号ＩＮ及びＩＮＢを受信し、１対の第１のパ
ルス信号を出力する１対の相補対称型金属酸化膜半導体
（ＣＭＯＳ）共通ゲート増幅器と、（ｂ）上記第１のパ
ルス信号を歪ませて、ハイ論理レベル間隔よりも長いロ
ー論理レベル間隔を有するデューティーサイクルを有す
る変換器からの複数の第２のパルス信号を発生するＣＭ
ＯＳ手段と、（ｃ）ＣＭＯＳ素子で形成される回路と互
換性のある論理レベルにおいて、上記共通ゲート増幅器
からの上記複数の第２の出力信号を受信してラッチする
ＣＭＯＳラッチと、（ｄ）ＶＤＤ電圧レールとＶＳＳ接
地との間に接続され、上記ラッチされた出力信号を受信
するＣＭＯＳダブルツーシングルエンド変換器と、
（ｅ）上記変換器からの、ＶＤＤ及び接地を基準とする
出力信号を出力する手段とを備えたことを特徴とするパ
ルス受信機。 - 【請求項２】 上記１対の共通ゲート増幅器の出力端子
間に接続されたＣＭＯＳ差動比較器と、 上記１対のパルス出力信号を受信して上記パルス出力信
号に含まれる共通モード雑音信号を相殺するラッチとを
備えたことを特徴とする請求項１記載のパルス受信機。 - 【請求項３】 上記共通ゲート増幅器の動作点を、約
１．３ＶのＥＣＬ電圧レベル以下に固定する手段を備え
たことを特徴とする請求項１記載のパルス受信機。 - 【請求項４】 マルチプレクサと、 上記１対の入力信号のうちの一方の入力信号及び上記出
力信号を上記マルチプレクサの各入力に印加する手段
と、 上記１対の入力信号のうちの他方の入力信号を上記マル
チプレクサの制御入力に印加する手段と、 上記他方の入力信号がＴＴＬパルス信号であるときに、
上記マルチプレクサからのＣＭＯＳ出力信号を受信し、
上記マルチプレクサからのＣＭＯＳ出力信号を受信する
手段とをさらに備えたことを特徴とする請求項１記載の
パルス受信機。 - 【請求項５】 上記１対の共通ゲート増幅器の出力端子
間に接続されたＣＭＯＳ差動比較器と、 上記１対のパルス出力信号を受信して上記パルス出力信
号に含まれる共通モード雑音信号を相殺するラッチとを
備えたことを特徴とする請求項４記載のパルス受信機。 - 【請求項６】 マルチプレクサと、 上記１対の入力信号のうちの一方の入力信号及び上記出
力信号を上記マルチプレクサの各入力に印加する手段
と、 上記１対の入力信号のうちの他方の入力信号を上記マル
チプレクサの制御入力に印加する手段と、 上記他方の入力信号がＰＥＣＬパルス信号であるとき
に、上記マルチプレクサからの疑似ＥＣＬ（ＰＥＣＬ）
出力信号を受信する受信手段とをさらに備えたことを特
徴とする請求項５記載のパルス受信機。 - 【請求項７】 １対の差動パルス信号を受信する１対の
入力端子と、 上記１対の差動パルス信号を、上記１対の差動パルス信
号の各パルスの立ち上がりエッジ間の時間に対応するパ
ルス間隔を有する１つの出力パルス信号に変換する変換
手段と、 上記出力パルス信号を歪ませて、ハイ論理レベル間隔よ
りも長いロー論理レベル間隔を有するデューティーサイ
クルを発生する手段とを備えたことを特徴とするパルス
受信機。 - 【請求項８】 上記１対の上記パルス信号を、ＣＭＯＳ
回路と互換性がある信号レベルで、上記変換手段に出力
するラッチ手段を備えたことを特徴とする請求項７記載
のパルス受信機。 - 【請求項９】 受信する手段は、 上記１対の差動パルス信号を受信する複数の共通ゲート
増幅器と、 上記１対の入力端子を所定の動作点にサーボ制御するこ
とにより、上記複数の増幅器が確実に上記ラッチ手段を
駆動するように十分に高い利得を達成させる手段とを備
えたことを特徴とする請求項８記載のパルス受信機。 - 【請求項１０】 上記複数の共通ゲート増幅器は、他方
の導電型の１対の電界効果トランジスタ（ＦＥＴ）と直
列に接続された一方の導電型の１対の電界効果トランジ
スタ（ＦＥＴ）を備え、 上記他方の１対のＦＥＴは能動負荷を形成し、 上記パルス受信機は、 電圧基準を備え、上記複数のＦＥＴの動作点を固定する
手段を備えたことを特徴とする請求項９記載のパルス受
信機。 - 【請求項１１】 上記複数の動作点を、ＥＣＬ及びＡＧ
ＮＤ電源を基準として設定する手段と、 ＶＤＤ及びＶＳＳ電源に変換する手段とを備えたことを
特徴とする請求項９記載のパルス受信機。 - 【請求項１２】 上記複数の共通ゲート増幅器の動作点
をＥＣＬ以下の１．３Ｖに固定する手段を備えたことを
特徴とする請求項１０記載のパルス受信機。 - 【請求項１３】 １対の入力端子と、 上記１対の入力端子のうちの他方の入力端子における接
地電位に対して相対的に、上記１対の入力端子のうちの
一方の入力端子でＴＴＬ信号を受信し、これに応答し
て、１個の出力信号を複数のＣＭＯＳ電圧レベルで出力
する手段と、 上記１対の入力端子で差動ＰＥＣＬ信号を受信し、これ
に応答して、１個のＰＥＣＬ出力信号を出力する手段と
を備えたことを特徴とするパルス受信機。 - 【請求項１４】 抵抗及びＣＭＯＳ素子を備えて構成さ
れたことを特徴とする請求項１３記載のパルス受信機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/581,901 US5793225A (en) | 1996-01-02 | 1996-01-02 | CMOS SONET/ATM receiver suitable for use with pseudo ECL and TTL signaling environments |
| US08/581901 | 1996-01-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232987A true JPH09232987A (ja) | 1997-09-05 |
| JP3113596B2 JP3113596B2 (ja) | 2000-12-04 |
Family
ID=24327021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08347388A Expired - Fee Related JP3113596B2 (ja) | 1996-01-02 | 1996-12-26 | パルス受信機 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5793225A (ja) |
| JP (1) | JP3113596B2 (ja) |
| CA (1) | CA2191634C (ja) |
| GB (1) | GB2308934B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939923A (en) * | 1995-12-27 | 1999-08-17 | Texas Instruments Incorporated | Selectable low power signal line and method of operation |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6175248B1 (en) * | 1999-05-18 | 2001-01-16 | Level One Communications, Inc. | Pulse width distortion correction logic level converter |
| US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| US6911855B2 (en) * | 1999-06-28 | 2005-06-28 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
| US6340899B1 (en) | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
| US7133410B2 (en) * | 2001-02-12 | 2006-11-07 | Tellabs Operations, Inc. | Method and system for designing ring-based telecommunications networks |
| US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
| US7082178B2 (en) * | 2001-12-14 | 2006-07-25 | Seiko Epson Corporation | Lock detector circuit for dejitter phase lock loop (PLL) |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US20030227913A1 (en) * | 2002-06-05 | 2003-12-11 | Litchfield Communications, Inc. | Adaptive timing recovery of synchronous transport signals |
| US7346709B2 (en) * | 2002-08-28 | 2008-03-18 | Tellabs Operations, Inc. | Methods for assigning rings in a network |
| US8463947B2 (en) * | 2002-08-28 | 2013-06-11 | Tellabs Operations, Inc. | Method of finding rings for optimal routing of digital information |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US20040047367A1 (en) * | 2002-09-05 | 2004-03-11 | Litchfield Communications, Inc. | Method and system for optimizing the size of a variable buffer |
| JP2006135560A (ja) * | 2004-11-05 | 2006-05-25 | Matsushita Electric Ind Co Ltd | レベルシフト回路およびこれを含む半導体集積回路装置 |
| US7362174B2 (en) * | 2005-07-29 | 2008-04-22 | Broadcom Corporation | Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection |
| US7598811B2 (en) * | 2005-07-29 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated wideband amplifier/equalizer with adjustable gain and frequency response without additional power or loading |
| US7598788B2 (en) * | 2005-09-06 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated delay cell with variable delay and high bandwidth |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| US5153465A (en) * | 1991-08-06 | 1992-10-06 | National Semiconductor Corporation | Differential, high-speed, low power ECL-to-CMOS translator |
| JPH06104704A (ja) * | 1992-09-18 | 1994-04-15 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| US5317214A (en) * | 1993-03-09 | 1994-05-31 | Raytheon Company | Interface circuit having differential signal common mode shifting means |
| AU6445694A (en) * | 1993-03-24 | 1994-10-11 | Apple Computer, Inc. | Differential- to single-ended cmos converter |
| US5517148A (en) * | 1994-10-31 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Low current differential level shifter |
| US5570042B1 (en) * | 1995-01-03 | 2000-10-17 | Sgs Thomson Micro Electronics | Pecl input buffer |
| JP3234732B2 (ja) * | 1995-01-09 | 2001-12-04 | 株式会社東芝 | レベル変換回路 |
-
1996
- 1996-01-02 US US08/581,901 patent/US5793225A/en not_active Expired - Lifetime
- 1996-11-29 CA CA002191634A patent/CA2191634C/en not_active Expired - Fee Related
- 1996-12-26 JP JP08347388A patent/JP3113596B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-02 GB GB9700013A patent/GB2308934B/en not_active Expired - Fee Related
-
1998
- 1998-02-27 US US09/031,715 patent/US5905386A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB9700013D0 (en) | 1997-02-19 |
| CA2191634A1 (en) | 1997-07-03 |
| US5905386A (en) | 1999-05-18 |
| CA2191634C (en) | 2001-04-10 |
| JP3113596B2 (ja) | 2000-12-04 |
| US5793225A (en) | 1998-08-11 |
| GB2308934B (en) | 2000-07-12 |
| GB2308934A (en) | 1997-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3113596B2 (ja) | パルス受信機 | |
| JP3741899B2 (ja) | データのデューティサイクルを補正するデューティサイクル補正回路及びその方法、デューティサイクル補正回路を有するメモリ集積回路 | |
| US5621340A (en) | Differential comparator for amplifying small swing signals to a full swing output | |
| US5606268A (en) | Differential to single-ended CMOS converter | |
| US6788142B2 (en) | Wide common mode differential input amplifier and method | |
| US5821809A (en) | CMOS high-speed differential to single-ended converter circuit | |
| US20080180139A1 (en) | Cmos differential rail-to-rail latch circuits | |
| US7403045B2 (en) | Comparator circuit with reduced switching noise | |
| WO1989000362A1 (en) | Cmos input buffer receiver circuit | |
| US11295789B2 (en) | Latching sense amplifier | |
| US5283482A (en) | CMOS circuit for receiving ECL signals | |
| JP5400894B2 (ja) | Ｃｍｌ信号の論理ファミリ間の変換を行うシステムおよび方法 | |
| US6489809B2 (en) | Circuit for receiving and driving a clock-signal | |
| US6492836B2 (en) | Receiver immune to slope-reversal noise | |
| US6294940B1 (en) | Symmetric clock receiver for differential input signals | |
| GB2402277A (en) | Current mode logic driver with adjustable common-mode level | |
| TW202304137A (zh) | 用於高速感測放大器的動態交叉耦接再生 | |
| US5406143A (en) | GTL to CMOS level signal converter, method and apparatus | |
| US8324972B2 (en) | Front-end circuit of low supply-voltage memory interface receiver | |
| US6339346B1 (en) | Low skew signal generation circuit | |
| JP3980776B2 (ja) | 入力バッファ回路および双方向バッファ並びに半導体集積回路 | |
| JP3667616B2 (ja) | レベル変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |