JP3470785B2 - データ入出力回路 - Google Patents
データ入出力回路Info
- Publication number
- JP3470785B2 JP3470785B2 JP17731896A JP17731896A JP3470785B2 JP 3470785 B2 JP3470785 B2 JP 3470785B2 JP 17731896 A JP17731896 A JP 17731896A JP 17731896 A JP17731896 A JP 17731896A JP 3470785 B2 JP3470785 B2 JP 3470785B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- input
- data
- output
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体集積
回路等において、データ信号を入出力する回路に関する
ものであり、特にデータ出力の高速化と低電力化を図る
ことができるデータ入出力回路に関する。
回路等において、データ信号を入出力する回路に関する
ものであり、特にデータ出力の高速化と低電力化を図る
ことができるデータ入出力回路に関する。
【０００２】
【従来の技術】図７は、従来のデータ入出力回路５の構
成例を示す回路図であり、図８は、従来のデータ入出力
回路５の他の構成例を示す回路図である。
成例を示す回路図であり、図８は、従来のデータ入出力
回路５の他の構成例を示す回路図である。
【０００３】図７は、高速性を重視したデータ入出力回
路５の構成例を示している。
路５の構成例を示している。
【０００４】このデータ入出力回路５は、トライステー
ト出力バッファ２と、入力バッファ３とを有する。トラ
イステート出力バッファ２は、正極性電源ＶDD側の第１
のスイッチＳＷ１とＧＮＤ側の第２のスイッチＳＷ２と
を直列に接続したものであり、この接続節点にデータバ
スＴBUS が接続されている。
ト出力バッファ２と、入力バッファ３とを有する。トラ
イステート出力バッファ２は、正極性電源ＶDD側の第１
のスイッチＳＷ１とＧＮＤ側の第２のスイッチＳＷ２と
を直列に接続したものであり、この接続節点にデータバ
スＴBUS が接続されている。
【０００５】そして、トライステート出力バッファ２の
出力には、制御信号ＩＮ１により第１のスイッチＳＷ１
をオンしたＨｉｇｈ状態と、制御信号ＩＮ２により第２
のスイッチＳＷ２をオンしたＬｏｗ状態と、制御信号Ｉ
Ｎ１、ＩＮ２により第１、第２のスイッチＳＷ１、ＳＷ
２をともにオフしたハイインピーダンス状態との３つが
あり、これらの状態に基づいて、データをデータバスＴ
BUS に出力する。
出力には、制御信号ＩＮ１により第１のスイッチＳＷ１
をオンしたＨｉｇｈ状態と、制御信号ＩＮ２により第２
のスイッチＳＷ２をオンしたＬｏｗ状態と、制御信号Ｉ
Ｎ１、ＩＮ２により第１、第２のスイッチＳＷ１、ＳＷ
２をともにオフしたハイインピーダンス状態との３つが
あり、これらの状態に基づいて、データをデータバスＴ
BUS に出力する。
【０００６】一方、入力バッファ３は、その入力節点を
データバスＴBUS に接続したものであり、データバスＴ
BUS を伝送してきた入力データを入力バッファ３で受け
る場合には、トライステート出力バッファ２の出力をハ
イインピーダンス状態に制御する。なお、破線で示すコ
ンデンサ記号は、入力バッファ３の寄生容量４を表して
いる。
データバスＴBUS に接続したものであり、データバスＴ
BUS を伝送してきた入力データを入力バッファ３で受け
る場合には、トライステート出力バッファ２の出力をハ
イインピーダンス状態に制御する。なお、破線で示すコ
ンデンサ記号は、入力バッファ３の寄生容量４を表して
いる。
【０００７】このデータ入出力回路５は、データバスＴ
BUS を直接トライステート出力バッファ２で駆動できる
ため、高速にデータを出力することができる。しかし、
入力バッファ３の入力節点がデータバスＴBUS に接続さ
れるため、寄生容量４がデータバスＴBUS の寄生容量に
なる。
BUS を直接トライステート出力バッファ２で駆動できる
ため、高速にデータを出力することができる。しかし、
入力バッファ３の入力節点がデータバスＴBUS に接続さ
れるため、寄生容量４がデータバスＴBUS の寄生容量に
なる。
【０００８】特に、同一のデータバスＴBUS に多数のデ
ータ入出力回路５を接続した場合、寄生容量４によるデ
ータバスＴBUS の寄生容量が増大するため、速度の低下
と充放電による消費電力の増大とが問題になる。
ータ入出力回路５を接続した場合、寄生容量４によるデ
ータバスＴBUS の寄生容量が増大するため、速度の低下
と充放電による消費電力の増大とが問題になる。
【０００９】図８は、低電力性を重視したデータ入出力
回路５’の構成例を示している。
回路５’の構成例を示している。
【００１０】このデータ入出力回路５’は、上述したデ
ータ入出力回路５と同様の構成によるトライステート出
力バッファ２と入力バッファ３とを有し、各バッファ
２、３とデータバスＴBUS との間に、制御信号ＩＮ４で
制御されるスイッチＳＷ４を接続したものである。な
お、破線で示すコンデンサ記号は、入力バッファ３の寄
生容量４を表している。
ータ入出力回路５と同様の構成によるトライステート出
力バッファ２と入力バッファ３とを有し、各バッファ
２、３とデータバスＴBUS との間に、制御信号ＩＮ４で
制御されるスイッチＳＷ４を接続したものである。な
お、破線で示すコンデンサ記号は、入力バッファ３の寄
生容量４を表している。
【００１１】すなわち、このデータ入出力回路５’は、
図７に示すデータ入出力回路５に対し、トライステート
出力バッファ２の出力節点と入力バッファ３の入力節点
とをスイッチＳＷ４を介してデータバスＴBUS に接続し
ているところが異なる。
図７に示すデータ入出力回路５に対し、トライステート
出力バッファ２の出力節点と入力バッファ３の入力節点
とをスイッチＳＷ４を介してデータバスＴBUS に接続し
ているところが異なる。
【００１２】このスイッチＳＷ４により、入力バッファ
３の寄生容量４をデータバスＴBUSから分離することが
できるため、同一のデータバスＴBUS に多数のデータ入
出力回路５’を接続した場合、寄生容量４によるデータ
バスＴBUS の寄生容量の増大を抑え、充放電による消費
電力を低減させることができる。
３の寄生容量４をデータバスＴBUSから分離することが
できるため、同一のデータバスＴBUS に多数のデータ入
出力回路５’を接続した場合、寄生容量４によるデータ
バスＴBUS の寄生容量の増大を抑え、充放電による消費
電力を低減させることができる。
【００１３】しかし、データバスＴBUS は、スイッチＳ
Ｗ４を介してトライステート出力バッファ２により駆動
されるため、スイッチＳＷ４のための導通抵抗が大きく
なり、データ出力の速度は低下してしまう。
Ｗ４を介してトライステート出力バッファ２により駆動
されるため、スイッチＳＷ４のための導通抵抗が大きく
なり、データ出力の速度は低下してしまう。
【００１４】なお、スイッチＳＷ４を実現するトランジ
スタのサイズを大きくすることで、導通抵抗を小さくで
きるが、逆にスイッチＳＷ４の寄生容量が大きくなり、
データバスＴBUS の寄生容量が増大してしまう。
スタのサイズを大きくすることで、導通抵抗を小さくで
きるが、逆にスイッチＳＷ４の寄生容量が大きくなり、
データバスＴBUS の寄生容量が増大してしまう。
【００１５】また、スイッチＳＷ１およびスイッチＳＷ
２を実現するトランジスタのサイズを両方とも大きくす
ることで、各スイッチによる導通抵抗を全体として小さ
くすることができるが、回路形成面積が大幅に増大して
しまう。
２を実現するトランジスタのサイズを両方とも大きくす
ることで、各スイッチによる導通抵抗を全体として小さ
くすることができるが、回路形成面積が大幅に増大して
しまう。
【００１６】
【発明が解決しようとする課題】したがって、上述した
従来のデータ入出力回路５、５’においては、データバ
スＴBUS に接続する寄生容量を低減しつつ高速化を図る
ことができないため、特に同一のデータバスＴBUS に多
数のデータ入出力回路５、５’を接続する場合、高速性
と低電力性のいずれかを犠牲にしなければならないとい
う問題がある。
従来のデータ入出力回路５、５’においては、データバ
スＴBUS に接続する寄生容量を低減しつつ高速化を図る
ことができないため、特に同一のデータバスＴBUS に多
数のデータ入出力回路５、５’を接続する場合、高速性
と低電力性のいずれかを犠牲にしなければならないとい
う問題がある。
【００１７】本発明は、データバスに接続する寄生容量
の低減を図りながらデータ出力を高速化できるデータ入
出力回路を提供することを目的とするものである。
の低減を図りながらデータ出力を高速化できるデータ入
出力回路を提供することを目的とするものである。
【００１８】
【課題を解決するための手段】本発明は、トライステー
ト出力バッファと入力バッファとを有し、前記トライス
テート出力バッファが、第１のスイッチと第２のスイッ
チとの直列回路で構成され、第１のスイッチと第２のス
イッチとの接続節点にデータ線を接続したデータ入出力
回路において、前記第１および第２のスイッチに直列に
第３のスイッチを接続し、前記入力バッファの入力節点
を前記トライステート出力バッファと前記第３のスイッ
チとの間の節点に接続することを特徴とする。
ト出力バッファと入力バッファとを有し、前記トライス
テート出力バッファが、第１のスイッチと第２のスイッ
チとの直列回路で構成され、第１のスイッチと第２のス
イッチとの接続節点にデータ線を接続したデータ入出力
回路において、前記第１および第２のスイッチに直列に
第３のスイッチを接続し、前記入力バッファの入力節点
を前記トライステート出力バッファと前記第３のスイッ
チとの間の節点に接続することを特徴とする。
【００１９】このように、入力バッファの入力節点をト
ライステート出力バッファの出力節点、すなわち、第
１、第２のスイッチとデータ線との接続節点から分離す
ることで、データ線の寄生容量を低減しながら、データ
出力を高速化できる。
ライステート出力バッファの出力節点、すなわち、第
１、第２のスイッチとデータ線との接続節点から分離す
ることで、データ線の寄生容量を低減しながら、データ
出力を高速化できる。
【００２０】
【発明の実施の形態および実施例】図１は、本発明の第
１実施例におけるデータ入出力回路１を示すブロック図
である。
１実施例におけるデータ入出力回路１を示すブロック図
である。
【００２１】トライステート出力バッファ２は、正極性
電源ＶDD側の第１のスイッチＳＷ１とＧＮＤ側の第２の
スイッチＳＷ２とを直列に接続したものであり、この接
続節点にデータバスＴBUS が接続されている。
電源ＶDD側の第１のスイッチＳＷ１とＧＮＤ側の第２の
スイッチＳＷ２とを直列に接続したものであり、この接
続節点にデータバスＴBUS が接続されている。
【００２２】そして、トライステート出力バッファ２の
出力には、制御信号ＩＮ１により第１のスイッチＳＷ１
をオンしたＨｉｇｈ状態と、制御信号ＩＮ２により第２
のスイッチＳＷ２をオンしたＬｏｗ状態と、制御信号Ｉ
Ｎ１、ＩＮ２により第１、第２のスイッチＳＷ１、ＳＷ
２をともにオフしたハイインピーダンス状態との３つが
あり、これらの状態に基づいて、データをデータバスＴ
BUS に出力する。
出力には、制御信号ＩＮ１により第１のスイッチＳＷ１
をオンしたＨｉｇｈ状態と、制御信号ＩＮ２により第２
のスイッチＳＷ２をオンしたＬｏｗ状態と、制御信号Ｉ
Ｎ１、ＩＮ２により第１、第２のスイッチＳＷ１、ＳＷ
２をともにオフしたハイインピーダンス状態との３つが
あり、これらの状態に基づいて、データをデータバスＴ
BUS に出力する。
【００２３】また、この第１実施例では、第２のスイッ
チＳＷ２とＧＮＤとの間に、第３のスイッチＳＷ３を直
列に接続し、入力バッファ３の入力節点を、第２のスイ
ッチＳＷ２と第３のスイッチＳＷ３との間の節点Ｔ１に
接続している。また、第３のスイッチＳＷ３は、制御信
号ＩＮ３で制御される。
チＳＷ２とＧＮＤとの間に、第３のスイッチＳＷ３を直
列に接続し、入力バッファ３の入力節点を、第２のスイ
ッチＳＷ２と第３のスイッチＳＷ３との間の節点Ｔ１に
接続している。また、第３のスイッチＳＷ３は、制御信
号ＩＮ３で制御される。
【００２４】なお、図１において、破線で示すコンデン
サ記号は、入力バッファ３の寄生容量４を表している。
サ記号は、入力バッファ３の寄生容量４を表している。
【００２５】以上のように、本実施例のデータ入出力回
路１では、入力バッファ３の入力節点を接続した節点Ｔ
１と、トライステート出力バッファ２の出力節点Ｔ０と
が第２のスイッチＳＷ２によって分離した構成となって
いる。
路１では、入力バッファ３の入力節点を接続した節点Ｔ
１と、トライステート出力バッファ２の出力節点Ｔ０と
が第２のスイッチＳＷ２によって分離した構成となって
いる。
【００２６】以下、本実施例のデータ入出力回路１の動
作を図２〜図４に沿って詳細に説明する。まず、図２
は、データ入出力回路１がデータバスＴBUS にデータを
出力している状態を示している。
作を図２〜図４に沿って詳細に説明する。まず、図２
は、データ入出力回路１がデータバスＴBUS にデータを
出力している状態を示している。
【００２７】すなわち、この状態では、第３のスイッチ
ＳＷ３を制御信号ＩＮ３によって導通（オン）状態と
し、制御信号ＩＮ１、ＩＮ２によって第１のスイッチＳ
Ｗ１または第２のスイッチＳＷ２のいずれかを導通状態
にして、ＨｉｇｈレベルまたはＬｏｗレベルの出力をデ
ータバスＴBUS に出力する。なお、図２に示す例では、
第２のスイッチＳＷ２が導通状態になり、Ｌｏｗレベル
をデータバスＴBUS に出力している。
ＳＷ３を制御信号ＩＮ３によって導通（オン）状態と
し、制御信号ＩＮ１、ＩＮ２によって第１のスイッチＳ
Ｗ１または第２のスイッチＳＷ２のいずれかを導通状態
にして、ＨｉｇｈレベルまたはＬｏｗレベルの出力をデ
ータバスＴBUS に出力する。なお、図２に示す例では、
第２のスイッチＳＷ２が導通状態になり、Ｌｏｗレベル
をデータバスＴBUS に出力している。
【００２８】また、節点Ｔ１の電位は、第３のスイッチ
ＳＷ３の導通状態によりＧＮＤのレベルに固定されてい
るため、寄生容量４は、データバスＴBUS の寄生容量に
はならない。
ＳＷ３の導通状態によりＧＮＤのレベルに固定されてい
るため、寄生容量４は、データバスＴBUS の寄生容量に
はならない。
【００２９】そして、Ｈｉｇｈレベル出力を行う状態
（図示せず）では、トライステート出力バッファ２にお
いて、第１のスイッチＳＷ１だけが導通してデータバス
ＴBUSを駆動するため、導通抵抗は小さく、高速にデー
タを出力することができる。
（図示せず）では、トライステート出力バッファ２にお
いて、第１のスイッチＳＷ１だけが導通してデータバス
ＴBUSを駆動するため、導通抵抗は小さく、高速にデー
タを出力することができる。
【００３０】一方、図２に示すＬｏｗレベル出力を行う
状態では、直列接続した第２のスイッチＳＷ２と第３の
スイッチＳＷ３とが導通するため、導通抵抗は大きくな
るが、第３のスイッチＳＷ３を実現するトランジスタの
サイズを大きくすることで、第３のスイッチＳＷ３の導
通抵抗を低減し、高速化することができる。
状態では、直列接続した第２のスイッチＳＷ２と第３の
スイッチＳＷ３とが導通するため、導通抵抗は大きくな
るが、第３のスイッチＳＷ３を実現するトランジスタの
サイズを大きくすることで、第３のスイッチＳＷ３の導
通抵抗を低減し、高速化することができる。
【００３１】したがって、第１のスイッチＳＷ１および
第２のスイッチＳＷ２のサイズは大きくする必要がない
ため、図８に示す従来例の構成に対し、回路形成面積を
小さくすることができる。
第２のスイッチＳＷ２のサイズは大きくする必要がない
ため、図８に示す従来例の構成に対し、回路形成面積を
小さくすることができる。
【００３２】次に、図３は、データ入出力回路１の出力
がハイインピーダンス状態の場合を示している。すなわ
ち、第１のスイッチＳＷ１および第２のスイッチＳＷ２
をともに遮断状態にすることで、データ入出力回路１の
出力をハイインピーダンスにする。
がハイインピーダンス状態の場合を示している。すなわ
ち、第１のスイッチＳＷ１および第２のスイッチＳＷ２
をともに遮断状態にすることで、データ入出力回路１の
出力をハイインピーダンスにする。
【００３３】また、この状態において、第３のスイッチ
ＳＷ３は、導通状態でも遮断状態でもどちらでもよい。
また、入力バッファ３の貫通電流を遮断する手段がない
場合は、第３のスイッチＳＷ３を導通状態にして、節点
Ｔ１をＧＮＤのレベルにすることで、入力バッファ３に
流れる電流を低減できる。なお、図３に示す例では、第
３のスイッチＳＷ３を導通状態にした場合を示してい
る。
ＳＷ３は、導通状態でも遮断状態でもどちらでもよい。
また、入力バッファ３の貫通電流を遮断する手段がない
場合は、第３のスイッチＳＷ３を導通状態にして、節点
Ｔ１をＧＮＤのレベルにすることで、入力バッファ３に
流れる電流を低減できる。なお、図３に示す例では、第
３のスイッチＳＷ３を導通状態にした場合を示してい
る。
【００３４】また、データ入出力回路１の出力がハイイ
ンピーダンス状態の場合、節点Ｔ１はデータバスＴBUS
から切り離されるため、寄生容量４はデータバスＴBUS
の寄生容量にはならない。
ンピーダンス状態の場合、節点Ｔ１はデータバスＴBUS
から切り離されるため、寄生容量４はデータバスＴBUS
の寄生容量にはならない。
【００３５】次に、図４は、データ入出力回路１が入力
回路として機能している場合を示している。すなわち、
第１のスイッチＳＷ１および第３のスイッチＳＷ３を遮
断状態にし、第２のスイッチＳＷ２だけを導通状態にす
る。
回路として機能している場合を示している。すなわち、
第１のスイッチＳＷ１および第３のスイッチＳＷ３を遮
断状態にし、第２のスイッチＳＷ２だけを導通状態にす
る。
【００３６】この場合、データバスＴBUS 上の入力デー
タは、第２のスイッチＳＷ２を介して節点Ｔ１に伝達さ
れるため、入力バッファ３が入力データを受けることが
できる。
タは、第２のスイッチＳＷ２を介して節点Ｔ１に伝達さ
れるため、入力バッファ３が入力データを受けることが
できる。
【００３７】以上のように、この第１実施例のデータ入
出力回路では、データ出力時およびハイインピーダンス
時に、入力バッファ３の寄生容量をデータバスＴBUS か
ら切り離してデータバスＴBUS の寄生容量を低減しなが
ら、データ出力の高速化を図ることができる。
出力回路では、データ出力時およびハイインピーダンス
時に、入力バッファ３の寄生容量をデータバスＴBUS か
ら切り離してデータバスＴBUS の寄生容量を低減しなが
ら、データ出力の高速化を図ることができる。
【００３８】次に、図５は、本発明の第２実施例におけ
るデータ入出力回路１’を示すブロック図である。
るデータ入出力回路１’を示すブロック図である。
【００３９】このデータ入出力回路１’は、トライステ
ート出力バッファ２を構成する第１のスイッチＳＷ１と
電源ＶDDとの間に、第３のスイッチＳＷ３を直列に接続
し、第１のスイッチＳＷ１と第３のスイッチＳＷ３との
接続節点Ｔ１’を入力バッファ３の入力節点に接続した
ものである。
ート出力バッファ２を構成する第１のスイッチＳＷ１と
電源ＶDDとの間に、第３のスイッチＳＷ３を直列に接続
し、第１のスイッチＳＷ１と第３のスイッチＳＷ３との
接続節点Ｔ１’を入力バッファ３の入力節点に接続した
ものである。
【００４０】本実施例のデータ入出力回路１’では、入
力バッファ３の入力節点を接続した節点Ｔ１’と、トラ
イステート出力バッファ２の出力節点Ｔ０とが第１のス
イッチＳＷ１によって分離した構成となっている。
力バッファ３の入力節点を接続した節点Ｔ１’と、トラ
イステート出力バッファ２の出力節点Ｔ０とが第１のス
イッチＳＷ１によって分離した構成となっている。
【００４１】なお、この第２実施例の動作は、基本的に
は上述した第１実施例の動作と同様であるので、以下に
概略を説明する。
は上述した第１実施例の動作と同様であるので、以下に
概略を説明する。
【００４２】まず、データ入出力回路１’がデータバス
ＴBUS にデータを出力している状態では、第３のスイッ
チＳＷ３を制御信号ＩＮ３によって導通状態とし、制御
信号ＩＮ１、ＩＮ２によって第１のスイッチＳＷ１また
は第２のスイッチＳＷ２のいずれかを導通状態にして、
ＨｉｇｈレベルまたはＬｏｗレベルの出力をデータバス
ＴBUS に出力する。
ＴBUS にデータを出力している状態では、第３のスイッ
チＳＷ３を制御信号ＩＮ３によって導通状態とし、制御
信号ＩＮ１、ＩＮ２によって第１のスイッチＳＷ１また
は第２のスイッチＳＷ２のいずれかを導通状態にして、
ＨｉｇｈレベルまたはＬｏｗレベルの出力をデータバス
ＴBUS に出力する。
【００４３】また、節点Ｔ１’の電位は、第３のスイッ
チＳＷ３の導通状態により電源ＶDDのレベルに固定され
ているため、寄生容量４は、データバスＴBUS の寄生容
量にはならない。
チＳＷ３の導通状態により電源ＶDDのレベルに固定され
ているため、寄生容量４は、データバスＴBUS の寄生容
量にはならない。
【００４４】そして、Ｌｏｗレベル出力を行う状態で
は、トライステート出力バッファ２において、第２のス
イッチＳＷ２だけが導通してデータバスＴBUS を駆動す
るため、導通抵抗は小さく、高速にデータを出力するこ
とができる。
は、トライステート出力バッファ２において、第２のス
イッチＳＷ２だけが導通してデータバスＴBUS を駆動す
るため、導通抵抗は小さく、高速にデータを出力するこ
とができる。
【００４５】また、Ｈｉｇｈレベル出力を行う状態で
は、直列接続した第１のスイッチＳＷ１と第３のスイッ
チＳＷ３とが導通するため、導通抵抗は大きくなるが、
第３のスイッチＳＷ３を実現するトランジスタのサイズ
を大きくすることで、第３のスイッチＳＷ３の導通抵抗
を低減し、高速化することができる。
は、直列接続した第１のスイッチＳＷ１と第３のスイッ
チＳＷ３とが導通するため、導通抵抗は大きくなるが、
第３のスイッチＳＷ３を実現するトランジスタのサイズ
を大きくすることで、第３のスイッチＳＷ３の導通抵抗
を低減し、高速化することができる。
【００４６】したがって、第１のスイッチＳＷ１および
第２のスイッチＳＷ２のサイズは大きくする必要がない
ため、図８に示す従来例の構成に対し、回路形成面積を
小さくすることができる。
第２のスイッチＳＷ２のサイズは大きくする必要がない
ため、図８に示す従来例の構成に対し、回路形成面積を
小さくすることができる。
【００４７】次に、第１のスイッチＳＷ１および第２の
スイッチＳＷ２をともに遮断状態にすることで、データ
入出力回路１’の出力をハイインピーダンスにした場合
には、節点Ｔ１はデータバスＴBUS から切り離されるた
め、寄生容量４はデータバスＴBUS の寄生容量にはなら
ない。
スイッチＳＷ２をともに遮断状態にすることで、データ
入出力回路１’の出力をハイインピーダンスにした場合
には、節点Ｔ１はデータバスＴBUS から切り離されるた
め、寄生容量４はデータバスＴBUS の寄生容量にはなら
ない。
【００４８】次に、第２のスイッチＳＷ２および第３の
スイッチＳＷ３を遮断状態にし、第１のスイッチＳＷ１
だけを導通状態にすることにより、データバスＴBUS 上
の入力データは、第１のスイッチＳＷ１を介して節点Ｔ
１’に伝達されるため、入力バッファ３が入力データを
受けることができる。
スイッチＳＷ３を遮断状態にし、第１のスイッチＳＷ１
だけを導通状態にすることにより、データバスＴBUS 上
の入力データは、第１のスイッチＳＷ１を介して節点Ｔ
１’に伝達されるため、入力バッファ３が入力データを
受けることができる。
【００４９】以上のように、この第２実施例のデータ入
出力回路においても、データ出力時およびハイインピー
ダンス時に、入力バッファ３の寄生容量をデータバスＴ
BUSから切り離してデータバスＴBUS の寄生容量を低減
しながら、データ出力の高速化を図ることができる。
出力回路においても、データ出力時およびハイインピー
ダンス時に、入力バッファ３の寄生容量をデータバスＴ
BUSから切り離してデータバスＴBUS の寄生容量を低減
しながら、データ出力の高速化を図ることができる。
【００５０】また、図６（１）（２）（３）は、以上の
ようなスイッチＳＷ１〜ＳＷ３を実現するトランジスタ
の具体例を示す記号図である。
ようなスイッチＳＷ１〜ＳＷ３を実現するトランジスタ
の具体例を示す記号図である。
【００５１】図６（１）は、ＰチャネルＭＯＳトランジ
スタ、図６（２）は、ＮチャネルＭＯＳトランジスタ、
図６（３）は、両方を用いた場合である。ゲートに入力
する信号の極性は、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタで逆になる。また、図６
（３）に示すトランジスタでは、ＰチャネルまたはＮチ
ャネルのいずれか一方の入力端子に制御信号を入力する
とともに、この制御信号の反転信号を生成して、他方の
入力端子に入力するものである。
スタ、図６（２）は、ＮチャネルＭＯＳトランジスタ、
図６（３）は、両方を用いた場合である。ゲートに入力
する信号の極性は、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタで逆になる。また、図６
（３）に示すトランジスタでは、ＰチャネルまたはＮチ
ャネルのいずれか一方の入力端子に制御信号を入力する
とともに、この制御信号の反転信号を生成して、他方の
入力端子に入力するものである。
【００５２】
【発明の効果】以上説明したように、本発明のデータ入
出力回路によれば、トライステート出力バッファによる
データ出力時およびハイインピーダンス時に、入力バッ
ファの寄生容量をデータ線から切り離すことにより、デ
ータ線の寄生容量を低減しながら、データ出力の高速化
を図ることができる。
出力回路によれば、トライステート出力バッファによる
データ出力時およびハイインピーダンス時に、入力バッ
ファの寄生容量をデータ線から切り離すことにより、デ
ータ線の寄生容量を低減しながら、データ出力の高速化
を図ることができる。
【００５３】したがって、同一のデータ線に多数のデー
タ入出力回路を接続する場合でも、本発明を適用するこ
とにより、データ出力の高速化と充放電による消費電力
の低減とを図ることができる。
タ入出力回路を接続する場合でも、本発明を適用するこ
とにより、データ出力の高速化と充放電による消費電力
の低減とを図ることができる。
【図１】本発明の第１実施例におけるデータ入出力回路
１を示す回路図である。
１を示す回路図である。
【図２】前記第１実施例におけるデータ入出力回路１の
データ出力時の状態を示す回路図である。
データ出力時の状態を示す回路図である。
【図３】前記第１実施例におけるデータ入出力回路１の
ハイインピーダンス状態を示す回路図である。
ハイインピーダンス状態を示す回路図である。
【図４】前記第１実施例におけるデータ入出力回路１の
データ入力時の状態を示す回路図である。
データ入力時の状態を示す回路図である。
【図５】本発明の第２実施例におけるデータ入出力回路
１’を示す回路図である。
１’を示す回路図である。
【図６】前記実施例におけるスイッチを実現するトラン
ジスタの具体例を示す記号図である。
ジスタの具体例を示す記号図である。
【図７】従来のデータ入出力回路５の一例を示す回路図
である。
である。
【図８】従来のデータ入出力回路５’の他の例を示す回
路図である。
路図である。
１，１’…データ入出力回路、
２…トライステート出力バッファ、
３…入力バッファ、
４…入力バッファの寄生容量、
ＳＷ１、ＳＷ２、ＳＷ３…スイッチ、
Ｔ０…トライステート出力バッファの出力節点、
Ｔ１、Ｔ１’…入力バッファの入力節点、
ＴBUS …データバス、
ＶDD…正極性電源。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00 - 17/70
H03K 19/00 - 19/00 103
H03K 19/01 - 19/082
H03K 19/092 - 19/096
Claims (3)
- 【請求項１】 トライステート出力バッファと入力バッ
ファとを有し、前記トライステート出力バッファが、第
１のスイッチと第２のスイッチとの直列回路で構成さ
れ、第１のスイッチと第２のスイッチとの接続節点にデ
ータ線を接続したデータ入出力回路において、 前記第１および第２のスイッチに直列に第３のスイッチ
を接続し、前記入力バッファの入力節点を前記トライス
テート出力バッファと前記第３のスイッチとの間の節点
に接続することを特徴とするデータ入出力回路。 - 【請求項２】 入力バッファとトライステート出力バッ
ファとを有し、前記トライステート出力バッファが、第
１の電源に接続される第１のスイッチと第２の電源に接
続される第２のスイッチとを直列接続して構成され、前
記第１のスイッチと第２のスイッチとの接続節点にデー
タ線を接続してなるデータ入出力回路において、 前記第１の電源と第１のスイッチとの間に第３のスイッ
チを直列接続し、前記入力バッファの入力節点を前記第
１のスイッチと第３のスイッチとの間の節点に接続した
ことを特徴とするデータ入出力回路。 - 【請求項３】 入力バッファとトライステート出力バッ
ファとを有し、前記トライステート出力バッファが、第
１の電源に接続される第１のスイッチと第２の電源に接
続される第２のスイッチとを直列接続して構成され、前
記第１のスイッチと第２のスイッチとの接続節点にデー
タ線を接続してなるデータ入出力回路において、 前記第２の電源と第２のスイッチとの間に第３のスイッ
チを直列接続し、前記入力バッファの入力節点を前記第
２のスイッチと第３のスイッチとの間の節点に接続した
ことを特徴とするデータ入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17731896A JP3470785B2 (ja) | 1996-06-18 | 1996-06-18 | データ入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17731896A JP3470785B2 (ja) | 1996-06-18 | 1996-06-18 | データ入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013202A JPH1013202A (ja) | 1998-01-16 |
| JP3470785B2 true JP3470785B2 (ja) | 2003-11-25 |
Family
ID=16028894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17731896A Expired - Fee Related JP3470785B2 (ja) | 1996-06-18 | 1996-06-18 | データ入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3470785B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002206560A (ja) * | 2001-01-09 | 2002-07-26 | Sumitomo Heavy Ind Ltd | 軸穴部材と軸との結合構造 |
-
1996
- 1996-06-18 JP JP17731896A patent/JP3470785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1013202A (ja) | 1998-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4928023A (en) | Improved output buffer having reduced noise characteristics | |
| US6552581B1 (en) | Current recycling circuit and a method of current recycling | |
| US7176741B2 (en) | Level shift circuit | |
| EP0332077B1 (en) | Semiconductor integrated circuit using bipolar transistor and CMOS transistor | |
| US4813020A (en) | Semiconductor device | |
| US5296757A (en) | Low-noise output driver having separate supply lines and sequenced operation for transient and steady-state portions | |
| US5986473A (en) | Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects | |
| JPH0897701A (ja) | 半導体回路 | |
| JPS639225A (ja) | バイポ−ラｍｏｓ論理ゲ−ト | |
| US5155387A (en) | Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors | |
| JPS6250916A (ja) | 最小遅延高速バスドライバ | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| EP0846372B1 (en) | Cmos buffer circuit having increased speed | |
| JP3470785B2 (ja) | データ入出力回路 | |
| JP3466667B2 (ja) | ノイズ減少回路を有する出力バッファ回路 | |
| JP2679495B2 (ja) | 半導体回路 | |
| US5398000A (en) | Simple and high speed BICMOS tristate buffer circuit | |
| US5446321A (en) | BICMOS tri-state circuit with full output voltage swing | |
| JPH0677804A (ja) | 出力回路 | |
| JPH06343034A (ja) | 相補形ｆｅｔを用いたドライバ装置 | |
| JP3402947B2 (ja) | アドレスデコーダ | |
| JP2836557B2 (ja) | 駆動能力コントロール機能を備えた出力バッファ | |
| JP2570492B2 (ja) | 半導体回路 | |
| JP3093410B2 (ja) | オープンドレイン型出力回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |