CN1274997A - 用于低压接口的高速输入缓冲器电路 - Google Patents

用于低压接口的高速输入缓冲器电路 Download PDF

Info

Publication number
CN1274997A
CN1274997A CN00119235A CN00119235A CN1274997A CN 1274997 A CN1274997 A CN 1274997A CN 00119235 A CN00119235 A CN 00119235A CN 00119235 A CN00119235 A CN 00119235A CN 1274997 A CN1274997 A CN 1274997A
Authority
CN
China
Prior art keywords
node
signal
input buffer
differential amplifier
nmos pass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00119235A
Other languages
English (en)
Other versions
CN1214530C (zh
Inventor
林奎南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1274997A publication Critical patent/CN1274997A/zh
Application granted granted Critical
Publication of CN1214530C publication Critical patent/CN1214530C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

一种支持低压接口和普通低压晶体管－晶体管逻辑(LVTTL)接口并高速工作的输入缓冲器电路。由自偏置差分放大电路产生的自偏置电压不仅用来跟踪在该差分放大电路中的通用模式输入电压还用来控制电流源和/或电流阱的电流而对在该差分放大电路中使用的电流进行控制。自偏置电压保持基本均匀的电平。该差分放大电路的总传输增益gm基本均匀不随输入的参考电压变化。改善了低压接口特性。该输入缓冲器可包括摆幅宽度控制电路。减小歪斜失真并改善工作速度。

Description

用于低压接口的高速 输入缓冲器电路
本发明涉及一种半导体存贮器件，特别是涉及一种输入缓冲器电路。
数字系统常常使用晶体管-晶体管逻辑(TTL)半导体器件和互补金属氧化物半导体(CMOS)器件。因此，这种系统需要在TTL半导体器件和CMOS器件之间的接口电路。例如，输入缓冲器(通常称之为TTL至CMOS输入缓冲器或TTL兼容输入缓冲器)通常在CMOS器件中用来将TTL输入电平转换为COMS电平。
当TTL半导体器件和CMOS器件工作在大约3.3伏低电源电压时，在CMOS半导体器件中的输入缓冲器将低压晶体管-晶体管逻辑(LVTTL)输入电平转换为CMOS电平。在一使用3.3伏低电源电压的工作中，0伏的输入低电压(VIL)和2.8伏的输入高电平(VIH)是典型的LVTTL输入电平。在该LVTTL输入电平的最坏情况中，最大VIL大约为0.8伏，最小VIH大约为2.0伏。通常，该CMOS器件的输入缓冲器不仅LVTTL电平而且还有小摆幅晶体管逻辑(SSTL)电平需要转换为CMOS电平。
随着诸如便携式电话之类的便携式信息装置的最新发展，在这种装置中低电压和低功耗是很重要的，这就要求可支持其中VIL为0伏和VIH为1.8伏的低压接口以及其中VIL为0伏和VIH为2.8伏的普通LVTTL接口的输入缓冲器。图1中所示的常规N型差分放大型输入缓冲器和图2中所示的常规P型差分放大型输入缓冲器不能同时支持1.8伏的低压接口和2.8伏的LVTTL接口。因此，为了同时支持该低压接口和该LVTTL以及SSTL接口，引入了自偏置差分放大型输入缓冲器。典型的自偏置差分放大型输入缓冲器由M.Bazes的[Two Novel Fully Complementy Self-Biased CMOS DifferentialAmplifiers(两种全新互补自偏置CMOS差分放大器)，IEEE Journal of Solid-State Circuits，Vol.26，PP.165-169，February 1991]说明。另外，图3所示的改进的自偏置差分放大型输入缓冲器由Yasuhiro Takai和Mamoru Fujita的[A 250 Mbps/pin，1Gb Double Data Rate SDRAM with a Bidirectional Delayand an Inter-bank shared Redundancy Scheme(具有一双向延迟和一共享冗余电路中间存贮体的一250Mbps/Pin、1Gb双倍数据速度SDRAM)，ISSCCDigesf of Technical Papers，February 1999]中说明。
在图3所示的自偏置差分放大型输入缓冲器中，当一参考电压VREF降低时跨导增益gm轻微地减小。因此，低电压特性变坏，并且该输入缓冲器的工作速度降低。
为了解决上述问题，本发明的一实施例提供了一种支持低压接口和低压晶体管-晶体管逻辑(LVTTL)接口并且工作在高速的输入缓冲电路。
本发明的一特定实施例是包括有一差分放大电路、一电流控制电路和一摆幅宽度控制电路的输入缓冲器电路。根据参考电压和输入信号之间的一电压差，该差分放大电路产生一内部自偏置信号和一输出信号。该电流控制电路响应于内部自偏置信号，向该差分放大电路提供电流，并且吸收来自该差分放大电路的电流而将该内部偏置信号保持在基本均匀的电平。该摆幅宽度控制电路响应于从该输出信号所产生的一被反相的信号并且防止该输出信号的电压摆动变得过大。该摆幅宽度控制电路最好包括一NMOS晶体管和一PMOS晶体管。该NMOS晶体管是在输出信号在此被输出的放大电路的一输出节点和电流控制电路的一第一节点之间。该NMOS晶体管响应于该被反相的信号。该PMOS晶体管是在差分放大电路的输出节点和电流控制电路的第二节点之间。该PMOS晶体管也响应于该被反相的信号。
该电流控制电路最好包括一电流源和/或一电流阱。该电流源是在一电源端和差分放大电路之间并且响应于该内部自偏置信号向该差分放大电路提供电流。该电流阱是在差分放大电路和一地电压端之间并且响应于该内部自偏置信号使来自该差分放大电路的电流沉陷。最好是，该电流源是一PMOS晶体管，和该电流阱是一NMOS晶体管。
根据一典型实施例，该差分放大电路包括有一包含第一至第四PMOS晶体管和第一至第四NMOS晶体管的自偏置差分放大器。第一PMOS晶体管是在该电流控制电路的第一节点和在此该内部自偏置信号被输出的一内部节点之间并且由参考电压选通。第二PMOS晶体管是在第一节点和内部节点之间并且由内部自偏置信号选通。第三PMOS晶体管是在第一节点和在此该输出信号被输出的一输出节点之间并且由内部自偏置信号选通。第四PMOS晶体管是在第一节点和输出节点之间并且由该输入信号选通。第一NMOS晶体管是在电流控制电路的第二节点和内部节点之间并且由该参考电压选通。第二NMOS晶体管是在第二节点和内部节点之间并且由该内部偏置信号选通。第三NMOS是在第二节点和输出节点之间并且由该内部偏置信号选通。第四NMOS是在第二节点和输出节点之间并且由该输入信号选通。
根据另一实施例，该差分放大电路包括有一自偏置锁存器型差分放大器，它包括有一锁存器形式的正反馈环路。更详细地说，该自偏置锁存器型差分放大器包括第一至第五PMOS晶体管和第一至第五NMOS晶体管。第一PMOS晶体管是在电流控制电路的第一节点和在此该内部偏置信号被输出的一内部节点之间并且由该参考电压选通。第二PMOS晶体管是在第一节点和内部节点之间并且由该输出信号选通。第三PMOS晶体管是由该内部自偏置信号选通并且是在第一节点和在此该输出信号被输出的一输出节点之间。第四PMOS晶体管是在第一节点和输出节点之间并且由该输入信号选通。第五PMOS晶体管具有连接到第一节点的源极和栅极和通常连接到内部节点的漏极。第一NMOS晶体管是在电流控制电路的第二节点和内部节点之间并且由该参考电压选通。第二NMOS晶体管是在第二节点和内部节点之间并且由该输出信号选通。第三NMOS晶体管是在第二节点和输出节点之间并且由该内部自偏置信号选通。第四NMOS晶体管是在第二节点和输出节点之间并且由该输入信号选通。第五NMOS晶体管具有一栅极和一通常连接到内部节点的漏极和连接到第二节点的源极。
通过下面参照附图对本发明的典型实施例的详细说明将对本发明的上述方面和优点更为清晰。
图1是一常规N差分放大型输入缓冲器的电路图；
图2是一常规P差分放大型输入缓冲器的电路图；
图3是一常规自偏置放大型输入缓冲器的电路图；
图4是一根据本发明第一实施例的一输入缓冲器电路的电路图；
图5是一根据本发明第二实施例的一输入缓冲器电路的电路图；
图6是一根据本发明第三实施例的一输入缓冲器电路的电路图；
图7A示出了当该地电压VSS为0伏时平均传输延迟时间tPD相对参考电压VREF变化的关系的模拟结果；
图7B示出了当该地电压VSS为0.3伏时平均传输延迟时间tPD相对参考电压VREF变化的关系的模拟结果；
图8A示出了当该地电压VSS为0伏时歪斜失真(skew)相对参考电压VREF变化的关系的模拟结果；
图8B示出了当该地电压VSS为0.3伏时歪斜失真相对参考电压VREF变化的关系的模拟结果；
图9示出了平均电流Iavg相对参考电压VREF变化的关系的模拟结果。
下面将参照在其中示出了本发明典型实施例的附图对本发明作更为全面的说明。相同的附图标号在不同附图中表示相同或相似的部件。
图4示出了根据本发明第一实施例的一输入缓冲器电路。该输入缓冲器电路包括一差分放大电路41、一电流控制电路43和一摆幅宽度控制电路45。在其中一轨迹(rail)至轨迹通用模式被改进的该输入缓冲器电路具有一自偏置方案。
其为一自偏置差分放大电路的该差分放大电路41被连接在第一节点N1和第二节点N2之间。根据在参考电压VREF和输入信号IN之间的一电压差，该差分放大电路41在一内部节点O1处提供了一内部偏置信号并向一输出节点O2提供输出信号。
差分放大电路41具有一在其中混合有P型差分放大器和N型差分放大器的形式。差分放大电路41包括有第一至第四PMOS晶体管P41、P42、P43和P44以及第一至第四NMOS晶体管N41、N42、N43和N44。第一PMOS晶体管P41是在第一节点N1和内部节点O1之间并且由该参考电压VREF选通。第二PMOS晶体管P42是在第一节点N1和内部节点O1之间与第一PMOS晶体管P41相并接并且由来自内部节点O1的信号，即由该自偏置信号选通。第三PMOS晶体管P43是在第一节点N1和输出节点O2之间并且由来自内部节点O1的自偏置信号选通。第四PMOS晶体管P44与在第一节点N1和输出节点O2之间的第三PMOS晶体管P43并接并且由该输入信号IN选通。
第一NMOS晶体管N41是在第二节点N2和内部节点O1之间并且由该参考电压VREF选通。第二NMOS晶体管N42与在第二节点N2和内部节点O1之间的第一NMOS晶体管N41并接并且由该自偏置信号选通。第三NMOS晶体管N43是在第二节点N2和输出节点O2之间并且由该自偏置信号选通。第四NMOS晶体管N44与在第二节点N2和输出节点O2之间的第三NMOS晶体管N43并接并且由该输入信号IN选通。
电流控制电路43向差分放大电路41提供电流并且响应于该自偏置信号吸收来自差分放大电路41的电流，因而将来自内部节点O1的自偏置信号保持在一基本均匀的电压电平上。该电流控制电路43包括有一其为PMOS晶体管P46的电流源和一其为NMOS晶体管N46的电流阱。在电源电压端VDD和第一节点N1之间的PMOS晶体管晶体管P46响应于提供给其栅极的该自偏置信号并向差分放大器电路41提供电流。在第二节点N2和地电压端VSS之间的NMOS晶体管N46响应于加在其栅极的自偏置信号和吸收来自差分放大电路41的电流。
如上所述，在根据图4实施例的该输入缓冲器电路中，来自内部节点O1的自偏置信号用来跟踪来自差分放大电路41的一通用模式输入电压和控制通过电流源P46和电流阱N46的电流。因此，来自内部节点O1的自偏置信号的电压电平基本上保持均匀。因而，在根据图4实施例的输入缓冲器电路中，由于该自偏置信号的电压电平基本上保持均匀，所以差分放大电路41的总的传输增益gm基本保持均匀而不随参考电压VREF变化。其结果，改善了低压接口特性。
该摆幅宽度控制电路45防止了差分放大电路41的输出信号的电压摆动变得过大。由反相器14自差分放大电路41的输出节点O2输出的信号所产生的输出信号OUT控制该摆幅宽度控制电路45。
该摆幅宽度控制电路45包括一NMOS晶体管N45和一PMOS晶体管P45。NMOS晶体管N45是在第一节点N1和输出节点O2之间并且响应于反相器14的输出信号OUT。PMOS晶体管P45是在输出节点O2和第二节点N2之间并且也响应于反相器14的输出信号OUT。另外，NMOS晶体管N45可直接连接在电源电压端VDD和输出节点O2之间，和PMOS晶体管P45可直接连接在输出节点O2和地电压端VSS之间。当在节点O2上的电压为低时，输出信号OUT为高，并且NMOS晶体管N45上拉在节点O2的电压以防止输出节点O2的电压过份下降。类似地，PMOS晶体管P45防止输出节点O2的电压电平过份增高。即，NMOS晶体管N45和PMOS晶体管P45防止了来自输出节点O2的信号的电压摆幅变得过大。因此，在根据图4实施例的输入缓冲电路中，因为该摆幅宽度控制电路45防止了来自输出节点O2的信号的过大摆动，所以降低了歪斜失真，并且提高了该输入缓冲器的工作速度。
图5是根据本发明的第二实施例的一输入缓冲器的电路图。图5的输入缓冲器与图4的输入缓冲器的不同之处在于图5中的差分放大电路41A的连接不同于图4中的差分放大电路41的连接。
在该差分放大电路41A中，由来自内部节点O1的自偏置信号所选通的PMOS晶体管P42A和P43具有直接连接到电源电压端VDD的源极。另外，由该自偏置信号所选通的NMOS晶体管N42A和N43A具有直接连接到地电压端VSS的源极。因此，更多的电流流经PMOS晶体管P42A和P43A以及NMOS晶体管N42A和N43A，从而提高了图5的输入缓冲器的工作速度。
图6是根据本发明的第三实施例的一输入缓冲器电路的电路图。图6的输入缓冲器电路与图4的输入缓冲器电路的不同之处在于图6的差分放大电路41B的构成不同于图4的差分放大器电路41的构成。该差分放大电路41B是一自偏置锁存器型差分放大电路并且包括锁存器形式的正反馈环路。差分放大电路41B被连接在第一节点N1和第二节点N2之间。根据参考电压VREF和输入信号IN之间的电压差，该差分放大电路41B在节点O1处提供自偏置信号和在输出节点O2处提供输出信号。
该差分放大电路41B混合了一P型锁存差分放大器和一N型锁存差分放大器的状况。差分放大电路41B包括第一至第四PMOS晶体管P41、P42B、P43B和P44以及第一至第四NMOS晶体管N41、N42B、N43B和N44。第一和第四PMOS晶体管P41和P44以及第一和第四NMOS晶体管N41和N44各自的连接与图4中的第一和第四PMOS晶体管P41和P44以及第一和第四NMOS晶体管N41和N44的各自的连接是相同的。第二PMOS晶体管P42B是在第一节点N1和内部节点O1之间并且由自输出节点O2输出的信号选通。第三PMOS晶体管P43B是在第一节点N1和输出节点O2之间并且由自内部节点O1输出的自偏置信号选通。第二NMOS晶体管N42B是在第二节点N2和内部节点O1之间并且由自输出节点O2输出的信号选通。第三NMOS晶体管N43B是在第二节点N2和输出节点O2之间并且由该自偏置信号选通。因此，在差分放大电路41B中，第二和第三PMOS晶体管P42B和P43B以及第二和第三晶体管N42B和N43B构成锁存器形式的正反馈环路。
该差分放大电路41B进一步包括被连接成一二极管的第五PMOS晶体管P47，和被连接成一二极管的第五NMOS晶体管N47。因为另外的一偏置点可由正反馈环路增益锁存，所以二极管连接的晶体管P47和N47降低了环路增益。第五PMOS晶体管P47具有一被连接到第一节点N1的源极并且栅极和漏极共同连接到内部节点O1。第五NMOS晶体管N47具有被共同连接到内部节点O1的栅极和漏极并且被连接到第二节点N2的源极。当内部节点O1的电压小于或等于一预置电压时第五PMOS晶体管P47被导通并且向内部接点O1提供电流并且因此防止了内部节点O1的电压过份减小。更详细地说，当在第五PMOS晶体管P47的栅极和源极之间的电压Vgs变得高于第五PMOS晶体管P47的阈值电压Vtp时，第五PMOS晶体管P47导通并且向内部节点O1提供电流。类似地，当内部节点O1的电压大于或等于预定电压时该第五NMOS晶体管N47导通并吸收来自内部节点O1的电流，因而防止了内部节点O1的电压过份增大。更详细地说，当第五NMOS晶体管N47的栅极-源极电压Vgs高于第五NMOS晶体管N47的阈值电压Vtn时，第五NMOS晶体管N47导通并且吸收内部节点O1的电流。因此，第五PMOS晶体管P47和第五NMOS晶体管N47执行自偏置并且稳定地控制环路增益。
下面将更详细地说明图6的该输入缓冲器电路的工作。当参考电压VREF大于或等于一预定电压时，差分放大电路41B的P锁存器型差分放大器和N锁存器型差分放大器工作。因此，该差分放大电路41B的总的传输增益gm变为2gmo，这里gmo是P或N锁存器型差分放大器的单独的传输增益。当该参考电压VREF为低时，即低于大约0.9伏时，仅仅该差分放大电路41B的P锁存器型差分放大器工作。因此，差分放大电路41B的总的传输增益gm是一P型源极耦合对的增益和一正反馈NMOS环路的增益之和。当该正反馈NMOS环路的增益被激活时，差分放大电路41B的总的传输增益gm是2gmo。因此，在该差分放大电路41B中，总的传输增益gm可保持为基本均匀而不随参考电压VREF变化。
如同在图4所示的第一实施例那样，来自内部节点O1的自偏置信号不仅用于差分放大电路41B还用于控制电流源P46和电流阱P46的电流。因此，来自内部节点O1的自偏置信号的电压电平基本保持均匀。
因而，在图6的该输入缓冲电路中，因为该自偏置信号的电压电平基本保持均匀，所以差分放大电路41B的总的传输增益gm基本均匀而不随参考电压VREF变化。其结果，改善了低压接口特性。
图6的输入缓冲电路还包括防止自输出节点O2输出的信号的电压摆幅变得过份大的摆幅宽度控制电路45。从而降低了歪斜失真而改善了该输入缓冲器的工作速度。通常，第一至第三实施例的摆幅控制电路45可连接到普通差分放大电路的输出节点，而不是所述的自偏置差分放大电路。即使带有一普通差分放大电路，该摆幅控制电路45也可降低歪斜失真以增大输入缓冲器的工作速度。
图7A至9示出了图1至3中所示的常规输入缓冲器的低压接口特性的模拟结果和图4所示的根据本发明实施例的输入缓冲器的低压接口特性的模拟结果。在该模拟条件下，电源电压VDD为2.8伏，温度为100℃和输入信号IN为VREF＝±0.35伏。另外，观察时免除了地噪声的因素，相对于0伏和0.3伏的地电压执行模拟。图7A示出了当地电压为0伏时平均传输延迟时间tPD随参考电压VREF变化关系的模拟结果。在图7A中，A1表示图2所示的P差分放大型输入缓冲器的平均传输延迟时间。A2表示图1所示N差分放大型输入缓冲器的平均传输延迟时间。A3表示图3所示的自偏置差分放大型输入缓冲器的平均传输延迟时间。A4表示图4所示根据本发明实施例的输入缓冲器的平均传输延迟时间。
图7B示出了当地电压VSS为0.3伏时平均传输延迟时间tPD随参考电压VREF变化关系的模拟结果。这里，B1表示图2所示P差分放大型输入缓冲器的平均传输延迟时间。B2表示图1所示的N差分放大型输入缓冲器的平均传输延迟时间。B3表示图3所示自偏置差分放大型输入缓冲器的平均传输延迟时间。B4表示图4所示的根据本发明的输入缓冲器的平均传输延迟时间。
参见图7B，当该地电压VSS为0.3伏时，当参考电压VREF小于1.0伏时N差分放大型输入缓冲器的平均传输延迟时间B2迅速增大，而当参考电压VSS小于0.7伏时P差分放大型输入缓冲器的平均传输延迟时间B1迅速增大。另外，当参考电压VREF小于0.7伏时图3所示自偏置差分放大型输入缓冲器的平均延迟时间B3迅速增大。即，考虑该平均传输延迟时间，图1所示的N差分放大型输入缓冲器、图2所示的P差分放大型输入缓冲器和图3所示的自偏置差分放大型输入缓冲器有对地噪声的缺点并且不适于该低压接口。当地电压VSS为0.3伏时图4所示的根据本发明的该输入缓冲器的平均传输延迟时间B4是基本均匀的不随参考电压VREF变化。即，考虑该平均传输延迟时间，图4所示的根据本发明的输入缓冲器对地噪声的缺点减小并且适于低压接口。
参见图7A和7B，图4所示的根据本发明的输入缓冲器的平均传输延迟时间A4和B4类似于图3所示的自偏置差分放大型输入缓冲器的平均传输延迟时间A3和B3。
图8A示出了当该地电压VSS为0伏时，歪斜失真随参考电压VREF变化关系的模拟结果。这里，C1表示图2所示的P型差分放大输入缓冲器的歪斜失真。C2表示图1所示的N型差分放大输入缓冲器的歪斜失真。C3表示图3所示的自偏置差分放大型输入缓冲器的歪斜失真。C4表示图4所示的根据本发明实施例的输入缓冲器的歪斜失真。
图8B示出了当地电压VSS为0.3V时歪斜失真随参考电压VREF变化关系的模拟结果。这里，D1表示图2所示的P型差分放大输入缓冲器的歪斜失真。D2表示图1所示的N型差分放大输入缓冲器的歪斜失真。D3表示图3所示的自偏置差分放大型输入缓冲器的歪斜失真。D4表示图4所示的根据本发明实施例的输入缓冲器的歪斜失真。参见图8A和8B，图2所示的P型差分放大型输入缓冲器的歪斜失真C1及D1和图1所示的N型差分放大输入缓冲器的歪斜失真C2及D2要比图3所示的自偏置差分放大型输入缓冲器的歪斜失真的C3及D3和图4所示的根据本发明实施例的歪斜失真C4及D4大得多。参见图8B，当该地电压VSS为0.3伏时，当参考电压VREF小于0.9伏时P型差分放大型输入缓冲器的歪斜失真D1迅速增加，和当参考电压VREF小于0.8伏时N型差分放大型输入缓冲器的歪斜失真D2迅速增加。另外，当参考电压VREF小于约0.9伏时图3所示的自偏置差分放大型输入缓冲器的歪斜失真D3迅速增加。即，考虑该歪斜失真，图1所示的N差分放大型输入缓冲器、图2所示的P差分放大型输入缓冲器和图3所示的自偏置差分放大型输入缓冲器有随地电压变化的缺点并且不适于低压接口。
图4所示的根据本发明的输入缓冲器的歪斜失真C4和D4基本上是均匀的不随参考电压VREF变化。即，考虑该歪斜失真，图4所示的根据本发明的输入缓冲器减小了随地电压变化的缺点并且适于低压接口。图4所示根据本发明的输入缓冲器的歪斜失真C4和D4也比图1至图3所示的常规输入缓冲器的歪斜失真要小得多。
图9示出了平均电流Iavg随参考电压VREF变化关系的模拟结果。在图9中，E1表示图2所示的P型差分放大输入缓冲器的平均电流Iavg。E2表示图1所示的N型差分放大型输入缓冲器的平均电流。E3表示图3所示的自偏置差分放大型输入缓冲器的平均电流。E4表示图4所示的根据本发明实施例的输入缓冲器的平均电流。参见图9，图3所示的自偏置放大型输入缓冲器消耗的电流量最大。
总之，考虑该平均传输延迟时间和歪斜失真，图4所示的根据本发明实施例的输入缓冲器减小了随地电压变化的缺点并适于低压接口。图4所示的输入缓冲器的平均传输延迟时间和歪斜失真要小于图1至3所示的常规输入缓冲器的平均传输延迟时间和歪斜失真。即，根据本发明的输入缓冲器的工作速度要高于图1至3所示的常规输入缓冲器的工作速度。
如上所述，根据本发明的输入缓冲器可以支持低压接口和普通的LVTTL接口并且可工作在高速。
通过附图和说明书描述和披露了本发明的典型实施例，这只作为示例性例子说明而已并不对本发明起限制作用。另外，在这里所使用的特定术语只作为一般的和描述意义使用而无限制的用途，本发明的范围在下面的权利要求中陈述。因此，在不违反由权利要求所规定的本发明的精神和范围的前提下，可对示例性权利要求的形式和细节作各种变化。

Claims (14)

1.一种输入缓冲器电路，包括：
一差分放大电路，用来根据在一参考电压和一输入信号之间的一电压差来产生一内部自偏置信号和一输出信号；
一电流控制电路，用来向该差分放大电路提供电流和吸收来自该差分放大电路的电流，该电流控制电路响应于内部自偏置信号以将该内部自偏置信号保持在一基本均匀电平上；和
一摆幅宽度控制电路，用来限制该输出信号的电压摆动。
2.如权利要求1所述的输入缓冲器电路，其中该摆幅宽度控制电路包括：
一NMOS晶体管，连接在该差分放大电路的输出节点和电流控制电路的第一节点之间，从该输出节点输出所述输出信号，该NMOS晶体管响应于从该输出信号所产生的一反相信号；和
一PMOS晶体管，连接在该差分放大电路的输出节点和该电流控制电路的第二节点之间，该PMOS晶体管响应于该反相信号。
3.如权利要求1所述的输入缓冲器电路，其中该摆幅宽度控制电路包括：
一NMOS晶体管，连接在该差分放大电路的输出节点和电源电压端之间，从该输出节点输出所述输出信号，该NMOS晶体管响应于从该输出信号所产生的一反相信号；和
一PMOS晶体管，连接在该差分放大电路的输出节点和地电压端之间，该PMOS晶体管响应于该反相信号。
4.如权利要求1所述的输入缓冲器电路，其中该电流控制电路包括：
一电流源，连接在电源电压端和差分放大电路之间，该电流源响应于内部自偏置信号向该差分放大电路提供电流；和
一电流阱，连接在差分放大电路和地电压端之间，该电流阱响应于内部自偏置信号吸收来自差分放大电路的电流。
5.如权利要求4所述的输入缓冲器电路，其中该电流源是一PMOS晶体管。
6.如权利要求4所述的输入缓冲器电路，其中该电流阱是一NMOS晶体管。
7.如权利要求1所述的输入缓冲器电路，其中该差分放大电路包括：
一第一PMOS晶体管，连接在电流控制电路的第一节点和内部节点之间，从该内部节点输出内部自偏置信号，第一PMOS晶体管由参考电压选通；
一第二PMOS晶体管，连接在第一节点和内部节点之间，并且由内部自偏置信号选通；
一第三PMOS晶体管，连接在第一节点和输出节点之间，从该输出节点输出所述输出信号，第三PMOS晶体管由内部自偏置信号选通；
一第四PMOS晶体管，连接在第一节点和输出节点之间，并且由输入信号选通；
一第一NMOS晶体管，连接在该电流控制电路的第二节点和该内部节点之间，并且由该参考电压选通；
一第二NMOS晶体管，连接在第二节点和内部节点之间，并且由该内部自偏置信号选通；
一第三NMOS晶体管，连接在第二节点和输出节点之间，并且由该内部自偏置信号选通；和
一第四NMOS晶体管，连接在第二节点和输出节点之间，并且由该输入信号选通。
8.如权利要求1所述的输入缓冲器电路，其中该差分放大电路包括：
一第一PMOS晶体管，连接在该电流控制电路的第一节点和内部节点之间，从该内部节点输出该内部自偏置信号，该第一PMOS晶体管由该参考电压选通；
一第二PMOS晶体管，连接在一电源电压端和该内部节点之间，并且由该内部自偏置信号选通；
一第三PMOS晶体管，连接在该电源电压端和输出节点之间从该输出节点输出所述输出信号，第三PMOS晶体管由该内部自偏置信号选通；
一第四PMOS晶体管，连接在第一节点和输出节点之间并且由该输入信号选通；
一第一NMOS晶体管，连接在该电流控制电路的第二节点和内部节点之间并且由该参考电压选通；
一第二NMOS晶体管，连接在一地电压端和内部节点之间，并且由该内部自偏置信号选通；
一第三NMOS晶体管，连接在该地电压端和输出节点之间，并且由该内部自偏置信号选通；和
一第四NMOS晶体管，连接在该电流控制电路的第二节点和输出节点之间并且由该输入信号选通。
9.如权利要求1所述的输入缓冲器电路，其中该差分放大电路包括：
一第一PMOS晶体管，连接在该电流控制电路的第一节点和一内部节点之间，从该内部节点输出该内部自偏置信号，第一PMOS晶体管由该参考电压选通；
一第二PMOS晶体管，连接在第一节点和内部节点之间并且由所述输出信号选通；
一第三PMOS晶体管，连接在第一节点和输出节点之间从该输出节点输出所述输出信号并且由该内部自偏置信号选通；
一第四PMOS晶体管，连接在第一节点和输出节点之间，并且由该输入信号选通；
一第一NMOS晶体管，连接在该电流控制电路的第二节点和内部节点之间，并且由该参考电压选通；
一第二NMOS晶体管，连接在第二节点和内部节点之间，并且由该输出信号选通；
一第三NMOS晶体管，连接在第二节点和输出节点之间，并且由该内部自偏置信号选通；和
一第四NMOS晶体管，连接在第二节点和输出节点之间，并且由该输入信号选通。
10.如权利要求9所述的输入缓冲器电路，其中该差分放大电路进一步包括：
一第五PMOS晶体管，具有一连接到第一节点的源极和共同连接到内部节点的一栅极和一漏极；和
一第五NMOS晶体管，具有共同连接到内部节点的一栅极和一漏极和一连接到第二节点的源极。
11.一种输入缓冲器电路，包括：
一差分放大电路，用来根据参考电压和输入信号之间的电压差产生一输出信号；和
一摆幅宽度控制电路，响应于自输出信号所产生的一反相信号并限制该输出信号的电压摆动。
12.如权利要求11所述的输入缓冲器电路，其中该摆幅控制电路包括：
一NMOS晶体管，连接在该差分放大电路的输出节点和电源电压端之间从该输出节点输出所述输出信号，该NMOS晶体管响应于所述反相信号；和
一PMOS晶体管，连接在差分放大电路的输出节点和地电压端之间，该PMOS晶体管响应于该输出信号的反相信号。
13.如权利要求12所述的输入缓冲器电路，包括：
一电流源，是在电源电压端和NMOS晶体管之间；和
一电流阱，是在PMOS晶体管和地电压端之间。
14.如权利要求13所述的输入缓冲器电路，其中来自该差分放大器电路的一反相信号控制该电流源和电流阱。
CNB001192353A 1999-05-19 2000-05-19 用于低压接口的高速输入缓冲器电路 Expired - Fee Related CN1214530C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR19990018095 1999-05-19
KR18095/1999 1999-05-19
KR10-2000-0007522A KR100366616B1 (ko) 1999-05-19 2000-02-17 저전압 인터페이스용 고속 입력버퍼 회로
KR7522/2000 2000-02-17

Publications (2)

Publication Number Publication Date
CN1274997A true CN1274997A (zh) 2000-11-29
CN1214530C CN1214530C (zh) 2005-08-10

Family

ID=26635185

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001192353A Expired - Fee Related CN1214530C (zh) 1999-05-19 2000-05-19 用于低压接口的高速输入缓冲器电路

Country Status (8)

Country Link
US (2) US6452429B1 (zh)
JP (1) JP3803229B2 (zh)
KR (1) KR100366616B1 (zh)
CN (1) CN1214530C (zh)
DE (1) DE10024115A1 (zh)
GB (1) GB2350246A (zh)
IT (1) IT1317653B1 (zh)
TW (1) TW502499B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100352164C (zh) * 2004-11-16 2007-11-28 矽成积体电路股份有限公司 用于降低功率消耗的输入缓冲器电路
CN100353667C (zh) * 2004-11-16 2007-12-05 矽成积体电路股份有限公司 用于稳定逻辑转换点的输入缓冲器电路
CN102035535A (zh) * 2010-11-02 2011-04-27 中国电子科技集团公司第二十四研究所 低压输入缓冲器电路
CN101359898B (zh) * 2007-07-31 2011-07-06 展讯通信（上海）有限公司 动态cmos运算放大器的压摆率增加器
CN102163411A (zh) * 2010-02-12 2011-08-24 瑞萨电子株式会社 适于输入电平转换的差分放大器架构
CN102736658A (zh) * 2011-04-12 2012-10-17 海力士半导体有限公司 缓冲器控制电路和包括所述缓冲器控制电路的集成电路
CN104113310A (zh) * 2013-04-22 2014-10-22 三星显示有限公司 失配差分电路
CN106160681A (zh) * 2015-03-30 2016-11-23 中航（重庆）微电子有限公司 一种自偏置cmos差分放大器
CN107293320A (zh) * 2016-03-31 2017-10-24 三星电子株式会社 支持多种通信标准的接收接口电路和包括其的存储系统

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4301760B2 (ja) * 2002-02-26 2009-07-22 株式会社ルネサステクノロジ 半導体装置
US6864725B2 (en) * 2002-06-05 2005-03-08 Micron Technology, Inc. Low current wide VREF range input buffer
KR100506929B1 (ko) * 2002-08-08 2005-08-09 삼성전자주식회사 동기형 반도체 메모리 장치의 입력버퍼
KR100891322B1 (ko) * 2002-09-25 2009-03-31 삼성전자주식회사 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로
US6930534B1 (en) * 2003-05-16 2005-08-16 Transmeta Corporation Temperature compensated integrated circuits
US6924668B2 (en) * 2003-09-25 2005-08-02 Infineon Technologies Ag Differential to single-ended logic converter
KR100695510B1 (ko) * 2004-01-10 2007-03-15 주식회사 하이닉스반도체 차동증폭기
US6930550B1 (en) * 2004-04-26 2005-08-16 Pericom Semiconductor Corp. Self-biasing differential buffer with transmission-gate bias generator
US7298182B2 (en) * 2004-06-15 2007-11-20 Infineon Technologies Ag Comparator using differential amplifier with reduced current consumption
KR100594287B1 (ko) 2004-07-05 2006-06-30 삼성전자주식회사 넓은 범위의 입력 전압에 대응 가능한 입력 버퍼
US7227402B2 (en) * 2004-08-23 2007-06-05 Micron Technology, Inc. System and method for controlling input buffer biasing current
DE102004054819B3 (de) * 2004-11-12 2006-06-22 Infineon Technologies Ag Elektronische Schaltungsanordnung mit aktiver Regelung bei einem Empfang eines elektrischen Empfangssignals
KR100577566B1 (ko) * 2004-12-28 2006-05-08 삼성전자주식회사 입력버퍼회로
KR100691801B1 (ko) * 2005-02-18 2007-03-12 차동구 버퍼링 회로를 갖는 씨모스 카메라모듈 시험검사 시스템
KR100609619B1 (ko) 2005-07-19 2006-08-08 삼성전자주식회사 동작 모드에 따라 스윙 레벨이 제어되는 데이터 증폭회로및 이를 포함하는 출력 드라이버
US7579877B2 (en) * 2005-08-15 2009-08-25 Winbond Electronics Corporation Comparator
JP2007053436A (ja) 2005-08-15 2007-03-01 Nec Electronics Corp レシーバ回路およびレシーバ回路の動作方法
US7310018B2 (en) 2005-08-23 2007-12-18 Micron Technology, Inc. Method and apparatus providing input buffer design using common-mode feedback
JP4784818B2 (ja) * 2005-10-14 2011-10-05 独立行政法人産業技術総合研究所 四端子二重絶縁ゲート電界トランジスタを用いたｃｍｏｓ増幅器、それを用いた多入力ｃｍｏｓ増幅器、高利得多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器および多入力ｃｍｏｓ差動増幅器
US7512019B2 (en) * 2005-11-02 2009-03-31 Micron Technology, Inc. High speed digital signal input buffer and method using pulsed positive feedback
KR100820158B1 (ko) * 2006-01-25 2008-04-10 엘지전자 주식회사 직렬 인터페이스 장치
US7425847B2 (en) * 2006-02-03 2008-09-16 Micron Technology, Inc. Input buffer with optimal biasing and method thereof
KR100780597B1 (ko) 2006-09-28 2007-11-30 주식회사 하이닉스반도체 입력버퍼
US7639043B2 (en) * 2007-10-05 2009-12-29 Winbond Electronics Corp. LVDS receiver circuit
KR100901769B1 (ko) * 2007-11-15 2009-06-11 한국전자통신연구원 저전압 고정밀도 밴드갭 기준전압 발생기
US7907003B2 (en) * 2009-01-14 2011-03-15 Standard Microsystems Corporation Method for improving power-supply rejection
JP2011061289A (ja) * 2009-09-07 2011-03-24 Elpida Memory Inc 入力バッファ回路
JP5545045B2 (ja) * 2010-06-04 2014-07-09 富士電機株式会社 コンパレータ回路
JP2011259062A (ja) 2010-06-07 2011-12-22 Elpida Memory Inc 半導体装置
US8638157B2 (en) * 2011-05-23 2014-01-28 Arm Limited Level shifting circuitry
US8823454B2 (en) 2012-03-30 2014-09-02 Freescale Semiconductor, Inc. Fully complementary self-biased differential receiver with startup circuit
KR101895469B1 (ko) 2012-05-18 2018-09-05 삼성전자주식회사 입력 버퍼
KR20130130478A (ko) * 2012-05-22 2013-12-02 삼성전자주식회사 입력 버퍼
US9077289B2 (en) * 2013-06-14 2015-07-07 Qualcomm Incorporated Self-biased receiver
KR102155190B1 (ko) 2014-05-12 2020-09-11 삼성전자주식회사 입력 버퍼 및 이를 포함하는 메모리 장치
CN104660192B (zh) * 2015-01-19 2017-09-15 东南大学 一种固定摆幅高驱动本振波形缓冲器
KR20200145968A (ko) * 2019-06-21 2020-12-31 삼성전자주식회사 적은 노이즈를 포함하는 전압을 출력하도록 구성되는 증폭 회로를 구성하기 위한 전자 회로
US11128291B1 (en) 2020-09-30 2021-09-21 Chengdu Huawei Electronic Technology Co., Ltd. High linearity and low voltage input buffer circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3991380A (en) * 1976-02-09 1976-11-09 Rca Corporation Complementary field effect transistor differential amplifier
US4206418A (en) * 1978-07-03 1980-06-03 Rca Corporation Circuit for limiting voltage differential in differential amplifiers
JPH0773205B2 (ja) * 1983-12-20 1995-08-02 株式会社日立製作所 レベル変換回路
US5486778A (en) * 1993-03-10 1996-01-23 Brooktree Corporation Input buffer for translating TTL levels to CMOS levels
KR970008718A (ko) 1995-07-31 1997-02-24 윤종용 전 지
US6181172B1 (en) 1995-12-27 2001-01-30 Philips Electronics North America Corp. High voltage detect circuit with increased long term reliability
US5990708A (en) 1997-02-03 1999-11-23 Texas Instruments Incorporated Differential input buffer using local reference voltage and method of construction
US6118318A (en) 1997-05-09 2000-09-12 International Business Machines Corporation Self biased differential amplifier with hysteresis
US6023174A (en) * 1997-07-11 2000-02-08 Vanguard International Semiconductor Corporation Adjustable, full CMOS input buffer for TTL, CMOS, or low swing input protocols
US5942940A (en) * 1997-07-21 1999-08-24 International Business Machines Corporation Low voltage CMOS differential amplifier
JP3105862B2 (ja) 1998-02-27 2000-11-06 日本電気株式会社 電圧比較回路
KR100327658B1 (ko) * 1998-06-29 2002-08-13 주식회사 하이닉스반도체 데이타입력버퍼
US6169424B1 (en) * 1998-11-03 2001-01-02 Intel Corporation Self-biasing sense amplifier

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100352164C (zh) * 2004-11-16 2007-11-28 矽成积体电路股份有限公司 用于降低功率消耗的输入缓冲器电路
CN100353667C (zh) * 2004-11-16 2007-12-05 矽成积体电路股份有限公司 用于稳定逻辑转换点的输入缓冲器电路
CN101359898B (zh) * 2007-07-31 2011-07-06 展讯通信（上海）有限公司 动态cmos运算放大器的压摆率增加器
CN102163411A (zh) * 2010-02-12 2011-08-24 瑞萨电子株式会社 适于输入电平转换的差分放大器架构
CN102035535A (zh) * 2010-11-02 2011-04-27 中国电子科技集团公司第二十四研究所 低压输入缓冲器电路
CN102035535B (zh) * 2010-11-02 2012-11-07 中国电子科技集团公司第二十四研究所 低压输入缓冲器电路
CN102736658A (zh) * 2011-04-12 2012-10-17 海力士半导体有限公司 缓冲器控制电路和包括所述缓冲器控制电路的集成电路
CN102736658B (zh) * 2011-04-12 2016-02-24 海力士半导体有限公司 缓冲器控制电路和包括所述缓冲器控制电路的集成电路
CN104113310A (zh) * 2013-04-22 2014-10-22 三星显示有限公司 失配差分电路
CN104113310B (zh) * 2013-04-22 2018-05-29 三星显示有限公司 失配差分电路
CN106160681A (zh) * 2015-03-30 2016-11-23 中航（重庆）微电子有限公司 一种自偏置cmos差分放大器
CN107293320A (zh) * 2016-03-31 2017-10-24 三星电子株式会社 支持多种通信标准的接收接口电路和包括其的存储系统

Also Published As

Publication number Publication date
ITMI20001121A0 (it) 2000-05-19
GB2350246A (en) 2000-11-22
JP2000357961A (ja) 2000-12-26
KR20000076683A (ko) 2000-12-26
JP3803229B2 (ja) 2006-08-02
KR100366616B1 (ko) 2003-01-09
US20020011877A1 (en) 2002-01-31
US6452429B1 (en) 2002-09-17
DE10024115A1 (de) 2000-12-28
TW502499B (en) 2002-09-11
ITMI20001121A1 (it) 2001-11-19
US6750684B2 (en) 2004-06-15
IT1317653B1 (it) 2003-07-15
CN1214530C (zh) 2005-08-10
GB0012230D0 (en) 2000-07-12

Similar Documents

Publication Publication Date Title
CN1214530C (zh) 用于低压接口的高速输入缓冲器电路
CN1023531C (zh) 差分读出放大器
KR940006965B1 (ko) 출력회로
US6501306B1 (en) Data output circuit for semiconductor device with level shifter and method for outputting data using the same
KR100210628B1 (ko) 반도체 집적회로용 입력 버퍼 회로
US7432762B2 (en) Circuit having enhanced input signal range
CN1254917C (zh) 输入缓冲电路
US5200921A (en) Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages
CN1941199A (zh) 用于动态随机存取存储器的输出驱动器
US5278467A (en) Self-biasing input stage for high-speed low-voltage communication
US7119600B2 (en) Wide common mode high-speed differential receiver using thin and thick gate oxide MOSFETS in deep-submicron technology
US6320422B1 (en) Complementary source coupled logic
JPH09501294A (ja) 半導体装置
US6630847B2 (en) Rail-to-rail CMOS comparator
KR100266628B1 (ko) 입력버퍼 회로
US5402081A (en) Input buffer circuit with improved speed performance
IE820493L (en) Buffer circuit
US6803788B2 (en) SSTL voltage translator with dynamic biasing
KR0158110B1 (ko) 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼
US20100123484A1 (en) Ac/dc input buffer
US5999017A (en) CMOS implemented output buffer circuit for providing ECL level signals
US5446400A (en) GTL compatible BICMOS input stage
Chauhan et al. A high performance, high voltage output buffer in a low voltage CMOS process
KR20000000993A (ko) 데이타 입력버퍼
CN1120574C (zh) 锁存电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050810

Termination date: 20140519