KR100366616B1

KR100366616B1 - 저전압 인터페이스용 고속 입력버퍼 회로

Info

Publication number: KR100366616B1
Application number: KR10-2000-0007522A
Authority: KR
Inventors: 임규남
Original assignee: 삼성전자 주식회사
Priority date: 1999-05-19
Filing date: 2000-02-17
Publication date: 2003-01-09
Also published as: CN1214530C; IT1317653B1; JP2000357961A; US6750684B2; CN1274997A; US6452429B1; JP3803229B2; TW502499B; KR20000076683A; GB0012230D0; ITMI20001121A1; US20020011877A1; GB2350246A; DE10024115A1; ITMI20001121A0

Abstract

저전압 인터페이스와 통상의 LVTTL 인터페이스를 동시에 만족시키며 동작속도가 빠른 입력버퍼 회로가 개시된다. 상기 입력버퍼 회로에서는, 셀프 바이어스드 차동증폭 회로에서 발생되는 셀프 바이어스 전압이 상기 차동증폭 회로 자체에서 커먼 모드(Common mode) 입력전압을 트랙킹(Tracking)하는 데 이용될 뿐만아니라 상기 차동증폭 회로에 전류를 공급하는 전류소스(Current Source)와 상기 차동증폭 회로로부터 전류를 방출하는 전류싱크(Current Sink)의 전류를 조절하는 데 이용된다. 이에 따라 상기 셀프 바이어스 전압이 일정하게 유지될 수 있으며, 따라서 상기 차동증폭 회로의 전체 트랜스콘덕턴스 이득(gm)이 상기 차동증폭 회로에 입력되는 기준전압의 변화에 무관하게 일정해 지게 되며, 결국 저전압 인터페이스 특성이 향상된다. 또한 상기 입력버퍼 회로는 상기 차동증폭 회로의 출력신호의 반전신호에 응답하여 상기 차동증폭 회로의 출력신호의 스윙폭(Swing width)이 지나치게 커지는 것을 방지하는 스윙폭 제어회로를 더 구비하며, 이에 따라 스큐가 감소되어 동작속도가 향상된다.

Description

저전압 인터페이스용 고속 입력버퍼 회로{High speed input buffer circuit for low voltage interface}

본 발명은 반도체 장치에 관한 것으로서, 특히 입력버퍼 회로에 관한 것이다.

디지털 씨스템에서는 TTL(Transistor-Transistor Logic) 반도체 장치와 CMOS(Complementary Metal Oxide Semiconductor) 반도체 장치가 함께 사용된다. 그러므로 TTL 반도체 장치와 CMOS 반도체 장치 사이에는 인터페이스 회로들이 필요하고, 이에 따라 CMOS 반도체 장치 내부에는 TTL 입력 레벨을 CMOS 레벨로 변환하는 입력버퍼(일반적으로 TTL-to-CMOS 입력버퍼 또는 TTL Compatible 입력버퍼라 칭함)가 포함된다.

한편 근래에는 3.3 볼트의 저 전원전압에서 동작하는 TTL 반도체 장치와 CMOS 반도체 장치가 보편화됨에 따라, CMOS 반도체 장치에는 LVTTL(Low Voltage Transistor-Transistor Logic) 입력 레벨을 CMOS 레벨로 변환하는 입력버퍼가 사용되고 있다. 3.3 볼트의 저 전원전압 동작에서, 전형적인(Typical) LVTTL 입력레벨은 입력 저전압(Input low voltage, VIL)이 0 볼트이고 입력 고전압(Input highvoltage, VIH)가 2.8 볼트이다. 또한 최악의 경우(Worst case) LVTTL 입력레벨은 입력 저전압(VIL max)이 0.8 볼트이고 입력 고전압(VIH min)가 2.0 볼트이다. 통상적으로 CMOS 반도체 장치의 입력버퍼는 LVTTL 레벨 뿐만 SSTL(Small Swing Transistor Logic) 레렐도 CMOS 레벨로 변환될 수 있도록 설계된다.

그런데 최근에 저전압 및 저전력 소모가 매우 중요한 핸드폰과 같은 포터블 정보기기의 발전에 따라, 입력 저전압(VIL)이 0 볼트이고 입력 고전압(VIH)가 2.8볼트인 통상의 LVTTL 인터페이스 뿐만 아니라 입력 저전압(VIL)이 0 볼트이고 입력 고전압(VIH)가 1.8 볼트 정도인 저전압 인터페이스를 동시에 지원할 수 있는 입력버퍼가 요구되고 있다.

그런데 도 1에 도시된 종래의 일반적인 N형 차동 증폭형 입력버퍼와 도 2에 도시된 종래의 일반적인 P형 차동 증폭형 입력버퍼는 1.8 볼트의 저전압 인터페이스와 2.8볼트의 LVTTL 인터페이스를 동시에 만족시키지 못한다. N형 차동 증폭형 입력버퍼는 NMOS 트랜지스터들의 게이트에 입력신호(IN)와 기준전압(VREF)이 인가되는 형태의 차동증폭형 입력버퍼를 말한다. P형 차동 증폭형 입력버퍼는 PMOS 트랜지스터들의 게이트에 입력신호(IN)와 기준전압(VREF)이 인가되는 형태의 차동증폭형 입력버퍼를 말한다.

따라서 저전압 인터페이스와 LVTTL 및 SSTL 인터페이스를 동시에 만족시키기 위해, 셀프 바이어스드(Self-biased) 차동증폭형 입력버퍼가 발표되었다. 대표적인 셀프 바이어스드 차동증폭형 입력버퍼는, 1991년 2월 간행된 IEEE Journal of Solid-State Circuits, Vol. 26, pp. 165-1689에 기재되고 명칭이 "Two novel fully complementary self-biased CMOS differential amplifiers"인 논문에서 M. Bazes에 의해 기술되어 있다. 또한 1999년 2월 간행된 ISSCC Digest of Technical Papers에 기재되고 명칭이 "A 250Mbps/pin, 1Gb Double Data Rate SDRAM with a Bidirectional Delay and an Inter-bank Shared Redundancy Scheme"인 논문에서 Yasuhiro Takai와 Mamoru Fujita가 도 3에 도시된 바와 같은 개선된 셀프 바이어스드 차동증폭형 입력버퍼에 대하여 기술하고 있다.그런데 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼는 기준전압(VREF)이 낮아지면 트랜스콘덕턴스 이득(gm)이 다소 감소되며 이에 따라 저전압 인터페이스 특성이 다소 좋지 않으며 또한 동작속도가 다소 느린 단점이 있다.

따라서, 본 발명이 이루고자하는 기술적 과제는 저전압 인터페이스와 LVTTL 인터페이스를 동시에 만족시키며 동작속도가 빠른 입력버퍼 회로를 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 N형 차동증폭형 입력버퍼의 회로도이다.

도 2는 종래의 P형 차동증폭형 입력버퍼의 회로도이다.

도 3은 종래의 셀프 바이어스드(Self-biased) 차동증폭형 입력버퍼의 회로도이다.

도 4는 본 발명의 제1실시예에 따른 입력버퍼 회로의 회로도이다.

도 5는 본 발명의 제2실시예에 따른 입력버퍼 회로의 회로도이다.

도 6은 본 발명의 제3실시예에 따른 입력버퍼 회로의 회로도이다.

도 7a는 접지전압(VSS)이 0볼트일 때 기준전압(VREF)의 변화에 따른 평균 전달 지연시간(tPD)에 대한 모의실험 결과를 나타내는 그래프이다.

도 7b는 접지전압(VSS)이 0.3볼트일 때 기준전압(VREF)의 변화에 따른 평균 전달 지연시간에 대한 모의실험 결과를 나타내는 그래프이다.

도 8a는 접지전압(VSS)이 0볼트일 때 기준전압(VREF)의 변화에 따른 스큐에 대한 모의실험 결과를 나타내는 그래프이다.

도 8b는 접지전압(VSS)이 0.3볼트일 때 기준전압(VREF)의 변화에 따른 스큐에 대한 모의실험 결과를 나타내는 그래프이다.

도 9는 기준전압(VREF)의 변화에 따른 평균 전류(Iavg)에 대한 모의실험 결과를 나타내는 그래프이다.

상기 기술적 과제를 달성하기 위하여, 기준전압과 입력신호 사이의 전압차에 근거하여 내부 셀프 바이어스 신호 및 출력신호를 발생하는 차동증폭 회로, 상기 내부 셀프 바이어스 신호의 레벨을 일정하게 유지하기 위해 상기 내부 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로에 전류를 공급하고 상기 차동증폭 회로로부터 전류를 방출하는 전류 조절회로, 및 상기 출력신호의 반전신호에 응답하여 상기 출력신호의 스윙폭이 지나치게 커지는 것을 방지하는 스윙폭 제어회로를 구비하는 것을 특징으로 하는 본 발명에 따른 입력버퍼 회로가 제공된다.

바람직하기로는 상기 스윙폭 제어회로는, 상기 출력신호가 출력되는 상기 차동증폭 회로의 출력노드와 상기 전류 조절회로의 제1노드 사이에 접속되고 상기 출력신호의 반전신호에 응답하는 엔모스 트랜지스터, 및 상기 차동증폭 회로의 출력노드와 상기 전류 조절회로의 제2노드 사이에 접속되고 상기 출력신호의 반전신호에 응답하는 피모스 트랜지스터를 구비한다.

바람직하기로는 상기 전류 조절회로는, 전원전압 단자와 상기 차동증폭 회로 사이에 접속되고 상기 내부 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로에 전류를 공급하는 전류소스, 및 상기 차동증폭 회로와 접지전압 단자 사이에 접속되고 상기 내부 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로로부터 전류를 방출하는 전류싱크를 구비한다. 여기에서 상기 전류소스는 피모스 트랜지스터로 구성되고 상기 전류싱크는 엔모스 트랜지스터로 구성되는 것이 바람직하다.

바람직한 일실시예에 따르면, 상기 차동증폭 회로는 셀프 바이어스드 차동증폭기로 구성되고 제1 내지 제4피모스 트랜지스터들과 제1 내지 제4엔모스 트랜지스터들을 포함한다.

상기 제1피모스 트랜지스터는 상기 전류 조절회로의 제1노드와 상기 내부 셀프 바이어스 신호가 출력되는 내부노드 사이에 접속되고 상기 기준전압에 의해 게이팅된다. 상기 제2피모스 트랜지스터는 상기 제1노드와 상기 내부노드 사이에 접속되고 상기 내부 셀프 바이어스 신호에 의해 게이팅된다. 상기 제3피모스 트랜지스터는 상기 제1노드와 상기 출력신호가 출력되는 출력노드 사이에 접속되고 상기 내부 셀프 바이어스 신호에 의해 게이팅된다. 상기 제4피모스 트랜지스터는 상기 제1노드와 상기 출력노드 사이에 접속되고 상기 입력신호에 의해 게이팅된다.

상기 제1엔모스 트랜지스터는 상기 전류 조절회로의 제2노드와 상기 내부노드 사이에 접속되고 상기 기준전압에 의해 게이팅된다. 상기 제2엔모스 트랜지스터는 상기 제2노드와 상기 내부노드 사이에 접속되고 상기 내부 셀프 바이어스 신호에 의해 게이팅된다. 상기 제3엔모스 트랜지스터는 상기 제2노드와 상기 출력노드 사이에 접속되고 상기 내부 셀프 바이어스 신호에 의해 게이팅된다. 상기 제4엔모스 트랜지스터는 상기 제2노드와 상기 출력노드 사이에 접속되고 상기 입력신호에 의해 게이팅된다.

바람직한 다른 실시예에 따르면, 상기 차동증폭 회로는 래치형태의 포지티브 피드백 루프를 포함하는 셀프 바이어스드 래치형 차동증폭기로 구성되고 제1 내지 제5피모스 트랜지스터들과 제1 내지 제5엔모스 트랜지스터들을 포함한다.

상기 제1피모스 트랜지스터는 상기 전류 조절회로의 제1노드와 상기 내부 셀프 바이어스 신호가 출력되는 내부노드 사이에 접속되고 상기 기준전압에 의해 게이팅된다. 상기 제2피모스 트랜지스터는 상기 제1노드와 상기 내부노드 사이에 접속되고 상기 출력신호에 의해 게이팅된다. 상기 제3피모스 트랜지스터는 상기 제1노드와 상기 출력신호가 출력되는 출력노드 사이에 접속되고 상기 내부 셀프 바이어스 신호에 의해 게이팅된다. 상기 제4피모스 트랜지스터는 상기 제1노드와 상기 출력노드 사이에 접속되고 상기 입력신호에 의해 게이팅된다. 상기 제5피모스 트랜지스터는 상기 제1노드에 접속되는 소오스와 상기 내부노드에 공통접속되는 게이트 및 드레인을 갖는다.

상기 제1엔모스 트랜지스터는 상기 전류 조절회로의 제2노드와 상기 내부노드 사이에 접속되고 상기 기준전압에 의해 게이팅된다. 상기 제2엔모스 트랜지스터는 상기 제2노드와 상기 내부노드 사이에 접속되고 상기 출력신호에 의해 게이팅된다. 상기 제3엔모스 트랜지스터는 상기 제2노드와 상기 출력노드 사이에 접속되고 상기 내부 셀프 바이어스 신호에 의해 게이팅된다. 상기 제4엔모스 트랜지스터는 상기 제2노드와 상기 출력노드 사이에 접속되고 상기 입력신호에 의해 게이팅된다. 상기 제5엔모스 트랜지스터는 상기 내부노드에 공통접속되는 게이트 및 드레인과 상기 제2노드에 접속되는 소오스를 갖는다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 제1실시예에 따른 입력버퍼 회로의 회로도이다. 상기 제1실시예에 따른 입력버퍼 회로는 레일 투 레일 커먼 모드(Rail to rail common mode) 입력전압을 향상시킨 입력버퍼 회로로서 셀프 바이어스 스킴을 갖는다.

도 4를 참조하면, 본 발명의 제1실시예에 따른 입력버퍼 회로는, 차동증폭 회로(41), 전류 조절회로(43), 및 스윙폭 제어회로(45)를 구비한다.

상기 차동증폭 회로(41)는 셀프 바이어스드 차동증폭 회로로서 제1노드(N1)와 제2노드(N2) 사이에 접속되고 기준전압(VREF)과 입력신호(IN) 사이의 전압차에 근거하여 내부노드(O1)에 내부 셀프 바이어스 신호를 제공하고 출력노드(O2)에 출력신호를 제공한다.

상기 차동증폭 회로(41)는 P형 차동증폭기와 N형 차동증폭기를 혼합한 형태이고 제1 내지 제4피모스 트랜지스터들(P41,P42,P43,P44), 제1 내지 제4엔모스 트랜지스터들(N41,N42,N43,N44)을 포함한다. 상기 제1피모스 트랜지스터(P41)는 상기 제1노드(N1)와 상기 내부노드(O1) 사이에 접속되고 상기 기준전압(VREF)에 의해 게이팅된다. 상기 제2피모스 트랜지스터(P42)는 상기 제1노드(N1)와 상기 내부노드(O1) 사이에 상기 제1피모스 트랜지스터(P41)와 병렬로 접속되고 상기 내부노드(O1)로부터 출력되는 신호, 즉 상기 셀프 바이어스 신호에 의해 게이팅된다. 상기 제3피모스 트랜지스터(P43)는 상기 제1노드(N1)와 상기 출력노드(O2) 사이에 접속되고 상기 셀프 바이어스 신호에 의해 게이팅된다. 상기 제4피모스 트랜지스터(P44)는 상기 제1노드(N1)와 상기 출력노드(O2) 사이에 상기 제3피모스 트랜지스터(P43)와 병렬로 접속되고 상기 입력신호(IN)에 의해 게이팅된다.

상기 제1엔모스 트랜지스터(N41)는 상기 제2노드(N2)와 상기 내부노드(O1) 사이에 접속되고 상기 기준전압(VREF)에 의해 게이팅된다. 상기 제2엔모스 트랜지스터(N42)는 상기 제2노드(N2)와 상기 내부노드(O1) 사이에 상기 제1엔모스 트랜지스터(N41)와 병렬로 접속되고 상기 셀프 바이어스 신호에 의해 게이팅된다. 상기 제3엔모스 트랜지스터(N43)는 상기 제2노드(N2)와 상기 출력노드(O2) 사이에 접속되고 상기 셀프 바이어스 신호에 의해 게이팅된다. 상기 제4엔모스 트랜지스터(N44)는 상기 제2노드(N2)와 상기 출력노드(O2) 사이에 상기 제3엔모스 트랜지스터(N43)와 병렬로 접속되고 상기 입력신호(IN)에 의해 게이팅된다.

상기 전류 조절회로(43)는 상기 내부노드(O1)로부터 출력되는 상기 셀프 바이어스 신호의 전압레벨을 일정하게 유지하기 위해 상기 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로(41)에 전류를 공급하고 또한 상기 차동증폭 회로(41)로부터 전류를 방출한다.

상기 전류 조절회로(43)는 피모스 트랜지스터(P46)로 구성되는 전류소스와 엔모스 트랜지스터(N46)로 구성되는 전류싱크를 구비한다. 상기 피모스 트랜지스터(P46)는 전원전압 단자(VDD)와 상기 제1노드(N1) 사이에 접속되고 자신의 게이트에 인가되는 상기 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로(41)에 전류를 공급한다. 또한 상기 엔모스 트랜지스터(N46)는 상기 제2노드(N2)와 접지전압 단자(VSS) 사이에 접속되고 자신의 게이트에 인가되는 상기 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로(41)로부터 전류를 방출한다.

이상에서 설명한 바와 같이 도 4에 도시된 본 발명의 제1실시예에 따른 입력버퍼 회로에서는, 상기 내부노드(O1)로부터 출력되는 셀프 바이어스 신호가 상기 차동증폭 회로(41)에서 커먼 모드(Common mode) 입력전압을 트랙킹하는 데 이용될 뿐만아니라 상기 전류소스(P46) 및 상기 전류싱크(N46)의 전류를 조절하는 데 이용된다. 이에 따라 상기 내부노드(O1)로부터 출력되는 상기 셀프 바이어스 신호의 전압레벨이 일정하게 유지될 수 있다. 따라서 도 4에 도시된 본발명의 제1실시예에 따른 입력버퍼 회로에서는, 상기 셀프 바이어스 신호의 전압레벨이 일정하게 유지되므로 상기 차동증폭 회로(41)의 전체 트랜스콘덕턴스 이득(gm)이 상기기준전압(VREF)의 변화에 무관하게 일정해 지게 되며, 결국 저전압 인터페이스 특성이 향상된다.

한편 상기 스윙폭 제어회로(45)는 상기 차동증폭 회로(41)의 출력노드(O2)로부터 출력되는 신호의 반전신호, 즉 인버터(I4)의 출력신호(OUT)에 응답하여 상기 차동증폭 회로(41)의 출력신호의 스윙폭이 지나치게 커지는 것을 방지한다.

상기 스윙폭 제어회로(45)는 엔모스 트랜지스터(N45)와 피모스 트랜지스터(P45)를 구비한다. 상기 엔모스 트랜지스터(N45)는, 상기 제1노드(N1)와 상기 출력노드(O2) 사이에 접속되고 상기 인버터(I4)의 출력신호(OUT)에 응답한다. 또한 상기 피모스 트랜지스터(P45)는, 상기 출력노드(O2)와 상기 제2노드(N2) 사이에 접속되고 상기 인버터의 출력신호(OUT)에 응답한다. 필요에 따라 상기 엔모스 트랜지스터(N45)는 전원전압 단자(VDD)와 상기 출력노드(O2) 사이에 접속될 수 있으며 또한 상기 피모스 트랜지스터(P45)는 상기 출력노드(O2)와 접지전압 단자(VSS) 사이에 접속될 수 있다.

따라서 상기 엔모스 트랜지스터(N45)는 상기 출력노드(O2)의 전압레벨이 지나치게 낮아지는 것을 방지하고, 상기 피모스 트랜지스터(P45)는 상기 출력노드(O2)의 전압레벨이 지나치게 높아지는 것을 방지한다. 다시말해 상기 엔모스 트랜지스터(N45) 및 상기 피모스 트랜지스터(P45)는 상기 출력노드(O2)로부터 출력되는 신호의 스윙폭이 지나치게 커지는 것을 방지한다.

따라서 도 4에 도시된 본발명의 제1실시예에 따른 입력버퍼 회로에서는, 상기 스윙폭 제어회로(45)에 의해 상기 출력노드(O2)로부터 출력되는 신호의 스윙폭이 지나치게 커지는 것이 방지되므로, 스큐가 감소되어 동작속도가 향상된다.

도 5를 참조하면, 본 발명의 제2실시예에 따른 입력버퍼 회로는, 차동증폭 회로(41A)의 연결관계가 상기 제1실시예의 것과 다르고 나머지는 상기 제1실시예와 동일하다.

상기 차동증폭 회로(41A)에서는, 내부노드(O1)로부터 출력되는 셀프 바이어스 신호에 의해 게이팅되는 피모스 트랜지스터들(P42A,P43A)의 소오스들이 전원전압 단자(VDD)에 직접 접속된다. 또한 상기 셀프 바이어스 신호에 의해 게이팅되는 엔모스 트랜지스터들(N42A,N43A)의 소오스들이 접지전압 단자(VSS)에 직접 접속된다.

이에 따라 상기 피모스 트랜지스터들(P42A,P43A)과 상기 엔모스 트랜지스터들(N42A,N43A)을 통해 좀더 많은 전류가 흐르게 되며, 이에 따라 동작속도가 더 향상된다.

도 6을 참조하면, 본 발명의 제3실시예에 따른 입력버퍼 회로는, 차동증폭 회로(41B)의 구성이 상기 제1실시예의 것과 다르고 나머지는 상기 제1실시예와 동일하다.

상기 차동증폭 회로(41B)는 래치형태의 포지티브 피드백 루프를 포함하는 셀프 바이어스드 래치형 차동증폭 회로이다. 상기 차동증폭 회로(41B)는 제1노드(N1)와 제2노드(N2) 사이에 접속되고 기준전압(VREF)과 입력신호(IN) 사이의 전압차에근거하여 내부노드(O1)에 셀프 바이어스 신호를 제공하고 출력노드(O2)에 출력신호를 제공한다.

상기 차동증폭 회로(41B)는 P형 래치형 차동증폭기와 N형 래치형 차동증폭기를 혼합한 형태이며 제1 내지 제4피모스 트랜지스터들(P41, P42B,P43B,P44), 제1 내지 제4엔모스 트랜지스터들(N41,N42B,N43B,N44)을 포함한다. 상기 제1 및 제4피모스 트랜지스터(P41,P44)와 상기 제1 및 제4엔모스 트랜지스터(N41,N44)는 상기 제1실시예의 것들과 동일한 연결관계를 갖는다. 상기 제2피모스 트랜지스터(P42B)는 상기 제1노드(N1)와 상기 내부노드(O1) 사이에 접속되고 상기 출력노드(O2)로부터 출력되는 신호에 의해 게이팅된다. 상기 제3피모스 트랜지스터(P43B)는 상기 제1노드(N1)와 상기 출력노드(O2) 사이에 접속되고 상기 내부노드(O2)로부터 출력되는 상기 셀프 바이어스 신호에 의해 게이팅된다. 상기 제2엔모스 트랜지스터(N42B)는 상기 제2노드(N2)와 상기 내부노드(O1) 사이에 접속되고 상기 출력노드(O2)로부터 출력되는 신호에 의해 게이팅된다. 상기 제3엔모스 트랜지스터(N43B)는 상기 제2노드(N2)와 상기 출력노드(O2) 사이에 접속되고 상기 셀프 바이어스 신호에 의해 게이팅된다.

즉 상기 차동증폭 회로(41B)에서는 상기 제2 및 제3피모스 트랜지스터(P42B,P43B)와 상기 제2 및 제3엔모스 트랜지스터(N42B,N43B)가 래치 형태의 포지티브 피드백 루프를 형성한다.

또한 상기 차동증폭 회로(41B)는, 상기 포지티브 피드백 루프 이득에 의하여 바이어스 점(Bias Point)이 래치될 가능성이 있으므로, 루프이득(Loop Gain)을 감소시키기 위해 다이오드 형태의 제5피모스 트랜지스터(P47) 및 다이오드 형태의 제5엔모스 트랜지스터(N47)를 더 포함한다. 상기 제5피모스 트랜지스터(P47)는 상기 제1노드(N1)에 접속되는 소오스와 상기 내부노드(O1)에 공통접속되는 게이트 및 드레인을 갖는다. 상기 제5엔모스 트랜지스터(N47)는 상기 내부노드(O1)에 공통접속되는 게이트 및 드레인과 상기 제2노드(N2)에 접속되는 소오스를 갖는다.

좀더 설명하면, 상기 제5피모스 트랜지스터(P47)는 상기 내부노드(O1)의 전압이 지나치게 낮아지는 것을 방지하기 위해 상기 내부노드(O1)의 전압이 소정의 전압 이하일 때 턴온되어 상기 내부노드(O1)에 전류를 공급한다. 즉 상기 제5피모스 트랜지스터(P47)의 게이트와 소오스 사이의 전압(Vgs)이 이의 문턱전압(Vtp)보다 커질 경우에, 상기 제5피모스 트랜지스터(P47)가 턴온되어 상기 내부노드(O1)에 전류가 공급된다. 또한 상기 제5엔모스 트랜지스터(N47)는 상기 내부노드(O1)의 전압이 지나치게 높아지는 것을 방지하기 위해 상기 내부노드(O1)의 전압이 소정의 전압 이상일 때 턴온되어 상기 내부노드(O1)의 전류를 싱킹(Sinking)한다. 즉 상기 제5엔모스 트랜지스터(N47)의 게이트와 소오스 사이의 전압(Vgs)이 이의 문턱전압(Vtn)보다 커질 경우에는, 상기 제5엔모스 트랜지스터(N47)가 턴온되어 상기 내부노드(O1)의 전류가 싱크(Sink)된다.

따라서 상기 제5피모스 트랜지스터(P47) 및 제5엔모스 트랜지스터(N47)에 의해 셀프 바이어싱(Self Biasing)이 이루어지게 되어 루프이득이 안정적으로 제어된다.

이하 도 6에 도시된 본 발명의 제3실시예에 따른 입력버퍼 회로의 동작을 좀더 설명하겠다.

기준전압(VREF)이 소정의 전압 이상일 때는 상기 차동증폭 회로(41B)의 P형 래치형 차동증폭기와 N형 래치형 차동증폭기가 모두 동작되며, 이에 따라 상기 차동증폭 회로(41B)의 전체 트랜스콘덕턴스 이득(gm)은 2gm0가 된다.

반면에 상기 기준전압(VREF)이 예컨데 0.9볼트 이하로 낮을 때는 상기 차동증폭 회로(41B)의 P형 래치형 차동증폭기 만이 동작되며 이에 따라 상기 차동증폭 회로(41B)의 전체 트랜스콘덕턴스 이득(gm)은 P형 Source-Coupled Pair에 의한 이득, 즉gm0와 포지티브 피드백 NMOS 루프에 의한 이득이 합해진 값이 된다. 여기에서 상기 포지티브 피드백 NMOS 루프에 의한 이득을 (2-)gm0가 되도록 만들면 상기 차동증폭 회로(41B)의 전체 트랜스콘덕턴스 이득(gm)이 2gm0가 될 수 있다. 따라서 상기 차동증폭 회로(41B)에서는 전체 트랜스콘덕턴스 이득(gm)이 상기 기준 전압(VREF)의 변화에 무관하게 대체로 일정하게 유지될 수 있다.

또한 도 4에 도시된 제1실시예에서와 마찬가지로, 상기 내부노드(O1)로부터 출력되는 셀프 바이어스 신호가 상기 차동증폭 회로(41B)에서 이용될 뿐만아니라 상기 전류소스(P46) 및 상기 전류싱크(N46)의 전류를 조절하는 데 이용된다. 이에 따라 상기 내부노드(O1)로부터 출력되는 상기 셀프 바이어스 신호의 전압레벨이 일정하게 유지된다.

따라서 도 6에 도시된 본발명의 제3실시예에 따른 입력버퍼 회로에서는, 상기 셀프 바이어스 신호의 전압레벨이 일정하게 유지되므로 이러한 요인에 의해서도상기 차동증폭 회로(41)의 전체 트랜스콘덕턴스 이득(gm)이 상기 기준전압(VREF)의 변화에 무관하게 일정해 지게 되며, 결국 저전압 인터페이스 특성이 향상된다.

또한 상기 제3실시예에 따른 입력버퍼 회로는, 도 4에 도시된 제1실시예와 마찬가지로, 상기 출력노드(O2)로부터 출력되는 신호의 스윙폭이 지나치게 커지는 것을 방지하기 위한 스윙폭 제어회로(45)를 구비하며, 이에 따라 스큐가 감소되어 동작속도가 향상된다.

한편 상기 제1 내지 제3실시예에서의 스윙폭 제어회로(45)는 스큐를 감소시키고 동작속도를 향상시키기 위해 셀프 바이어스드 차동증폭 회로가 아닌 일반적인 차동증폭 회로의 출력노드에 연결되어 사용될 수 있다.

도 7a 내지 도 9는 도 1 내지 도 3에 도시된 종래의 입력버퍼들과 도 4에 도시된 본 발명에 따른 입력버퍼에 대한 저전압 인터페이스 성능을 보이는 모의실험(Simulation) 결과를 나타내는 그래프들이다. 실험조건은 전원전압(VDD)이 2.8볼트이고 온도가 100℃이며 입력신호(IN)는 VREF±0.35볼트이다. 또한 접지잡음(Ground Noise)에 대한 면역성(Immunity)을 보기 위하여 접지전압(VSS)이 0볼트일 때와 0.3볼트일 때에 대하여 각각 모의실험을 하였다.

도 7a는 접지전압(VSS)이 0볼트일 때 상기 기준전압(VREF)의 변화에 따른 평균 전달 지연시간(Average Propagation Delay Time)(tPD)에 대한 모의실험 결과를 나타낸다. 여기에서 A1은 도 2에 도시된 P형 차동 증폭형 입력버퍼의 평균 전달 지연시간이고, A2는 도 1에 도시된 N형 차동 증폭형 입력버퍼의 평균 전달 지연시간이고, A3는 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 평균 전달 지연시간이며, A4는 도 4에 도시된 본 발명에 따른 입력버퍼의 평균 전달 지연시간이다.

도 7b는 접지전압(VSS)이 0.3볼트일 때 상기 기준전압(VREF)의 변화에 따른 평균 전달 지연시간(tPD)에 대한 모의실험 결과를 나타낸다. 여기에서 B1은 도 2에 도시된 P형 차동 증폭형 입력버퍼의 평균 전달 지연시간이고, B2는 도 1에 도시된 N형 차동 증폭형 입력버퍼의 평균 전달 지연시간이고, B3는 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 평균 전달 지연시간이며, B4는 도 4에 도시된 본 발명에 따른 입력버퍼의 평균 전달 지연시간이다.

도 7b를 참조하면, 접지전압(VSS)이 0.3볼트일 경우 상기 N형 차동 증폭형 입력버퍼의 평균 전달 지연시간(B2)은 기준전압(VREF)이 약 1.0볼트 이하일 때 급격히 길어지고 상기 P형 차동 증폭형 입력버퍼의 평균 전달 지연시간(B1)은 기준전압(VREF)이 약 0.7볼트 이하일 때 급격히 길어진다. 또한 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 평균 전달 지연시간(B3)도 기준전압(VREF)이 약 0.7볼트 이하일 때 급격히 길어진다. 즉 평균 전달 지연시간 측면에서 고려할 때, 도 1에 도시된 N형 차동 증폭형 입력버퍼, 도 2에 도시된 P형 차동 증폭형 입력버퍼, 및 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼는 접지잡음에 취약하며 또한 저전압 인터페이스 용으로는 부적절한 것을 알 수 있다.

반면에 도 4에 도시된 본 발명에 따른 입력버퍼의 평균 전달 지연시간(B4)은 접지전압(VSS)이 0.3볼트일 경우에도 기준전압(VREF)의 변화에 따라 대체로 일정하다. 즉 평균 전달 지연시간 측면에서 고려할 때, 도 4에 도시된 본 발명에 따른 입력버퍼는 접지잡음에 덜 취약하며 저전압 인터페이스 용으로 적절한 것을 알 수 있다.

한편 도 7a 및 도 7b를 참조하면, 도 4에 도시된 본 발명에 따른 입력버퍼의 평균 전달 지연시간(A4,B4)은 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 평균 전달 지연시간(A3,B3)과 대체로 비슷한 것을 알 수 있다.

도 8a는 접지전압(VSS)이 0볼트일 때 상기 기준전압(VREF)의 변화에 따른 스큐(Skew)에 대한 모의실험 결과를 나타낸다. 여기에서 C1은 도 2에 도시된 P형 차동 증폭형 입력버퍼의 스큐이고, C2는 도 1에 도시된 N형 차동 증폭형 입력버퍼의 스큐이고, C3는 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 스큐이며, C4는 도 4에 도시된 본 발명에 따른 입력버퍼의 스큐이다.

도 8b는 접지전압(VSS)이 0.3볼트일 때 상기 기준전압(VREF)의 변화에 따른 스큐에 대한 모의실험 결과를 나타낸다. 여기에서 D1은 도 2에 도시된 P형 차동 증폭형 입력버퍼의 스큐이고, D2는 도 1에 도시된 N형 차동 증폭형 입력버퍼의 스큐이고, D3는 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 스큐이며, D4는 도 4에 도시된 본 발명에 따른 입력버퍼의 스큐이다.

도 8a 및 도 8b를 참조하면, 도 2에 도시된 P형 차동 증폭형 입력버퍼의 스큐(C1,D1)와 도 1에 도시된 N형 차동 증폭형 입력버퍼의 스큐(C2,D2)가 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 스큐(C3,D3)와 도 4에 도시된 본 발명에 따른 입력버퍼의 스큐(C4,D4)에 비하여 비교적 길다. 또한 도 8B를 참조하면, 접지전압(VSS)이 0.3볼트일 경우 상기 P형 차동 증폭형 입력버퍼의 스큐(D1)는 기준전압(VREF)이 약 0.9볼트 이하일 때 급격히 길어지고 상기 N형 차동 증폭형 입력버퍼의 스큐(D2)는 기준전압(VREF)이 약 0.8볼트 이하일 때 급격히 길어진다. 또한 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 스큐(D3)도 기준전압(VREF)이 약 0.9볼트 이하일 때 급격히 길어진다. 즉 스큐 측면에서 고려할 때, 도 1에 도시된 N형 차동 증폭형 입력버퍼, 도 2에 도시된 P형 차동 증폭형 입력버퍼, 및 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼는 접지잡음에 취약하며 또한 저전압 인터페이스 용으로는 부적절한 것을 알 수 있다.

반면에 도 4에 도시된 본 발명에 따른 입력버퍼의 스큐(C4,D4)는 기준전압(VREF)의 변화에 따라 대체로 일정하다. 즉 스큐 측면에서 고려할 때, 도 4에 도시된 본 발명에 따른 입력버퍼는 접지잡음에 덜 취약하며 저전압 인터페이스 용으로 적절한 것을 알 수 있다.

한편 도 4에 도시된 본 발명에 따른 입력버퍼의 스큐(C4,D4)는 도 1 내지 도 3에 도시된 종래의 입력버퍼들의 스큐에 비하여 훨씬 짧은 것을 알 수 있다.

도 9는 상기 기준전압(VREF)의 변화에 따른 평균 전류(Iavg)에 대한 모의실험 결과를 나타낸다. 도 9에 있어서, E1은 도 2에 도시된 P형 차동 증폭형 입력버퍼의 평균 전류(Iavg)이고, E2는 도 1에 도시된 N형 차동 증폭형 입력버퍼의 평균 전류이고, E3는 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼의 평균 전류이며, E4는 도 4에 도시된 본 발명에 따른 입력버퍼의 평균 전류이다.

도 9를 참조하면, 도 3에 도시된 셀프 바이어스드 차동증폭형 입력버퍼가 가장 많은 전류를 소모한다.

결론적으로, 도 4에 도시된 본 발명에 따른 입력버퍼는 평균 전달 지연시간및 스큐 측면에서 고려할 때 접지잡음에 덜 취약하며 저전압 인터페이스 용으로 적절하다. 또한 본 발명에 따른 입력버퍼의 평균 전달 지연시간 및 스큐는 도 1 내지 도 3에 도시된 종래의 입력버퍼들의 평균 전달 지연시간 및 스큐에 비하여 짧다. 즉 본 발명에 따른 입력버퍼의 동작속도가 도 1 내지 도 3에 도시된 종래의 입력버퍼의 동작속도보다 빠르다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 입력버퍼 회로는, 저전압 인터페이스와 통상의 LVTTL 인터페이스를 동시에 만족시킬 수 있으며 또한 동작속도가 빠른 장점이 있다.

Claims

기준전압과 입력신호 사이의 전압차에 근거하여 내부 셀프 바이어스 신호 및 출력신호를 발생하는 차동증폭 회로;

상기 내부 셀프 바이어스 신호의 레벨을 일정하게 유지하기 위해 상기 내부 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로에 전류를 공급하고 상기 차동증폭 회로로부터 전류를 방출하는 전류 조절회로; 및

상기 출력신호의 반전신호에 응답하여 상기 출력신호의 스윙폭이 지나치게 커지는 것을 방지하는 스윙폭 제어회로를 구비하는 것을 특징으로 하는 입력버퍼 회로.
제1항에 있어서, 상기 스윙폭 제어회로는,

상기 출력신호가 출력되는 상기 차동증폭 회로의 출력노드와 상기 전류 조절회로의 제1노드 사이에 접속되고, 상기 출력신호의 반전신호에 응답하는 엔모스 트랜지스터; 및

상기 차동증폭 회로의 출력노드와 상기 전류 조절회로의 제2노드 사이에 접속되고, 상기 출력신호의 반전신호에 응답하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 입력버퍼 회로.
제1항에 있어서, 상기 스윙폭 제어회로는,

상기 출력신호가 출력되는 상기 차동증폭 회로의 출력노드와 전원전압 단자 사이에 접속되고, 상기 출력신호의 반전신호에 응답하는 엔모스 트랜지스터; 및

상기 차동증폭 회로의 출력노드와 접지전압 단자 사이에 접속되고, 상기 출력신호의 반전신호에 응답하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는입력버퍼 회로.
제1항에 있어서, 상기 전류 조절회로는,

전원전압 단자와 상기 차동증폭 회로 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로에 전류를 공급하는 전류소스; 및

상기 차동증폭 회로와 접지전압 단자 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 응답하여 상기 차동증폭 회로로부터 전류를 방출하는 전류싱크를 구비하는 것을 특징으로 하는 입력버퍼 회로.
제4항에 있어서, 상기 전류소스는 피모스 트랜지스터인 것을 특징으로 하는 입력버퍼 회로.
제4항에 있어서, 상기 전류싱크는 엔모스 트랜지스터인 것을 특징으로 하는 입력버퍼 회로.
제1항에 있어서, 상기 차동증폭 회로는,

상기 전류 조절회로의 제1노드와 상기 내부 셀프 바이어스 신호가 출력되는 내부노드 사이에 접속되고, 상기 기준전압에 의해 게이팅되는 제1피모스 트랜지스터;

상기 제1노드와 상기 내부노드 사이에 접속되고, 상기 내부 셀프 바이어스신호에 의해 게이팅되는 제2피모스 트랜지스터;

상기 제1노드와 상기 출력신호가 출력되는 출력노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제3피모스 트랜지스터;

상기 제1노드와 상기 출력노드 사이에 접속되고, 상기 입력신호에 의해 게이팅되는 제4피모스 트랜지스터;

상기 전류 조절회로의 제2노드와 상기 내부노드 사이에 접속되고, 상기 기준전압에 의해 게이팅되는 제1엔모스 트랜지스터;

상기 제2노드와 상기 내부노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제2엔모스 트랜지스터;

상기 제2노드와 상기 출력노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제3엔모스 트랜지스터; 및

상기 제2노드와 상기 출력노드 사이에 접속되고, 상기 입력신호에 의해 게이팅되는 제4엔모스 트랜지스터를 구비하는 것을 특징으로 하는 입력버퍼 회로.
제1항에 있어서, 상기 차동증폭 회로는,

상기 전류 조절회로의 제1노드와 상기 내부 셀프 바이어스 신호가 출력되는 내부노드 사이에 접속되고, 상기 기준전압에 의해 게이팅되는 제1피모스 트랜지스터;

전원전압 단자와 상기 내부노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제2피모스 트랜지스터;

상기 전원전압 단자와 상기 출력신호가 출력되는 출력노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제3피모스 트랜지스터;

상기 제1노드와 상기 출력노드 사이에 접속되고, 상기 입력신호에 의해 게이팅되는 제4피모스 트랜지스터;

상기 전류 조절회로의 제2노드와 상기 내부노드 사이에 접속되고, 상기 기준전압에 의해 게이팅되는 제1엔모스 트랜지스터;

접지전압 단자와 상기 내부노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제2엔모스 트랜지스터;

상기 접지전압 단자와 상기 출력노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제3엔모스 트랜지스터; 및

상기 전류 조절회로의 제2노드와 상기 출력노드 사이에 접속되고, 상기 입력신호에 의해 게이팅되는 제4엔모스 트랜지스터를 구비하는 것을 특징으로 하는 입력버퍼 회로.
제1항에 있어서, 상기 차동증폭 회로는,

상기 전류 조절회로의 제1노드와 상기 내부 셀프 바이어스 신호가 출력되는 내부노드 사이에 접속되고, 상기 기준전압에 의해 게이팅되는 제1피모스 트랜지스터;

상기 제1노드와 상기 내부노드 사이에 접속되고, 상기 출력신호에 의해 게이팅되는 제2피모스 트랜지스터;

상기 제1노드와 상기 출력신호가 출력되는 출력노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제3피모스 트랜지스터;

상기 제1노드와 상기 출력노드 사이에 접속되고, 상기 입력신호에 의해 게이팅되는 제4피모스 트랜지스터;

상기 전류 조절회로의 제2노드와 상기 내부노드 사이에 접속되고, 상기 기준전압에 의해 게이팅되는 제1엔모스 트랜지스터;

상기 제2노드와 상기 내부노드 사이에 접속되고, 상기 출력신호에 의해 게이팅되는 제2엔모스 트랜지스터;

상기 제2노드와 상기 출력노드 사이에 접속되고, 상기 내부 셀프 바이어스 신호에 의해 게이팅되는 제3엔모스 트랜지스터; 및

상기 제2노드와 상기 출력노드 사이에 접속되고, 상기 입력신호에 의해 게이팅되는 제4엔모스 트랜지스터를 구비하는 것을 특징으로 하는 입력버퍼 회로.
제9항에 있어서, 상기 차동증폭 회로는,

상기 제1노드에 접속되는 소오스와 상기 내부노드에 공통접속되는 게이트 및 드레인을 갖는 제5피모스 트랜지스터; 및

상기 내부노드에 공통접속되는 게이트 및 드레인과 상기 제2노드에 접속되는 소오스를 갖는 제5엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 입력버퍼 회로.
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