JP2007053436A - レシーバ回路およびレシーバ回路の動作方法 - Google Patents

Abstract

【課題】
消費電力の増加を抑制しつつ、高速に動作するレシーバ回路を提供する。
【解決手段】
第１入力信号（０Ｖ、Ｈｉ−Ｚ）に応答して第１電流を生成する第１受信部（８−１）と第２入力信号（Ｈｉ−Ｚ、０Ｖ）に応答して第２電流を生成する第２受信部（８−２）とを有し、前記第１電流と前記第２電流とに基づいて増幅信号を生成する信号受信回路（６）と、前記増幅信号に基づいて帰還信号（ＯＵＴ＿Ｔ，ＯＵＴ＿Ｂ）を生成する帰還信号生成回路（７）と具備するレシーバ回路（２）を構成する。そのレシーバ回路（２）において、前記信号受信回路（６）は、前記帰還信号生成回路（７）から帰還される前記帰還信号（ＯＵＴ＿Ｔ，ＯＵＴ＿Ｂ）に基づいて、前記第１受信部（８−１）が前記第１電流を生成する駆動能力と前記第２受信部（８−２）が前記第２電流を生成する駆動能力とを決定する。
【選択図】 図４

Description

本発明は、レシーバ回路およびレシーバ回路の動作方法に関する。

現在普及しているコンピュータシステムにおけるデータ伝送技術として、ＬＶＤＳ（Low Voltage Differential Signaling：低電圧差動伝送）と呼ばれる技術が知られている（例えば、特許文献１〜３参照。）。

図１は、従来のデータ伝送システム１０１の構成を示すブロック図である。図１を参照すると、従来のデータ伝送システム１０１は、信号を送信する送信側集積回路１０３と、その信号を受信する受信側集積回路１０２とを含んで構成され、それらは伝送路１０４を介して接続されている。従来のデータ伝送システム１０１において、送信側集積回路１０３は送信回路１０５を含んで構成されている。また、受信側集積回路１０２は、受信回路１０８と、ラッチ回路１０７と、バイアス回路１０９とを含んで構成されている。送信回路１０５から出力される送信信号は、伝送路１０４を介して受信回路１０８に送信される。受信回路１０８は、送信信号を受け取ると、バイアス回路１０９から供給されるバイアスに基づいて、その送信信号を増幅し、ラッチ回路１０７に供給する。ラッチ回路１０７は、増幅された送信信号を波形整形した後、出力端子ＯＵＴから出力する。

以下に、従来のデータ伝送システム１０１の詳細な構成および動作に関して説明を行う。図２は、従来のデータ伝送システム１０１における送信側集積回路１０３の構成を示す回路図である。図２を参照すると、従来の送信側集積回路１０３は、第１インバータ１１１と、第２インバータ１１２とを備えている。また、送信側集積回路１０３を構成する送信回路１０５は、送信側第１トランジスタ１１３と、送信側第２トランジスタ１１４とを含んで構成されている。

図２に示されているように、第１インバータ１１１の出力端は、第２インバータ１１２の入力端に接続されている。また、第１インバータ１１１の出力端は、送信側第１ノード１０５を介して送信側第１トランジスタ１１３のゲートに接続されている。また、送信側第１トランジスタ１１３のドレインは第２伝送路１０４−２に接続されている。同様に第２インバータ１１２の出力端は送信側第２トランジスタ１１４のゲートに接続され、送信側第２トランジスタ１１４のドレインは第１伝送路１０４−１に接続されている。

従来の送信側集積回路１０３において、送信側集積回路１０３の入力端子ＩＮにＨｉｇｈレベルの信号が入力されると、送信側第１トランジスタ１１３のゲートにＬｏｗレベルの信号が印加される。そのため、送信側第１トランジスタ１１３は、そのＬｏｗレベルの信号に応答して非活性化する。このとき、送信側第２トランジスタ１１４のゲートにはＨｉｇｈレベルの信号が印加されるので、送信側第２トランジスタ１１４は、Ｈｉｇｈレベルの信号に応答して活性化状態になる。それにより、送信側集積回路１０３の入力端子ＩＮにＨｉｇｈレベルの信号が入力されると、第１伝送路１０４−１が０Ｖ、第２伝送路１０４−２がＨｉ−Ｚ（ハイインピーダンス）状態となる。

図３は、従来のデータ伝送システム１０１における受信側集積回路１０２の構成を示す回路図である。上述したように、従来の受信側集積回路１０２は、受信回路１０８と、ラッチ回路１０７と、バイアス回路１０９とを備えている。ラッチ回路１０７は、ラッチ回路１１６と出力回路側インバータ１１８とを含んで構成され、受信回路１０８から供給される正転信号と反転信号とに基づいて出力信号を生成して、出力端子ＯＵＴを介して出力している。

受信回路１０８は、正転信号出力ノードＮ１０１を介して正転信号を出力する正転信号出力回路と、反転信号出力ノードＮ１０２を介して反転信号を出力する反転信号出力回路を含んで構成されている。図３に示されているように、正転信号出力回路には、正転側増幅段を形成する正転側第１増幅部１２１と正転側第２増幅部１２２とが備えられ、それらのゲートは受信側第２ノードＮ１１２を介して接続されている。正転側増幅段と電源線ＶＤＤとの間には、カレントミラー回路を形成する正転側第１ＰＭＯＳトランジスタ１２３と正転側第２ＰＭＯＳトランジスタ１２４とが備えられている。また、正転側増幅段と接地線ＧＮＤとの間には、受信側第１定電流源１２５と受信側第２定電流源１２６とが備えられ、それらのゲートは受信側第５ノードＮ１１５を介して接続されている。

同様に、反転信号出力回路には、反転側増幅段を形成する反転側第１増幅部１３１と反転側第２増幅部１３２とが備えられ、それらのゲートは受信側第７ノードＮ１１７を介して接続されている。また、反転側増幅段と電源線ＶＤＤの間には、反転側第１ＰＭＯＳトランジスタ１３３と反転側第２ＰＭＯＳトランジスタ１３４とが備えられ、カレントミラー回路として構成されている。また、反転側増幅段と接地線ＧＮＤとの間には、前述の受信側第１定電流源１２５と受信側第２定電流源１２６とが備えられている。

バイアス回路１０９は、電源線ＶＤＤに接続されるバイアス回路側定電流源１３５と、そのバイアス回路側定電流源１３５と接地線ＧＮＤとの間に接続されるバイアス生成回路１３６とを備えている。図３に示されているように、バイアス回路側定電流源１３５とバイアス生成回路１３６とは、バイアス供給ノードＮ１２１を介して受信回路１０８に接続されている。バイアス供給ノードＮ１２１から供給されるバイアスは、正転側増幅段、反転側増幅段および定電流源を構成する各トランジスタのゲートに印加されている（正転側第１増幅部１２１、正転側第２増幅部１２２、反転側第１増幅部１３１および反転側第２増幅部１３２に対し、受信側第１定電流源１２５と受信側第２定電流源１２６は非常に小さい能力のトランジスタで構成されているものとする。）。

従来の受信側集積回路１０２において、第１伝送路１０４−１が０Ｖとなることによって、受信側第３ノードＮ１１３が０Ｖになる。そのため、正転側第１増幅部１２１に電流が流れ、それによって受信側第１ノードＮ１１１の電位が下がる。このとき、第２伝送路１０４−２がＨｉ−Ｚ（ハイインピーダンス）状態となることによって、受信側第４ノードＮ１１４は０．２Ｖ程度に上昇し、それによって受信側第６ノードＮ１１６の電位が上がる。よって、差動動作により、正転信号出力ノードＮ１０１からＨｉｇｈレベルの正転信号が出力され、反転信号出力ノードＮ１０２からＬｏｗレベルの反転信号が出力される。ラッチ回路１０７は受信回路１０８から供給されるＨｉｇｈレベルの正転信号およびＬｏｗレベルの反転信号に基づいて波形整形をおこない、受信側集積回路１０２の出力端子ＯＵＴからＨｉｇｈレベルの出力信号が出力される。次に、送信側集積回路１０３の入力端子ＩＮにＬｏｗレベルの入力信号が入力されたとき、前述した動作と反対の動作をおこない、受信側集積回路１０２の出力端子ＯＵＴからＬｏｗレベルの出力信号が出力される。以上の動作を繰り返しおこなう。

特開２００１−５３５９８号公報 特開２００２−１３５３３９号公報 特開２０００−３５７８６１号公報

従来のデータ伝送システム１０１においては、回路を高速に動作させようとする場合、正転側第１増幅部１２１、正転側第２増幅部１２２、反転側第１増幅部１３１および反転側第２増幅部１３２のトランジスタ能力を上げることにより受信側第１ノードＮ１１１と受信側第６ノードＮ１１６の電位を高速に変化させる。それによって、正転信号出力ノードＮ１０１から出力される正転信号と、反転信号出力ノードＮ１０２から出力される反転信号を高速に変化させることにより、回路全体の高速動作が可能となる。このとき、正転側第１増幅部１２１、正転側第２増幅部１２２、反転側第１増幅部１３１および反転側第２増幅部１３２のトランジスタ能力をあげたことにより、受信回路１０８から流れ出る電流量が多くなってしまう場合がある。また、従来のデータ伝送システム１０１においては、送信側集積回路１０３の入力端子ＩＮに入力される信号が切り替わらないような場合（例えばクロック伝送ではなく、データ伝送の場合）には、受信側集積回路１０２は、定常的に受信回路１０８から伝送路１０４を介して送信側集積回路１０３へ電流を流しつづけている。以上のように、電流量と高速動作にはトレードオフの関係が存在している。

本発明が解決しようとする課題は、消費電力の増加を抑制しつつ、高速に動作するレシーバ回路を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、第１入力信号（０Ｖ、Ｈｉ−Ｚ）に応答して第１電流を生成する第１受信部（８−１）と第２入力信号（Ｈｉ−Ｚ、０Ｖ）に応答して第２電流を生成する第２受信部（８−２）とを有し、前記第１電流と前記第２電流とに基づいて増幅信号を生成する信号受信回路（６）と、前記増幅信号に基づいて帰還信号（ＯＵＴ＿Ｔ，ＯＵＴ＿Ｂ）を生成する帰還信号生成回路（７）と具備するレシーバ回路（２）を構成する。そのレシーバ回路（２）において、前記信号受信回路（６）は、前記帰還信号生成回路（７）から帰還される前記帰還信号（ＯＵＴ＿Ｔ，ＯＵＴ＿Ｂ）に基づいて、前記第１受信部（８−１）が前記第１電流を生成する駆動能力と前記第２受信部（８−２）が前記第２電流を生成する駆動能力とを決定する。

本発明は、帰還信号生成回路（７）の出力（もしくは入力）の信号を、信号受信回路（６）にフィードバックさせている。信号受信回路（６）では、そのフィードバックされた信号を元に信号受信回路（６）を構成する差動のトランジスタ能力を切り替えている。

本発明によると、消費電力の増加を抑制しつつ、高速に動作するレシーバ回路を提供することが可能になる。

以下に、図面を参照して本発明を実施するための形態について説明を行う。図４は、本発明におけるデータ伝送システム１の構成を例示するブロック図である。図４を参照すると、本発明におけるデータ伝送システム１は、受信側集積回路２と、その受信側集積回路２に供給する信号を出力する送信側集積回路３とを含んで構成され、それらは伝送路４を介して接続されている。図４に示されているように、送信側集積回路３は送信回路５を備えて構成されている。また、受信側集積回路２は、受信部６と出力回路７とを備えて構成されている。そして、その受信部６は、受信回路８とバイアス回路９とを含んで構成されている。本実施形態のデータ伝送システム１において、送信回路５から出力される信号は、第１ノードＮ１、第２ノードＮ２を介して伝送路４に送信される。受信回路８は、伝送路４を伝送してきた信号を第３ノードＮ３、第４ノードＮ４を介して受信している。受信回路８は、バイアス回路９から供給されるバイアスに基づいて受信した信号を増幅し、その増幅信号を出力回路７に供給している。出力回路７は、増幅信号の波形整形を実行して出力信号を生成し、その出力信号を出力端子ＯＵＴから出力している。以下に、各回路ブロックの詳細な構成とその動作に関して説明を行う。

［第１の実施形態］
以下に、本発明における第１の実施形態について説明を行う。図５は、第１の実施形態における送信側集積回路３の構成を例示する回路図である。図５を参照すると、第１の実施形態の送信側集積回路３は、入力端子ＩＮに接続される入力端を有する第１インバータ１１と、その第１インバータ１１の出力端に接続される入力端を有する第２インバータ１２と、送信回路５とを備えて構成されている。また、以下の実施形態において、送信回路５は、入力端子ＩＮに供給される信号に応答して、伝送路４を介して受信側集積回路２送信する二つの入力信号を生成する回路である。本実施形態において、送信回路５で生成される二つの入力信号は、それぞれ第１伝送路４−１、第２伝送路４−２を介して受信側集積回路２に供給されるものとする。

図５に示されているように、送信回路５は、送信側第１トランジスタ１３と送信側第２トランジスタ１４とで構成されている。送信側第１トランジスタ１３は第２伝送路４−２に接続され、送信側第２トランジスタ１４は第１伝送路４−１に接続されている。また、送信側第１トランジスタ１３のゲートは送信側第１ノードを介して第１インバータ１１の出力端に接続されている。同様に、送信側第２トランジスタ１４のゲートは第２インバータ１２の出力端に接続されている。これにより、送信回路５は、入力端子ＩＮに入力される信号に応答して、上述の二つの入力信号を生成している。

図６は、第１の実施形態における受信側集積回路２の構成を例示する回路図である。受信側集積回路２は、送信回路５から供給される二つの入力信号を受け、その入力信号を増幅して出力端子ＯＵＴから出力している。図６を参照すると、本実施形態の受信側集積回路２は、受信部６と、出力回路７とで構成され、その受信部６は受信回路８と、バイアス回路９とを含んでいる。そして、その受信回路８は、正転信号生成部８−１と、反転信号生成部８−２とで構成されている。

また、出力回路７は、ラッチ回路１６と、帰還信号生成部１７と、出力回路側インバータ１８を含んで構成されている。図６に示されているように、ラッチ回路１６は、第１ＮＡＮＤ回路１６−１と第２ＮＡＮＤ回路１６−２とを備えている。ラッチ回路１６は、第１信号線６−１および第２信号線６−２を介して供給される信号を波形整形した後、出力回路側インバータ１８に供給している。出力回路側インバータ１８は、ラッチ回路１６から供給される信号を反転させ出力端子ＯＵＴから出力している。

図６を参照すると、出力回路７の帰還信号生成部１７は、反転帰還信号ＯＵＴ＿Ｂを生成する帰還第１インバータ１７−１と、非反転帰還信号ＯＵＴ＿Ｔを生成する帰還第２インバータ１７−２とを含んで構成されている。帰還第１インバータ１７−１の出力端は帰還信号出力ノードＮ７を介して帰還第２インバータ１７−２の入力端に接続されている。また、帰還第１インバータ１７−１の出力端は、帰還信号出力ノードＮ７を介して受信部６に接続され、同様に、帰還第２インバータ１７−２の出力端も受信部６の接続されている。図６に示されているように、出力回路７において、出力回路側インバータ１８から出力される信号は、出力信号供給ノードＮ６を介して帰還信号生成部１７に供給されている。帰還信号生成部１７は、出力回路側インバータ１８から出力される出力信号に基づいて反転帰還信号ＯＵＴ＿Ｂと非反転帰還信号ＯＵＴ＿Ｔとを生成している。

図６を参照すると、正転信号生成部８−１は、第１入力信号および第２入力信号に基づいて、差動動作を実行することによって正転信号を生成する信号増幅回路である。同様に、反転信号生成部８−２は、第１入力信号および第２入力信号に基づいて、差動動作を実行することによって反転信号を生成する信号増幅回路である。

図６に示されている正転信号生成部８−１は、電源線に接続されるカレントミラー回路と、接地線に接続される定電流源と、そのカレントミラー回路と定電流源との間に接続される増幅段とを含んで構成されている。同様に、反転信号生成部８−２もカレントミラー回路と定電流源と増幅段とで構成され、正転信号生成部８−１と反転信号生成部８−２とは対称性を有している。

以下に、正転信号生成部８−１及び反転信号生成部８−２の詳細な構成について説明を行う。図６を参照すると、正転信号生成部８−１は、増幅段を構成する正転側第１増幅部２１と正転側第２増幅部２２とを備えている。正転側第１増幅部２１と電源線ＶＤＤとの間には正転側第１ＰＭＯＳトランジスタ２３が接続され、正転側第２増幅部２２と電源線ＶＤＤとの間には正転側第２ＰＭＯＳトランジスタ２４が接続されている。正転側第１ＰＭＯＳトランジスタ２３のゲートと正転側第２ＰＭＯＳトランジスタ２４のゲートとは互いに接続され、また正転側第１ＰＭＯＳトランジスタ２３はゲートとドレインとが短絡されている。これによって、正転側第１ＰＭＯＳトランジスタ２３と正転側第２ＰＭＯＳトランジスタ２４はカレントミラー回路を構成している。また、正転信号生成部８−１は、受信回路側第１定電流源２５と受信回路側第２定電流源２６とを含んで構成されている。図６に示されているように、受信回路側第１定電流源２５のゲートと受信回路側第２定電流源２６ゲートは互いに接続され、それらのゲートには、受信側第５ノードＮ１５を介してバイアス回路９から共有されるバイアスが印加されている。

正転側第１増幅部２１は、第１トランジスタ２１−１と、第２トランジスタ２１−２と、正転側第１スイッチ２１−３とを含んで構成されている。図６を参照すると、第１トランジスタ２１−１と第２トランジスタ２１−２とはドレイン同士が互いに接続され、それらは、受信側第１ノードＮ１１を介して正転側第１ＰＭＯＳトランジスタ２３に接続されている。また、第１トランジスタ２１−１と第２トランジスタ２１−２とは受信側第２ノードＮ１２を介してゲート同士も互いに接続されている。正転側第１スイッチ２１−３は、第２トランジスタ２１−２に直列に接続され、正転側第１スイッチ２１−３のゲートは、帰還信号生成部１７の帰還信号出力ノードＮ７を介して帰還第１インバータ１７−１の出力端に接続されている。また正転側第１増幅部２１は、受信側第３ノードＮ１３を介して第１伝送路４−１に接続されている。

同様に、正転側第２増幅部２２は、第３トランジスタ２２−１と、第４トランジスタ２２−２と、正転側第２スイッチ２２−３とを含んで構成されている。第３トランジスタ２２−１と第４トランジスタ２２−２は並列に接続され、そのゲート同士が受信側第２ノードＮ１２を介して互いに接続されている。また、図６に示されているように、第１トランジスタ２１−１のゲートと第４トランジスタ２２−２のゲートも互いに接続されている。正転側第２スイッチ２２−３は、第４トランジスタ２２−２に直列に接続され、そのゲートは、帰還第２インバータ１７−２の出力端に接続されている。正転信号生成部８−１は、正転側第２増幅部２２と正転側第２ＰＭＯＳトランジスタ２４との間に正転信号出力ノードＬ＿Ｔを備えている。正転信号生成部８−１で生成される正転信号は、正転信号出力ノードＬ＿Ｔから出力され、第１信号線６−１を介して第１ＮＡＮＤ回路１６−１に供給されている。また正転側第２増幅部２２は、受信側第４ノードＮ１４を介して第２伝送路４−２に接続されている。

上述したように、反転信号生成部８−２は、正転信号生成部８−１と対称性を有し、正転信号生成部８−１と同様の回路構成である。図６を参照すると、反転信号生成部８−２は、増幅段を構成する反転側第１増幅部３１と反転側第２増幅部３２とを備えている。反転信号生成部８−２は、その増幅段と電源線ＶＤＤとの間に反転側第１ＰＭＯＳトランジスタ３３および反転側第２ＰＭＯＳトランジスタ３４を備え、その二つのトランジスタでカレントミラー回路を構成している。また増幅段（３１、３２）と接地線ＧＮＤとの間には前述の定電流源（受信回路側第１定電流源２５および受信回路側第２定電流源２６）が備えられている。

反転側第１増幅部３１は、第５トランジスタ３１−１と、第６トランジスタ３１−２と、反転側第１スイッチ３１−３とを含んで構成されている。図６を参照すると、第５トランジスタ３１−１と第６トランジスタ３１−２とはドレイン同士が互いに接続され、それらは、受信側第６ノードＮ１６を介して反転側第１ＰＭＯＳトランジスタ３３に接続されている。また、第５トランジスタ３１−１と第６トランジスタ３１−２とは受信側第７ノードＮ１７を介してゲート同士も互いに接続されている。反転側第１スイッチ３１−３は、第６トランジスタ３１−２に直列に接続され、反転側第１スイッチ３１−３のゲートは、帰還第２インバータ１７−２の出力端に接続されている。また反転側第１増幅部３１は、受信側第４ノードＮ１４を介して第２伝送路４−２に接続されている。

同様に、反転側第２増幅部３２は、第７トランジスタ３２−１と、第８トランジスタ３２−２と、反転側第２スイッチ３２−３とを含んで構成されている。第７トランジスタ３２−１と第８トランジスタ３２−２は並列に接続され、そのゲート同士が受信側第７ノードＮ１７を介して互いに接続されている。また、図６に示されているように、第５トランジスタ３１−１のゲートと第８トランジスタ３２−２のゲートも互いに接続されている。反転側第２スイッチ３２−３は、第８トランジスタ３２−２に直列に接続され、そのゲートは、帰還信号生成部１７の帰還信号出力ノードＮ７を介して帰還第１インバータ１７−１の出力端に接続されている。反転信号生成部８−２は、反転側第２増幅部３２と反転側第２ＰＭＯＳトランジスタ３４との間に反転信号出力ノードＬ＿Ｂを備えている。反転信号生成部８−２で生成される反転信号は、反転信号出力ノードＬ＿Ｂから出力され、第２信号線６−２を介して第２ＮＡＮＤ回路１６−２に供給されている。また反転側第２増幅部３２は、受信側第３ノードＮ１３を介して第１伝送路４−１に接続されている。

バイアス回路９は、バイアス回路側定電流源３５と、バイアス生成回路３６とを含んで構成されている。図６に示されているように、バイアス回路９は、バイアス出力ノードＮ２１を備え、バイアス生成回路３６は、バイアス出力ノードＮ２１を介してソースとドレインとが短絡されている。図６を参照すると、バイアス出力ノードＮ２１から出力されるバイアスは、受信側第７ノードＮ１７を介して第５トランジスタ３１−１、第６トランジスタ３１−２、第７トランジスタ３２−１および第８トランジスタ３２−２に供給されている。また同様に、バイアス出力ノードＮ２１から出力されるバイアスは、受信側第２ノードＮ１２を介して第１トランジスタ２１−１、第２トランジスタ２１−２、第３トランジスタ２２−１および第４トランジスタ２２−２に供給されている。

本実施形態において、送信側集積回路３の入力端子ＩＮには、Ｌｏｗレベルの信号またはＨｉｇｈレベルの信号が供給されている。以下に、図面を参照してそれぞれの信号が供給される場合における伝送線路の状態に関して説明を行なう。また、以下に実施形態においては、伝送路４が第１伝送路４−１と第２伝送路４−２とで構成される場合を例示して説明を行う。したがって、送信側集積回路３で生成される二つの入力信号は、第１伝送路４−１と第２伝送路４−２とを介して受信側集積回路２に供給されるものとする。

図７の（ａ）は、入力端子ＩＮにＬｏｗレベルの信号が供給される場合の送信側集積回路３の動作を例示する回路図である。また、図７の（ｂ）は、入力端子ＩＮにＨｉｇｈレベルの信号が供給される場合の送信側集積回路３の動作を例示する回路図である。

図７の（ａ）を参照すると、入力端子ＩＮにＬｏｗレベルの信号が供給されたとき、第１インバータ１１からはＨｉｇｈレベルの信号が出力され、そのＨｉｇｈレベルの信号は送信側第１ノードを介して送信側第１トランジスタ１３のゲートに印加される。送信側第１トランジスタ１３は、そのＨｉｇｈレベルの信号に応答して活性化され、そのため、第２伝送路４−２は接地線ＧＮＤと同電位（本実施形態においては０Ｖ）になる。このとき、第２インバータ１２からはＬｏｗレベルの信号が出力され、そのＬｏｗレベルの信号は、送信側第２トランジスタ１４のゲートに印加される。送信側第２トランジスタ１４は、そのＬｏｗレベルの信号に応答して非活性化される。そのため第１伝送路４−１は、ハイインピーダンス状態になる。

図７の（ｂ）を参照すると、入力端子ＩＮにＨｉｇｈレベルの信号が供給されたとき、第１インバータ１１からはＬｏｗレベルの信号が出力され、そのＬｏｗレベルの信号は送信側第１ノードを介して送信側第１トランジスタ１３のゲートに印加される。送信側第１トランジスタ１３は、そのＬｏｗレベルの信号に応答して非活性化され、そのため、第２伝送路４−２はハイインピーダンス状態になる。このとき、第２インバータ１２からはＨｉｇｈレベルの信号が出力され、そのＨｉｇｈレベルの信号は、送信側第２トランジスタ１４のゲートに印加される。送信側第２トランジスタ１４は、そのＨｉｇｈレベルの信号に応答して活性化され、そのため第１伝送路４−１は、接地線ＧＮＤと同電位になる。

以下に、送信側集積回路３の入力端子ＩＮに供給される信号が、Ｌｏｗレベルの信号からＨｉｇｈレベルの信号に遷移する場合の、受信側集積回路２の動作について説明を行う。図８は、送信側集積回路３の入力端子ＩＮにＬｏｗレベルの信号が供給され、受信側集積回路２の出力端子ＯＵＴからＬｏｗレベルの出力信号が出力される場合の受信側集積回路２の動作を例示する回路図である。なお、後述する図９は、送信側集積回路３の入力端子ＩＮに供給されるＬｏｗレベルの信号がＨｉｇｈレベルに反転し、受信側集積回路２の出力端子ＯＵＴから出力される出力信号がＨｉｇｈレベルに反転する前までの受信側集積回路２の動作を例示している。また、図１０は、送信側集積回路３の入力端子ＩＮにＨｉｇｈレベルの信号が供給され、受信側集積回路２の出力端子ＯＵＴからＨｉｇｈレベルの出力信号が出力される場合の受信側集積回路２の動作を例示している。

上述したように、送信側集積回路３の入力端子ＩＮにＬｏｗレベルの信号が供給される場合、第１伝送路４−１はハイインピーダンス状態になり、第２伝送路４−２は接地線と同電位（０Ｖ）になる。それによって、第３ノードＮ３は、０．２Ｖ程度、第４ノードＮ４は０Ｖになる。このとき、正転信号出力ノードＬ＿ＴからはＬｏｗレベルに対応する正転信号が出力され、反転信号出力ノードＬ＿ＢからはＨｉｇｈレベルに対応する反転信号が出力される。それによって、出力端子ＯＵＴからはＬｏｗレベルの出力信号が出力、その出力信号は、出力信号供給ノードＮ６を介して帰還信号生成部１７に供給される。

帰還信号生成部１７は、出力信号供給ノードＮ６を介して供給される出力信号に応答して非反転帰還信号ＯＵＴ＿Ｔおよび反転帰還信号ＯＵＴ＿Ｂを生成し、受信部６の正転信号生成部８−１および反転信号生成部８−２に供給している。送信側集積回路３の入力端子ＩＮにＬｏｗレベルの信号が供給される場合、帰還信号生成部１７は非反転帰還信号ＯＵＴ＿ＴとしてＬｏｗレベルの信号を出力し、反転帰還信号ＯＵＴ＿ＢとしてＨｉｇｈレベルの信号を出力する。

図８に示されているように、正転側第１増幅部２１の正転側第１スイッチ２１−３は、反転帰還信号ＯＵＴ＿Ｂに応答して活性化され、それによって第１トランジスタ２１−１と第２トランジスタ２１−２の両方が駆動トランジスタとして作用する。同様に、反転側第２増幅部３２の反転側第２スイッチ３２−３が、反転帰還信号ＯＵＴ＿Ｂに応答して活性化され、それによって第７トランジスタ３２−１と第８トランジスタ３２−２の両方が駆動トランジスタとして作用する。このとき、正転側第２増幅部２２の正転側第２スイッチ２２−３と、反転側第１増幅部３１の反転側第１スイッチ３１−３は、非反転帰還信号ＯＵＴ＿Ｔに応答して非活性化される。そのため、正転側第２増幅部２２では、第３トランジスタ２２−１が駆動トランジスタとして動作し、電流Ｉ１が流れる。同様に、反転側第１増幅部３１では第５トランジスタ３１−１が駆動トランジスタとして動作し、電流Ｉ２が流れる。

次に、送信側集積回路３の入力端子ＩＮにＨｉｇｈレベルの信号が供給される場合の動作に関して説明を行う。上述したように、図９は、送信側集積回路３の入力端子ＩＮに供給されるＬｏｗレベルの信号がＨｉｇｈレベルに反転し、受信側集積回路２の出力端子ＯＵＴから出力される出力信号がＨｉｇｈレベルに反転する前までの受信側集積回路２の動作を例示する回路図である。上述したように、入力端子ＩＮにＨｉｇｈレベルの信号が供給されることにより、第２伝送路４−２がハイインピーダンス状態になり、第１伝送路４−１が接地線ＧＮＤと同電位（０Ｖ）になる。

図９を参照すると、このときの出力信号供給ノードＮ６がＬｏｗレベルであるため、正転側第１増幅部２１は駆動能力が大きい状態を維持している。そのため、正転側第１増幅部２１は、電流Ｉ３ａと電流Ｉ３ｂを流し、受信側第１ノードＮ１１の電位が高速に下がる。また、正転側第２増幅部２２の駆動能力が小さい状態を維持しているため、正転信号出力ノードＬ＿Ｔの電位が高速に立ち上がる。反転信号生成部８−２も同様に動作する。つまり、反転側第１増幅部３１は、駆動能力が小さい状態を維持しているため、受信側第６ノードＮ１６の電位が高速に上がり、反転側第２増幅部３２は、駆動能力が大きい状態を維持しているため、電流Ｉ４ａと電流Ｉ４ｂを流すことで、反転信号出力ノードＬ＿Ｂの電位が高速に立ち下がる。そのため受信側集積回路２を高速に動作させることが可能となる。

図１０は、送信側集積回路３の入力端子ＩＮにＨｉｇｈレベルの信号が供給され、受信側集積回路２の出力端子ＯＵＴからＨｉｇｈレベルの出力信号が出力される場合の受信側集積回路２の動作を例示する回路図である。図１０を参照すると、出力端子ＯＵＴから出力される信号がＬｏｗレベルからＨｉｇｈレベルに反転したとき、帰還信号生成部１７には、出力信号供給ノードＮ６を介してＨｉｇｈレベルの出力信号が供給される。帰還信号生成部１７は、そのＨｉｇｈレベルの出力信号に応答して、Ｈｉｇｈレベルの非反転帰還信号ＯＵＴ＿Ｔと、Ｌｏｗレベルの反転帰還信号ＯＵＴ＿Ｂを生成し、それらを正転信号生成部８−１と反転信号生成部８−２に供給する。

図１０に示されているように、正転側第１増幅部２１の正転側第１スイッチ２１−３は、帰還信号出力ノードＮ７を介して供給される反転帰還信号ＯＵＴ＿Ｂ（Ｌｏｗレベル）に応答して非活性化される。したがって、正転側第１増幅部２１では、第１トランジスタ２１−１が駆動トランジスタとして動作する。このとき、正転側第２スイッチ２２−３は、非反転帰還信号ＯＵＴ＿Ｔ（Ｈｉｇｈレベル）に応答して活性化される。したがって、正転側第２増幅部２２では、第３トランジスタ２２−１と第４トランジスタ２２−２とが駆動トランジスタとして動作する。これにより、正転信号生成部８−１では、正転側第１増幅部２１の駆動能力が正転側第２増幅部２２の駆動能力に比較して小さくなる。

反転信号生成部８−２では、反転側第２増幅部３２の反転側第２スイッチ３２−３が反転帰還信号ＯＵＴ＿Ｂに応答して非活性化され、反転側第１増幅部３１の反転側第１スイッチ３１−３が非反転帰還信号ＯＵＴ＿Ｔに応答して活性化される。したがって、反転側第２増幅部３２では、第７トランジスタ３２−１が駆動トランジスタとして動作し、反転側第１増幅部３１では、第５トランジスタ３１−１と第６トランジスタ３１−２とが駆動トランジスタとして動作する。これによって、反転信号生成部８−２では、反転側第１増幅部３１の駆動能力が反転側第２増幅部３２の駆動能力に比較して大きくなる。以降は、以上のような動作を繰り返しおこなう。

正転側第１増幅部２１および反転側第１増幅部３１の駆動能力が小さくなることにより、正転側第１増幅部２１と反転側第１増幅部３１から第１伝送路４−１を介して受信側集積回路２に流れでる電流が抑制され、低消費電流化が可能になる。またこのとき、受信側集積回路２は、次の反転動作に対応して高速に動作するための状態を維持する。

正転側第２増幅部２２、反転側第２増幅部３２の駆動能力は大きくなるが、受信側集積回路２の送信側第１トランジスタ１３は非活性化されているので、第２伝送路４−２はハイインピーダンス状態となり、電流は、第４ノードＮ４を介して受信側集積回路２へ流れ出ない。また、第１トランジスタ２１−１、第２トランジスタ２１−２、第３トランジスタ２２−１および第４トランジスタ２２−２に対し、受信回路側第１定電流源２５と受信回路側第２定電流源２６の駆動能力は非常に小さい。反転側第１増幅部３１と反転側第２増幅部３２に関しても同様であり、そのため、受信回路側第２定電流源２６へ流れる電流も小さい。したがって、消費電流値においては、従来は、定常的に電流をながしていたものを、本発明では、信号が遷移する時以外は、できるだけ電流量をおさえることが可能であり、低消費電力化が可能となる。

［第２の実施形態］
以下に、図面を参照して、本発明のデータ伝送システムの第２の実施形態について説明を行う。以下に述べる第２の実施形態において、第１の実施形態の説明で使用した符号と同じ符号が付され、その構成・動作が第１の実施形態と同様である場合には、重複する部分に関する説明を省略するものとする。図１１は、第２の実施形態におけるデータ伝送システムの構成を例示するブロック図である。図１１を参照すると、第２の実施形態の出力回路７は、帰還信号を受信部６のバイアス回路９に供給している。第２の実施形態における受信部６は、その帰還信号に応答して生成するバイアスを変化させて受信回路８に供給している。

以下に、図面を参照して第２の実施形態の構成に関する詳細について説明を行う。図１２は、第２の実施形態の受信側集積回路２の構成を例示する回路図である。第２の実施形態の受信側集積回路２は、帰還信号生成部１７から出力される帰還信号をバイアス回路９に供給している。第２の実施形態のバイアス回路９は、その帰還信号（ＯＵＴ＿Ｔ、ＯＵＴ＿Ｂ）に応答して電流源の能力を変え、二種類のバイアスを生成している。そして、バイアス回路９は、そのバイアスを差動動作のトランジスタのゲートに供給することで、トランジスタの能力を決定している。

図１２を参照すると、第２の実施形態のバイアス回路９は第１バイアスを生成する第１バイアス生成部９−１と、第２バイアスを生成する第２バイアス生成部９−２とを含んで構成されている。図１２に示されているように、第１バイアス生成部９−１は、第１バイアス側定電流源５１と、第１バイアス側定電流源５１に並列に接続される第１追加電流減５２と、第１バイアス側定電流源５１に直列に接続される第１バイアス側トランジスタ５３とを含んで構成されている。また、第２バイアス生成部９−２は、第２バイアス側定電流源５４と、第２バイアス側定電流源５４に並列に接続される第２追加電流源５５と、第２バイアス側定電流源５４に直列に接続される第２バイアス側トランジスタ５６とを含んで構成されている。第１追加電流減５２のゲートは、帰還第２インバータ１７−２の出力端に接続され、第２追加電流源５５のゲートは帰還信号出力ノードＮ７を介して帰還第１インバータ１７−１の出力端に接続されている。

第２の実施形態の受信回路８は、第９トランジスタ４１と第１０トランジスタ４２とで構成される第１増幅段と、第１１トランジスタ４５と第１２トランジスタ４６とで構成される増幅段を備えている。図１２に示されているように、第９トランジスタ４１のゲートと第１２トランジスタ４６のゲートは、それぞれ、受信側第１ノードＮ１８を介して第１バイアス生成部９−１の第１バイアス出力ノードＮ３２に接続されている。また第２伝送路４−２のゲートと第１１トランジスタ４５のゲートは、それぞれ、受信側第２ノードＮ１９を介して第２バイアス生成部９−２の第２バイアス出力ノードＮ３３に接続されている。また、第２の実施形態の受信回路８は、受信回路側第１定電流源４３と受信回路側第２定電流源４４を備えている。その受信回路側第１定電流源４３は、第９トランジスタ４１と第１２トランジスタ４６とに接続されている。同様に、受信回路側第２定電流源４４は、第１０トランジスタ４２と第１１トランジスタ４５とに接続されている。

第２の実施形態において、送信側集積回路３の入力端子ＩＮにＬｏｗレベルが供給され、出力回路側インバータ１８からＬｏｗレベルの出力信号が出力されるとき、帰還信号生成部１７は、Ｌｏｗレベルの非反転帰還信号ＯＵＴ＿Ｔと、Ｈｉｇｈレベルの反転帰還信号ＯＵＴ＿Ｂを出力する。このとき、第１バイアス生成部９−１は、第２バイアス生成部９−２に比較して高電位の第１バイアスを第９トランジスタ４１と第１２トランジスタ４６のゲートに印加する。したがって、第９トランジスタ４１の駆動能力は第１０トランジスタ４２の駆動能力よりも大きくなり、同様に、第１２トランジスタ４６の駆動能力が第１１トランジスタ４５の駆動能力よりも大きくなる。

次に、送信側集積回路３の入力端子ＩＮにＨｉｇｈレベルの信号が供給された場合、上述したように、入力端子ＩＮにＨｉｇｈレベルの信号が供給されることにより、第２伝送路４−２がハイインピーダンス状態になり、第１伝送路４−１が接地線ＧＮＤと同電位（０Ｖ）になる。このときの出力信号供給ノードＮ６がＬｏｗレベルであるため、第９トランジスタ４１は駆動能力が大きい状態を維持している。そのため、受信側第１ノードＮ１１の電位が高速に下がる。また第２伝送路４−２は、駆動能力が小さい状態を維持しているため、正転信号出力ノードＬ＿Ｔの電位が高速に立ち上がる。同様に、第１１トランジスタ４５は、駆動能力が小さい状態を維持しているため、受信側第６ノードＮ１６の電位が高速に上がり、第１２トランジスタ４６は、駆動能力が大きい状態を維持しているため、反転信号出力ノードＬ＿Ｂの電位が高速に立ち下がる。そのため受信側集積回路２を高速に動作させることが可能となる。

その後、受信側集積回路２の出力端子ＯＵＴからＨｉｇｈレベルの出力信号が出力される場合、帰還信号生成部１７には、出力信号供給ノードＮ６を介してＨｉｇｈレベルの出力信号が供給される。帰還信号生成部１７は、そのＨｉｇｈレベルの出力信号に応答して、Ｈｉｇｈレベルの非反転帰還信号ＯＵＴ＿Ｔと、Ｌｏｗレベルの反転帰還信号ＯＵＴ＿Ｂを生成し、それらを第１バイアス生成部９−１と第２バイアス生成部９−２に供給する。このとき、第２バイアス生成部９−２は、第１バイアス生成部９−１に比較して高電位の第２バイアスを第１０トランジスタ４２と第１１トランジスタ４５のゲートに印加する。したがって、第１０トランジスタ４２の駆動能力は第９トランジスタ４１の駆動能力よりも大きくなり、同様に、第１１トランジスタ４５の駆動能力が第１２トランジスタ４６の駆動能力よりも大きくなる。第２の実施形態の受信側集積回路２は、以上のような動作を繰り返しおこなうことで、第１の実施形態の受信側集積回路２と同様の効果を発揮する。

図１は、従来のデータ伝送システムの構成を示すブロック図である。 図２は、従来のデータ伝送システムにおける送信回路の構成を示す回路図である。 図３は、従来のデータ伝送システムにおける受信回路の構成を示す回路図である。 図４は、本発明におけるデータ伝送システムの構成を例示するブロック図である。 図５は、第１の実施形態の送信回路の構成を例示する回路図である。 図６は、第１の実施形態の受信回路の構成を例示する回路図である。 図７は、伝送路に供給される入力信号の変化を例示する回路図である。 図８は、送信側回路にＬｏｗレベルの信号が入力され、受信側回路がＬｏｗレベルを出力するときの受信側回路の動作を例示する回路図である。 図９は、送信側回路にＨｉｇｈレベルの信号が入力され、受信側回路の出力がＨｉｇｉレベルからＬｏｗレベルに遷移するまでの動作を例示する回路図である。 図１０は、送信側回路にＨｉｇｈレベルの信号が入力され、受信側回路がＨｉｇｈレベルを出力するときの動作を例示する回路図である。 図１１は、第２の実施形態のデータ伝送システムの構成を例示するブロック図である。 図１２は、第２の実施形態の受信側回路の構成を例示する回路図である。

符号の説明

１…データ送信システム
２…受信側集積回路
３…送信側集積回路
４…伝送路
４−１…第１伝送路、 ４−２…第２伝送路
５…送信回路、
６…受信部
６−１…第１信号線、 ６−２…第２信号線
７…出力回路、
８…受信回路
８−１…正転信号生成部、 ８−２…反転信号生成部
９…バイアス生回路
９−１…第１バイアス生成部、 ９−２…第２バイアス生成部
１１…第１インバータ、 １２…第２インバータ
１３…送信側第１トランジスタ、 １４…送信側第２トランジスタ
１６…ラッチ回路
１６−１…第１ＮＡＮＤ回路、 １６−２…第２ＮＡＮＤ回路
１７…帰還信号生成部
１７−１…帰還第１インバータ、 １７−２…帰還第２インバータ
１８…出力回路側インバータ
２１…正転側第１増幅部
２１−１…第１トランジスタ、 ２１−２…第２トランジスタ
２１−３…正転側第１スイッチ
２２…正転側第２増幅部
２２−１…第３トランジスタ、 ２２−２…第４トランジスタ
２２−３…正転側第２スイッチ
２３…正転側第１ＰＭＯＳトランジスタ、 ２４…正転側第２ＰＭＯＳトランジスタ
２５…受信回路側第１定電流源、 ２６…受信回路側第２定電流源
３１…反転側第１増幅部
３１−１…第５トランジスタ、 ３１−２…第６トランジスタ
３１−３…反転側第１スイッチ
３２…反転側第２増幅部
３２−１…第７トランジスタ、 ３２−２…第８トランジスタ
３２−３…反転側第２スイッチ
３３…反転側第１ＰＭＯＳトランジスタ、 ３４…反転側第２ＰＭＯＳトランジスタ
３５…バイアス回路側定電流源
３６…バイアス生成回路
４１…第９トランジスタ、 ４２…第１０トランジスタ
４３…受信回路側第１定電流源、 ４４…受信回路側第２定電流源
４５…第１１トランジスタ、 ４６…第１２トランジスタ
５１…第１バイアス側定電流源
５２…第１追加電流源
５３…第１バイアス側トランジスタ
５４…第２バイアス側定電流源
５５…第２追加電流源
５６…第２バイアス側トランジスタ
Ｌ＿Ｔ…正転信号出力ノード、 Ｌ＿Ｂ…反転信号出力ノード
ＯＵＴ＿Ｔ…非反転帰還信号
ＯＵＴ＿Ｂ…反転帰還信号
Ｎ１…第１ノード、 Ｎ２…第２ノード、 Ｎ３…第３ノード、 Ｎ４…第４ノード
Ｎ５…送信側第１ノード
Ｎ６…出力信号供給ノード
Ｎ７…帰還信号出力ノード
Ｎ１１…受信側第１ノード、 Ｎ１２…受信側第２ノード、
Ｎ１３…受信側第３ノード、 Ｎ１４…受信側第４ノード
Ｎ１５…受信側第５ノード、 Ｎ１６…受信側第６ノード
Ｎ１７…受信側第７ノード、 Ｎ１８…受信側第１ノード
Ｎ１９…受信側第２ノード
Ｎ２１…バイアス出力ノード
Ｎ２２…第１バイアス出力ノード、 Ｎ２３…第２バイアス出力ノード
１０１…データ伝送システム
１０２…受信側集積回路
１０３…送信側集積回路
１０４…伝送路
１０４−１…第１伝送路、 １０４−２…第２伝送路
１０５…送信回路
１０７…ラッチ回路
１０８…受信回路
１０９…バイアス回路
１１１…第１インバータ、 １１２…第２インバータ
１１３…送信側第１トランジスタ、 １１４…送信側第２トランジスタ
１１６…ラッチ回路
１１８…出力回路側インバータ
１２１…正転側第１増幅部、 １２２…正転側第２増幅部
１２３…正転側第１ＰＭＯＳトランジスタ、１２４…正転側第２ＰＭＯＳトランジスタ
１２５…受信回路側第１定電流源、 １２６…受信回路側第２定電流源
１３１…反転側第１増幅部、 １３２…反転側第２増幅部
１３３…反転側第１ＰＭＯＳトランジスタ、１３４…反転側第２ＰＭＯＳトランジスタ
１３５…バイアス回路側定電流源
１３６…バイアス生成回路
Ｎ１０１…正転信号出力ノード、 Ｎ１０２…反転信号出力ノード
Ｎ１０５…送信側第１ノード、 Ｎ１１１…受信側第１ノード
Ｎ１１２…受信側第２ノード、 Ｎ１１３…受信側第３ノード
Ｎ１１４…受信側第４ノード、 Ｎ１１５…受信側第５ノード
Ｎ１１６…受信側第６ノード、 Ｎ１１７…受信側第７ノード
Ｎ１２１…バイアス供給ノード

Claims (15)

1. 第１入力信号に応答して第１電流を生成する第１受信部と第２入力信号に応答して第２電流を生成する第２受信部とを有し、前記第１電流と前記第２電流とに基づいて増幅信号を生成する信号受信回路と、
   前記増幅信号に基づいて帰還信号を生成する帰還信号生成回路と
   具備し、
   前記信号受信回路は、
   前記帰還信号生成回路からの前記帰還信号に基づいて、前記第１受信部が前記第１電流を生成する駆動能力と前記第２受信部が前記第２電流を生成する駆動能力とを決定する
   レシーバ回路。
2. 請求項１に記載のレシーバ回路において、
   前記増幅信号は、正転出力信号と反転出力信号とを含み、
   前記信号受信回路は、
   前記正転出力信号を生成する正転出力信号生成部と前記反転出力信号を生成する反転出力信号生成部とを備え、
   前記正転出力信号生成部は、
   前記第１入力信号を供給する第１伝送路に接続され、前記第１入力信号に応答して正転側第１電流を生成する正転側第１電流生成部と、
   前記第２入力信号を供給する第２伝送路に接続され、前記第２入力信号に応答して正転側第２電流を生成する正転側第２電流生成部とを含み、
   前記正転側第１電流と前記正転側第２電流とに基づいて前記正転出力信号を生成し、
   前記反転出力信号生成部は、
   前記第１入力信号を供給する第１伝送路に接続され、前記第１入力信号に応答して反転側第１電流を生成する反転側第１電流生成部と、
   前記第２入力信号を供給する第２伝送路に接続され、前記第２入力信号に応答して反転側第２電流を生成する反転側第２電流生成部とを含み、
   前記反転側第１電流と前記反転側第２電流とに基づいて前記反転出力信号を生成し、
   前記正転出力信号生成部は、
   前記帰還信号生成回路から帰還される前記帰還信号に基づいて、前記正転側第１電流生成部の駆動能力と前記正転側第２電流生成部の駆動能力を決定し、
   前記反転出力信号生成部は、
   前記帰還信号生成回路から帰還される前記帰還信号に基づいて、前記反転側第１電流生成部の駆動能力と前記反転側第２電流生成部の駆動能力を決定する
   レシーバ回路。
3. 請求項２に記載のレシーバ回路において、
   前記帰還信号生成回路は、
   前記正転出力信号と前記反転出力信号を受け、前記正転出力信号と前記反転出力信号とに基づいてラッチ出力信号を生成するラッチ回路と、
   前記ラッチ出力信号に基づいて前記帰還信号を生成する帰還信号生成部と
   を具備し、
   前記帰還信号生成部は、
   前記ラッチ出力信号に基づいて正転帰還信号と反転帰還信号とを生成し、前記正転帰還信号と前記反転帰還信号を前記信号受信回路に供給し、
   前記正転出力信号生成部は、
   前記正転帰還信号と前記反転帰還信号とに基づいて、前記正転側第１電流生成部の駆動能力と前記正転側第２電流生成部の駆動能力とを異なる駆動能力にし、
   前記反転出力信号生成部は、
   前記正転帰還信号と前記反転帰還信号とに基づいて前記反転側第１電流生成部の駆動能力と前記反転側第２電流生成部の駆動能力とを異なる駆動能力にする
   レシーバ回路。
4. 請求項３に記載のレシーバ回路において、
   前記正転出力信号生成部は、
   第１参照電流を供給する第１参照電流供給ノードと前記第１参照電流に等しい電流値のミラー電流を供給する第１ミラー電流供給ノードとを有する第１カレントミラー回路を備え、
   前記正転側第１電流生成部は、
   前記第１参照電流供給ノードと前記第１伝送路との間に介接され、ゲートに印加されるバイアスに応答して活性化される第１トランジスタと、
   前記第１トランジスタのゲートに接続されるゲートを有し、前記第１トランジスタに並列に接続される第１補助トランジスタと、
   前記第１補助トランジスタと前記第１伝送路との間に介接され、前記正転帰還信号に応答して前記第１補助トランジスタと前記第１伝送路とを接続する第１スイッチと
   を有し、
   前記正転側第２電流生成部は、
   前記ミラー電流供給ノードと前記第２伝送路との間に介接され、前記バイアスに応答して活性化される第２トランジスタと、
   前記第２トランジスタのゲートに接続されるゲートを有し、前記第２トランジスタに並列に接続される第２補助トランジスタと、
   前記第２補助トランジスタと前記第２伝送路との間に接続され、前記反転帰還信号に応答して前記第２補助トランジスタと前記第２伝送路とを接続する第２スイッチと
   を有し、
   前記反転出力信号生成部は、
   第２参照電流を供給する第２参照電流供給ノードと前記第２参照電流に等しい電流値のミラー電流を供給する第２ミラー電流供給ノードとを有する第２カレントミラー回路を備え、
   前記反転側第１電流生成部は、
   前記第２参照電流供給ノードと前記第２伝送路との間に介接され、ゲートに印加されるバイアスに応答して活性化される第３トランジスタと、
   前記第３トランジスタのゲートに接続されるゲートを有し、前記第３トランジスタに並列に接続される第３補助トランジスタと、
   前記第３補助トランジスタと前記第２伝送路との間に介接され、前記反転帰還信号に応答して前記第３補助トランジスタと前記第２伝送路とを接続する第３スイッチと
   を有し、
   前記反転側第２電流生成部は、
   前記第２ミラー電流供給ノードと前記第１伝送路との間に介接され、前記バイアスに応答して活性化される第４トランジスタと、
   前記第４トランジスタのゲートに接続されるゲートを有し、前記第４トランジスタに並列に接続される第４補助トランジスタと、
   前記第４補助トランジスタと前記第１伝送路との間に介接され、前記正転帰還信号に応答して前記第４補助トランジスタと前記第１伝送路とを接続する第４スイッチと
   を有する
   レシーバ回路。
5. 請求項３に記載のレシーバ回路において、さらに、
   前記正転帰還信号に応答して第１バイアスを生成し、前記反転帰還信号に応答して第２バイアスを生成するバイアス生成部
   を備え、
   前記正転出力信号生成部は、
   第１参照電流を供給する第１参照電流供給ノードと前記第１参照電流に等しい電流値のミラー電流を供給する第１ミラー電流供給ノードとを有する第１カレントミラー回路と、
   前記第１参照電流供給ノードと前記第１伝送路との間に介接され、ゲートに印加される前記第１バイアスに応答して活性化される第１トランジスタと、
   前記ミラー電流供給ノードと前記第２伝送路との間に介接され、前記第２バイアスに応答して活性化される第２トランジスタと
   を有し、
   前記反転出力信号生成部は、
   第２参照電流を供給する第２参照電流供給ノードと前記第２参照電流に等しい電流値のミラー電流を供給する第２ミラー電流供給ノードとを有する第２カレントミラー回路と、
   前記第２参照電流供給ノードと前記第２伝送路との間に介接され、ゲートに印加される前記第２バイアスに応答して活性化される第３トランジスタと、
   前記第２ミラー電流供給ノードと前記第１伝送路との間に介接され、前記第１バイアスに応答して活性化される第４トランジスタと
   を有する
   レシーバ回路。
6. 請求項５に記載のレシーバ回路において、
   前記バイアス生成部は、
   第１バイアス生成部と第２バイアス生成部と
   を備え、
   前記第１バイアス生成部は、
   第１定電流源と、
   前記定電流源と接地線との間に接続され、ドレインに短絡されるゲートを有する第１バイアス生成トランジスタと、
   前記第１定電流源に並列に接続され、前記正転帰還信号に応答して活性化される第５トランジスタを含み、
   前記第２バイアス生成部は、
   第２定電流源と、
   前記第２定電流源と前記接地線との間に接続され、ドレインに短絡されるゲートを有する第２バイアス生成トランジスタと、
   前記第２定電流源に並列に接続され、前記反転帰還信号に応答して活性化される第６トランジスタを含む
   レシーバ回路。
7. 伝送路を介して第１入力信号と第２入力信号とを送信する送信回路と、
   前記伝送路を介して供給される前記第１入力信号を受ける第１受信部と、前記伝送路を介して供給される前記第２入力信号を受ける第２受信部とを有する受信回路と
   を具備し、
   前記送信回路は、
   入力信号に応答して入力反転信号を生成する第１インバータと、
   前記入力信号応答して入力非反転信号を生成する第２インバータと、
   前記入力反転信号に応答して前記第１入力信号を生成する第１信号生成回路と、
   前記入力非反転信号に応答して前記第２入力信号を生成する第２信号生成回路と
   を備え、
   前記受信回路は、
   前記第１入力信号に応答して前記第１電流を生成する第１受信部と前記第２入力信号に応答して前記第２電流を生成する第２受信部とを有し、前記第１電流と前記第２電流とに基づいて増幅信号を生成する信号受信回路と、
   前記増幅信号に基づいて帰還信号を生成する帰還信号生成回路と
   を備え、
   前記信号受信回路は、
   前記帰還信号生成回路から帰還される前記帰還信号に基づいて、前記第１受信部が前記第１電流を生成する駆動能力と前記第２受信部が前記第２電流を生成する駆動能力とを決定する
   データ送信システム。
8. 請求項７に記載のデータ送信システムにおいて、
   前記増幅信号は、正転出力信号と反転出力信号とを含み、
   前記信号受信回路は、
   前記正転出力信号を生成する正転出力信号生成部と前記反転出力信号を生成する反転出力信号生成部とを備え、
   前記正転出力信号生成部は、
   前記第１入力信号を供給する第１伝送路に接続され、前記第１入力信号に応答して正転側第１電流を生成する正転側第１電流生成部と、
   前記第２入力信号を供給する第２伝送路に接続され、前記第２入力信号に応答して正転側第２電流を生成する正転側第２電流生成部とを含み、
   前記正転側第１電流と前記正転側第２電流とに基づいて前記正転出力信号を生成し、
   前記反転出力信号生成部は、
   前記第１入力信号を供給する第１伝送路に接続され、前記第１入力信号に応答して反転側第１電流を生成する反転側第１電流生成部と、
   前記第２入力信号を供給する第２伝送路に接続され、前記第２入力信号に応答して反転側第２電流を生成する反転側第２電流生成部とを含み、
   前記反転側第１電流と前記反転側第２電流とに基づいて前記反転出力信号を生成し、
   前記正転出力信号生成部は、
   前記帰還信号生成回路から帰還される前記帰還信号に基づいて、前記正転側第１電流生成部の駆動能力と前記正転側第２電流生成部の駆動能力を決定し、
   前記反転出力信号生成部は、
   前記帰還信号生成回路から帰還される前記帰還信号に基づいて、前記反転側第１電流生成部の駆動能力と前記反転側第２電流生成部の駆動能力を決定する
   データ送信システム。
9. 請求項８に記載のデータ送信システムにおいて、
   前記帰還信号生成回路は、
   前記正転出力信号と前記反転出力信号を受け、前記正転出力信号と前記反転出力信号とに基づいてラッチ出力信号を生成するラッチ回路と、
   前記ラッチ出力信号に基づいて前記帰還信号を生成する帰還信号生成部と
   を具備し、
   前記帰還信号生成部は、
   前記ラッチ出力信号に基づいて正転帰還信号と反転帰還信号とを生成し、前記正転帰還信号と前記反転帰還信号を前記信号受信回路に供給し、
   前記正転出力信号生成部は、
   前記正転帰還信号と前記反転帰還信号とに基づいて、前記正転側第１電流生成部の駆動能力と前記正転側第２電流生成部の駆動能力とを異なる駆動能力にし、
   前記反転出力信号生成部は、
   前記正転帰還信号と前記反転帰還信号とに基づいて前記反転側第１電流生成部の駆動能力と前記反転側第２電流生成部の駆動能力とを異なる駆動能力にする
   データ送信システム。
10. 請求項９に記載のレシーバ回路において、
    前記正転出力信号生成部は、
    第１参照電流を供給する第１参照電流供給ノードと前記第１参照電流に等しい電流値のミラー電流を供給する第１ミラー電流供給ノードとを有する第１カレントミラー回路を備え、
    前記正転側第１電流生成部は、
    前記第１参照電流供給ノードと前記第１伝送路との間に介接され、ゲートに印加されるバイアスに応答して活性化される第１トランジスタと、
    前記第１トランジスタのゲートに接続されるゲートを有し、前記第１トランジスタに並列に接続される第１補助トランジスタと、
    前記第１補助トランジスタと前記第１伝送路との間に介接され、前記正転帰還信号に応答して前記第１補助トランジスタと前記第１伝送路とを接続する第１スイッチと
    を有し、
    前記正転側第２電流生成部は、
    前記ミラー電流供給ノードと前記第２伝送路との間に介接され、前記バイアスに応答して活性化される第２トランジスタと、
    前記第２トランジスタのゲートに接続されるゲートを有し、前記第２トランジスタに並列に接続される第２補助トランジスタと、
    前記第２補助トランジスタと前記第２伝送路との間に接続され、前記反転帰還信号に応答して前記第２補助トランジスタと前記第２伝送路とを接続する第２スイッチと
    を有し、
    前記反転出力信号生成部は、
    第２参照電流を供給する第２参照電流供給ノードと前記第２参照電流に等しい電流値のミラー電流を供給する第２ミラー電流供給ノードとを有する第２カレントミラー回路を備え、
    前記反転側第１電流生成部は、
    前記第２参照電流供給ノードと前記第２伝送路との間に介接され、ゲートに印加されるバイアスに応答して活性化される第３トランジスタと、
    前記第３トランジスタのゲートに接続されるゲートを有し、前記第３トランジスタに並列に接続される第３補助トランジスタと、
    前記第３補助トランジスタと前記第２伝送路との間に介接され、前記反転帰還信号に応答して前記第３補助トランジスタと前記第２伝送路とを接続する第３スイッチと
    を有し、
    前記反転側第２電流生成部は、
    前記第２ミラー電流供給ノードと前記第１伝送路との間に介接され、前記バイアスに応答して活性化される第４トランジスタと、
    前記第４トランジスタのゲートに接続されるゲートを有し、前記第４トランジスタに並列に接続される第４補助トランジスタと、
    前記第４補助トランジスタと前記第１伝送路との間に介接され、前記正転帰還信号に応答して前記第４補助トランジスタと前記第１伝送路とを接続する第４スイッチと
    を有する
    データ送信システム。
11. 請求項９に記載のデータ送信システムにおいて、前記受信回路はさらに、
    前記正転帰還信号に応答して第１バイアスを生成し、前記反転帰還信号に応答して第２バイアスを生成するバイアス生成部
    を備え、
    前記正転出力信号生成部は、
    第１参照電流を供給する第１参照電流供給ノードと前記第１参照電流に等しい電流値のミラー電流を供給する第１ミラー電流供給ノードとを有する第１カレントミラー回路と、
    前記第１参照電流供給ノードと前記第１伝送路との間に介接され、ゲートに印加される前記第１バイアスに応答して活性化される第１トランジスタと、
    前記ミラー電流供給ノードと前記第２伝送路との間に介接され、前記第２バイアスに応答して活性化される第２トランジスタと
    を有し、
    前記反転出力信号生成部は、
    第２参照電流を供給する第２参照電流供給ノードと前記第２参照電流に等しい電流値のミラー電流を供給する第２ミラー電流供給ノードとを有する第２カレントミラー回路と、
    前記第２参照電流供給ノードと前記第２伝送路との間に介接され、ゲートに印加される前記第２バイアスに応答して活性化される第３トランジスタと、
    前記第２ミラー電流供給ノードと前記第１伝送路との間に介接され、前記第１バイアスに応答して活性化される第４トランジスタと
    を有する
    データ送信システム。
12. 請求項１１に記載のデータ送信システムにおいて、
    前記バイアス生成部は、
    第１バイアス生成部と第２バイアス生成部と
    を備え、
    前記第１バイアス生成部は、
    第１定電流源と、
    前記定電流源と接地線との間に接続され、ドレインに短絡されるゲートを有する第１バイアス生成トランジスタと、
    前記第１定電流源に並列に接続され、前記正転帰還信号に応答して活性化される第５トランジスタを含み、
    前記第２バイアス生成部は、
    第２定電流源と、
    前記第２定電流源と前記接地線との間に接続され、ドレインに短絡されるゲートを有する第２バイアス生成トランジスタと、
    前記第２定電流源に並列に接続され、前記反転帰還信号に応答して活性化される第６トランジスタを含む
    データ送信システム。
13. 第１入力信号に応答して第１電流を生成する第１受信部と第２入力信号に応答して第２電流を生成する第２受信部とを有するレシーバ回路の動作方法であって、
    （ａ）前記第１電流と前記第２電流とに基づいて増幅信号を生成するステップと、
    （ｂ）前記増幅信号に基づいて帰還信号を生成するステップと、
    （ｃ）前記帰還信号に基づいて、前記第１受信部が前記第１電流を生成する駆動能力と前記第２受信部が前記第２電流を生成する駆動能力とを決定するステップ
    を具備するレシーバ回路の動作方法。
14. 請求項１３に記載のレシーバ回路の動作方法において、
    前記増幅信号は、正転出力信号と反転出力信号とを含み、
    前記（ａ）ステップは、
    前記第１入力信号に応答して正転側第１電流を生成するステップと、
    前記第２入力信号に応答して正転側第２電流を生成するステップと、
    前記正転側第１電流と前記正転側第２電流とに基づいて前記正転出力信号を生成するステップと、
    前記第１入力信号に応答して反転側第１電流を生成するステップと、
    前記第２入力信号に応答して反転側第２電流を生成するステップと、
    前記反転側第１電流と前記反転側第２電流とに基づいて前記反転出力信号を生成するステップを含み、
    前記（ｃ）ステップは、
    前記帰還信号に基づいて、前記正転側第１電流を生成する駆動能力と前記正転側第２電流を生成する駆動能力を決定するステップと、
    前記帰還信号に基づいて、前記反転側第１電流を生成する駆動能力と前記反転側第２電流を生成する駆動能力を決定するステップ
    を具備するレシーバ回路の動作方法。
15. 請求項１４に記載のレシーバ回路の動作方法において、
    前記（ｂ）ステップは、
    前記正転出力信号と前記反転出力信号とに基づいてラッチ出力信号を生成するステップと、
    前記ラッチ出力信号に基づいて正転帰還信号と反転帰還信号とを生成するステップと
    を含み、
    前記（ｃ）ステップは、
    前記正転帰還信号と前記反転帰還信号とに基づいて、前記正転側第１電流を生成する駆動能力と前記正転側第２電流を生成する駆動能力とを異なる駆動能力にするステップと、
    前記正転帰還信号と前記反転帰還信号とに基づいて、前記反転側第１電流を生成する駆動能力と前記反転側第２電流を生成する駆動能力とを異なる駆動能力にするステップ
    を具備するレシーバ回路の動作方法。

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