一般的に、電圧モードデエンファシス回路104は、別々の単方向電流源を用いて正端子から電流を引き出すと共に負端子に電流を流し込むことにより、差動電圧送信信号108をデエンファシスする(例えば送信振幅を減少させる)ものである。例えば、差動電圧送信信号108が第1の端子110で負の電位を有しており端子112で正の電位を有しているとすると、電流源114が端子110に電流を流し込む一方、電流源116が端子112から電流を引き出す。同様に、差動電圧送信信号108が第1の端子110で正の電位を有しており端子112で負の電位を有しているとすると、電流源118が端子112に電流を流し込む一方、電流源120が端子110から電流を引き出す。
制御回路126は、差動信号128をデエンファシスするために、プリドライバ回路102からの極性(または状態)信号130、132に基づいて電流源対114、116および118、120を選択的に制御する。極性(または状態)信号130、132は差動信号128の極性(または状態)に基づいている。より具体的には、制御回路126は差動信号128の極性(または状態)変化が起起こったかどうかを決定する。極性(または状態)変化が起こっていなければ、差動電圧送信信号108のデータの繰り返しビットをデエンファシスするために、電流源対114、116および/または118、120を有効にする。例えば、端子110での電位が端子112での電位よりも高ければ、制御回路126は単方向電流源120を有効にして端子110から電流を引き出すと共ともに単方向電流源118を有効にして端子112に電流を流し込む。例えば、端子110での電位が端子112での電位よりも低ければ、制御回路126は単方向電流源114を有効にして端子110に電流を流し込むとともに単方向電流源116を有効にして端子112から電流を引き出す。
従って、繰り返しに伴いデエンファシスされるビットが多ければ多いほど、単方向電流源114、116、118、120が供給する電流が多くなり、デエンファシス回路104の電力消費が増大する。例えば、ある態様では、6dBのデエンファシスを達成するために追加的な9mAの電流が必要になる。結果的に、その余分な9mAを用いて差動電圧送信信号108をデエンファシスするときに、デエンファシス回路104はより多くの電力を消費する。
従って、従来のデエンファシス回路よりも消費電力の少ない電圧モードドライバ向けデエンファシス回路を提供することが特に望まれている。
一つの例では、差動通信リンクを経由して送信される情報をデエンファシスするための回路は、電圧モード差動回路および双方向電流源回路を含む。電圧モード差動回路は第1および第2の出力端子を含む。電圧モード差動回路は差動入力電圧に応答して、第1の出力端子を経由する第1の電圧および第2の出力端子を経由する第2の電圧を供給する。双方向電流源回路は第1および第2の端子間に動作可能に接続される。双方向電流源回路は、差動入力電圧をデエンファシスするために第1および第2の電圧に基づいて第1および第2の端子間において第1および第2の方向に選択的に電流を供給し、それにより差動出力信号を提供する。
他の利点にもまして、回路の電力消費が従来の電圧モードデエンファシス回路よりも少なくなる。回路は双方向電流源回路を用いているので、差動出力信号の正側から引き出されたのと同じ電流が差動出力信号の負側に流れ込むように用いられる。従って、差動出力信号をデエンファシスするために用いられる電流がより少なくなり、結果として回路の消費電力が低減される。当業者であれば他の利点を認識するであろう。
一つの例では、第1の電圧が第2の電圧よりも高いときに電流は第1の出力端子から引き出されて第2の出力端子に流し込まれる。一つの例では、第2の電圧が第1の電圧よりも高いときに電流は第2の出力端子から引き出されて第1の出力端子に流し込まれる。
一つの例では、双方向電流源回路は第1の電圧が第2の電圧よりも高いときに第1の方向に電流を供給する。一つの例では、双方向電流源回路は第2の電圧が第1の電圧よりも高いときに第2の方向に電流を供給する。
一つの例では、双方向電流源回路は第1の出力端子および第2の出力端子間に並列に構成された複数の電流源回路を備えている。
一つの例では、回路は双方向電流源回路に動作可能に接続された制御回路を含む。制御回路は電流の大きさを選択的に制御してデエンファシスされた出力信号を生成する。一つの例では、制御回路は第1および第2の電圧の極性変化に基づいて電流の大きさを増大させる。一つの例では、制御回路は第1および第2の電圧の極性変化の不在に基づいて電流の大きさを減少させる。
一つの例では、集積回路は第1の差動信号を送信すると共に第2の差動信号を受信する送受信機回路を含む。送受信機回路は第1の差動信号を送信する送信回路と第2の差動信号を受信する受信回路を含む。送信回路は前述の電圧モード差動回路および双方向電流源回路を含む。
一つの例では、システムは、前述の集積回路と、第2の差動信号を送信するとともに第1の差動信号を受信する第2の送受信機回路を含む第2の集積回路とを含む。第2の送受信機回路は、第2の差動信号を送信する第2の送信回路と第1の差動信号を受信する第2の受信回路とを含む。第2の送信回路は第2の電圧モード差動回路および第2の双方向電流源回路を含む。第2の電圧モード差動回路は第3および第4の出力端子を含む。第2の電圧モード差動回路は第2の差動入力電圧に応答して第3の出力端子を経由する第3の電圧および第4の出力端子を経由する第4の電圧を供給する。第2の双方向電流源回路は第3および第4の端子に動作可能に接続される。第2の双方向電流源回路は第2の差動入力電圧をデエンファシスするために第3および第4の電圧に基づいて第3および第4の端子間の第3および第4の方向に選択的に電流を供給する。第2の送信回路は第3および第4の電圧に基づいて第2の差動信号を送信する。
一つの例では、システムは第1の集積回路に動作可能に接続されたプロセッサを含む。一つの例では、システムは第1の集積回路に動作可能に接続されたメモリを含む。一つの例では、システムは第2の集積回路に動作可能に接続されたディスプレイを含む。
一つの例では、コンピュータ可読記録媒体は、プロセッサにより実行されたときに、前述の電圧モード差動回路および双方向電流源回路を含む回路を動作させ、設計させ、および/または組織させることをプロセッサに実行させる情報を含む。一つの例では、情報はハードウエア記述言語を含む。
ここで用いられる「回路」という用語は、一つまたは二つ以上のソフトウエアまたはファームウエアプログラムを実行する、電子回路、一つまたは二つ以上のプロセッサ(例えば、限定はされないが、共用の、専用の、または一群のマイクロプロセッサ、DSPs、または中央処理ユニット等のプロセッサ)、およびメモリ、論理回路の組み合わせ、ASIC、および/または説明された機能を提供する他の好適な部品を含んでよい。また、当業者に理解されるように、「回路」の動作、設計、組織化は、ハードウエア記述言語、例えばベリログ(Verilog)(商標)、VHDL、または他の好適なハードウエア記述言語で記述されてよい。
本発明は、以下の詳細な説明を下記図面とともに参照することによって、より容易に理解されるであろう。図面において同様の参照符号は同様の要素を表す。
図2を参照すると、デバイス200、例えば携帯電話、携帯型および/または固定型のコンピュータ、プリンタ、LANインタフェース(無線および/または有線の)、メディアプレーヤ、ビデオ復号器および/または符号器、および/または任意の他の適切なデジタルデバイスの例示的な機能ブロック図が示されている。デバイス200は、少なくとも一つのプロセッサ202と、ブリッジ回路204と、グラフィックスプロセッサ(またはコア)のような高速I/Oデバイス206および関連したディスプレイ208と、システムメモリ210とを含む。
プロセッサ202はブリッジ回路204に動作可能に接続され、ブリッジ回路204からの要求を処理する。幾つかの実施形態では、ブリッジ回路204はシステムメモリ210に動作可能に接続されたメモリ制御器212を含む。システムメモリ210はブリッジ回路204から伝達された情報を記憶する。他の実施形態では、システムメモリ210に動作可能に接続されたメモリ制御器212をプロセッサ202が含み、システムメモリ210はプロセッサ202から伝達された情報を記憶する。
ブリッジ回路204は第1の送受信機回路216を含む。第1の送受信機回路216は第1の送信回路218および第1の受信回路220を含む。第1の送信回路218は第1のデエンファシス回路224および第1の電圧モード差動ドライバ回路225を含む。送信回路218は差動通信リンク228の第1の差動リンク226を経由して情報を送信する。受信回路220は差動通信リンク228の第2の差動リンク230を経由した情報を受信する。差動通信リンク228は、任意の好適な差動通信リンク、例えば、限定はされないが、PCI Express(商標)、Hyper Transport(商標)、SATA、USB、および他の好適な差動通信リンクであってよい。
第1のデエンファシス回路224は、デエンファシスを用いて、情報を送信するのに用いられる振幅を選択的に減少させる。例えば、第1のデエンファシス回路224は、情報のビットが繰り返すときに、情報を送信するのに用いられる振幅を減少させる。より具体的には、第1のデエンファシス回路224は、各極性(または状態)遷移(例えば0から1、1から0、1から−1、−1から1、または他の適切な極性若しくは状態遷移)に対して最大振幅で情報を送信し、次いで減少させられた振幅で同一極性(または状態)の繰り返しビットを送信する。
この例では第1の送信回路218はブリッジ回路に含まれているが、当業者であれば、送信回路218はデエンファシスを採用する任意の他の好適な回路および/またはデバイスに含まれていてよいことを理解するであろう。また、当業者であれば、送信回路218は例えば高速I/Oデバイス206のような任意の好適な回路および/またはデバイスに対して送信してよいことを理解するであろう。
高速I/Oデバイス206は第2の送受信機回路232を含む。第2の送受信機回路232は第2の送信回路234及および第2の受信回路236を含む。第2の送信回路234は第2のデエンファシス回路240および第2の電圧モード差動ドライバ回路241を含む。送信回路234は差動通信リンク228の第2の差動リンク230を経由して情報を送信する。受信回路236は差動通信リンク228の第1の差動リンク226を経由した情報を受信する。
第1のデエンファシス回路224と同様に、第2のデエンファシス回路240は、デエンファシスを用いて、情報を送信するのに用いられる振幅を選択的に減少させる。例えば、第2のデエンファシス回路240は、情報のビットが繰り返すときに、情報を送信するのに用いられる振幅を減少させる。より具体的には、第2のデエンファシス回路240は、各極性(または状態)遷移(例えば0から1、1から0、1から−1、−1から1、または他の適切な極性若しくは状態遷移)に対して最大振幅で情報を送信し、次いで減少させられた振幅で同一極性(または状態)の繰り返しビットを送信する。
この例では第2の送信回路234は高速I/Oデバイスに含まれているが、当業者であれば、送信回路234はデエンファシスを採用する任意の他の好適な回路および/またはデバイスに含まれていてよいことを理解するであろう。また、当業者であれば、送信回路234は例えばブリッジ回路204のような任意の好適な回路および/またはデバイスに対して送信してよいことを理解するであろう。
図3を参照すると、送信回路218、234の例示的な機能ブロック図が示されている。送信回路218、234は、プリドライバ回路298と、デエンファシス回路224、240と、電圧モード差動ドライバ回路225、241と、デエンファシス制御回路310とを含む。動作の間、プリドライバ回路298は端子302および端子304を経由して差動電圧信号300を送信する。送信回路218、234は、差動通信リンク226、230を経由して情報を提供するために、差動信号300の振幅を選択的に変化させる。より具体的には、デエンファシス回路224、240は、各極性(または状態)遷移(例えば0から1、1から0、1から−1、−1から1、または他の適切な極性若しくは状態遷移)に対して最大振幅で情報を送信し、次いで減少させられた振幅で同一極性(または状態)の繰り返しビットを送信する。
デエンファシス回路224、240は双方向電流源回路308を含む。電圧モード差動ドライバ回路225、241は、当該分野において知られているような第1の電圧モードドライバ回路312および第2の電圧モードドライバ回路314を含む。一つの実施形態では、第1および第2の電圧モードドライバ回路312、314は約50オームのインピーダンスを有する。
電圧モード差動ドライバ回路225、241は、端子302および304を経由してプリドライバ回路298に、また出力端子316および318を経由して差動リンク226、230に動作可能に接続される。双方向電流源回路308は出力端子316および318間に動作可能に接続される。デエンファシス制御回路310はプリドライバ回路298および双方向電流源回路308に動作可能に接続される。
電圧モード差動ドライバ回路225、241は、差動電圧信号300に応答して、差動リンク226、230を経由して伝送する差動出力電圧信号320を提供するために、出力端子316に第1の電圧を、また出力端子318に第2の電圧を供給する。デエンファシス制御回路310は、例えば端子302および304を介して差動電圧信号300を監視して、それに基づいて双方向電流源回路308を選択的に制御する。より具体的には、デエンファシス制御回路310は、差動出力電圧信号320を選択的にデエンファシスするために、デエンファシス制御情報322を介して、双方向電流源回路308により供給される電流を選択的に制御する。
例えば、差動電圧信号300の極性における変化に応答して、デエンファシス制御回路310は、双方向電流源回路308が第1の所定量の電流(あるいは幾つかの実施形態では無電流)を供給するように制御する。これに対し、差動電圧信号300が一定を維持している(例えば極性を変化させない)場合には、デエンファシス制御回路310は、双方向電流源回路308が第1の所定量の電流よりも大きな第2の所定量の電流を供給するように制御する。一つの実施形態では、差動出力電圧信号320を6dBだけデエンファシスするために、第1の所定量の電流は約0mAであり且つ第2の所定量の電流は約6mAであるが、他の値が検討されてもよい。
端子316での第1の電圧が端子318での第2の電圧よりも高い場合、双方向電流源回路308は第1の方向(例えば端子316から端子318)に電流を供給する。従って、双方向電流源回路308は、出力端子316から電流を引き出し、同じ電流(例えば出力端子316から引き出された)を出力端子318に流し込む。
同様にして、端子318での第2の電圧が端子316での第1の電圧よりも高い場合、双方向電流源回路308は第2の方向(例えば端子318から端子316)に電流を供給する。従って、双方向電流源回路308は、出力端子318から電流を引き出し、同じ電流(例えば出力端子318から引き出された)を出力端子316に流し込む。
結果的に、差動出力電圧信号320をデエンファシスするために用いられた電流は閉ループである(例えば、正側から引き出すのに用いたのと同じ電流が負側に流し込むのに用いられる)ので、送信回路218、234は、差動出力電圧信号320をデエンファシスするために、従来の送信回路100よりも少ない電流を必要とし、少ない電力を消費する。例えば、最大振幅での端子316の電位が0.9Vで且つ最大振幅での端子318の電位が0.3Vであるとすると、6dBのデエンファシスを提供するためには、端子316の電位は0.75Vであるべきであり且つ端子318の電位は0.45Vであるべきである。送信および受信側のドライバが各々50オームのインピーダンスを有していると仮定すると、差動出力電圧信号320をデエンファシスするために、3mAの余分な電流のみが要求される。従って、本開示のデエンファシス回路224、240は、図1に示されるような従来のデエンファシス回路と比べて約1/3の電流(従って1/3の電力)を必要とする。
図4を参照すると、双方向電流源回路308の一実施形態を例示する図が示されている。この例では、双方向電流源回路308は複数の電流源回路400および一つのバイアス回路402を含む。幾つかの実施形態では、電流源回路400の各々は、所定量の電流、例えば0.5mAまたは任意の他の適切な所定量の電流を供給する。デエンファシス制御回路310は、特定の電流源回路400を選択的に有効にすることで、双方向電流源回路308によって供給される電流の大きさを制御する。例えば、デエンファシス制御回路310は、双方向電流源回路308が1.5mAの電流(電流源回路400の各々が0.5mA供給するとして)を供給するように制御するために、3つの電流源回路を有効にしてよい。
電流源回路400の各々は第1および第2のイネーブルトランジスタ404、406および電流源トランジスタ408を含む。幾つかの実施形態では、それらのトランジスタはn−チャネル金属酸化膜半導体電界効果トランジスタ(即ちNMOSトランジスタ)である。しかしながら、任意の好適なトランジスタ、例えばp−チャネル金属酸化膜半導体電界効果トランジスタ(即ちPMOSトランジスタ)が本開示に従って用いられてよい。
第1のイネーブルトランジスタ404は第1の端子410、第2の端子412、および第1のイネーブル端子414を含む。第2のイネーブルトランジスタ406は第3の端子416、第4の端子418、および第2のイネーブル端子420を含む。電流源トランジスタ408は第5の端子422、第6の端子424、および第3のイネーブル端子426を含む。第1の端子410はバイアス回路402に動作可能に接続される。第2の端子412は第4の端子418および第3のイネーブル端子426に動作可能に接続される。第3の端子416は例えば接地としての電源回路429に動作可能に接続される。第5の端子422は出力端子316に動作可能に接続される。第6の端子424は出力端子318に動作可能に接続される。
第1のイネーブル端子414はデエンファシス制御情報322に基づくイネーブル情報428を受け取る。第2のイネーブル端子420は同じようにデエンファシス制御情報322に基づくイネーブル情報430を受け取る。第1および第2のイネーブルトランジスタ404、406は、電流源トランジスタ408がデエンファシス制御情報322に応答して出力端子316、318間に電流を供給するのを有効にするように動作する。幾つかの実施形態では、デエンファシス制御回路310は、特定の電流源回路400を選択的に有効にするために、デエンファシス制御情報322を制御情報の多重化部分432、434、436、438、440、442に分離する(demultiplex)ことができる。このようにして、デエンファシス制御回路310は、差動出力電圧信号320のデエンファシスを変化させるために、電流源回路400の各々を選択的に制御する(例えば有効にする/無効にする)ことができ、差動通信リンク228の種々のチャネルにおける損失を補償するためにデエンファシスを用いることができる。
バイアス回路402は、電流源トランジスタ408が確実に飽和領域で動作して出力端子316、318間に電流を供給することができるようにする。幾つかの実施形態では、バイアス回路402は、当該分野で知られているようなバイアス電圧を供給する電流源回路308の複製を含む。
図5を参照すると、双方向電流源回路308のもう一つの実施形態を例示する図が示されている。この例では、双方向電流源回路308は複数の電流源回路500および一つのバイアス回路502を含む。幾つかの実施形態では、電流源回路500の各々は、所定量の電流、例えば0.5mAまたは任意の他の適切な所定量の電流を供給する。デエンファシス制御回路310は、特定の電流源回路500を選択的に有効にすることで、双方向電流源回路308によって供給される電流の大きさを制御する。例えば、デエンファシス制御回路310は、双方向電流源回路308が1.5mAの電流(電流源回路500の各々が0.5mA供給するとして)を供給するように制御するために、3つの電流源回路を有効にしてよい。
電流源回路500の各々は第1および第2のイネーブルトランジスタ504、506および電流源トランジスタ508を含む。幾つかの実施形態では、それらのトランジスタはNMOSトランジスタである。しかしながら、任意の好適なトランジスタ、例えばPMOSトランジスタが本開示に従って用いられてよい。
第1のイネーブルトランジスタ504は第1の端子510、第2の端子512、および第1のイネーブル端子514を含む。第2のイネーブルトランジスタ506は第3の端子516、第4の端子518、および第2のイネーブル端子520を含む。電流源トランジスタ508は第5の端子522、第6の端子524、および第3のイネーブル端子526を含む。第1の端子510は出力端子316に動作可能に接続される。第2の端子512は第5の端子522に動作可能に接続される。第3の端子516は第6の端子524に動作可能に接続される。第3のイネーブル端子526はバイアス回路502に動作可能に接続される。
第1および第2のイネーブル端子514、520はデエンファシス制御情報322を受け取り、電流源回路500の各々を有効にする。第1および第2のイネーブルトランジスタ504、506は、電流源トランジスタ508がデエンファシス制御情報322に応答して出力端子316、318間に電流を供給するのを有効にするように動作する。幾つかの実施形態では、デエンファシス制御回路310は、特定の電流源回路500を選択的に有効にするために、デエンファシス制御情報322を制御情報の多重化部分530、532、534に分離することができる。
バイアス回路502は、電流源トランジスタ508が確実に飽和領域で動作して出力端子316、318間に電流を供給することができるようにする。幾つかの実施形態では、バイアス回路502は、当該分野で知られているようなバイアス電圧を供給する電流源回路308の複製を含む。
上述したように、既知の電圧モードデエンファシス回路よりも消費電力の少ない電圧モードデエンファシス回路が他の利点と共に提供される。電圧モードデエンファシス回路は双方向電流源回路を用いているので、差動出力電圧信号の正側から引き出すために用いられたのと同じ電流が差動出力電圧信号の負側に流し込むために用いられる。従って、差動出力電圧信号をデエンファシスするために用いられる電流がより少なくなり、結果として電圧モードデエンファシス回路の消費電力が低減される。当業者であれば他の利点を認識するであろう。
また、限定はされないがCDROM、RAM、他の形態のROM、ハードドライブ、分散型メモリ等のようなコンピュータ可読メモリに記憶された実行可能な情報に基いて、集積回路を創出する集積回路設計システム(例えばワークステーション)が知られている。情報は、任意の好適な言語、限定はされないが例えばハードウエア記述言語または他の好適な言語を表す(例えばコンパイルされたまたは別の方法で表された)データを含んでよい。従って、ここで記述されている「回路」は、そのようなシステムによって集積回路として製造されてもよい。例えば、ある集積回路は、実行されたときに電圧モード差動回路および双方向電流源回路を含む集積回路を作成することを集積回路設計システムに実行させる、コンピュータ可読記録媒体に記憶された情報を用いて、ディスプレイでの用途のために作成されてよい。電圧モード差動回路は第1および第2の出力端子を含む。電圧モード差動回路は、差動入力電圧に応答して、第1の出力端子を経由する第1の電圧および第2の出力端子を経由する第2の電圧を供給する。双方向電流源回路は第1および第2の端子間に動作可能に接続される。双方向電流源回路は第1および第2の電圧に基づいて第1および第2の端子間において第1および第2の方向に選択的に電流を供給する。ここで説明される他の動作を実行する「回路」を有する集積回路もまた好適に製造されてよい。
この開示は特定の例示を含むが、開示はそのように限定されないことが理解されるべきである。当業者であれば、図面、明細書、および以下の特許請求の範囲を検討することにより、本開示の精神および範囲から逸脱することなしに、多くの修正、変更、変形、置換、および均等なものを想起し得る。