KR102287455B1 - 송신 장치 및 통신 시스템 - Google Patents
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Abstract
제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하는 3상 송신 장치. 상기 송신 장치는 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와, 상기 제1의 신호 및 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와, 상기 제2의 신호 및 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 포함한다.
Description
본 출원은 2014년 6월 20일에 출원된 일본 우선권 특허출원 JP2014-127246의 이익을 주장하고, 그 전체 내용은 본원에 참고로서 인용된다.
본 개시는, 신호를 송신하는 송신 장치, 및 그와 같은 송신 장치를 구비한 통신 시스템에 관한 것이다.
근래의 전자 기기의 고기능화 및 다기능화에 수반하여, 전자 기기에는, 반도체 칩, 센서, 표시 디바이스 등이 다양한 디바이스가 탑재된다. 이들의 디바이스 사이에서는, 많은 데이터의 교환이 행해지고, 그 데이터량은, 전자 기기의 고기능화 및 다기능화에 응하여 많아져 오고 있다.
보다 많은 데이터의 교환을 행하는 방법에 관해, 다양한 기술이 개시되어 있다. 예를 들면, 특허 문헌 1, 2에는, 3개의 전압 레벨을 이용하여 데이터의 교환을 행하는 통신 시스템이 개시되어 있다.
그런데, 전자 기기에서는, 일반적으로 심플한 구성이 바람직하고, 통신 시스템에서도, 심플한 구성이 기대된다.
본 개시는 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 심플한 구성을 실현할 수 있는 송신 장치 및 통신 시스템을 제공하는 것에 있다.
적어도 상술한 과제는 본 개시의 다양한 실시의 형태에 의하여 해결된다. 본 개시의 주제의 다양한 실시례는 다음과 같다. 이러한 실시례는 본 개시의 주제의 일반적인 이해를 돕기 위하여 단순히 제공되는 것으로 이해되어야 한다. 이 예시는 개시된 주제를 망라하는 것이 아니며, 이하의 실시례에 포함되지 않은 특징을 포함하거나, 이하의 실시례에 포함된 특징을 제외하는 다른 예시들이 가능하다.
본 개시의 제1의 실시례에 관하여, 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하는 송신 장치가 제공된다. 상기 송시 장치는, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와, 상기 제1의 신호 및 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와, 상기 제2의 신호 및 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 구비한다.
본 개시의 제2의 실시례에 관하여, 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하는 송신 장치가 제공된다. 상기 송신 장치는, 적어도 차동 송신 모드 및 3상 송신 모드에서 동작 가능하다. 상기 송신 장치는, 제1의 송신부, 제2의 송신부 및 제3의 송신부를 구비한다. 상기 제1의 송신부는, 상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제1의 신호에 의거하여 상기 제1의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 신호 및 상기 제3의 신호에 의거하여 상기 제1의 출력 단자의 전압을 설정한다. 상기 제2의 송신부는, 상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 신호 및 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 설정한다. 상기 제3의 송신부는, 상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제3의 신호에 의거하여 상기 제3의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제3의 신호 및 상기 제2의 신호에 의거하여 상기 제3의 출력 단자의 전압을 설정한다.
본 개시의 제3의 실시례에 관하여, 통신 시스템이 제공된다. 상기 통신 시스템은, 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하는 송신 장치와, 상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자 중 적어도 어느 하나에 접속된 수신 장치를 구비한다. 상기 송신 장치는, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와, 상기 제1의 신호 및 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와, 상기 제2의 신호 및 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 구비한다.
본 개시의 제4의 실시례에 관하여, 전자 기기가 제공된다. 상기 전자 기기는, 송신 장치 및 수신 장치를 포함하는 통신 시스템을 구비한다. 상기 송신 장치는, 본 개시의 실시례의 어느 하나의 송신 장치이다. 상기 수신 장치는, 상기 송신 장치의 상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자 중 적어도 어느 하나에 접속된다. 상기 전자 기기는, 화상 데이터를 취득하고, 상기 화상 데이터를 상기 송신 장치를 통하여 송신하는 이미지 센서와, 상기 수신 장치를 통하여 상기 화상 데이터를 수신하고, 상시 화상 데이터에 의거하여 처리를 행하는 프로세서를 더 포함하다.
본 개시의 각각의 실시의 형태의 제1의 송신 장치 및 통신 시스템에 의하면, 제1의 신호, 제2의 신호, 및 제3의 신호 중, 제1의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자의 전압을 설정하고, 제1의 신호 및 제2의 신호에 의거하여, 제2의 출력 단자의 전압을 설정하도록 하였기 때문에, 심플한 구성을 실현할 수 있다.
본 개시의 실시의 형태의 제2의 송신 장치에 의하면, 제1의 제어 회로와 제2의 제어 회로를 서로 같은 회로 구성에 하였기 때문에, 심플한 구성을 실현할 수 있다.
본 개시의 실시의 형태의 제3의 송신 장치에 의하면, 각 송신부가, 제1의 신호, 제2의 신호, 및 제3의 신호 중의, 송신부 사이에서 서로 다른 2개의 신호에 의거하여, 각 값을 생성하도록 하였기 때문에, 심플한 구성을 실현할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과가 있어도 좋다.
상술한 일반적인 설명 및 후술할 상세한 설명은 예시이며, 청구된 기술의 추가적인 설명을 제공하기 위해 제공되는 것으로 이해하여야 한다.
첨부된 도면은 본 기술의 추가적인 이해를 제공하기 위해 포함되는 것이며, 본 명세서의 일부에 포함되어 구성된다. 도면은 실시의 형태를 설명하고, 명세서와 함께, 본 기술의 원리를 설명하기 위해 제공된다.
도 1은 본 개시의 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 2는 제1의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 3은 도 2에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 4는 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 5는 도 4에 도시한 리시버부의 한 구성례를 도시하는 회로도.
도 6은 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 7은 도 6에 도시한 리시버부의 한 구성례를 도시하는 회로도.
도 8은 도 7에 도시한 리시버부의 한 동작례를 도시하는 설명도.
도 9는 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 10은 도 9에 도시한 리시버부의 한 구성례를 도시하는 회로도.
도 11은 도 2에 도시한 송신부의 각 블록의 한 배치례를 도시하는 설명도.
도 12A는 도 2에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 12B는 도 2에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 13은 도 2에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 14는 도 2에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 15는 도 2에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 16은 도 2에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 17은 제1의 실시의 형태의 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 18은 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 19는 제1의 실시의 형태의 다른 변형례에 관한 송신부의 각 블록의 한 배치례를 도시하는 설명도.
도 20은 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 21A는 도 20에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 21B는 도 20에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 22는 도 20에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 23은 도 20에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 24는 도 20에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 25는 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 26은 도 25에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 27은 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 28은 도 27에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 29는 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 30은 도 29에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 31은 제2의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 32는 도 31에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 33A는 도 31에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 33B는 도 31에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 34는 도 31에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 35는 도 31에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 36은 도 31에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 37은 제2의 실시의 형태의 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 38은 도 37에 도시한 인코더의 한 구성례를 도시하는 회로도.
도 39는 도 38에 도시한 인코더의 한 동작례를 도시하는 진리치표.
도 40은 도 37에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 41은 제2의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 42는 도 41에 도시한 인코더의 한 구성례를 도시하는 회로도.
도 43은 도 42에 도시한 인코더의 한 동작례를 도시하는 진리치표.
도 44는 도 41에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 45A는 도 41에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 45B는 도 41에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 46은 도 41에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 47은 도 41에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 48은 도 41에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 49는 실시의 형태에 관한 송신 장치가 적용되는 스마트 폰의 외관 구성을 도시하는 사시도.
도 50은 실시의 형태에 관한 송신 장치가 적용되는 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 51은 실시의 형태에 관한 송신 장치가 적용되는 이미지 센서의 한 구성례를 도시하는 블록도.
도 52는 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 1은 본 개시의 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 블록도.
도 2는 제1의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 3은 도 2에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 4는 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 한 구성례를 도시하는 블록도.
도 5는 도 4에 도시한 리시버부의 한 구성례를 도시하는 회로도.
도 6은 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 7은 도 6에 도시한 리시버부의 한 구성례를 도시하는 회로도.
도 8은 도 7에 도시한 리시버부의 한 동작례를 도시하는 설명도.
도 9는 도 1에 도시한 송신 장치가 적용되는 통신 시스템의 다른 구성례를 도시하는 블록도.
도 10은 도 9에 도시한 리시버부의 한 구성례를 도시하는 회로도.
도 11은 도 2에 도시한 송신부의 각 블록의 한 배치례를 도시하는 설명도.
도 12A는 도 2에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 12B는 도 2에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 13은 도 2에 도시한 송신부의 한 동작례를 도시하는 타이밍 파형도.
도 14는 도 2에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 15는 도 2에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 16은 도 2에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 17은 제1의 실시의 형태의 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 18은 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 19는 제1의 실시의 형태의 다른 변형례에 관한 송신부의 각 블록의 한 배치례를 도시하는 설명도.
도 20은 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 21A는 도 20에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 21B는 도 20에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 22는 도 20에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 23은 도 20에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 24는 도 20에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 25는 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 26은 도 25에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 27은 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 28은 도 27에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 29는 제1의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 30은 도 29에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 31은 제2의 실시의 형태에 관한 송신부의 한 구성례를 도시하는 블록도.
도 32는 도 31에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 33A는 도 31에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 33B는 도 31에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 34는 도 31에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 35는 도 31에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 36은 도 31에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 37은 제2의 실시의 형태의 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 38은 도 37에 도시한 인코더의 한 구성례를 도시하는 회로도.
도 39는 도 38에 도시한 인코더의 한 동작례를 도시하는 진리치표.
도 40은 도 37에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 41은 제2의 실시의 형태의 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
도 42는 도 41에 도시한 인코더의 한 구성례를 도시하는 회로도.
도 43은 도 42에 도시한 인코더의 한 동작례를 도시하는 진리치표.
도 44는 도 41에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 45A는 도 41에 도시한 송신부의 동작 모드(M1)에서의 한 동작 상태를 도시하는 설명도.
도 45B는 도 41에 도시한 송신부의 동작 모드(M1)에서의 다른 동작 상태를 도시하는 설명도.
도 46은 도 41에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 설명도.
도 47은 도 41에 도시한 송신부의 동작 모드(M2)에서의 한 동작례를 도시하는 표.
도 48은 도 41에 도시한 송신부의 동작 모드(M3)에서의 한 동작례를 도시하는 설명도.
도 49는 실시의 형태에 관한 송신 장치가 적용되는 스마트 폰의 외관 구성을 도시하는 사시도.
도 50은 실시의 형태에 관한 송신 장치가 적용되는 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 51은 실시의 형태에 관한 송신 장치가 적용되는 이미지 센서의 한 구성례를 도시하는 블록도.
도 52는 다른 변형례에 관한 송신부의 한 구성례를 도시하는 블록도.
이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태
2. 제2의 실시의 형태
3. 적용례
<1. 제1의 실시의 형태>
(구성례)
도 1은, 실시의 형태에 관한 송신 장치의 한 구성례를 도시하는 것이다. 송신 장치(1)는, 6개의 신호를 이용하여 데이터를 송신하는 것이다. 또한, 본 개시의 실시의 형태에 관한 통신 시스템은, 본 실시의 형태에 의해 구현화되기 때문에, 아울러서 설명한다. 송신 장치(1)는, 처리부(9)와, 송신부(10)를 구비하고 있다.
처리부(9)는, 소정의 처리를 행하여 6조(組)의 패럴렐 신호(DATA1∼DATA6)를 생성하는 것이다. 패럴렐 신호(DATA1∼DATA6)의 각각은, 복수 비트의 비트 폭을 갖는 것이다.
송신부(10)는, 패럴렐 신호(DATA1∼DATA6) 및 모드 선택 신호(MSEL)에 의거하여, 신호(SIG1∼SIG6)를 생성하여 출력 단자(Tout1∼Tout6)로부터 출력하는 것이다. 송신부(10)는, 시리얼라이저(SER1∼SER6)를 갖고 있다. 시리얼라이저(SER1∼SER6)는, 패럴렐 신호(DATA1∼DATA6)를 시리얼라이즈하여 신호(S11∼S16)를 생성하는 것이다. 시리얼라이저(SER1∼SER6)는, 예를 들면 시프트 레지스터를 포함하여 구성되는 것이다. 그리고, 송신부(10)에서는, 이 시리얼 신호(S11∼S16)에 의거하여, 신호(SIG1∼SIG6)를 생성하도록 되어 있다.
도 2는, 송신부(10)의 한 구성례를 도시하는 것이다. 송신부(10)는, 시리얼라이저(SER1∼SER6)에 더하여, 배타적 논리합 회로(21∼26)와, 플립플롭(F/F)(31∼36)과, 셀렉터(37∼39, 41∼46)와, 논리합 회로(51∼56)와, 드라이버부(DRV1∼DRV6)와, 제어부(20)를 갖고 있다. 또한, 이들의 회로 사이의 신호는, 차동 신호라도 좋고, 단상 신호라도 좋다.
배타적 논리합 회로(21)는, 신호(S11)와 신호(S13)와의 배타적 논리합(EX-OR : Exclusive OR)을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(22)는, 신호(S11)와 신호(S12)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(23)는, 신호(S12)와 신호(S13)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(24)는, 신호(S14)와 신호(S16)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(25)는, 신호(S14)와 신호(S15)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(26)는, 신호(S15)와 신호(S16)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다.
플립플롭(31)은, 배타적 논리합 회로(21)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(S31)로서 출력함과 함께, 신호(S11)를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P31) 및 그 반전 신호(N31)로서 출력하는 것이다. 플립플롭(32)은, 배타적 논리합 회로(22)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(S32)로서 출력함과 함께, 신호(S12)를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P32) 및 그 반전 신호(N32)로서 출력하는 것이다. 플립플롭(33)은, 배타적 논리합 회로(23)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(S33)로서 출력함과 함께, 신호(S13)를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P33) 및 그 반전 신호(N33)로서 출력하는 것이다. 플립플롭(34)은, 배타적 논리합 회로(24)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(S34)로서 출력함과 함께, 신호(S14)를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P34) 및 그 반전 신호(N34)로서 출력하는 것이다. 플립플롭(35)은, 배타적 논리합 회로(25)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(S35)로서 출력함과 함께, 신호(S15)를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P35) 및 그 반전 신호(N35)로서 출력하는 것이다. 플립플롭(36)은, 배타적 논리합 회로(26)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(S36)로서 출력함과 함께, 신호(S16)를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P36) 및 그 반전 신호(N36)로서 출력하는 것이다.
셀렉터(37)는, 제어 신호(SINV)에 의거하여, 신호(P32, N32) 중의 일방을 선택하여 출력하는 것이다. 셀렉터(38)는, 제어 신호(SINV)에 의거하여, 신호(P34, N34) 중의 일방을 선택하여 출력하는 것이고, 셀렉터(39)는, 제어 신호(SINV)에 의거하여, 신호(P36, N36) 중의 일방을 선택하여 출력하는 것이다.
셀렉터(41)는, 제어 신호(SEL1)에 의거하여, 신호(P31, P32) 중의 일방을 선택하여, 신호(S41)로서 출력하는 것이다. 셀렉터(42)는, 제어 신호(SEL2)에 의거하여, 신호(N31) 및 셀렉터(37)의 출력 신호 중의 일방을 선택하여, 신호(S42)로서 출력하는 것이다. 셀렉터(43)는, 제어 신호(SEL1)에 의거하여, 신호(P33, P34) 중의 일방을 선택하여, 신호(S43)로서 출력하는 것이다. 셀렉터(44)는, 제어 신호(SEL2)에 의거하여, 신호(N33) 및 셀렉터(38)의 출력 신호 중의 일방을 선택하여, 신호(S44)로서 출력하는 것이다. 셀렉터(45)는, 제어 신호(SEL1)에 의거하여, 신호(P35, P36) 중의 일방을 선택하여, 신호(S45)로서 출력하는 것이다. 셀렉터(46)는, 제어 신호(SEL2)에 의거하여, 신호(N35) 및 셀렉터(39)의 출력 신호 중의 일방을 선택하여, 신호(S46)로서 출력하는 것이다.
논리합 회로(51)는, 신호(S31)와 제어 신호(MA)와의 논리합(OR)를 구하고, 그 결과를 신호(S51)로서 출력하는 것이다. 논리합 회로(52)는, 신호(S32)와 제어 신호(MA)와의 논리합을 구하고, 그 결과를 신호(S52)로서 출력하는 것이다. 논리합 회로(53)는, 신호(S33)와 제어 신호(MA)와의 논리합을 구하고, 그 결과를 신호(S53)로서 출력하는 것이다. 논리합 회로(54)는, 신호(S34)와 제어 신호(MA)와의 논리합을 구하고, 그 결과를 신호(S54)로서 출력하는 것이다. 논리합 회로(55)는, 신호(S35)와 제어 신호(MA)와의 논리합을 구하고, 그 결과를 신호(S55)로서 출력하는 것이다. 논리합 회로(56)는, 신호(S36)와 제어 신호(MA)와의 논리합을 구하고, 그 결과를 신호(S56)로서 출력하는 것이다.
드라이버부(DRV1)는, 신호(S41) 및 신호(S51)에 의거하여, 신호(SIG1)를 생성하는 것이다. 드라이버부(DRV2)는, 신호(S42) 및 신호(S52)에 의거하여, 신호(SIG2)를 생성하는 것이다. 드라이버부(DRV3)는, 신호(S43) 및 신호(S53)에 의거하여, 신호(SIG3)를 생성하는 것이다. 드라이버부(DRV4)는, 신호(S44) 및 신호(S54)에 의거하여, 신호(SIG4)를 생성하는 것이다. 드라이버부(DRV5)는, 신호(S45) 및 신호(S55)에 의거하여, 신호(SIG5)를 생성하는 것이다. 드라이버부(DRV6)는, 신호(S46) 및 신호(S56)에 의거하여, 신호(SIG6)를 생성하는 것이다.
도 3은, 드라이버부(DRV1)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 드라이버부(DRV1)를 예로 설명하지만, 드라이버부(DRV2∼DRV6)에 관해서도 마찬가지이다. 드라이버부(DRV1)는, 논리곱 회로(61, 62)와, 트랜지스터(63, 64)와, 저항 소자(65∼67)를 갖고 있다. 논리곱 회로(61)는, 신호(S41)와 신호(S51)와의 논리곱(AND)를 구하고, 그 결과를 신호(UP)로서 출력하는 것이다. 논리곱 회로(62)는, 신호(S41)의 반전 신호와 신호(S51)와의 논리곱을 구하고, 그 결과를 신호(DN)로서 출력하는 것이다. 트랜지스터(63, 64)는, 이 예에서는, N채널 MOS(Metal Oxide Semiconductor)형의 FET(Field Effect Transistor)이다. 트랜지스터(63)의 게이트는 논리곱 회로(61)의 출력 단자에 접속되고, 드레인은 저항 소자(65)의 일단에 접속되고, 소스는 트랜지스터(64)의 드레인에 접속됨과 함께 저항 소자(67)의 일단에 접속되어 있다. 트랜지스터(64)의 게이트는 논리곱 회로(62)의 출력 단자에 접속되고, 드레인은 트랜지스터(63)의 소스에 접속됨과 함께 저항 소자(67)의 일단에 접속되고, 소스는 저항 소자(66)의 일단에 접속되어 있다. 저항 소자(65)의 일단은 트랜지스터(63)의 드레인에 접속되고, 타단에는 전압(V1)이 공급되고 있다. 전압(V1)은, 예를 들면 400[㎷]이다. 저항 소자(66)의 일단은 트랜지스터(64)의 소스에 접속되고, 타단은 접지되어 있다. 저항 소자(67)의 일단은 트랜지스터(63)의 소스 및 트랜지스터(64)의 드레인에 접속되고, 타단은 출력 단자(Tout1)에 접속되어 있다. 이 예에서는, 저항 소자(65)의 저항치와, 트랜지스터(63)의 온 저항의 저항치와, 저항 소자(67)의 저항치의 합은, 50[Ω] 정도이고, 마찬가지로, 저항 소자(66)의 저항치와, 트랜지스터(64)의 온 저항의 저항치와, 저항 소자(67)의 저항치의 합은, 이 예에서는 50[Ω] 정도이다.
이 구성에 의해, 드라이버부(DRV1)는, 신호(S41) 및 신호(S51)에 의거하여, 출력 단자(Tout1)의 전압을, 3개의 전압(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL)) 중의 하나로 설정한다. 구체적으로는, 신호(S51)가 "1"인 경우에는, 드라이버부(DRV1)는, 신호(S41)에 응하여, 출력 단자(Tout1)의 전압을, 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정한다. 즉, 신호(S41)가 "1"인 경우에는, 신호(UP)가 "1"이 됨과 함께 신호(DN)가 "0"이 된다. 이에 의해, 트랜지스터(63)가 온 상태가 됨과 함께, 트랜지스터(64)가 오프 상태가 되고, 단자(Tout1)의 전압은 고레벨 전압(VH)으로 설정된다. 또한, 신호(S41)가 "0"인 경우에는, 신호(UP)가 "0"이 됨과 함께 신호(DN)가 "1"이 된다. 이에 의해, 트랜지스터(63)가 오프 상태가 됨과 함께, 트랜지스터(64)가 온 상태가 되고, 단자(Tout1)의 전압은 저레벨 전압(VL)으로 설정된다. 한편, 신호(S51)가 "0"인 경우에는, 신호(S41)에 관계없이, 신호(UP, DN)는 모두 "0"이 된다. 이에 의해, 트랜지스터(63, 64)는 함께 오프 상태가 된다. 이때, 단자(Tout1)의 전압은, 후술하는 바와 같이, 수신 장치의 종단 저항을 이용하여, 중레벨 전압(VM)으로 설정되도록 되어 있다.
환언하면, 신호(S51)는, 신호(SIG1)를 중레벨 전압(VM)으로 하는지의 여부를 제어하는 신호이고, 드라이버부(DRV1)는, 신호(S51)가 "0"(액티브)인 경우에, 신호(SIG1)를 중레벨 전압(VM)으로 설정한다. 또한, 드라이버부(DRV1)는, 신호(S51)가 "1"(비액티브)인 경우에는, 신호(S41)에 응하여 신호(SIG1)를 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정하도록 되어 있다.
제어부(20)는, 모드 선택 신호(MSEL)에 의거하여, 3개의 동작 모드(M1∼M3) 중의 하나를 선택하고, 송신부(10)가 그 선택된 동작 모드로 동작하도록, 송신부(10)를 제어하는 것이다. 여기서, 동작 모드(M1)는, 수신 장치에 대해 차동 신호에 의해 데이터를 송신하는 모드이고, 동작 모드(M2)는, 수신 장치에 대해 3상신호에 의해 데이터를 송신하는 모드이고, 동작 모드(M3)는, 수신 장치에 대해 단상 신호에 의해 데이터를 송신하는 모드이다. 모드 선택 신호(MSEL)는, 예를 들면 송신 장치(1)의 외부로부터 공급되는 것이다. 제어부(20)는, 이 모드 선택 신호(MSEL)에 의거하여, 이들 3개의 동작 모드(M1∼M3) 중의 하나를 선택한다. 그리고, 제어부(20)는, 선택된 동작 모드에 응하여, 클록 신호(CLK1, CLK2), 및 제어 신호(SINV, SEL1, SEL2, MA)를 생성하고, 이들의 제어 신호를 이용하여 송신부(10)의 각 블록의 동작을 제어하도록 되어 있다.
도 4는, 송신부(10)가 동작 모드(M1)로 동작하는 통신 시스템(4)의 한 구성례를 도시하는 것이다. 통신 시스템(4)은, 송신 장치(1)와, 수신 장치(110)를 구비하고 있다. 수신 장치(110)는, 리시버부(111∼113)를 갖고 있다. 이 모드에서는, 드라이버부(DRV1, DRV2)가, 리시버부(111)에 대해 전송선로(101, 102)를 통하여 신호(SIG1, SIG2)를 각각 송신하고, 드라이버부(DRV3, DRV4)가, 리시버부(112)에 대해 전송선로(103, 104)를 통하여 신호(SIG3, SIG4)를 각각 송신하고, 드라이버부(DRV5, DRV6)가, 전송선로(105, 106)를 통하여 리시버부(113)에 대해 신호(SIG5, SIG6)를 각각 송신한다. 여기서, 전송선로(101∼106)의 특성 임피던스는 50[Ω]이다. 또한, 신호(SIG1, SIG2)는 차동 신호를 구성하고, 신호(SIG3, SIG4)는 차동 신호를 구성하고, 신호(SIG5, SIG6)는 차동 신호를 구성한다. 즉, 예를 들면, 신호(SIG1, SIG2) 중의 일방은 고레벨 전압(VH)이고, 타방은 저레벨 전압(VL)이다. 그리고, 리시버부(111)는, 신호(SIG1, SIG2)를 수신하고, 리시버부(112)는, 신호(SIG3, SIG4)를 수신하고, 리시버부(113)는, 신호(SIG5, SIG6)를 수신하도록 되어 있다. 또한, 이 예에서는, 하나의 수신 장치(110)에 3개의 리시버부(111∼113)를 마련하고, 그 수신 장치(110)에 대해 데이터를 송신하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 3개의 수신 장치에 각각 리시버부를 하나씩 마련하고, 이들 3개의 수신 장치에 대해 데이터를 송신하여도 좋다.
도 5는, 리시버부(111)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 리시버부(111)를 예로 설명하지만, 리시버부(112, 113)에 관해서도 마찬가지이다. 리시버부(111)는, 저항 소자(116)와, 앰프(117)를 갖고 있다. 저항 소자(116)는, 통신 시스템(4)의 종단(終端) 저항으로서 기능하는 것이고, 저항치는, 이 예에서는, 100[Ω] 정도이다. 저항 소자(116)의 일단은 입력단자(Tin11) 등에 접속됨과 함께 신호(SIG1)가 공급되고, 타단은 입력단자(Tin12) 등에 접속됨과 함께 신호(SIG2)가 공급된다. 앰프(117)는, 정입력단자에서의 신호와 부입력단자에서의 신호의 차분에 응하여 "1" 또는 "0"을 출력하는 것이다. 앰프(117)의 정입력단자는, 저항 소자(116)의 일단 및 입력단자(Tin11)에 접속됨과 함께 신호(SIG1)가 공급되고, 부입력단자는, 저항 소자(116)의 타단 및 입력단자(Tin12)에 접속됨과 함께 신호(SIG2)가 공급되고 있다.
이 구성에 의해, 통신 시스템(4)에서는, 차동 신호에 의해 데이터를 송수신할 수 있도록 되어 있다.
도 6은, 송신부(10)가 동작 모드(M2)로 동작하는 통신 시스템(5)의 한 구성례를 도시하는 것이다. 통신 시스템(5)은, 송신 장치(1)와, 수신 장치(120)를 구비하고 있다. 수신 장치(120)는, 리시버부(121, 122)를 갖고 있다. 이 모드에서는, 드라이버부(DRV1∼DRV3)가, 리시버부(121)에 대해 신호선로(101∼103)를 통하여 신호(SIG1∼SIG3)를 각각 송신하고, 드라이버부(DRV4∼DRV6)가, 리시버부(122)에 대해 신호선로(104∼106)를 통하여 신호(SIG4∼SIG6)를 각각 송신한다. 여기서, 신호(SIG1∼SIG3)는 3상신호를 구성하고, 신호(SIG4∼SIG6)는 3상신호를 구성한다. 즉, 신호(SIG1∼SIG3)는, 서로 다른 전압 레벨(고레벨 전압(VH), 저레벨 전압(VL), 중레벨 전압(VM))이 되는 것이다. 그리고, 리시버부(121)는, 신호(SIG1∼SIG3)를 수신하고, 리시버부(122)는, 신호(SIG4∼SIG6)를 수신하도록 되어 있다.
도 7은, 리시버부(121)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 리시버부(121)를 예로 설명하지만, 리시버부(122)에 관해서도 마찬가지이다. 리시버부(121)는, 저항 소자(124∼126)와, 앰프(127∼129)를 갖고 있다. 저항 소자(124∼126)는, 통신 시스템(5)의 종단 저항으로서 기능하는 것이고, 저항치는, 이 예에서는, 50[Ω] 정도이다. 저항 소자(124)의 일단은 입력단자(Tin21) 등에 접속됨과 함께 신호(SIG1)가 공급되고, 타단은 저항 소자(125, 126)의 타단에 접속되어 있다. 저항 소자(125)의 일단은 입력단자(Tin22) 등에 접속됨과 함께 신호(SIG2)가 공급되고, 타단은 저항 소자(124, 126)의 타단에 접속되어 있다. 저항 소자(126)의 일단은 입력단자(Tin23) 등에 접속됨과 함께 신호(SIG3)가 공급되고, 타단은 저항 소자(124, 126)의 타단에 접속되어 있다. 앰프(127)의 정입력단자는, 앰프(129)의 부입력단자, 저항 소자(124)의 일단, 및 입력단자(Tin21)에 접속됨과 함께 신호(SIG1)가 공급되고, 부입력단자는, 앰프(128)의 정입력단자, 저항 소자(125)의 일단, 및 입력단자(Tin22)에 접속됨과 함께 신호(SIG2)가 공급된다. 앰프(128)의 정입력단자는, 앰프(127)의 부입력단자, 저항 소자(125)의 일단, 및 입력단자(Tin22)에 접속됨과 함께 신호(SIG2)가 공급되고, 부입력단자는, 앰프(129)의 정입력단자, 저항 소자(126)의 일단, 및 입력단자(Tin23)에 접속됨과 함께 신호(SIG3)가 공급된다. 앰프(129)의 정입력단자는, 앰프(128)의 부입력단자, 저항 소자(126)의 일단, 및 입력단자(Tin23)에 접속됨과 함께 신호(SIG3)가 공급되고, 부입력단자는, 앰프(127)의 정입력단자, 저항 소자(124)의 일단, 및 입력단자(Tin21)에 접속됨과 함께 신호(SIG1)가 공급된다.
도 8은, 리시버부(121)의 한 동작례를 도시하는 것이다. 이 예에서는, 신호(SIG1)는 고레벨 전압(VH)이고, 신호(SIG2)는 저레벨 전압(VL)이다. 이때, 신호(SIG3)의 전압은, 저항 소자(124∼126)에 의해, 중레벨 전압(VM)으로 설정된다. 이 경우에는, 입력단자(Tin21), 저항 소자(124), 저항 소자(125), 입력단자(Tin22)의 순서로 전류(Iin)가 흐른다. 그리고, 앰프(127)의 정입력단자에는 고레벨 전압(VH)이 공급됨과 함께 부입력단자에는 저레벨 전압(VL)이 공급되고, 앰프(127)는 "1"을 출력한다. 또한, 앰프(128)의 정입력단자에는 저레벨 전압(VL)이 공급됨과 함께 부입력단자에는 중레벨 전압(VM)이 공급되고, 앰프(128)는 "0"을 출력한다. 또한, 앰프(129)의 정입력단자에는 중레벨 전압(VM)이 공급됨과 함께 부입력단자에는 고레벨 전압(VH)이 공급되고, 앰프(127)는 "0"을 출력하도록 되어 있다.
이 구성에 의해, 통신 시스템(5)에서는, 3상신호에 의해 데이터를 송수신할 수 있도록 되어 있다.
도 9는, 송신부(10)가 동작 모드(M3)로 동작하는 통신 시스템(6)의 한 구성례를 도시하는 것이다. 통신 시스템(6)는, 송신 장치(1)와, 수신 장치(130)를 구비하고 있다. 수신 장치(130)는, 리시버부(131∼136)를 갖고 있다. 이 모드에서는, 드라이버부(DRV1∼DRV6)가 리시버부(131∼136)에 대해 전송선로(101∼106)를 통하여 신호(SIG1∼SIG6)를 각각 송신한다. 여기서, 신호(SIG1∼SIG6)의 각각은, 단상 신호이다. 그리고, 리시버부(131∼136)는, 신호(SIG1∼SIG6)를 각각 수신하도록 되어 있다.
도 10은, 리시버부(131)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 리시버부(131)를 예로 설명하지만, 리시버부(132∼136)에 관해서도 마찬가지이다. 리시버부(131)는, 저항 소자(138)와, 앰프(139)를 갖고 있다. 저항 소자(138)는, 통신 시스템(6)의 종단 저항으로서 기능하는 것이고, 저항치는, 이 예에서는, 50[Ω] 정도이다. 저항 소자(138)의 일단은 입력단자(Tin31) 등에 접속됨과 함께 신호(SIG1)가 공급되고, 타단에는 바이어스 전압(V2)이 공급되고 있다. 앰프(139)의 정입력단자는, 저항 소자(138)의 일단 및 입력단자(Tin31)에 접속됨과 함께 신호(SIG1)가 공급되고, 부입력단자에는, 바이어스 전압(V3)이 공급되고 있다.
이 구성에 의해, 통신 시스템(6)에서는, 단상 신호에 의해 데이터를 송수신할 수 있도록 되어 있다.
다음에, 송신부(10)의 레이아웃에 관해 설명한다.
도 11은, 송신부(10)에서의 각 블록의 회로 배치를 도시하는 것이다. 이 도 11에는, 패드(PAD1∼PAD6) 및 ESD(Electro-Static Discharge) 보호 회로(ESD1∼ESD6)도 아울러서 도시하고 있다. 패드(PAD1∼PAD6)는, 출력 단자(Tout1∼Tout6)에 대응하는 것이고, ESD 보호 회로(ESD1∼ESD6)는, 이들의 패드(PAD1∼PAD6)의 근처에 각각 배치되어 있다. 또한, 이 도 11에서는, 셀렉터(37∼39, 41∼46)를 생략하고 있다. 실선의 화살표는, 시리얼라이저(SER1∼SER6)로부터, 배타적 논리합 회로(21∼26)에의 신호의 흐름과, 논리합 회로(51∼56)로부터 드라이버부(DRV1∼DRV6)에의 신호의 흐름을 나타내고 있다.
이 예에서는, 시리얼라이저(SER1), 배타적 논리합 회로(21), 플립플롭(31), 논리합 회로(51), 및 드라이버부(DRV1)가 서로 가깝게 되도록 배치하고 있다. 마찬가지로, 시리얼라이저(SER2), 배타적 논리합 회로(22), 플립플롭(32), 논리합 회로(52), 드라이버부(DRV2)가 서로 가깝게 되도록 배치하고, 시리얼라이저(SER3), 배타적 논리합 회로(23), 플립플롭(33), 논리합 회로(53), 드라이버부(DRV3)가 서로 가깝게 되도록 배치하고, 시리얼라이저(SER4), 배타적 논리합 회로(24), 플립플롭(34), 논리합 회로(54), 드라이버부(DRV4)가 서로 가깝게 되도록 배치하고, 시리얼라이저(SER5), 배타적 논리합 회로(25), 플립플롭(35), 논리합 회로(55), 드라이버부(DRV5)가 서로 가깝게 되도록 배치하고, 시리얼라이저(SER6), 배타적 논리합 회로(26), 플립플롭(36), 논리합 회로(56), 드라이버부(DRV6)가 서로 가깝게 되도록 배치하고 있다. 이 예에서는, 이와 같이 레이아웃함에 의해, 패드(PAD1∼PAD6)의 배치의 순번과, 시리얼라이저(SER1∼SER6)의 배치의 순번을 같게 하고 있다.
여기서, 신호(S11)는, 본 개시에서의 "제1의 신호"의 한 구체례에 대응하고, 신호(S12)는, 본 개시에서의 "제2의 신호"의 한 구체례에 대응하고, 신호(S13)는, 본 개시에서의 "제3의 신호"의 한 구체례에 대응한다. 출력 단자(Tout1)는, 본 개시에서의 "제1의 출력 단자"의 한 구체례에 대응하고, 출력 단자(Tout2)는, 본 개시에서의 "제2의 출력 단자"의 한 구체례에 대응하고, 출력 단자(Tout3)는, 본 개시에서의 "제3의 출력 단자"의 한 구체례에 대응한다. 배타적 논리합 회로(21) 및 드라이버부(DRV1)는, 본 개시에서의 "제1의 송신부"의 한 구체례에 대응하고, 배타적 논리합 회로(22) 및 드라이버부(DRV2)는, 본 개시에서의 "제2의 송신부"의 한 구체례에 대응하고, 배타적 논리합 회로(23) 및 드라이버부(DRV3)는, 본 개시에서의 "제3의 송신부"의 한 구체례에 대응한다. 배타적 논리합 회로(21)는, 본 개시에서의 "제1의 제어 회로"의 한 구체례에 대응하고, 배타적 논리합 회로(22)는, 본 개시에서의 "제2의 제어 회로"의 한 구체례에 대응한다. 드라이버부(DRV1)는, 본 개시에서의 "제1의 드라이버부"의 한 구체례에 대응하고, 드라이버부(DRV2)는, 본 개시에서의 "제2의 드라이버부"의 한 구체례에 대응한다.
(동작 및 작용)
계속해서, 본 실시의 형태의 송신 장치(1)의 동작 및 작용에 관해 설명한다.
(전체 동작 개요)
우선, 도 1, 2 등을 참조하여, 송신 장치(1)의 전체 동작 개요를 설명한다. 처리부(9)는, 6조의 패럴렐 신호(DATA1∼DATA6)를 생성한다. 송신부(10)는, 패럴렐 신호(DATA1∼DATA6) 및 모드 선택 신호(MSEL)에 의거하여, 신호(SIG1∼SIG6)를 생성하고, 전송선로(101∼106)를 통하여, 수신 장치에 송신한다. 송신부(10)의 제어부(20)는, 모드 선택 신호(MSEL)에 의거하여, 3개의 동작 모드(M1∼M3) 중의 하나를 선택하고, 송신부(10)가 그 선택된 동작 모드로 동작하도록, 송신부(10)를 제어한다.
(동작 모드(M1))
동작 모드(M1)에서는, 송신 장치(1)는, 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다. 이하에, 동작 모드(M1)에서의 상세 동작에 관해 설명한다.
도 12A, 12B는, 동작 모드(M1)에서의 송신부(10)의 한 동작례를 도시하는 것이고, 도 12A는 하나의 동작 상태를 도시하고, 도 12B는 다른 동작 상태를 도시한다. 도 12A, 12B에서는, 셀렉터(37∼39, 41∼46)를, 그 셀렉터의 동작 상태를 나타내는 스위치로 나타내고 있다. 또한, 태선은, 각 동작 상태에 있어서 주요한 신호 패스를 나타낸다.
동작 모드(M1)에서는, 제어부(20)는, 서로 위상이 180도 어긋낸 클록 신호(CLK1, CLK2)를 생성한다. 그리고, 제어부(20)는, 플립플롭(31, 33, 35)에 대해 클록 신호(CLK1)를 공급하여, 플립플롭(32, 34, 36)에 대해 클록 신호(CLK2)를 공급한다. 또한, 제어부(20)는, 셀렉터(37, 38, 39)에 대해 제어 신호(SINV)를 공급하여, 셀렉터(37)가 신호(N32)를 선택하여 출력하고, 셀렉터(38)가 신호(N34)를 선택하여 출력하고, 셀렉터(39)가 신호(N36)를 선택하여 출력하도록 각각 제어한다.
또한, 제어부(20)는, 셀렉터(41)에 대해 제어 신호(SEL1)를 공급하여, 셀렉터(41)가 신호(P31)와 신호(P32)를 교대로 선택하여 출력하도록 제어함과 함께, 셀렉터(42)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(42)가 신호(N31)와 셀렉터(37)의 출력 신호(신호(N32))를 교대로 선택하여 출력하도록 제어한다. 그때, 제어부(20)는, 셀렉터(41)가 신호(P31)를 선택하여 출력할 때는 셀렉터(42)가 신호(N31)를 선택하도록 셀렉터(41, 42)를 제어하고(도 12A), 셀렉터(41)가 신호(P32)를 선택하여 출력할 때는 셀렉터(42)가 신호(N32)를 선택하도록 셀렉터(41, 42)를 제어한다(도 12B).
도 13은, 셀렉터(41, 42)의 한 동작례를 도시하는 타이밍 파형도를 도시하는 것이고, (A)는 신호(P31) 또는 신호(N31)의 파형을 나타내고, (B)는 신호(P32) 또는 신호(N32)의 파형을 나타내고, (C)는 신호(S41) 또는 신호(S42)의 파형을 나타낸다. 이 예에서는, 플립플롭(31)은, 클록 신호(CLK1)에 동기하여, 데이터(S0, S2, S4, …)를 이 순서로 신호(P31, N31)로서 출력하고, 플립플롭(32)은, 클록 신호(CLK2)에 동기하여, 데이터(S1, S3, S5, …)를 이 순서로 신호(P32, N32)로서 출력한다. 그때, 클록 신호(CLK1, CLK2)는 서로 위상이 180도 어긋나 있기 때문에, 신호(P31, N31)의 천이(遷移) 타이밍과, 신호(P32, N32)의 천이 타이밍도 또한 어긋난다. 신호(P31, N31)에서의 데이터가 안정되어 있는 기간(T1)에서(도 13(A)), 셀렉터(41)는 신호(P31)를 선택하여 신호(S41)로서 출력하고, 셀렉터(42)는 신호(N31)를 선택하여 신호(S42)로서 출력한다(도 13(C)). 또한, 신호(P32, N32)에서의 데이터가 안정되어 있는 기간(T2)에서(도 13(B)), 셀렉터(41)는 신호(P32)를 선택하여 신호(S41)로서 출력함과 함께, 셀렉터(42)는 신호(N32)를 선택하여 신호(S42)로서 출력한다(도 13(C)). 여기서, 신호(N31)는 신호(P31)의 반전 신호이고, 신호(N32)는 신호(P32)의 반전 신호이기 때문에, 신호(S42)는, 신호(S41)의 반전 신호이다. 이와 같은 동작의 결과, 신호(S41, S42)에는, 데이터(S0, S1, S2, …)가 이 순서로 나열한다. 즉, 동작 모드(M1)에서는, 셀렉터(41, 42)는, 2 : 1의 시리얼라이저로서 기능한다.
마찬가지로, 제어부(20)는, 셀렉터(43)에 대해 제어 신호(SEL1)를 공급하여, 셀렉터(43)가 신호(P33)와 신호(P34)를 교대로 선택하여 출력하도록 제어함과 함께, 셀렉터(44)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(44)가 신호(N33)와 셀렉터(38)의 출력 신호(신호(N34))를 교대로 선택하여 출력하도록 제어한다. 그리고, 제어부(20)는, 셀렉터(45)에 대해 제어 신호(SEL1)를 공급하여, 셀렉터(45)가 신호(P35)와 신호(P36)를 교대로 선택하여 출력하도록 제어함과 함께, 셀렉터(46)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(46)가 신호(N35)와 셀렉터(39)의 출력 신호(신호(N36))를 교대로 선택하여 출력하도록 제어한다.
또한, 제어부(20)는, 논리합 회로(51∼56)에 대해, "1"을 나타내는 제어 신호(MA)를 공급한다. 이에 의해, 신호(S51∼S56)는 "1"이 된다. 그 결과, 드라이버부(DRV1∼DRV6)는, 신호(S41∼S46)에 응하여, 신호(SIG1∼SIG6)를 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 각각 설정한다. 그때, 신호(S41)와 신호(S42)는 서로 반전하고 있기 때문에, 신호(SIG1, SIG2)는 차동 신호를 구성한다. 마찬가지로, 신호(SIG3, SIG4)는 차동 신호를 구성하고, 신호(SIG5, SIG6)는 차동 신호를 구성한다.
이와 같이, 동작 모드(M1)에서는, 송신 장치(1)는, 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다.
(동작 모드(M2))
동작 모드(M2)에서는, 송신 장치(1)는, 수신 장치에 대해 3상신호에 의해 데이터를 송신한다. 이하에, 동작 모드(M2)에서의 상세 동작에 관해 설명한다.
도 14는, 동작 모드(M2)에서의 송신부(10)의 한 동작례를 도시하는 것이다. 동작 모드(M2)에서는, 제어부(20)는, 서로 위상이 거의 동등한 클록 신호(CLK1, CLK2)를 생성한다. 그리고, 제어부(20)는, 플립플롭(31, 33, 35)에 대해 클록 신호(CLK1)를 공급함과 함께, 플립플롭(32, 34, 36)에 대해 클록 신호(CLK2)를 공급한다. 또한, 제어부(20)는, 셀렉터(37, 38, 39)에 대해 제어 신호(SINV)를 공급하여, 셀렉터(37)가 신호(P32)를 선택하여 출력하고, 셀렉터(38)가 신호(P34)를 선택하여 출력하고, 셀렉터(39)가 신호(P36)를 선택하여 출력하도록 각각 제어한다.
또한, 제어부(20)는, 셀렉터(41)에 대해 제어 신호(SEL1)를 공급하여, 신호(P31)를 선택하여 신호(S41)로서 출력하도록 제어하고, 셀렉터(42)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(37)의 출력 신호(신호(P32))를 선택하여 신호(S42)로서 출력하도록 제어하고, 셀렉터(43)에 대해 제어 신호(SEL1)를 공급하여, 신호(P33)를 선택하여 신호(S43)로서 출력하도록 제어한다. 마찬가지로, 제어부(20)는, 셀렉터(44)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(38)의 출력 신호(신호(P34))를 선택하여 신호(S44)로서 출력하도록 제어하고, 셀렉터(45)에 대해 제어 신호(SEL1)를 공급하여, 신호(P35)를 선택하여 신호(S45)로서 출력하도록 제어하고, 셀렉터(46)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(39)의 출력 신호(신호(P36))를 선택하여 신호(S46)로서 출력하도록 제어한다.
또한, 제어부(20)는, 논리합 회로(51∼56)에 대해, "0"을 나타내는 제어 신호(MA)를 공급한다. 이에 의해, 신호(S51∼S56)는, 신호(S31∼S36)와 같은 신호가 된다. 그 결과, 드라이버부(DRV1∼DRV3)는, 신호(S41∼S43) 및 신호(S51∼S53)에 의거하여, 신호(SIG1∼SIG3)를, 서로 다른 3개의 전압(고레벨 전압(VH), 중레벨 전압(VM), 저레벨 전압(VL))으로 설정한다. 마찬가지로, 드라이버부(DRV4∼DRV6)는, 신호(S44∼S46) 및 신호(S54∼S56)에 의거하여, 신호(SIG4∼SIG6)를, 서로 다른 3개의 전압으로 설정한다.
도 15는, 드라이버부(DRV1∼DRV3)의 동작을 도시하는 것이다. 또한, 드라이버부(DRV4∼DRV6)의 동작에 관해서도 마찬가지이다.
예를 들면, 신호(S11, S12, S13)가 "1", "0", "0"인 경우에는, 신호(S51, S52, S53)가 "1", "1", "0"이 된다. 따라서, 드라이버부(DRV1)는, 신호(S41)(신호(S11))가 "1"이고, 신호(S51)가 "1"이기 때문에, 신호(SIG1)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV2)는, 신호(S42)(신호(S12))가 "0"이고, 신호(S52)가 "1"이기 때문에, 신호(SIG2)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV3)는, 신호(S53)가 "0"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다.
또한, 예를 들면, 신호(S11, S12, S13)가 "0", "1", "0"인 경우에는, 신호(S51, S52, S53)가 "0", "1", "1"이 된다. 따라서, 드라이버부(DRV1)는, 신호(S51)가 "0"이기 때문에, 신호(SIG1)를 중레벨 전압(VM)으로 설정한다. 또한, 드라이버부(DRV2)는, 신호(S42)(신호(S12))가 "1"이고, 신호(S52)가 "1"이기 때문에, 신호(SIG2)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV3)는, 신호(S43)(신호(S13))가 "0"이고, 신호(S53)가 "1"이기 때문에, 신호(SIG3)를 저레벨 전압(VL)으로 설정한다.
또한, 예를 들면, 신호(S11, S12, S13)가 "0", "0", "1"인 경우에는, 신호(S51, S52, S53)가 "1", "0", "1"이 된다. 따라서, 드라이버부(DRV1)는, 신호(S41)(신호(S11))가 "0"이고, 신호(S51)가 "1"이기 때문에, 신호(SIG1)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV2)는, 신호(S52)가 "0"이기 때문에, 신호(SIG2)를 중레벨 전압(VM)으로 설정한다. 또한, 드라이버부(DRV3)는, 신호(S43)(신호(S13))가 "1"이고, 신호(S53)가 "1"이기 때문에, 신호(SIG3)를 고레벨 전압(VH)으로 설정한다.
이와 같이, 동작 모드(M2)에서는, 송신 장치(1)는, 수신 장치에 대해 3상신호에 의해 데이터를 송신한다.
(동작 모드(M3))
동작 모드(M3)에서는, 송신 장치(1)는, 수신 장치에 대해 단상 신호에 의해 데이터를 송신한다. 이하에, 동작 모드(M3)에서의 상세 동작에 관해 설명한다.
도 16은, 동작 모드(M3)에서의 송신부(10)의 한 동작례를 도시하는 것이다. 동작 모드(M3)에서는, 제어부(20)는, 서로 위상이 거의 동등한 클록 신호(CLK1, CLK2)를 생성한다. 그리고, 제어부(20)는, 플립플롭(31, 33, 35)에 대해 클록 신호(CLK1)를 공급함과 함께, 플립플롭(32, 34, 36)에 대해 클록 신호(CLK2)를 공급한다. 또한, 제어부(20)는, 셀렉터(37, 38, 39)에 대해 제어 신호(SINV)를 공급하여, 셀렉터(37)가 신호(P32)를 선택하여 출력하고, 셀렉터(38)가 신호(P34)를 선택하여 출력하고, 셀렉터(39)가 신호(P36)를 선택하여 출력하도록 각각 제어한다.
또한, 제어부(20)는, 셀렉터(41)에 대해 제어 신호(SEL1)를 공급하여, 신호(P31)를 선택하여 신호(S41)로서 출력하도록 제어한다. 제어부(20)는, 셀렉터(42)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(37)의 출력 신호(신호(P32))를 선택하여 신호(S42)로서 출력하도록 제어한다. 제어부(20)는, 셀렉터(43)에 대해 제어 신호(SEL1)를 공급하여, 신호(P33)를 선택하여 신호(S43)로서 출력하도록 제어한다. 제어부(20)는, 셀렉터(44)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(38)의 출력 신호(신호(P34))를 선택하여 신호(S44)로서 출력하도록 제어한다. 제어부(20)는, 셀렉터(45)에 대해 제어 신호(SEL1)를 공급하여, 신호(P35)를 선택하여 신호(S45)로서 출력하도록 제어한다. 제어부(20)는, 셀렉터(46)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(39)의 출력 신호(신호(P36))를 선택하여 신호(S46)로서 출력하도록 제어한다.
또한, 제어부(20)는, 논리합 회로(51∼56)에 대해, "1"을 나타내는 제어 신호(MA)를 공급한다. 이에 의해, 신호(S51∼S56)는 "1"이 된다. 그 결과, 드라이버부(DRV1∼DRV6)는, 신호(S41∼S46)에 응하여, 신호(SIG1∼SIG6)를 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정한다.
이와 같이, 동작 모드(M3)에서는, 송신 장치(1)는, 수신 장치에 대해 단상 신호에 의해 데이터를 송신한다.
이상과 같이, 송신 장치(1)에서는, 복수의 동작 모드(M1∼M3)를 마련하여, 차동 신호, 3상신 호, 및 단상 신호에 의해 수신 장치에 대해 데이터를 송신할 수 있도록 하였기 때문에, 다양한 인터페이스를 실현할 수 있다. 이에 의해, 예를 들면, 전자 기기의 시스템 설계의 자유도를 높일 수 있다. 구체적으로는, 예를 들면, 이 송신부(10)를 프로세서에 탑재한 경우에는, 3상신호에 대응한 주변 디바이스를 이용하여 전자 기기를 구성할 수도 있고, 차동 신호에 대응하는 주변 디바이스를 이용하여 전자 기기를 구성할 수도 있다., 또한, 예를 들면, 하나의 프로세서로 다양한 인터페이스를 실현할 수 있기 때문에, 인터페이스마다 프로세서를 준비할 필요가 없기 때문에, 프로세서의 품종수를 좁힐 수 있고, 비용을 삭감할 수 있다. 또한, 각 동작 모드(M1∼M3)에서, 시리얼라이저(SER1∼SER6), 플립플롭(31∼36), 드라이버부(DRV1∼DRV6) 등을 공용하도록 하였기 때문에, 인터페이스마다 다른 회로를 마련하는 경우에 비하여, 회로 배치에 필요한 면적을 억제할 수 있다.
또한, 송신 장치(1)에서는, 동작 모드(M2)에서, 도 15에 도시하는 바와 같이 신호(S11∼S13)와 신호(SIG1∼SIG3)를 대응시켜서, 2개의 신호(S11, S13)에 의거하여 신호(SIG1)를 생성하고, 2개의 신호(S11, S12)에 의거하여 신호(SIG2)를 생성하고, 2개의 신호(S12, S13)에 의거하여 신호(SIG3)를 생성하도록 하였기 때문에, 회로 구성을 심플하게 할 수 있다. 즉, 신호(SIG1∼SIG3)가 3개의 서로 다른 전압(고레벨 전압(VH), 중레벨 전압(VM), 저레벨 전압(VL))이 되는 조합은, 도 15에 도시하는 바와 같이 6가지 존재한다. 따라서, 3비트의 신호에 의거하여, 이 6가지의 신호(SIG1∼SIG3)를 생성할 수 있다. 이와 같은 회로로서는, 예를 들면, 3비트의 신호에 의거하여 신호(SIG1)를 생성하고, 이 3비트의 신호에 의거하여 신호(SIG2)를 생성하고, 이 3비트의 신호에 의거하여 신호(SIG3)를 생성하도록 구성할 수 있다. 그렇지만, 그와 같이 3비트의 신호에 의거하여 신호(SIG1)를 생성하고, 신호(SIG2)를 생성하고, 신호(SIG3)를 생성하도록 구성한 경우에는, 회로 구성이 복잡하게 되어 버릴 우려가 있다. 그러한 경우에는, 예를 들면 회로 규모가 커지고, 또한, 예를 들면 대기시간이 커질 우려가 있다. 한편, 송신 장치(1)에서는, 그 3비트의 신호를, 신호(S11∼S13)(도 15)와 같이 정의하였기 때문에, 2개의 신호(S11, S13)에 의거하여 신호(SIG1)를 생성하고, 2개의 신호(S11, S12)에 의거하여 신호(SIG2)를 생성하고, 2개의 신호(S12, S13)에 의거하여 신호(SIG3)를 생성할 수 있다. 보다 구체적으로는, 예를 들면 신호(SIG1)를 생성할 때, 신호(S11)와 신호(S13)가 서로 동등한 경우에는, 신호(SIG1)를 중레벨 전압(VM)으로 설정하고, 신호(S11)와 신호(S13)가 서로 다른 경우에는, 신호(SIG1)를 신호(S11)에 응하여 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정한다. 즉, 예를 들면, 하나의 배타적 논리합 회로(21) 및 드라이버부(DRV1)를 이용하여, 신호(SIG1)를 생성할 수 있다. 이에 의해, 송신 장치(1)에서는, 회로 구성을 심플하게 할 수 있다.
(효과)
이상과 같이 본 실시의 형태에서는, 동작 모드(M2)에서, 3개의 신호(S11∼S13) 중의 2개의 신호에 의거하여, 신호(SIG1∼SIG3)의 각각을 생성하도록 하였기 때문에, 심플한 구성을 실현할 수 있다.
(변형례 1-1)
상기 실시의 형태에서는, 3개의 동작 모드(M1∼M3)를 마련하도록 하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, 도 17에 도시하는 송신부(10A)와 같이, 동작 모드(M2)만으로 동작하도록 구성하여도 좋다. 송신부(10A)는, 배타적 논리합 회로(21∼26)와, 플립플롭(31∼36)과, 드라이버부(DRV1∼DRV6)와, 클록 신호 생성부(20A)를 갖고 있다. 플립플롭(31)은, 배타적 논리합 회로(21)의 출력 신호를 클록 신호(CLK)에 의거하여 샘플링하여, 그 결과를 신호(S51)로서 출력함과 함께, 신호(S11)를 클록 신호(CLK)에 의거하여 샘플링하여, 그 결과를 신호(S41)로서 출력하는 것이다. 플립플롭(32∼36)에 관해서도 마찬가지이다. 클록 신호 생성부(20A)는, 클록 신호(CLK)를 생성하는 것이다. 즉, 송신부(10A)는, 상기 실시의 형태에 관한 송신부(10)(도 2)에서, 셀렉터(37∼39, 41∼46), 및 논리합 회로(51∼56)를 생략함과 함께, 제어부(20)를 클록 신호 생성부(20A)로 치환한 것이다. 이와 같이 구성하여도, 상기 실시의 형태의 경우와 같은 효과를 얻을 수 있다.
(변형례 1-2)
상기 실시의 형태에서는, 송신부(10)는 6개의 신호(SIG1∼SIG6)를 생성하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면 5개 이하의 신호를 생성하여도 좋고, 7개 이상의 신호를 생성하여도 좋다. 변형례 1-1에 본 변형례를 적용하여, 3개의 신호(SIG1∼SIG3)를 생성하도록 구성한 예를, 도 18에 도시한다. 이와 같이 구성하여도, 상기 실시의 형태의 경우와 같은 효과를 얻을 수 있다.
(변형례 1-3)
상기 실시의 형태에서는, 도 11에 도시한 바와 같이, 패드(PAD1∼PAD6)의 배치의 순번과, 시리얼라이저(SER1∼SER6)의 배치의 순번을 같게 하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면, 도 19에 도시한 바와 같이, 패드(PAD1∼PAD6)의 배치의 순번과, 시리얼라이저(SER1∼SER6)의 배치의 순번이 다르도록 하여도 좋다. 이 예에서는, 시리얼라이저(SER3), 배타적 논리합 회로(22), 플립플롭(32), 논리합 회로(52), 드라이버부(DRV2)가 서로 가깝게 되도록 배치하고, 시리얼라이저(SER2), 배타적 논리합 회로(23), 플립플롭(33), 논리합 회로(53), 드라이버부(DRV3)가 서로 가깝게 되도록 배치하고, 시리얼라이저(SER6), 배타적 논리합 회로(25), 플립플롭(35), 논리합 회로(55), 드라이버부(DRV5)가 서로 가깝게 되도록 배치하고, 시리얼라이저(SER5), 배타적 논리합 회로(26), 플립플롭(36), 논리합 회로(56), 드라이버부(DRV6)가 서로 가깝게 되도록 배치하고 있다. 즉, 이 도 19의 예는, 도 11의 예에서, 시리얼라이저(SER2)와 시리얼라이저(SER3)를 교체하고, 시리얼라이저(SER5)와 시리얼라이저(SER6)를 교체한 것이다. 이에 의해, 본 변형례에서는, 시리얼라이저(SER1∼SER6)로부터 배타적 논리합 회로(21∼26)에의 신호 패스의 길이의 편차를 억제할 수 있다. 즉, 도 11에 도시한 예에서는, 예를 들면, 시리얼라이저(SER3)로부터 배타적 논리합 회로(21)에의 신호 패스가 다른 신호 패스와 비하여 길어진다. 이에 의해, 이 신호 패스를 통과한 신호가 지연되고, 결과로서 신호(SIG1) 등의 파형이 흐트러질 우려가 있다. 한편, 본 변형례(도 19)에서는, 시리얼라이저(SER1∼SER6)로부터 배타적 논리합 회로(21∼26)에의 신호 패스의 길이의 편차를 억제할 수 있기 때문에, 신호(SIG1∼SIG6)의 파형이 흐트러질 우려를 저감할 수 있다.
(변형례 1-4)
상기 실시의 형태에서는, 3개의 동작 모드(M1∼M3)를 마련하였지만, 그때, 예를 들면, 동작 모드(M1∼M3) 중의 선택한 동작 모드에 응하여 동작 주파수를 변경하도록 하여도 좋고, 시리얼라이저(SER1∼SER6)에서의 시프트 레지스터의 단수(段數)를 변경하도록 하여도 좋다.
(변형례 1-5)
상기 실시의 형태에서는, 도 15에 도시하는 바와 같이 신호(S11∼S13)와 신호(SIG1∼SIG3)를 대응시켰지만, 이것으로 한정되는 것이 아니다. 이하에, 몇 가지의 예를 들어, 본 변형례에 관해 설명한다.
도 20은, 본 변형례에 관한 송신 장치(1E)에서의 송신부(10E)의 한 구성례를 도시하는 것이다. 송신부(10E)는, 반전 논리곱 회로(41E∼46E), 배타적 논리합 회로(51E∼56E), 및 셀렉터(61E∼66E)를 갖고 있다.
반전 논리곱 회로(41E)는, 신호(S11)의 반전 신호와 신호(S13)와의 반전 논리곱(NAND)를 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(42E)는, 신호(S12)의 반전 신호와 신호(S11)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(43E)는, 신호(S13)의 반전 신호와 신호(S12)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(44E)는, 신호(S14)의 반전 신호와 신호(S16)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(45E)는, 신호(S15)의 반전 신호와 신호(S14)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(46E)는, 신호(S16)의 반전 신호와 신호(S15)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다.
배타적 논리합 회로(51E)는, 신호(S11)와 신호(S13)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(52E)는, 신호(S11)와 신호(S12)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(53E)는, 신호(S11)와 신호(S13)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(54E)는, 신호(S14)와 신호(S16)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(55E)는, 신호(S14)와 신호(S15)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 배타적 논리합 회로(56E)는, 신호(S15)와 신호(S16)와의 배타적 논리합을 구하고, 그 결과를 출력하는 것이다.
셀렉터(61E)는, 제어 신호(MA)에 의거하여, 신호(S11) 및 배타적 논리합 회로(51E)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(62E)는, 제어 신호(MA)에 의거하여, 신호(S12) 및 배타적 논리합 회로(52E)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(63E)는, 제어 신호(MA)에 의거하여, 신호(S13) 및 배타적 논리합 회로(53E)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(64E)는, 제어 신호(MA)에 의거하여, 신호(S14) 및 배타적 논리합 회로(54E)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(65E)는, 제어 신호(MA)에 의거하여, 신호(S15) 및 배타적 논리합 회로(55E)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(66E)는, 제어 신호(MA)에 의거하여, 신호(S16) 및 배타적 논리합 회로(56E)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다.
그리고, 플립플롭(31)은, 상기 실시의 형태의 경우와 마찬가지로, 반전 논리곱 회로(41E)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(S31)로서 출력함과 함께, 셀렉터(61E)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P31) 및 그 반전 신호(N31)로서 출력한다. 플립플롭(32∼36)에 관해서도 마찬가지이다.
도 21A, 21B는, 동작 모드(M1)에서의 송신부(10E)의 한 동작례를 도시하는 것이고, 도 21A는 하나의 동작 상태를 도시하고, 도 21B는 다른 동작 상태를 도시한다. 동작 모드(M1)에서는, 제어부(20)는, 셀렉터(61E∼66E)에 대해 제어 신호(MA)를 공급하여, 셀렉터(61E∼66E)가 신호(S11∼S16)를 선택하여 출력하도록 각각 제어한다. 이에 의해, 동작 모드(M1)에서는, 송신 장치(1E)는, 상기 실시의 형태의 경우(도 12A, 12B)와 마찬가지로, 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다.
도 22는, 동작 모드(M2)에서의 송신부(10E)의 한 동작례를 도시하는 것이다. 도 23은, 동작 모드(M2)에서의 드라이버부(DRV1∼DRV3)의 동작을 도시하는 것이다. 동작 모드(M2)에서는, 제어부(20)는, 셀렉터(61E∼66E)에 대해 제어 신호(MA)를 공급하여, 셀렉터(61E∼66E)가 배타적 논리합 회로(51E∼56E)의 출력 신호를 선택하여 출력하도록 각각 제어한다.
이에 의해, 도 23에 도시한 바와 같이, 예를 들면, 신호(S11, S12, S13)가 "1", "1", "0"인 경우에는, 신호(S41, S42, S43)가 "1", "0", "1"이 되고, 신호(S51, S52, S53)가 "1", "1", "0"이 된다. 따라서, 드라이버부(DRV1)는, 신호(S41, S51)가 "1", "1"이기 때문에, 신호(SIG1)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV2)는, 신호(S42, S52)가 "0", "1"이기 때문에, 신호(SIG2)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV3)는, 신호(S53)가 "0"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다. 이에 의해, 동작 모드(M2)에서는, 송신 장치(1E)는, 상기 실시의 형태의 경우(도 14)와 마찬가지로, 수신 장치에 대해 3상신호에 의해 데이터를 송신한다.
도 24는, 동작 모드(M3)에서의 송신부(10E)의 한 동작례를 도시하는 것이다. 동작 모드(M3)에서는, 제어부(20)는, 셀렉터(61E∼66E)에 대해 제어 신호(MA)를 공급하여, 셀렉터(61E∼66E)가 신호(S11∼S16)를 선택하여 출력하도록 각각 제어한다. 이에 의해, 동작 모드(M3)에서는, 송신 장치(1E)는, 상기 실시의 형태의 경우(도 16)와 마찬가지로, 수신 장치에 대해 단상 신호에 의해 데이터를 송신한다.
도 25는, 본 변형례에 관한 다른 송신 장치(1F)에서의 송신부(10F)의 한 구성례를 도시하는 것이다. 송신부(10F)는, 반전 논리곱 회로(41F∼46F) 및 반전 배타적 논리합 회로(51F∼56F)를 갖고 있다.
반전 논리곱 회로(41F)는, 신호(S13)의 반전 신호와 신호(S11)와의 반전 논리곱(NAND)를 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(42F)는, 신호(S11)의 반전 신호와 신호(S12)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(43F)는, 신호(S12)의 반전 신호와 신호(S13)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(44F)는, 신호(S16)의 반전 신호와 신호(S14)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(45F)는, 신호(S14)의 반전 신호와 신호(S15)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다. 반전 논리곱 회로(46F)는, 신호(S15)의 반전 신호와 신호(S16)와의 반전 논리곱을 구하고, 그 결과를 출력하는 것이다.
반전 배타적 논리합 회로(51F)는, 신호(S11)와 신호(S13)와의 반전 배타적 논리합(EX-NOR : Exclusive NOR)을 구하고, 그 결과를 출력하는 것이다. 반전 배타적 논리합 회로(52F)는, 신호(S11)와 신호(S12)와의 반전 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 반전 배타적 논리합 회로(53F)는, 신호(S12)와 신호(S13)와의 반전 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 반전 배타적 논리합 회로(54F)는, 신호(S14)와 신호(S16)와의 반전 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 반전 배타적 논리합 회로(55F)는, 신호(S14)와 신호(S15)와의 반전 배타적 논리합을 구하고, 그 결과를 출력하는 것이다. 반전 배타적 논리합 회로(56F)는, 신호(S15)와 신호(S16)와의 반전 배타적 논리합을 구하고, 그 결과를 출력하는 것이다.
도 26은, 동작 모드(M2)에서의 송신부(10F)의 드라이버부(DRV1∼DRV3)의 동작을 도시하는 것이다. 도 26에 도시한 바와 같이, 예를 들면, 신호(S11, S12, S13)가 "1", "0", "1"인 경우에는, 신호(S41, S42, S43)가 "1", "0", "0"이 되고, 신호(S51, S52, S53)가 "1", "1", "0"이 된다. 따라서, 드라이버부(DRV1)는, 신호(S41, S51)가 "1", "1"이기 때문에, 신호(SIG1)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV2)는, 신호(S42, S52)가 "0", "1"이기 때문에, 신호(SIG2)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV3)는, 신호(S53)가 "0"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다.
도 27은, 본 변형례에 관한 다른 송신 장치(1G)에서의 송신부(10G)의 한 구성례를 도시하는 것이다. 송신부(10G)는, 반전 논리곱 회로(41F∼46F) 및 배타적 논리합 회로(51E∼52E)를 갖고 있다. 즉, 송신부(10G)는, 예를 들면, 송신부(10E)(도 20)에서, 반전 논리곱 회로(41E∼46E)를, 반전 논리곱 회로(41F∼46F)로 치환한 것이다. 환언하면, 송신부(10G)는, 예를 들면, 송신부(10F)(도 25)에서, 반전 배타적 논리합 회로(51F∼56F)를, 배타적 논리합 회로(51E∼56E)로 치환한 것이다.
도 28은, 동작 모드(M2)에서의 송신부(10G)의 드라이버부(DRV1∼DRV3)의 동작을 도시하는 것이다. 도 28에 도시한 바와 같이, 예를 들면, 신호(S11, S12, S13)가 "0", "0", "1"인 경우에는, 신호(S41, S42, S43)가 "1", "0", "1"이 되고, 신호(S51, S52, S53)가 "1", "1", "0"이 된다. 따라서, 드라이버부(DRV1)는, 신호(S41, S51)가 "1", "1"이기 때문에, 신호(SIG1)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV2)는, 신호(S42, S52)가 "0", "1"이기 때문에, 신호(SIG2)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV3)는, 신호(S53)가 "0"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다.
도 29는, 본 변형례에 관한 송신 장치(1H)에서의 다른 송신부(10H)의 한 구성례를 도시하는 것이다. 송신부(10H)는, 반전 논리곱 회로(41E∼46E) 및 반전 배타적 논리합 회로(51F∼52F)를 갖고 있다. 즉, 송신부(10H)는, 예를 들면, 송신부(10E)(도 20)에서, 배타적 논리합 회로(51E∼56E)를, 반전 배타적 논리합 회로(51F∼56F)로 치환한 것이다. 환언하면, 송신부(10H)는, 예를 들면, 송신부(10F)(도 25)에서, 반전 논리곱 회로(41F∼46F)를, 반전 논리곱 회로(41E∼46E)로 치환한 것이다.
도 30은, 동작 모드(M2)에서의 송신부(10H)의 드라이버부(DRV1∼DRV3)의 동작을 도시하는 것이다. 도 30에 도시한 바와 같이, 예를 들면, 신호(S11, S12, S13)가 "0", "1", "0"인 경우에는, 신호(S41, S42, S43)가 "1", "0", "0"이 되고, 신호(S51, S52, S53)가 "1", "1", "0"이 된다. 따라서, 드라이버부(DRV1)는, 신호(S41, S51)가 "1", "1"이기 때문에, 신호(SIG1)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV2)는, 신호(S42, S52)가 "0", "1"이기 때문에, 신호(SIG2)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV3)는, 신호(S53)가 "0"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다.
(변형례 1-6)
상기 실시의 형태에서는, 플립플롭(31∼36)을 마련하였지만, 이것으로 한정되는 것이 아니고, 예를 들면, 각 신호사이의 타이밍의 어긋남이 충분히 작은 경우에는, 이들의 플립플롭(31∼36)을 생략하여도 좋다. 또한, 예를 들면, 또한 플립플롭을 추가하여, 각 신호 사이의 타이밍의 어긋남을 억제하도록 하여도 좋다.
(기타의 변형례)
또한, 이들의 변형례 중의 2 이상을 조합시켜도 좋다.
<2. 제2의 실시의 형태>
다음에, 제2의 실시의 형태에 관한 송신 장치(2)에 관해 설명한다. 본 실시의 형태는, 이른바 테브난 종단에 의해 중(中)레벨 전압(VM)을 생성하는 것이다. 또한, 상기 제1의 실시의 형태에 관한 송신 장치(1)와 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 1에 도시한 바와 같이, 송신 장치(2)는, 송신부(70)를 갖고 있다. 송신부(70)는, 제1의 실시의 형태에 관한 송신부(10)와 마찬가지로, 패럴렐 신호(DATA1∼DATA6) 및 모드 선택 신호(MSEL)에 의거하여, 신호(SIG1∼SIG6)를 생성하여 출력 단자(Tout1∼Tout6)로부터 출력하는 것이다.
도 31은, 송신부(70)의 한 구성례를 도시하는 것이다. 송신부(70)는, 시리얼라이저(SER1∼SER6)에 더하여, 반전 회로(211∼216)와, 셀렉터(221∼226)와, 플립플롭(F/F)(231∼236)과, 셀렉터(237∼239, 241∼246)와, 드라이버부(DRV11∼DRV16)와, 제어부(220)를 갖고 있다.
반전 회로(211)는, 신호(S11)를 반전하여 출력하는 것이다. 반전 회로(212)는, 신호(S12)를 반전하여 출력하는 것이다. 반전 회로(213)는, 신호(S13)를 반전하여 출력하는 것이다. 반전 회로(214)는, 신호(S14)를 반전하여 출력하는 것이다. 반전 회로(215)는, 신호(S15)를 반전하여 출력하는 것이다. 반전 회로(216)는, 신호(S16)를 반전하여 출력하는 것이다.
셀렉터(221)는, 제어 신호(MB)에 의거하여, 신호(S13) 및 반전 회로(211)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(222)는, 제어 신호(MB)에 의거하여, 신호(S11) 및 반전 회로(212)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(223)는, 제어 신호(MB)에 의거하여, 신호(S12) 및 반전 회로(213)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(224)는, 제어 신호(MB)에 의거하여, 신호(S16) 및 반전 회로(214)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(225)는, 제어 신호(MB)에 의거하여, 신호(S14) 및 반전 회로(215)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(226)는, 제어 신호(MB)에 의거하여, 신호(S15) 및 반전 회로(216)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다.
플립플롭(231)은, 셀렉터(221)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P221) 및 그 반전 신호(N221)로서 출력함과 함께, 신호(S11)를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P231) 및 그 반전 신호(N231)로서 출력하는 것이다. 플립플롭(232)은, 셀렉터(222)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P222) 및 그 반전 신호(N222)로서 출력함과 함께, 신호(S12)를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P232) 및 그 반전 신호(N232)로서 출력하는 것이다. 플립플롭(233)은, 셀렉터(223)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P223) 및 그 반전 신호(N223)로서 출력함과 함께, 신호(S13)를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P233) 및 그 반전 신호(N233)로서 출력하는 것이다. 플립플롭(234)은, 셀렉터(224)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P224) 및 그 반전 신호(N224)로서 출력함과 함께, 신호(S14)를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P234) 및 그 반전 신호(N234)로서 출력하는 것이다. 플립플롭(235)은, 셀렉터(225)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P225) 및 그 반전 신호(N225)로서 출력함과 함께, 신호(S15)를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P235) 및 그 반전 신호(N235)로서 출력하는 것이다. 플립플롭(236)은, 셀렉터(226)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P226) 및 그 반전 신호(N226)로서 출력함과 함께, 신호(S16)를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P236) 및 그 반전 신호(N236)로서 출력하는 것이다.
셀렉터(237)는, 제어 신호(SINV)에 의거하여, 신호(P222, P232) 및 신호(N222, N232) 중의 일방을 선택하여 출력하는 것이다. 셀렉터(238)는, 제어 신호(SINV)에 의거하여, 신호(P224, P234) 및 신호(N224, N234) 중의 일방을 선택하여 출력하는 것이다. 셀렉터(239)는, 제어 신호(SINV)에 의거하여, 신호(P226, P236) 및 신호(N226, N236) 중의 일방을 선택하여 출력하는 것이다.
셀렉터(241)는, 제어 신호(SEL1)에 의거하여, 신호(P221, P231) 및 신호(P222, P232) 중의 일방을 선택하여, 신호(S241, S251)로서 출력하는 것이다. 셀렉터(242)는, 제어 신호(SEL2)에 의거하여, 신호(N221, N231) 및 셀렉터(237)의 2개의 출력 신호 중의 일방을 선택하여, 신호(S242, S252)로서 출력하는 것이다. 셀렉터(243)는, 제어 신호(SEL1)에 의거하여, 신호(P223, P233) 및 신호(P224, P234) 중의 일방을 선택하여, 신호(S243, S253)로서 출력하는 것이다. 셀렉터(244)는, 제어 신호(SEL2)에 의거하여, 신호(N223, N233) 및 셀렉터(238)의 2개의 출력 신호 중의 일방을 선택하여, 신호(S244, S254)로서 출력하는 것이다. 셀렉터(245)는, 제어 신호(SEL1)에 의거하여, 신호(P225, P235) 및 신호(P226, P236) 중의 일방을 선택하여, 신호(S245, S255)로서 출력하는 것이다. 셀렉터(246)는, 제어 신호(SEL2)에 의거하여, 신호(N225, N235) 및 셀렉터(239)의 2개의 출력 신호 중의 일방을 선택하여, 신호(S246, S256)로서 출력하는 것이다.
드라이버부(DRV11)는, 신호(P241, N241)에 의거하여, 신호(SIG1)를 생성하는 것이다. 드라이버부(DRV12)는, 신호(P242, N242)에 의거하여, 신호(SIG2)를 생성하는 것이다. 드라이버부(DRV13)는, 신호(P243, N243)에 의거하여, 신호(SIG3)를 생성하는 것이다. 드라이버부(DRV14)는, 신호(P244, N244)에 의거하여, 신호(SIG4)를 생성하는 것이다. 드라이버부(DRV15)는, 신호(P245, N245)에 의거하여, 신호(SIG5)를 생성하는 것이다. 드라이버부(DRV16)는, 신호(P246, N246)에 의거하여, 신호(SIG6)를 생성하는 것이다.
도 32는, 드라이버부(DRV11)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 드라이버부(DRV11)를 예로 설명하지만, 드라이버부(DRV12∼DRV16)에 관해서도 마찬가지이다. 드라이버부(DRV11)는, 반전 회로(251, 262)와, 버퍼 회로(252, 261)와, 트랜지스터(253, 254, 263, 264)와, 저항 소자(255∼257, 265∼267)를 갖고 있다.
반전 회로(251)는, 신호(S241)를 반전하여, 신호(UP1)로서 출력하는 것이다. 버퍼 회로(252)는, 신호(S241)에 의거하여 신호(DN1)를 생성하여 출력하는 것이다. 버퍼 회로(261)는, 신호(S251)에 의거하여 신호(UP2)를 생성하여 출력하는 것이다. 반전 회로(262)는, 신호(S251)를 반전하여, 신호(DN2)로서 출력하는 것이다.
트랜지스터(253, 254, 263, 264)는, N채널 MOS형의 FET이다. 트랜지스터(253)의 게이트는 반전 회로(251)의 출력 단자에 접속되고, 드레인은 저항 소자(255)의 일단에 접속되고, 소스는 트랜지스터(254)의 드레인에 접속됨과 함께 저항 소자(257)의 일단에 접속되어 있다. 트랜지스터(254)의 게이트는 버퍼 회로(252)의 출력 단자에 접속되고, 드레인은 트랜지스터(253)의 소스에 접속됨과 함께 저항 소자(257)의 일단에 접속되고, 소스는 저항 소자(256)의 일단에 접속되어 있다. 트랜지스터(263)의 게이트는 버퍼 회로(261)의 출력 단자에 접속되고, 드레인은 저항 소자(265)의 일단에 접속되고, 소스는 트랜지스터(264)의 드레인에 접속됨과 함께 저항 소자(267)의 일단에 접속되어 있다. 트랜지스터(264)의 게이트는 버퍼 회로(262)의 출력 단자에 접속되고, 드레인은 트랜지스터(263)의 소스에 접속됨과 함께 저항 소자(267)의 일단에 접속되고, 소스는 저항 소자(266)의 일단에 접속되어 있다.
저항 소자(255)의 일단은 트랜지스터(253)의 드레인에 접속되고, 타단에는 전압(V1)이 공급되고 있다. 저항 소자(256)의 일단은 트랜지스터(254)의 소스에 접속되고, 타단은 접지되어 있다. 저항 소자(257)의 일단은 트랜지스터(253)의 소스 및 트랜지스터(254)의 드레인에 접속되고, 타단은 저항 소자(267)의 타단에 접속됨과 함께 출력 단자(Tout1)에 접속되어 있다. 저항 소자(265)의 일단은 트랜지스터(263)의 드레인에 접속되고, 타단에는 전압(V1)이 공급되고 있다. 저항 소자(266)의 일단은 트랜지스터(264)의 소스에 접속되고, 타단은 접지되어 있다. 저항 소자(267)의 일단은 트랜지스터(263)의 소스 및 트랜지스터(264)의 드레인에 접속되고, 타단은 저항 소자(257)의 타단에 접속됨과 함께 출력 단자(Tout1)에 접속되어 있다. 이 예에서는, 저항 소자(255)의 저항치와, 트랜지스터(253)의 온 저항의 저항치와, 저항 소자(257)의 저항치의 합은, 100[Ω] 정도이다. 마찬가지로, 저항 소자(256)의 저항치와, 트랜지스터(254)의 온 저항의 저항치와, 저항 소자(257)의 저항치의 합은, 이 예에서는 100[Ω] 정도이고, 저항 소자(265)의 저항치와, 트랜지스터(263)의 온 저항의 저항치와, 저항 소자(267)의 저항치의 합은, 이 예에서는 100[Ω] 정도이고, 저항 소자(266)의 저항치와, 트랜지스터(264)의 온 저항의 저항치와, 저항 소자(267)의 저항치의 합은, 이 예에서는 100[Ω] 정도이다.
이 구성에 의해, 드라이버부(DRV11)는, 신호(S241) 및 신호(S251)에 의거하여, 출력 단자(Tout1)의 전압을, 3개의 전압(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL)) 중의 하나로 설정한다. 구체적으로는, 신호(S241, S251)가 "0", "1"인 경우에는, 신호(UP1, UP2)가 모두 "1"이 되고, 신호(DN1, DN2)가 모두 "0"이 된다. 이에 의해, 트랜지스터(253, 263)가 온 상태가 됨과 함께, 트랜지스터(254, 264)가 오프 상태가 되고, 단자(Tout1)의 전압은 고레벨 전압(VH)으로 설정된다. 또한, 신호(S241, S251)가 "1", "0"인 경우에는, 신호(DN1, DN2)가 모두 "1"이 되고, 신호(UP1, UP2)가 모두 "1"이 된다. 이에 의해, 트랜지스터(254, 264)가 온 상태가 됨과 함께, 트랜지스터(253, 263)가 오프 상태가 되고, 단자(Tout1)의 전압은 저레벨 전압(VL)으로 설정된다. 또한, 신호(S241, S251)가 "1", "1"인 경우에는, 신호(DN1, UP2)가 모두 "1"이 되고, 신호(UP1, DN2)가 모두 "0"이 된다. 이에 의해, 트랜지스터(254, 263)가 온 상태가 됨과 함께, 트랜지스터(253, 264)가 오프 상태가 된다. 이때, 드라이버부(DRV11)에서는, 테브난 종단이 실현되어, 단자(Tout1)의 전압은 중레벨 전압(VM)으로 설정된다. 또한, 신호(S241, S251)가 "0", "0"인 경우에는, 신호(UP1, DN2)가 모두 "1"이 되고, 신호(DN1, UP2)가 모두 "0"이 된다. 이에 의해, 트랜지스터(253, 264)가 온 상태가 됨과 함께, 트랜지스터(254, 263)가 오프 상태가 된다. 이때, 드라이버부(DRV11)에서는, 테브난 종단이 실현되어, 단자(Tout1)의 전압은 중레벨 전압(VM)으로 설정된다.
이와 같이, 드라이버부(DRV11)에서는, 신호(SIG1)의 전압 레벨에 관계없이, 4개의 트랜지스터(253, 254, 263, 264) 중의 2개의 트랜지스터가 온 상태가 된다. 이에 의해, 드라이버부(DRV11)에서는, 신호(SIG1)의 전압 레벨에 관계없이, 출력 임피던스를 50[Ω] 정도에 할 수 있고, 임피던스 매칭을 실현하기 쉽게 할 수 있도록 되어 있다.
제어부(220)는, 모드 선택 신호(MSEL)에 의거하여, 3개의 동작 모드(M1∼M3) 중의 하나를 선택하고, 송신부(70)가 그 선택된 동작 모드로 동작하도록, 송신부(70)를 제어하는 것이다. 구체적으로는, 제어부(220)는, 선택된 동작 모드에 응하여, 클록 신호(CLK1, CLK2), 및 제어 신호(SINV, SEL1, SEL2, MB)를 생성하고, 이들의 제어 신호를 이용하여 송신부(70)의 각 블록의 동작을 제어하도록 되어 있다.
여기서, 반전 회로(211), 셀렉터(221), 및 드라이버부(DRV11)는, 본 개시에서의 "제1의 송신부"의 한 구체례에 대응하고, 반전 회로(212), 셀렉터(222), 및 드라이버부(DRV12)는, 본 개시에서의 "제2의 송신부"의 한 구체례에 대응하고, 반전 회로(213), 셀렉터(223), 및 드라이버부(DRV13)는, 본 개시에서의 "제3의 송신부"의 한 구체례에 대응한다. 반전 회로(211) 및 셀렉터(221)는, 본 개시에서의 "제1의 제어 회로"의 한 구체례에 대응하고, 반전 회로(212) 및 셀렉터(222)는, 본 개시에서의 "제2의 제어 회로"의 한 구체례에 대응한다. 드라이버부(DRV11)는, 본 개시에서의 "제1의 드라이버부"의 한 구체례에 대응하고, 드라이버부(DRV12)는, 본 개시에서의 "제2의 드라이버부"의 한 구체례에 대응한다.
도 33A, 33B는, 동작 모드(M1)에서의 송신부(70)의 한 동작례를 도시하는 것이고, 도 33A는 하나의 동작 상태를 도시하고, 도 33B는 다른 동작 상태를 도시한다. 동작 모드(M1)에서는, 제어부(220)는, 셀렉터(221∼226)에 대해, "0"을 나타내는 제어 신호(MB)를 공급하여, 셀렉터(221∼226)가 반전 회로(211∼216)의 출력 신호를 선택하여 출력하도록 각각 제어한다. 그리고, 제어부(220)는, 제1의 실시의 형태의 경우(도 12A, 12B)와 마찬가지로, 예를 들면, 셀렉터(241)에 대해 제어 신호(SEL1)를 공급하여, 셀렉터(241)가 신호(P221, P231)와 신호(P222, N222)를 교대로 선택하여 출력하도록 제어함과 함께, 셀렉터(242)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(242)가 신호(N221, N231)와 셀렉터(237)의 출력 신호(신호(N222, N232))를 교대로 선택하여 출력하도록 제어한다.
이때, 예를 들면 도 33A에서, 셀렉터(221)의 출력 신호와 신호(S11)는 서로 반전하기 때문에, 신호(P221)와 신호(P231)는 서로 반전하고, 신호(N221)와 신호(N231)는 서로 반전한다. 이에 의해, 신호(S241)와 신호(S251)는 서로 반전하기 때문에, 드라이버부(DRV11)는 신호(SIG1)를 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정하고, 신호(S242)와 신호(S252)는 서로 반전하기 때문에, 드라이버부(DRV12)는 신호(SIG2)를 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정한다. 이때, 신호(P221)와 신호(N221)는 서로 반전하여, 신호(P231)와 신호(N231)는 서로 반전하고 있기 때문에, 신호(S241)와 신호(S242)는 서로 반전하여, 신호(S251)와 신호(S252)는 서로 반전한다. 이에 의해, 신호(SIG1)가 고레벨 전압(VH)인 경우에는 신호(SIG2)가 저레벨 전압(VL)이 되고, 신호(SIG1)가 저레벨 전압(VL)인 경우에는 신호(SIG2)가 고레벨 전압(VH)이 된다. 신호(SIG3∼SIG6)에 관해서도 마찬가지이다. 이에 의해, 동작 모드(M1)에서는, 송신 장치(2)는, 제1의 실시의 형태의 경우(도 12A, 12B)와 마찬가지로, 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다.
도 34는, 동작 모드(M2)에서의 송신부(70)의 한 동작례를 도시하는 것이다. 도 35는, 동작 모드(M2)에서의 드라이버부(DRV11∼DRV13)의 동작을 도시하는 것이다. 동작 모드(M2)에서는, 제어부(220)는, 셀렉터(221∼226)에 대해, "1"을 나타내는 제어 신호(MB)를 공급하여, 셀렉터(221)가 신호(S13)를 선택하여 출력하고, 셀렉터(222)가 신호(S11)를 선택하여 출력하고, 셀렉터(223)가 신호(S12)를 선택하여 출력하고, 셀렉터(224)가 신호(S16)를 선택하여 출력하고, 셀렉터(225)가 신호(S14)를 선택하여 출력하고, 셀렉터(226)가 신호(S15)를 선택하여 출력하도록 각각 제어한다.
이에 의해, 도 35에 도시한 바와 같이, 예를 들면, 신호(S11, S12, S13)가 "1", "0", "0"인 경우에는, 신호(P241, N241)가 "0", "1"이 되고, 신호(P242, N242)가 "1", "0"이 되고, 신호(P243, N243)가 "0", "0"이 된다. 따라서, 드라이버부(DRV11)는, 신호(P241, N241)가 "0", "1"이기 때문에, 신호(SIG1)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV12)는, 신호(P242, N242)가 "1", "0"이기 때문에, 신호(SIG2)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV13)는, 신호(P243, N243)가 "0", "0"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다. 이에 의해, 동작 모드(M2)에서는, 송신 장치(2)는, 제1의 실시의 형태의 경우(도 14)와 마찬가지로, 수신 장치에 대해 3상신호에 의해 데이터를 송신한다.
도 36은, 동작 모드(M3)에서의 송신부(70)의 한 동작례를 도시하는 것이다. 동작 모드(M3)에서는, 제어부(220)는, 셀렉터(221∼226)에 대해, "0"을 나타내는 제어 신호(MB)를 공급하여, 동작 모드(M1)의 경우와 마찬가지로, 셀렉터(221∼226)가 반전 회로(211∼216)의 출력 신호를 선택하여 출력하도록 각각 제어한다. 그 결과, 예를 들면, 신호(P241)와 신호(N241)는 서로 반전하여, 드라이버부(DRV11)는, 신호(SIG1)를 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정한다. 신호(SIG2∼SIG6)에 관해서도 마찬가지이다. 이에 의해, 동작 모드(M3)에서는, 송신 장치(2)는, 제1의 실시의 형태의 경우(도 16)와 마찬가지로, 수신 장치에 대해 단상 신호에 의해 데이터를 송신한다.
이상과 같이, 송신 장치(2)에서는, 신호(SIG1∼SIG6)의 전압 레벨에 관계없이, 4개의 트랜지스터(253, 254, 263, 264) 중의 2개의 트랜지스터를 온 상태로 하였다. 구체적으로는, 예를 들면, 고레벨 전압(VH)을 생성하는 경우에는, 2개의 트랜지스터(253, 263)를 온 상태로 하고 저레벨 전압(VL)를 생성하는 경우에는, 2개의 트랜지스터(254, 264)를 온 상태로 하고, 중레벨 전압(VM)을 생성하는 경우에는, 2개의 트랜지스터(253, 264)를 온 상태로 하고, 또는 2개의 트랜지스터(254, 263)를 온 상태로 하였다. 이에 의해, 송신 장치(2)에서는, 임피던스 매칭을 실현하기 쉽게 할 수 있고, 신호(SIG1∼SIG6)의 파형이 흐트러질 우려를 저감할 수 있기 때문에, 통신 품질을 높일 수 있다.
또한, 송신 장치(2)에서는, 이와 같이 2개의 트랜지스터를 온 상태로 하여 테브난 종단에 의해 중레벨 전압(VM)을 생성하도록 하였기 때문에, 예를 들면, 제1의 실시의 형태에 관한 송신 장치(1)와 같이, 드라이버부 내의 2개의 트랜지스터(63, 64)의 양쪽을 오프 상태로 함에 의해 중레벨 전압(VM)을 생성하는 경우에 비하여, 신호(SIG1∼SIG6)가 보다 빨리 천이할 수 있다. 이에 의해, 송신 장치(2)에서는, 아이를 넓힐 수 있음과 함께, 지터를 저감할 수 있기 때문에, 통신 품질을 높일 수 있다.
이상과 같이 본 실시의 형태에서는, 신호(SIG1∼SIG6)의 전압 레벨에 관계없이, 4개의 트랜지스터 중의 2개의 트랜지스터를 온 상태로 하였기 때문에, 통신 품질을 높일 수 있다.
(변형례 2-1)
상기 실시의 형태에서는, 시리얼라이저(SER1∼SER6)와 플립플롭(231∼236)과의 사이에, 반전 회로(211∼216) 및 셀렉터(221∼226)를 마련하였지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관해, 한 예를 들어 상세히 설명한다.
도 37은, 본 변형례에 관한 송신 장치(2A)에서의 송신부(70A)의 한 구성례를 도시하는 것이다. 송신부(70A)는, 인코더(261∼266)를 갖고 있다. 인코더(261)의 입력단자(In1)에는 신호(S13)가 공급되고, 입력단자(In2)에는 신호(S11)가 공급되고, 입력단자(M)에는 제어 신호(MB)가 공급되고, 출력 단자(Out1, Out2)는 플립플롭(231)의 2개의 입력단자에 각각 접속되어 있다. 인코더(262)의 입력단자(In1)에는 신호(S11)가 공급되고, 입력단자(In2)에는 신호(S12)가 공급되고, 입력단자(M)에는 제어 신호(MB)가 공급되고, 출력 단자(Out1, Out2)는 플립플롭(232)의 2개의 입력단자에 각각 접속되어 있다. 인코더(263)의 입력단자(In1)에는 신호(S12)가 공급되고, 입력단자(In2)에는 신호(S13)가 공급되고, 입력단자(M)에는 제어 신호(MB)가 공급되고, 출력 단자(Out1, Out2)는 플립플롭(233)의 2개의 입력단자에 각각 접속되어 있다. 인코더(264)의 입력단자(In1)에는 신호(S16)가 공급되고, 입력단자(In2)에는 신호(S14)가 공급되고, 입력단자(M)에는 제어 신호(MB)가 공급되고, 출력 단자(Out1, Out2)는 플립플롭(234)의 2개의 입력단자에 각각 접속되어 있다. 인코더(265)의 입력단자(In1)에는 신호(S14)가 공급되고, 입력단자(In2)에는 신호(S15)가 공급되고, 입력단자(M)에는 제어 신호(MB)가 공급되고, 출력 단자(Out1, Out2)는 플립플롭(235)의 2개의 입력단자에 각각 접속되어 있다. 인코더(266)의 입력단자(In1)에는 신호(S15)가 공급되고, 입력단자(In2)에는 신호(S16)가 공급되고, 입력단자(M)에는 제어 신호(MB)가 공급되고, 출력 단자(Out1, Out2)는 플립플롭(236)의 2개의 입력단자에 각각 접속되어 있다. 여기서, 제어 신호(MB)는, 동작 모드(M1, M3)에서 "0"이 되고, 동작 모드(M2)(3상신호에 의해 데이터를 송신하는 모드)에서 "1"이 되는 것이다.
도 38은, 인코더(261)의 한 구성례를 도시하는 것이다. 도 39는, 인코더(261)의 진리치표(眞理値表, truth table)를 도시하는 것이다. 또한, 이하에서는 인코더(261)를 예로 설명하지만, 인코더(262∼266)에 관해서도 마찬가지이다. 인코더(261)는, 반전 논리곱 회로(271∼273)와, 논리곱 회로(274, 275)를 갖고 있다. 반전 논리곱 회로(271)는, 입력단자(In1)에 입력된 신호(SI1)(인코더(261)인 경우에는 신호(S13))의 반전 신호와, 입력단자(M)에 입력된 제어 신호(MB)와의 반전 논리곱을 구하는 것이다. 반전 논리곱 회로(272)는, 반전 논리곱 회로(271)의 출력 신호와, 입력단자(In2)에 입력된 신호(SI2)(인코더(261)인 경우에는 신호(S11))와의 반전 논리곱을 구하는 것이다. 반전 논리곱 회로(273)는, 반전 논리곱 회로(271)의 출력 신호와, 제어 신호(MB)와, 신호(SI2)와의 반전 논리곱을 구하는 것이다. 논리곱 회로(274)는, 반전 논리곱 회로(271)의 출력 신호와, 반전 논리곱 회로(272)의 출력 신호의 논리곱을 구하고, 출력 단자(Out1)로부터 신호(SO1)으로서 출력하는 것이다. 논리곱 회로(275)는, 반전 논리곱 회로(273)의 출력 신호와, 신호(SI2)와의 논리곱을 구하고, 출력 단자(Out2)로부터 신호(SO2)로서 출력하는 것이다.
도 40은, 동작 모드(M2)에서의 드라이버부(DRV11∼DRV13)의 동작을 도시하는 것이다. 예를 들면, 신호(S11, S12, S13)가 "1", "0", "0"인 경우에는, 신호(P241, N241)가 "0", "1"이 되고, 신호(P242, N242)가 "1", "0"이 되고, 신호(P243, N243)가 "0", "0"이 된다. 따라서, 예를 들면, 드라이버부(DRV13)는, 신호(P243, N243)가 "0", "0"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다.
이와 같이, 송신부(70A)에서는, 예를 들면, 신호(S241, S251)를 "0", "1"로 함에 의해, 신호(SIG1)를 고레벨 전압(VH)으로 설정하고, 신호(S241, S251)를 "1", "0"으로 함에 의해, 신호(SIG1)를 저레벨 전압(VL)으로 설정하고, 신호(S241, S251)를 "0", "0"으로 함에 의해, 신호(SIG1)를 중레벨 전압(VM)으로 설정한다. 이에 의해, 송신부(70A)에서는, 중레벨 전압(VM)을 생성하는 경우에는, 드라이버부(DRV21)의 4개의 트랜지스터(253, 254, 263, 264) 중, 2개의 트랜지스터(253, 264)를 온 상태로 한다. 즉, 예를 들면, 상기 실시의 형태에 관한 송신부(70)에서는, 중레벨 전압(VM)을 생성하는 경우에는, 2개의 트랜지스터(253, 264)를 온 상태로 하고 또는 2개의 트랜지스터(254, 263)를 온 상태로 하였지만, 본 변형례에 관한 송신부(70A)에서는, 항상 2개의 트랜지스터(253, 254)를 온 상태로 한다. 이에 의해, 송신부(70A)에서는, 예를 들면, 온 상태가 되는 트랜지스터가 변화한 것에 의해 중레벨 전압(VM)이 변동할 우려를 저감할 수 있고, 통신 품질을 높일 수 있다.
(변형례 2-2)
또한, 이들의 회로 구성으로 한정되는 것이 아니고, 다양한 회로 구성을 이용하여 실현할 수 있다. 이하에, 본 변형례에 관해, 한 예를 들어 상세히 설명한다.
도 41은, 본 변형례에 관한 송신 장치(2B)에서의 송신부(70B)의 한 구성례를 도시하는 것이다. 송신부(70B)는, 인코더(411∼416)와, 셀렉터(421∼426)와, 플립플롭(F/F431∼436)과, 셀렉터(437∼439, 441∼446)와, 드라이버(DRV21∼DRV26)를 갖고 있다.
인코더(411)의 입력단자(In1)에는 신호(S11)가 공급되고, 입력단자(In2)에는 신호(S13)가 공급되고, 출력 단자(Out1)는 셀렉터(421)에 접속되고, 출력 단자(Out2∼Out4)는 플립플롭(431)에 접속되어 있다. 인코더(412)의 입력단자(In1)에는 신호(S12)가 공급되고, 입력단자(In2)에는 신호(S11)가 공급되고, 출력 단자(Out1)는 셀렉터(422)에 접속되고, 출력 단자(Out2∼Out4)는 플립플롭(432)에 접속되어 있다. 인코더(413)의 입력단자(In1)에는 신호(S13)가 공급되고, 입력단자(In2)에는 신호(S12)가 공급되고, 출력 단자(Out1)는 셀렉터(423)에 접속되고, 출력 단자(Out2∼Out4)는 플립플롭(433)에 접속되어 있다. 인코더(414)의 입력단자(In1)에는 신호(S14)가 공급되고, 입력단자(In2)에는 신호(S16)가 공급되고, 출력 단자(Out1)는 셀렉터(424)에 접속되고, 출력 단자(Out2∼Out4)는 플립플롭(434)에 접속되어 있다. 인코더(415)의 입력단자(In1)에는 신호(S15)가 공급되고, 입력단자(In2)에는 신호(S14)가 공급되고, 출력 단자(Out1)는 셀렉터(425)에 접속되고, 출력 단자(Out2∼Out4)는 플립플롭(435)에 접속되어 있다. 인코더(416)의 입력단자(In1)에는 신호(S16)가 공급되고, 입력단자(In2)에는 신호(S15)가 공급되고, 출력 단자(Out1)는 셀렉터(426)에 접속되고, 출력 단자(Out2∼Out4)는 플립플롭(436)에 접속되어 있다.
도 42는, 인코더(411)의 한 구성례를 도시하는 것이다. 도 43은, 인코더(411)의 진리치표를 도시하는 것이다. 또한, 이하에서는 인코더(411)를 예로 설명하지만, 인코더(412∼416)에 관해서도 마찬가지이다. 인코더(411)는, 반전 논리곱 회로(471∼473)와, 반전 논리합 회로(474∼476)를 갖고 있다. 반전 논리곱 회로(471)는, 입력단자(In1)에 입력된 신호(SI1)와, 입력단자(In2)에 입력된 신호(SI2)와의 반전 논리곱을 구하는 것이다. 반전 논리곱 회로(472)는, 신호(SI2)와, 반전 논리곱 회로(471)의 출력 신호와의 반전 논리곱을 구하고, 출력 단자(Out1)로부터 신호(SO1)로서 출력하는 것이다. 반전 논리곱 회로(473)는, 신호(SI1)와, 반전 논리곱 회로(471)의 출력 신호와의 반전 논리곱을 구하고, 출력 단자(Out2)로부터 신호(SO2)로서 출력하는 것이다. 반전 논리합 회로(474)는, 신호(SI1)와 신호(SI2)와의 반전 논리합을 구하는 것이다. 반전 논리합 회로(475)는, 신호(SI2)와, 반전 논리합 회로(474)의 출력 신호와의 반전 논리합을 구하고, 출력 단자(Out3)로부터 신호(SO3)으로서 출력하는 것이다. 반전 논리합 회로(476)는, 신호(SI1)와, 반전 논리합 회로(474)의 출력 신호와의 반전 논리합을 구하고, 출력 단자(Out4)로부터 신호(SO4)로서 출력하는 것이다.
셀렉터(421)는, 제어 신호(MB)에 의거하여, 신호(S11) 및 인코더(411)의 출력 단자(Out1)로부터 출력된 신호 중의 일방을 선택하여 출력하는 것이다. 셀렉터(422)는, 제어 신호(MB)에 의거하여, 신호(S12) 및 인코더(412)의 출력 단자(Out1)로부터 출력된 신호 중의 일방을 선택하여 출력하는 것이다. 셀렉터(423)는, 제어 신호(MB)에 의거하여, 신호(S13) 및 인코더(413)의 출력 단자(Out1)로부터 출력된 신호 중의 일방을 선택하여 출력하는 것이다. 셀렉터(424)는, 제어 신호(MB)에 의거하여, 신호(S14) 및 인코더(414)의 출력 단자(Out1)로부터 출력된 신호 중의 일방을 선택하여 출력하는 것이다. 셀렉터(425)는, 제어 신호(MB)에 의거하여, 신호(S15) 및 인코더(415)의 출력 단자(Out1)로부터 출력된 신호 중의 일방을 선택하여 출력하는 것이다. 셀렉터(426)는, 제어 신호(MB)에 의거하여, 신호(S16) 및 인코더(416)의 출력 단자(Out1)로부터 출력된 신호 중의 일방을 선택하여 출력하는 것이다. 여기서, 제어 신호(MB)는, 동작 모드(M1, M3)에서 "0"이 되고, 동작 모드(M2)(3상신호에 의해 데이터를 송신하는 모드)에서 "1"이 되는 것이다.
플립플롭(431)은, 셀렉터(421)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P431) 및 그 반전 신호(N431)로서 출력함과 함께, 인코더(411)의 출력 단자(Out2∼Out4)로부터 출력되는 3개의 출력 신호를 클록 신호(CLK1)에 의거하여 각각 샘플링하여, 그 결과를 신호(S451, S461, S471)로서 각각 출력하는 것이다. 플립플롭(432)은, 셀렉터(422)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P432) 및 그 반전 신호(N432)로서 출력함과 함께, 인코더(412)의 출력 단자(Out2∼Out4)로부터 출력되는 3개의 출력 신호를 클록 신호(CLK2)에 의거하여 각각 샘플링하여, 그 결과를 신호(S452, S462, S472)로서 각각 출력하는 것이다. 플립플롭(433)은, 셀렉터(423)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P433) 및 그 반전 신호(N433)로서 출력함과 함께, 인코더(413)의 출력 단자(Out2∼Out4)로부터 출력되는 3개의 출력 신호를 클록 신호(CLK1)에 의거하여 각각 샘플링하여, 그 결과를 신호(S453, S463, S473)로서 각각 출력하는 것이다. 플립플롭(434)은, 셀렉터(424)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P434) 및 그 반전 신호(N434)로서 출력함과 함께, 인코더(414)의 출력 단자(Out2∼Out4)로부터 출력되는 3개의 출력 신호를 클록 신호(CLK2)에 의거하여 각각 샘플링하여, 그 결과를 신호(S454, S464, S474)로서 각각 출력하는 것이다. 플립플롭(435)은, 셀렉터(425)의 출력 신호를 클록 신호(CLK1)에 의거하여 샘플링하여, 그 결과를 신호(P435) 및 그 반전 신호(N435)로서 출력함과 함께, 인코더(415)의 출력 단자(Out2∼Out4)로부터 출력되는 3개의 출력 신호를 클록 신호(CLK1)에 의거하여 각각 샘플링하여, 그 결과를 신호(S455, S465, S475)로서 각각 출력하는 것이다. 플립플롭(436)은, 셀렉터(426)의 출력 신호를 클록 신호(CLK2)에 의거하여 샘플링하여, 그 결과를 신호(P436) 및 그 반전 신호(N436)로서 출력함과 함께, 인코더(416)의 출력 단자(Out2∼Out4)로부터 출력되는 3개의 출력 신호를 클록 신호(CLK2)에 의거하여 각각 샘플링하여, 그 결과를 신호(S456, S466, S476)로서 각각 출력하는 것이다.
셀렉터(437)는, 제어 신호(SINV)에 의거하여, 신호(P432, N432) 중의 일방을 선택하여 출력하는 것이다. 셀렉터(438)는, 제어 신호(SINV)에 의거하여, 신호(P434, N434) 중의 일방을 선택하여 출력하는 것이고, 셀렉터(439)는, 제어 신호(SINV)에 의거하여, 신호(P436, N436) 중의 일방을 선택하여 출력하는 것이다.
셀렉터(441)는, 제어 신호(SEL1)에 의거하여, 신호(P431, P432) 중의 일방을 선택하여, 신호(S441)로서 출력하는 것이다. 셀렉터(442)는, 제어 신호(SEL2)에 의거하여, 신호(N431) 및 셀렉터(437)의 출력 신호 중의 일방을 선택하여, 신호(S442)로서 출력하는 것이다. 셀렉터(443)는, 제어 신호(SEL1)에 의거하여, 신호(P433, P434) 중의 일방을 선택하여, 신호(S443)로서 출력하는 것이다. 셀렉터(444)는, 제어 신호(SEL2)에 의거하여, 신호(N433) 및 셀렉터(438)의 출력 신호 중의 일방을 선택하여, 신호(S444)로서 출력하는 것이다. 셀렉터(445)는, 제어 신호(SEL1)에 의거하여, 신호(P435, P436) 중의 일방을 선택하여, 신호(S445)로서 출력하는 것이다. 셀렉터(446)는, 제어 신호(SEL2)에 의거하여, 신호(N435) 및 셀렉터(439)의 출력 신호 중의 일방을 선택하여, 신호(S446)로서 출력하는 것이다.
드라이버부(DRV21)는, 신호(S441, S451, S461, S471), 및 제어 신호(MB)에 의거하여, 신호(SIG1)를 생성하는 것이다. 드라이버부(DRV22)는, 신호(S442, S452, S462, S472), 및 제어 신호(MB)에 의거하여, 신호(SIG2)를 생성하는 것이다. 드라이버부(DRV23)는, 신호(S443, S453, S463, S4730, 및 제어 신호(MB)에 의거하여, 신호(SIG3)를 생성하는 것이다. 드라이버부(DRV24)는, 신호(S444, S454, S464, S474), 및 제어 신호(MB)에 의거하여, 신호(SIG4)를 생성하는 것이다. 드라이버부(DRV25)는, 신호(S445, S455, S465, S475), 및 제어 신호(MB)에 의거하여, 신호(SIG5)를 생성하는 것이다. 드라이버부(DRV26)는, 신호(S446, S456, S466, S476), 및 제어 신호(MB)에 의거하여, 신호(SIG6)를 생성하는 것이다.
도 44는, 드라이버부(DRV21)의 한 구성례를 도시하는 것이다. 또한, 이하에서는 드라이버부(DRV21)를 예로 설명하지만, 드라이버부(DRV22∼DRV26)에 관해서도 마찬가지이다. 드라이버부(DRV21)는, 반전 회로(451)와, 셀렉터(452)와, 버퍼 회로(453, 454)와, 반전 회로(461)와, 셀렉터(462, 463)와, 버퍼 회로(464, 465)를 갖고 있다. 반전 회로(451)는, 신호(S441)를 반전하여 출력하는 것이다. 셀렉터(452)는, 제어 신호(MB)에 의거하여, 신호(P451), 및 반전 회로(451)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 버퍼 회로(453)는, 신호(S441)에 의거하여 신호(UP1)를 생성하는 것이다. 버퍼 회로(454)는, 셀렉터(452)의 출력 신호에 의거하여 신호(DN1)를 생성하는 것이다. 반전 회로(461)는, 신호(S441)를 반전하여 출력하는 것이다. 셀렉터(462)는, 신호(S461, S441) 중의 일방을 선택하여, 출력하는 것이다. 셀렉터(463)는, 신호(S471), 및 반전 회로(461)의 출력 신호 중의 일방을 선택하여, 출력하는 것이다. 버퍼 회로(464)는, 셀렉터(462)의 출력 신호에 의거하여 신호(UP2)를 생성하는 것이다. 버퍼 회로(465)는, 셀렉터(463)의 출력 신호에 의거하여 신호(DN2)를 생성하는 것이다.
이 구성에 의해, 드라이버부(DRV21)는, 신호(S441, S451, S461, S471), 및 제어 신호(MB)에 의거하여, 출력 단자(Tout1)의 전압을, 3개의 전압(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL)) 중의 하나로 설정한다.
구체적으로는, 제어 신호(MB)가 "0"인 경우에는, 셀렉터(452)는 반전 회로(451)의 출력 신호를 선택하여 출력하고, 셀렉터(462)는 신호(S441)를 선택하여 출력하고, 셀렉터(463)는 반전 회로(461)의 출력 신호를 선택하여 출력한다. 이에 의해, 드라이버부(DRV21)는, 신호(S441)에 응하여, 출력 단자(Tout1)의 전압을, 고레벨 전압(VH) 또는 저레벨 전압(VL)으로 설정한다. 즉, 신호(S441)가 "1"인 경우에는, 신호(UP1, UP2)가 "1"이 됨과 함께, 신호(DN1, DN2)가 "0"이 된다. 이에 의해, 트랜지스터(253, 263)가 온 상태가 됨과 함께, 트랜지스터(254, 264)가 오프 상태가 되고, 단자(Tout1)의 전압은 고레벨 전압(VH)으로 설정된다. 또한, 신호(S441)가 "0"인 경우에는, 신호(DN1, DN2)가 "1"이 됨과 함께, 신호(UP1, UP2)가 "0"이 된다. 이에 의해, 트랜지스터(254, 264)가 온 상태가 됨과 함께, 트랜지스터(253, 263)가 오프 상태가 되고, 단자(Tout1)의 전압은 저레벨 전압(VL)으로 설정된다.
또한, 제어 신호(MB)가 "1"인 경우에는, 셀렉터(452)는 신호(S451)를 선택하여 출력하고, 셀렉터(462)는 신호(S461)를 선택하여 출력하고, 셀렉터(463)는 신호(S471)를 선택하여 출력한다. 이에 의해, 드라이버부(DRV21)는, 신호(S441, S451, S461, S471)에 응하여, 출력 단자(Tout1)의 전압을, 고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL) 중의 하나로 설정한다. 즉, 예를 들면, 신호(S441, S451, S461, S471)가 "1", "0", "1", "0"인 경우에는, 신호(UP1, UP2)가 "1"이 됨과 함께, 신호(DN1, DN2)가 "0"이 된다. 이에 의해, 트랜지스터(253, 263)가 온 상태가 됨과 함께, 트랜지스터(254, 264)가 오프 상태가 되고, 단자(Tout1)의 전압은 고레벨 전압(VH)으로 설정된다. 또한, 예를 들면, 신호(S441, S451, S461, S471)가 "0", "1", "0", "1"인 경우에는, 신호(DN1, DN2)가 "1"이 됨과 함께, 신호(UP1, UP2)가 "0"이 된다. 이에 의해, 트랜지스터(254, 264)가 온 상태가 됨과 함께, 트랜지스터(253, 263)가 오프 상태가 되고, 단자(Tout1)의 전압은 저레벨 전압(VL)으로 설정된다. 또한, 예를 들면, 신호(S441, S451, S461, S471)가 "1", "1", "0", "0"인 경우에는, 신호(UP1, DN1)가 "1"이 됨과 함께, 신호(UP2, DN2)가 "0"이 된다. 이에 의해, 트랜지스터(253, 254)가 온 상태가 됨과 함께, 트랜지스터(263, 264)가 오프 상태가 된다. 이때, 드라이버부(DRV11)에서는, 테브난 종단이 실현되어, 단자(Tout1)의 전압은 중레벨 전압(VM)으로 설정된다.
도 45A, 45B는, 동작 모드(M1)에서의 송신부(70B)의 한 동작례를 도시하는 것이고, 도 45A는 하나의 동작 상태를 도시하고, 도 45B는 다른 동작 상태를 도시한다. 동작 모드(M1)에서는, 제어부(220)는, 셀렉터(421∼426)에 대해, "0"을 나타내는 제어 신호(MB)를 공급하여, 셀렉터(421∼426)가 신호(S11∼S16)를 선택하여 출력하도록 각각 제어한다. 그리고, 제어부(220)는, 제1의 실시의 형태의 경우(도 12A, 12B)와 마찬가지로, 셀렉터(441)에 대해 제어 신호(SEL1)를 공급하여, 셀렉터(441)가 신호(P431)와 신호(P432)를 교대로 선택하여 출력하도록 제어함과 함께, 셀렉터(442)에 대해 제어 신호(SEL2)를 공급하여, 셀렉터(242)가 신호(N431)와 셀렉터(437)의 출력 신호(신호(N432))를 교대로 선택하여 출력하도록 제어한다. 그리고, 제어부(220)는, 드라이버부(DRV21∼DRV26)에 대해, "0"을 나타내는 제어 신호(MB)를 공급하여, 예를 들면, 드라이버부(DRV21)가 신호(S441)에 의거하여 신호(SIG1)를 생성하고, 드라이버부(DRV22)가 신호(S442)에 의거하여 신호(SIG2)를 생성하도록 제어한다. 이에 의해, 동작 모드(M1)에서는, 송신 장치(2B)는, 제1의 실시의 형태의 경우(도 12A, 12B)와 마찬가지로, 수신 장치에 대해 차동 신호에 의해 데이터를 송신한다.
도 46은, 동작 모드(M2)에서의 송신부(70B)의 한 동작례를 도시하는 것이다. 도 47은, 동작 모드(M2)에서의 드라이버부(DRV21∼DRV23)의 동작을 도시하는 것이다. 동작 모드(M2)에서는, 제어부(220)는, 셀렉터(421∼246)에 대해, "1"을 나타내는 제어 신호(MB)를 공급하여, 셀렉터(421∼426)가 인코더(411∼416)의 출력 단자(Out1)로부터 출력된 신호를 선택하여 출력하도록 각각 제어한다. 그리고, 제어부(220)는, 드라이버부(DRV21∼DRV26)에 대해, "1"을 나타내는 제어 신호(MB)를 공급하여, 예를 들면, 드라이버부(DRV21)가 신호(S441, S451, S461, S471)에 의거하여 신호(SIG1)를 생성하도록 제어한다.
이에 의해, 도 47에 도시한 바와 같이, 예를 들면, 신호(S11, S12, S13)가 "1", "0", "0"인 경우에는, 신호(S441, S451, S461, S471)가 "1", "0", "1", "0"이 되고, 신호(S442, S452, S462, S472)가 "0", "1", "0", "1"이 되고, 신호(S443, S453, S463, S4730이 "0", "1", "0", "1"이 된다. 따라서, 드라이버부(DRV21)는, 신호(S441, S451, S461, S471)가 "1", "0", "1", "0"이기 때문에, 신호(SIG1)를 고레벨 전압(VH)으로 설정한다. 또한, 드라이버부(DRV22)는, 신호(S442, S452, S462, S472)가 "0", "1", "0", "1"이기 때문에, 신호(SIG2)를 저레벨 전압(VL)으로 설정한다. 또한, 드라이버부(DRV23)는, 신호(S443, S453, S463, S4730이 "0", "1", "0", "1"이기 때문에, 신호(SIG3)를 중레벨 전압(VM)으로 설정한다. 이에 의해, 동작 모드(M2)에서는, 송신 장치(2B)는, 제1의 실시의 형태의 경우(도 14)와 마찬가지로, 수신 장치에 대해 3상신호에 의해 데이터를 송신한다.
도 48은, 동작 모드(M3)에서의 송신부(70B)의 한 동작례를 도시하는 것이다. 동작 모드(M3)에서는, 제어부(220)는, 셀렉터(421∼426)에 대해, "0"을 나타내는 제어 신호(MB)를 공급하여, 동작 모드(M1)의 경우와 마찬가지로, 셀렉터(421∼426)가 신호(S11∼S16)를 선택하여 출력하도록 각각 제어한다. 그리고, 제어부(220)는, 드라이버부(DRV21∼DRV26)에 대해, "0"을 나타내는 제어 신호(MB)를 공급하여, 예를 들면, 드라이버부(DRV21)가 신호(S441)에 의거하여 신호(SIG1)를 생성하도록 제어한다. 이에 의해, 동작 모드(M3)에서는, 송신 장치(2B)는, 제1의 실시의 형태의 경우(도 16)와 마찬가지로, 수신 장치에 대해 단상 신호에 의해 데이터를 송신한다.
이와 같이, 송신부(70B)에서는, 예를 들면, 신호(S441, S451, S461, S471)를 "1", "0", "1", "0"으로 함에 의해, 신호(SIG1)를 고레벨 전압(VH)으로 설정하고, 신호(S441, S451, S461, S471)를 "0", "1", "0", "1"로 함에 의해, 신호(SIG1)를 저레벨 전압(VL)으로 설정하고, 신호(S441, S451, S461, S471)를 "1", "1", "0", "0"으로 함에 의해, 신호(SIG1)를 중레벨 전압(VM)으로 설정한다. 이에 의해, 드라이버(DRV21)에서는, 중레벨 전압(VM)을 생성하는 경우에는, 4개의 트랜지스터(253, 254, 263, 264) 중, 서로 접속된 2개의 트랜지스터(253, 254)를 온 상태로 한다. 즉, 예를 들면, 상기 변형례 2-1에 관한 송신부(70A)에서는, 중레벨 전압(VM)을 생성하는 경우에는, 서로 접속되어 있지 않은 2개의 트랜지스터(253, 264)를 온 상태로 하였지만, 본 변형례에 관한 송신부(70B)에서는, 서로 접속된 2개의 트랜지스터(253, 254)를 온 상태로 한다. 이에 의해, 파형이 흐트러질 우려를 저감할 수 있고, 통신 품질을 높일 수 있다.
<3. 적용례>
다음에, 상기 실시의 형태 및 변형례에서 설명한 송신 장치의 적용례에 관해 설명한다.
도 49는, 상기 실시의 형태 등의 송신 장치가 적용되는 스마트 폰(700)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트 폰(700)에는, 다양한 디바이스가 탑재되어 있고, 그들의 디바이스 사이에서 데이터의 교환을 행하는 통신 시스템에서, 상기 실시의 형태 등의 송신 장치가 적용되어 있다.
도 50은, 스마트 폰(700)에 사용되는 어플리케이션 프로세서(710)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(710)는, CPU(Central Processing Unit)(711)와, 메모리 제어부(712)와, 전원 제어부(713)와, 외부 인터페이스(714)와, GPU(Graphics Processing Unit)(715)와, 미디어 처리부(716)와, 디스플레이 제어부(717)와, MIPI(Mobile Industry Processor Interface) 인터페이스(718)를 갖고 있다. CPU(711), 메모리 제어부(712), 전원 제어부(713), 외부 인터페이스(714), GPU(715), 미디어 처리부(716), 디스플레이 제어부(717)는, 이 예에서는, 시스템 버스(719)에 접속되고, 이 시스템 버스(719)를 통하여, 서로 데이터의 교환을 할 수 있게 되어 있다.
CPU(711)는, 프로그램에 따라, 스마트 폰(700)에서 취급되는 다양한 정보를 처리하는 것이다. 메모리 제어부(712)는, CPU(711)가 정보 처리를 행할 때에 사용하는 메모리(901)를 제어하는 것이다. 전원 제어부(713)는, 스마트 폰(700)의 전원을 제어하는 것이다.
외부 인터페이스(714)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(902) 및 이미지 센서(810)와 접속되어 있다. 무선 통신부(902)는, 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스밴드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(810)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서를 포함하여 구성된다.
GPU(715)는, 화상 처리를 행하는 것이다. 미디어 처리부(716)는, 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(717)는, MIPI 인터페이스(718)를 통하여, 디스플레이(904)를 제어하는 것이다. MIPI 인터페이스(718)는 화상 신호를 디스플레이(904)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(718)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.
도 51은, 이미지 센서(810)의 한 구성례를 도시하는 것이다. 이미지 센서(810)는, 센서부(811)와, ISP(Image Signal Processor)(812)와, JPEG(Joint Photographic Experts Group) 인코더(813)와, CPU(814)와, RAM(Random Access Memory)(815)과, ROM(Read Only Memory)(816)과, 전원 제어부(817)와, I2C(Inter-Integrated Circuit) 인터페이스(818)와, MIPI 인터페이스(819)를 갖고 있다. 이들의 각 블록은, 이 예에서는, 시스템 버스(820)에 접속되고, 이 시스템 버스(820)를 통하여, 서로 데이터의 교환을 할 수 있게 되어 있다.
센서부(811)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서에 의해 구성되는 것이다. ISP(812)는, 센서부(811)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(813)는, ISP(812)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(814)는, 프로그램에 따라 이미지 센서(810)의 각 블록을 제어하는 것이다. RAM(815)은, CPU(814)가 정보 처리를 행할 때에 사용하는 메모리이다. ROM(816)은, CPU(814)에서의 실행되는 프로그램을 기억하는 것이다. 전원 제어부(817)는, 이미지 센서(810)의 전원을 제어하는 것이다. I2C 인터페이스(818)는, 어플리케이션 프로세서(710)로부터 제어 신호를 수취하는 것이다. 또한, 도시하지 않지만, 이미지 센서(810)는, 어플리케이션 프로세서(710)로부터, 제어 신호에 더하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(810)는, 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다. MIPI 인터페이스(819)는, 화상 신호를 어플리케이션 프로세서(710)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. 이 MIPI 인터페이스(819)에는, 예를 들면, 상기 실시의 형태 등의 송신 장치가 적용된다.
이상, 몇 가지의 실시의 형태 및 변형례, 및 전자 기기에의 적용례를 들어 본 기술을 설명하였지만, 본 기술은 이들의 실시의 형태 등으로는 한정되지 않고, 여러 가지의 변형이 가능하다.
예를 들면, 상기한 각 실시의 형태에서는, 송신부는 6개의 신호(SIG1∼SIG6)를 생성하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 예를 들면 5개 이하의 신호를 생성하여도 좋고, 7개 이상의 신호를 생성하여도 좋다. 4개의 신호를 생성하는 경우의 예를, 도 52에 도시한다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성으로 할 수가 있다.
(1) 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하는 송신 장치로서,
상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와,
상기 제1의 신호 및 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와,
상기 제2의 신호 및 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 구비하는 송신 장치.
(2) 상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자는, 각각 제1의 전압값, 제2의 전압값 및 상기 제1의 전압값과 상기 제2의 전압값 사이의 제3의 전압값 중 어느 하나로 설정되는 상기 (1)에 기재된 송신 장치.
(3) 상기 제1의 송신부는, 상기 제1의 신호와 상기 제3의 신호 사이의 논리 연산의 결과에 의거하여 상기 제1의 출력 단자의 전압을 설정하고,
상기 제2의 송신부는, 상기 제2의 신호와 상기 제1의 신호 사이의 논리 연산의 결과에 의거하여 상기 제2의 출력 단자의 전압을 설정하고,
상기 제3의 송신부는, 상기 제3의 신호와 상기 제2의 신호 사이의 논리 연산의 결과에 의거하여 상기 제3의 출력 단자의 전압을 설정하는 상기 (1) 또는 (2)에 기재된 송신 장치.
(4) 상기 제1의 송신부는, 상기 제1의 신호와 상기 제3의 신호 사이의 논리 연산의 결과가 상기 제1의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제2의 송신부는, 상기 제2의 신호와 상기 제1의 신호 사이의 논리 연산의 결과가 상기 제2의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제3의 송신부는, 상기 제3의 신호와 상기 제2의 신호 사이의 논리 연산의 결과가 상기 제3의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되는 상기 (1) 내지 (3) 중 어느 하나에 기재된 송신 장치.
(5) 상기 제1의 송신부는, 상기 제1의 출력 단자의 전압이 상기 제3의 전압값으로 설정되지 않은 경우에, 상기 제1의 신호가 상기 제1의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제2의 송신부는, 상기 제2의 출력 단자의 전압이 상기 제3의 전압값으로 설정되지 않은 경우에, 상기 제2의 신호가 상기 제2의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제3의 송신부는, 상기 제3의 출력 단자의 전압이 상기 제3의 전압값으로 설정되지 않은 경우에, 상기 제3의 신호가 상기 제3의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되는 상기 (1) 내지 (4) 중 어느 하나에 기재된 송신 장치.
(6) 상기 제1의 송신부는, 상기 제1의 신호 및 상기 제3의 신호가 동등한 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제2의 송신부는, 상기 제1의 신호 및 상기 제2의 신호가 동등한 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제3의 송신부는, 상기 제2의 신호 및 상기 제3의 신호가 동등한 경우에는, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 상기 (1) 내지 (5) 중 어느 하나에 기재된 송신 장치.
(7) 상기 제1의 송신부는, 상기 제1의 신호가 제1의 논리값을 나타내고 상기 제3의 신호가 제2의 논리값을 나타내는 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제2의 송신부는, 상기 제2의 신호가 제1의 논리값을 나타내고 상기 제1의 신호가 제2의 논리값을 나타내는 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제3의 송신부는, 상기 제3의 신호가 제1의 논리값을 나타내고 상기 제2의 신호가 제2의 논리값을 나타내는 경우에는, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 상기 (1) 내지 (6) 중 어느 하나에 기재된 송신 장치.
(8) 상기 제1의 송신부는,
상기 제1의 신호 및 상기 제3의 신호에 의거하여 제1의 제어 신호를 생성하는 제1의 제어 회로와,
상기 제1의 신호가 액티브인 경우에, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 제1의 드라이버부를 포함하고,
상기 제2의 송신부는,
상기 제1의 신호 및 상기 제2의 신호에 의거하여 제2의 제어 신호를 생성하는 제2의 제어 회로와,
상기 제2의 신호가 액티브인 경우에, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 제2의 드라이버부를 포함하고,
상기 제3의 송신부는,
상기 제2의 신호 및 상기 제3의 신호에 의거하여 제3의 제어 신호를 생성하는 제3의 제어 회로와,
상기 제3의 신호가 액티브인 경우에, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 제3의 드라이버부를 포함하는 상기 (1) 내지 (7) 중 어느 하나에 기재된 송신 장치.
(9) 상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에, 상기 제1의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에, 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제3의 드라이버부는, 상기 제3의 제어 신호가 비액티브인 경우에, 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하는 상기 (1) 내지 (8) 중 어느 하나에 기재된 송신 장치.
(10) 상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에, 상기 제2의 신호 및 상기 제1의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제3의 드라이버부는, 상기 제3의 제어 신호가 비액티브인 경우에, 상기 제3의 신호 및 상기 제2의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하는 상기 (1) 내지 (9) 중 어느 하나에 기재된 송신 장치.
(11) 상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에, 상기 제1의 신호 및 상기 제3의 신호가 동등한지 여부에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에, 상기 제2의 신호 및 상기 제1의 신호가 동등한지 여부에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제3의 드라이버부는, 상기 제3의 제어 신호가 비액티브인 경우에, 상기 제3의 신호 및 상기 제2의 신호가 동등한지 여부에 의거하여, 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하는 상기 (1) 내지 (10) 중 어느 하나에 기재된 송신 장치.
(12) 상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
제1의 전원과 출력 노드 사이의 신호 패스에의 제1의 스위치와,
제2의 전원과 상기 출력 노드 사이의 신호 패스에의 제2의 스위치를 포함하고,
상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
상기 제1의 스위치를 닫고 상기 제2의 스위치를 개방함으로써, 그 출력 노드를 상기 제1의 전압값으로 설정하고,
상기 제1의 스위치를 개방하고 상기 제2의 스위치를 닫음으로써, 그 출력 노드를 상기 제2의 전압값으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치를 개방함으로써, 그 출력 노드를 상기 제3의 전압값으로 설정하는 상기 (1) 내지 (11) 중 어느 하나에 기재된 송신 장치.
(13) 상기 제1의 송신부는,
상기 제1의 출력 단자의 전압을 설정하는 제1의 드라이버부와,
상기 제1의 신호 및 상기 제3의 신호가 동등한 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고, 상기 제1의 신호 및 상기 제3의 신호가 다른 경우에는, 상기 제1의 신호에 의거하여 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하도록 상기 제1의 드라이버부를 제어하는 제1의 제어 회로를 포함하고,
상기 제2의 송신부는,
상기 제2의 출력 단자의 전압을 설정하는 제2의 드라이버부와,
상기 제1의 신호 및 상기 제2의 신호가 동등한 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고, 상기 제1의 신호 및 상기 제2의 신호가 다른 경우에는, 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하도록 상기 제2의 드라이버부를 제어하는 제2의 제어 회로를 포함하고,
상기 제3의 송신부는,
상기 제3의 출력 단자의 전압을 설정하는 제3의 드라이버부와,
상기 제3의 신호 및 상기 제2의 신호가 동등한 경우에는, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고, 상기 제3의 신호 및 상기 제2의 신호가 다른 경우에는, 상기 제3의 신호에 의거하여 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하도록 상기 제3의 드라이버부를 제어하는 제3의 제어 회로를 포함하는 상기 (1) 내지 (12) 중 어느 하나에 기재된 송신 장치.
(14) 상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
제1의 전원과 출력 노드 사이의 제1의 신호 패스에의 제1의 스위치와,
상기 제1의 전원과 상기 출력 노드 사이의 제2의 신호 패스에의 제2의 스위치와,
제2의 전원과 상기 출력 노드 사이의 제3의 신호 패스에의 제3의 스위치와,
상기 제2의 전원과 상기 출력 노드 사이의 제4의 신호 패스에의 제4의 스위치를 포함하고,
상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
상기 제1의 스위치 및 상기 제2의 스위치를 닫고 상기 제3의 스위치 및 상기 제4의 스위치를 개방함으로써, 그 출력 노드를 상기 제1의 전압값으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치를 개방하고 상기 제3의 스위치 및 상기 제4의 스위치를 닫음으로써, 그 출력 노드를 상기 제2의 전압값으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치 중 어느 하나를 닫고 상기 제3의 스위치 및 상기 제4의 스위치 중 어느 하나를 닫음으로써, 그 출력 노드를 상기 제3의 전압값으로 설정하는 상기 (1) 내지 (13) 중 어느 하나에 기재된 송신 장치.
(15) 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하고, 적어도 차동 송신 모드 및 3상 송신 모드에서 동작 가능한 송신 장치로서,
상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제1의 신호에 의거하여 상기 제1의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 신호 및 상기 제3의 신호에 의거하여 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와,
상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 신호 및 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와,
상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제3의 신호에 의거하여 상기 제3의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제3의 신호 및 상기 제2의 신호에 의거하여 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 구비하는 송신 장치.
(16) 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자의 전압은, 각각 제1의 전압값, 제2의 전압값 및 상기 제1의 전압값과 상기 제2의 전압값 사이의 제3의 전압값 중 어느 하나로 설정되는 상기 (1) 내지 (15) 중 어느 하나에 기재된 송신 장치.
(17) 상기 제1의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에, 상기 제1의 신호와 상기 제3의 신호 사이의 비교의 결과가 상기 제1의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제2의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에, 상기 제2의 신호와 상기 제1의 신호 사이의 비교의 결과가 상기 제2의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제3의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에, 상기 제3의 신호와 상기 제2의 신호 사이의 비교의 결과가 상기 제3의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되는 상기 (1) 내지 (16) 중 어느 하나에 기재된 송신 장치.
(18) 상기 제1의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하고 상기 제1의 출력 단자의 전압이 상기 제3의 전압으로 설정되지 않은 경우에, 상기 제1의 신호가 상기 제1의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제2의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하고 상기 제2의 출력 단자의 전압이 상기 제3의 전압으로 설정되지 않은 경우에, 상기 제2의 신호가 상기 제2의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제3의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하고 상기 제3의 출력 단자의 전압이 상기 제3의 전압으로 설정되지 않은 경우에, 상기 제3의 신호가 상기 제3의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되는 상기 (1) 내지 (17) 중 어느 하나에 기재된 송신 장치.
(19) 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하는 송신 장치와,
상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자 중 적어도 어느 하나에 접속된 수신 장치를 구비하고,
상기 송신 장치는,
상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와,
상기 제1의 신호 및 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와,
상기 제2의 신호 및 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 구비하는 통신 시스템.
(20) 상기 (19)에 기재된 통신 시스템과,
화상 데이터를 취득하고, 상기 화상 데이터를 상기 송신 장치를 통하여 송신하는 이미지 센서와,
상기 수신 장치를 통하여 상기 화상 데이터를 수신하고, 상시 화상 데이터에 의거하여 처리를 행하는 프로세서를 구비하는 전자 기기.
(21) 제1의 신호, 제2의 신호, 및 제3의 신호 중, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 제1의 출력 단자의 전압을 설정하는 제1의 송신부와,
상기 제1의 신호 및 상기 제2의 신호에 의거하여, 제2의 출력 단자의 전압을 설정하는 제2의 송신부를 구비한 송신 장치.
(22) 각 송신부는, 각 출력 단자의 전압을, 제1의 전압, 제2의 전압, 및 상기 제1의 전압과 상기 제2의 전압 사이의 제3의 전압 중의 어느 하나를 설정하는 상기 (21)에 기재된 송신 장치.
(23) 상기 제1의 송신부는, 상기 제1의 신호 및 상기 제3의 신호가 서로 동등한 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압으로 설정하고,
상기 제2의 송신부는, 상기 제1의 신호 및 상기 제2의 신호가 서로 동등한 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 상기 (22)에 기재된 송신 장치.
(24) 상기 제1의 송신부는, 상기 제3의 신호가 소정의 제1의 논리를 나타내고 상기 제1의 신호가 소정의 제2의 논리를 나타내는 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압으로 설정하고,
상기 제2의 송신부는, 상기 제1의 신호가 상기 제1의 논리를 나타내고 상기 제2의 신호가 상기 제2의 논리를 나타내는 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 상기 (22)에 기재된 송신 장치.
(25) 상기 제1의 송신부는,
상기 제1의 신호 및 상기 제3의 신호에 의거하여 제1의 제어 신호를 생성하는 제1의 제어 회로와,
상기 제1의 제어 신호가 액티브인 경우에, 상기 제1의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 제1의 드라이버부를 가지며,
상기 제2의 송신부는,
상기 제1의 신호 및 상기 제2의 신호에 의거하여 제2의 제어 신호를 생성하는 제2의 제어 회로와,
상기 제2의 제어 신호가 액티브인 경우에, 상기 제2의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 제2의 드라이버부를 갖는 상기 (22)부터 (24)의 어느 하나에 기재된 송신 장치.
(26) 상기 제1의 제어 회로의 회로 구성은, 상기 제2의 제어 회로의 회로 구성과 동등한 상기 (25)에 기재된 송신 장치.
(27) 상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에는, 상기 제1의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에는, 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하는 상기 (25) 또는 (26)에 기재된 송신 장치.
(28) 상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에는, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에는, 상기 제1의 신호 및 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하는 상기 (25) 또는 (26)에 기재된 송신 장치.
(29) 상기 제1의 드라이버부는, 상기 제1의 신호 및 상기 제3의 신호가 동등한지의 여부에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하고,
상기 제2의 드라이버부는, 상기 제1의 신호 및 상기 제2의 신호가 동등한지의 여부에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하는 상기 (28)에 기재된 송신 장치.
(30) 각 드라이버부는,
상기 제1의 전압에 대응하는 전압을 생성하는 제1의 전원에 유도된 제1의 단자와, 그 드라이버부의 출력 단자에 유도된 제2의 단자를 갖는 제1의 스위치와,
상기 제2의 전압에 대응하는 전압을 생성하는 제2의 전원에 유도된 제1의 단자와, 그 드라이버부의 출력 단자에 유도된 제2의 단자를 갖는 제2의 스위치를 가지며,
상기 제1의 스위치를 온 상태로 함과 함께 상기 제2의 스위치를 오프 상태로 함에 의해 그 드라이버부의 출력 단자의 전압을 상기 제1의 전압으로 설정하고,
상기 제2의 스위치를 온 상태로 함과 함께 상기 제1의 스위치를 오프 상태로 함에 의해 그 드라이버부의 출력 단자의 전압을 상기 제2의 전압으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치를 오프 상태로 함에 의해, 1 또는 복수의 종단 저항 소자를 통하여, 그 드라이버부의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 상기 (25)부터 (29)의 어느 하나에 기재된 송신 장치.
(31) 상기 제1의 송신부는,
상기 제1의 출력 단자의 전압을 설정하는 제1의 드라이버부와,
상기 제1의 신호 및 상기 제3의 신호가 서로 동등한 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압으로 설정하고, 상기 제1의 신호 및 상기 제3의 신호가 서로 다른 경우에는, 상기 제1의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하도록 상기 제1의 드라이버부를 제어하는 제1의 제어 회로를 가지며,
상기 제2의 송신부는,
상기 제2의 출력 단자의 전압을 설정하는 제2의 드라이버부와,
상기 제1의 신호 및 상기 제2의 신호가 서로 동등한 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압으로 설정하고, 상기 제1의 신호 및 상기 제2의 신호가 서로 다른 경우에는, 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압 또는 상기 제2의 전압으로 선택적으로 설정하도록 상기 제2의 드라이버부를 제어하는 제2의 제어 회로를 갖는 상기 (22)부터 (24)의 어느 하나에 기재된 송신 장치.
(32) 각 드라이버부는,
상기 제1의 전압에 대응하는 전압을 생성하는 제1의 전원에 유도된 제1의 단자와, 그 드라이버부의 출력 단자에 유도된 제2의 단자를 갖는 제1의 스위치와,
상기 제1의 전원에 유도된 제1의 단자와, 그 드라이버부의 출력 단자에 유도된 제2의 단자를 갖는 제2의 스위치와,
상기 제2의 전압에 대응하는 전압을 생성하는 제2의 전원에 유도된 제1의 단자와, 그 드라이버부의 출력 단자에 유도된 제2의 단자를 갖는 제3의 스위치와,
상기 제2의 전원에 유도된 제1의 단자와, 그 드라이버부의 출력 단자에 유도된 제2의 단자를 갖는 제4의 스위치를 가지며,
상기 제1의 스위치 및 상기 제2의 스위치를 온 상태로 함과 함께 상기 제3의 스위치 및 상기 제4의 스위치를 오프 상태로 함에 의해 그 드라이버부의 출력 단자의 전압을 상기 제1의 전압으로 설정하고,
상기 제3의 스위치 및 상기 제4의 스위치를 온 상태로 함과 함께 상기 제1의 스위치 및 상기 제2의 스위치를 오프 상태로 함에 의해 그 드라이버부의 출력 단자의 전압을 상기 제2의 전압으로 설정하고,
상기 제1의 스위치 또는 상기 제2의 스위치를 온 상태로 함과 함께 상기 제3의 스위치 또는 상기 제4의 스위치를 온 상태로 함에 의해, 그 드라이버부의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 상기 (31)에 기재된 송신 장치.
(33) 상기 제1의 스위치 및 상기 제3의 스위치를 온 상태로 함에 의해, 그 드라이버부의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 상기 (32)에 기재된 송신 장치.
(34) 상기 제1의 스위치의 상기 제2의 단자와 상기 제3의 스위치의 상기 제2의 단자 사이의 저항치는, 상기 제1의 스위치의 상기 제2의 단자와 상기 제4의 스위치의 상기 제2의 단자 사이의 저항치보다도 작은 상기 (33)에 기재된 송신 장치.
(35) 하나의 동작 모드를 포함하는 복수의 동작 모드를 가지며,
상기 제1의 송신부는, 상기 하나의 동작 모드에서, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 제1의 출력 단자의 전압을 설정하고,
상기 제2의 송신부는, 상기 하나의 동작 모드에서, 상기 제1의 신호 및 상기 제2의 신호에 의거하여, 제2의 출력 단자의 전압을 설정하는 상기 (21)부터 (34)의 어느 하나에 기재된 송신 장치.
(36) 상기 제2의 신호 및 상기 제3의 신호에 의거하여, 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 또한 구비한 상기 (21)부터 (35)의 어느 하나에 기재된 송신 장치.
(37) 상기 제1의 신호를 생성하는 제1의 시리얼라이저와,
상기 제2의 신호를 생성하는 제2의 시리얼라이저와,
상기 제3의 신호를 생성하는 제3의 시리얼라이저를 또한 구비한 상기 (36)에 기재된 송신 장치.
(38) 상기 제1의 출력 단자, 상기 제2의 출력 단자, 및 상기 제3의 출력 단자의 배치의 순번이, 상기 제1의 시리얼라이저, 상기 제2의 시리얼라이저, 및 상기 제3의 시리얼라이저의 배치의 순번과 다른 상기 (37)에 기재된 송신 장치.
(39) 제1의 신호, 제2의 신호, 및 제3의 신호 중, 상기 제1의 신호 및 상기 제3의 신호에 의거하여 제1의 제어 신호를 생성하는 제1의 제어 회로와, 상기 제1의 제어 신호가 액티브인 경우에, 상기 제1의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 제1의 드라이버부를 갖는 제1의 송신부와,
상기 제1의 제어 회로와 같은 회로 구성을 가지며, 상기 제1의 신호 및 상기 제2의 신호에 의거하여 제2의 제어 신호를 생성하는 제2의 제어 회로와, 상기 제2의 제어 신호가 액티브인 경우에, 상기 제2의 출력 단자의 전압을 상기 제3의 전압으로 설정하는 제2의 드라이버부를 갖는 제2의 송신부를 구비한 송신 장치.
(40) 제1의 값을 생성하여 출력하는 제1의 송신부와, 제2의 값을 생성하여 출력하는 제2의 송신부와, 제3의 값을 생성하여 출력하는 제3의 송신부를 갖는 단위 출력부를 구비하고,
각 송신부는, 제1의 신호, 제2의 신호, 및 제3의 신호 중의, 송신부 사이에서 서로 다른 2개의 신호에 의거하여, 각 값을 생성하는 송신 장치.
(41) 송신 장치와
수신 장치를 구비하고,
상기 송신 장치는,
제1의 신호, 제2의 신호, 및 제3의 신호 중, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 제1의 출력 단자의 전압을 설정하는 제1의 송신부와,
상기 제1의 신호 및 상기 제2의 신호에 의거하여, 제2의 출력 단자의 전압을 설정하는 제2의 송신부를 갖는 통신 시스템.
(42) 상기 송신 장치는, 화상 데이터를 취득하여 송신하는 이미지 센서이고,
상기 수신 장치는, 상기 화상 데이터를 수신하여, 그 화상 정보에 의거하여 소정의 처리를 행하는 프로세서인 상기 (41)에 기재된 통신 시스템.
1, 2 : 송신 장치
4∼6 : 통신 시스템
9 : 처리부
10, 10A, 10B, 10E∼10H, 70, 70A, 70B : 송신부
20, 220 : 제어부
20A : 클록 신호 생성부
70 : 송신부
21∼26 : 배타적 논리합 회로
31∼36 : 플립플롭(F/F)
37∼39, 41∼46 : 셀렉터
41E∼46E, 41F∼46F : 반전 논리곱 회로
51E∼56E : 배타적 논리합 회로
51F∼56F : 반전 배타적 논리합 회로
61E∼66E : 셀렉터
51∼56 : 논리합 회로
61, 62 : 논리곱 회로
63, 64 : 트랜지스터
65∼67 : 저항 소자
101∼106 : 전송선로
110, 120, 130 : 수신 장치
111∼113, 121, 122, 131∼136 : 리시버부
116, 124∼126, 138 : 저항 소자
117, 127∼129, 139 : 앰프
211∼216 : 반전 회로
221∼226 : 셀렉터
231∼236 : 플립플롭(F/F)
237∼239, 241∼246 : 셀렉터
251, 262 : 반전 회로
252, 261 : 버퍼 회로
253, 254, 263, 264 : 트랜지스터
255∼257, 265∼267 : 저항 소자
271∼273 : 반전 논리곱 회로
274, 275 : 논리곱 회로
411∼416 : 인코더
421∼426 : 셀렉터
431∼436 : 플립플롭(F/F)
437∼439, 441∼446 : 셀렉터
451, 461 : 반전 회로
452, 462, 463 : 셀렉터
453, 454, 464, 465 : 버퍼 회로
471∼473 : 반전 논리곱 회로,
474∼476 : 반전 논리합 회로
700 : 스마트 폰
710 : 어플리케이션 프로세서
711 : CPU
712 : 메모리 제어부
713 : 전원 제어부
714 : 외부 인터페이스
715 : GPU
716 : 미디어 처리부
717 : 디스플레이 제어부
718 : MIPI 인터페이스
719 : 시스템 버스
810 : 이미지 센서
811 : 센서부
812 : ISP
813 : JPEG 인코더
814 : CPU
815 : RAM
816 : ROM
817 : 전원 제어부
818 : I2C 인터페이스
819 : MIPI 인터페이스
820 : 시스템 버스
901 : 메모리
902 : 무선 통신부
CLK, CLK1, CLK2 : 클록 신호
SEL1, SEL2, SINV, MA, MB : 제어 신호
DATA1∼DATA6 : 패럴렐 신호
DRV1∼DRV6, DRV11∼DRV16, DRV21∼DRV26 : 드라이버부
ESD1∼ESD6 : ESD 보호 회로
MSEL : 모드 선택 신호
PAD1∼PAD6 : 패드
P31∼P36, P221∼P226, P231∼236, P431∼P436, N31∼N36, N221∼N226, N231∼N236, N431∼N436, S11∼S16, S31∼S36, S41∼S46, S51∼S56, S241∼S246, S251∼S256, S441∼S446, S451∼S456, S461∼S466, S471∼S476, UP, UP1, UP2, DN, DN1, DN2 : 신호
SER1∼SER6 : 시리얼라이저
SIG1∼SIG6 : 신호
Tin11, Tin12, Tin21∼Tin23, Tin31 : 입력단자
Tout1∼Tout6 : 출력 단자
VH : 고레벨 전압
VL : 저레벨 전압
VM : 중레벨 전압
4∼6 : 통신 시스템
9 : 처리부
10, 10A, 10B, 10E∼10H, 70, 70A, 70B : 송신부
20, 220 : 제어부
20A : 클록 신호 생성부
70 : 송신부
21∼26 : 배타적 논리합 회로
31∼36 : 플립플롭(F/F)
37∼39, 41∼46 : 셀렉터
41E∼46E, 41F∼46F : 반전 논리곱 회로
51E∼56E : 배타적 논리합 회로
51F∼56F : 반전 배타적 논리합 회로
61E∼66E : 셀렉터
51∼56 : 논리합 회로
61, 62 : 논리곱 회로
63, 64 : 트랜지스터
65∼67 : 저항 소자
101∼106 : 전송선로
110, 120, 130 : 수신 장치
111∼113, 121, 122, 131∼136 : 리시버부
116, 124∼126, 138 : 저항 소자
117, 127∼129, 139 : 앰프
211∼216 : 반전 회로
221∼226 : 셀렉터
231∼236 : 플립플롭(F/F)
237∼239, 241∼246 : 셀렉터
251, 262 : 반전 회로
252, 261 : 버퍼 회로
253, 254, 263, 264 : 트랜지스터
255∼257, 265∼267 : 저항 소자
271∼273 : 반전 논리곱 회로
274, 275 : 논리곱 회로
411∼416 : 인코더
421∼426 : 셀렉터
431∼436 : 플립플롭(F/F)
437∼439, 441∼446 : 셀렉터
451, 461 : 반전 회로
452, 462, 463 : 셀렉터
453, 454, 464, 465 : 버퍼 회로
471∼473 : 반전 논리곱 회로,
474∼476 : 반전 논리합 회로
700 : 스마트 폰
710 : 어플리케이션 프로세서
711 : CPU
712 : 메모리 제어부
713 : 전원 제어부
714 : 외부 인터페이스
715 : GPU
716 : 미디어 처리부
717 : 디스플레이 제어부
718 : MIPI 인터페이스
719 : 시스템 버스
810 : 이미지 센서
811 : 센서부
812 : ISP
813 : JPEG 인코더
814 : CPU
815 : RAM
816 : ROM
817 : 전원 제어부
818 : I2C 인터페이스
819 : MIPI 인터페이스
820 : 시스템 버스
901 : 메모리
902 : 무선 통신부
CLK, CLK1, CLK2 : 클록 신호
SEL1, SEL2, SINV, MA, MB : 제어 신호
DATA1∼DATA6 : 패럴렐 신호
DRV1∼DRV6, DRV11∼DRV16, DRV21∼DRV26 : 드라이버부
ESD1∼ESD6 : ESD 보호 회로
MSEL : 모드 선택 신호
PAD1∼PAD6 : 패드
P31∼P36, P221∼P226, P231∼236, P431∼P436, N31∼N36, N221∼N226, N231∼N236, N431∼N436, S11∼S16, S31∼S36, S41∼S46, S51∼S56, S241∼S246, S251∼S256, S441∼S446, S451∼S456, S461∼S466, S471∼S476, UP, UP1, UP2, DN, DN1, DN2 : 신호
SER1∼SER6 : 시리얼라이저
SIG1∼SIG6 : 신호
Tin11, Tin12, Tin21∼Tin23, Tin31 : 입력단자
Tout1∼Tout6 : 출력 단자
VH : 고레벨 전압
VL : 저레벨 전압
VM : 중레벨 전압
Claims (20)
- 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하는 송신 장치로서,
상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와,
상기 제1의 신호 및 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와,
상기 제2의 신호 및 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 구비하며,
상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자는, 각각 제1의 전압값, 제2의 전압값 및 상기 제1의 전압값과 상기 제2의 전압값 사이의 제3의 전압값 중 어느 하나로 설정되며,
상기 제1의 송신부는, 상기 제1의 신호 및 상기 제3의 신호가 동등한 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제2의 송신부는, 상기 제1의 신호 및 상기 제2의 신호가 동등한 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제3의 송신부는, 상기 제2의 신호 및 상기 제3의 신호가 동등한 경우에는, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1의 송신부는, 상기 제1의 신호와 상기 제3의 신호 사이의 논리 연산의 결과에 의거하여 상기 제1의 출력 단자의 전압을 설정하고,
상기 제2의 송신부는, 상기 제2의 신호와 상기 제1의 신호 사이의 논리 연산의 결과에 의거하여 상기 제2의 출력 단자의 전압을 설정하고,
상기 제3의 송신부는, 상기 제3의 신호와 상기 제2의 신호 사이의 논리 연산의 결과에 의거하여 상기 제3의 출력 단자의 전압을 설정하는 것을 특징으로 하는 송신 장치. - 제2항에 있어서,
상기 제1의 송신부는, 상기 제1의 신호와 상기 제3의 신호 사이의 논리 연산의 결과가 상기 제1의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제2의 송신부는, 상기 제2의 신호와 상기 제1의 신호 사이의 논리 연산의 결과가 상기 제2의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제3의 송신부는, 상기 제3의 신호와 상기 제2의 신호 사이의 논리 연산의 결과가 상기 제3의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되는 것을 특징으로 하는 송신 장치. - 제3항에 있어서,
상기 제1의 송신부는, 상기 제1의 출력 단자의 전압이 상기 제3의 전압값으로 설정되지 않은 경우에, 상기 제1의 신호가 상기 제1의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제2의 송신부는, 상기 제2의 출력 단자의 전압이 상기 제3의 전압값으로 설정되지 않은 경우에, 상기 제2의 신호가 상기 제2의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제3의 송신부는, 상기 제3의 출력 단자의 전압이 상기 제3의 전압값으로 설정되지 않은 경우에, 상기 제3의 신호가 상기 제3의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되는 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1의 송신부는, 상기 제1의 신호가 제1의 논리값을 나타내고 상기 제3의 신호가 제2의 논리값을 나타내는 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제2의 송신부는, 상기 제2의 신호가 제1의 논리값을 나타내고 상기 제1의 신호가 제2의 논리값을 나타내는 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고,
상기 제3의 송신부는, 상기 제3의 신호가 제1의 논리값을 나타내고 상기 제2의 신호가 제2의 논리값을 나타내는 경우에는, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1의 송신부는,
상기 제1의 신호 및 상기 제3의 신호에 의거하여 제1의 제어 신호를 생성하는 제1의 제어 회로와,
상기 제1의 신호가 액티브인 경우에, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 제1의 드라이버부를 포함하고,
상기 제2의 송신부는,
상기 제1의 신호 및 상기 제2의 신호에 의거하여 제2의 제어 신호를 생성하는 제2의 제어 회로와,
상기 제2의 신호가 액티브인 경우에, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 제2의 드라이버부를 포함하고,
상기 제3의 송신부는,
상기 제2의 신호 및 상기 제3의 신호에 의거하여 제3의 제어 신호를 생성하는 제3의 제어 회로와,
상기 제3의 신호가 액티브인 경우에, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하는 제3의 드라이버부를 포함하는 것을 특징으로 하는 송신 장치. - 제6항에 있어서,
상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에, 상기 제1의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에, 상기 제2의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제3의 드라이버부는, 상기 제3의 제어 신호가 비액티브인 경우에, 상기 제3의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하는 것을 특징으로 하는 송신 장치. - 제6항에 있어서,
상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에, 상기 제1의 신호 및 상기 제3의 신호에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에, 상기 제2의 신호 및 상기 제1의 신호에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제3의 드라이버부는, 상기 제3의 제어 신호가 비액티브인 경우에, 상기 제3의 신호 및 상기 제2의 신호에 의거하여, 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하는 것을 특징으로 하는 송신 장치. - 제8항에 있어서,
상기 제1의 드라이버부는, 상기 제1의 제어 신호가 비액티브인 경우에, 상기 제1의 신호 및 상기 제3의 신호가 동등한지 여부에 의거하여, 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제2의 드라이버부는, 상기 제2의 제어 신호가 비액티브인 경우에, 상기 제2의 신호 및 상기 제1의 신호가 동등한지 여부에 의거하여, 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하고,
상기 제3의 드라이버부는, 상기 제3의 제어 신호가 비액티브인 경우에, 상기 제3의 신호 및 상기 제2의 신호가 동등한지 여부에 의거하여, 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하는 것을 특징으로 하는 송신 장치. - 제6항에 있어서,
상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
제1의 전원과 출력 노드 사이의 신호 패스에의 제1의 스위치와,
제2의 전원과 상기 출력 노드 사이의 신호 패스에의 제2의 스위치를 포함하고,
상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
상기 제1의 스위치를 닫고 상기 제2의 스위치를 개방함으로써, 그 출력 노드를 상기 제1의 전압값으로 설정하고,
상기 제1의 스위치를 개방하고 상기 제2의 스위치를 닫음으로써, 그 출력 노드를 상기 제2의 전압값으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치를 개방함으로써, 그 출력 노드를 상기 제3의 전압값으로 설정하는 것을 특징으로 하는 송신 장치. - 제1항에 있어서,
상기 제1의 송신부는,
상기 제1의 출력 단자의 전압을 설정하는 제1의 드라이버부와,
상기 제1의 신호 및 상기 제3의 신호가 동등한 경우에는, 상기 제1의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고, 상기 제1의 신호 및 상기 제3의 신호가 다른 경우에는, 상기 제1의 신호에 의거하여 상기 제1의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하도록 상기 제1의 드라이버부를 제어하는 제1의 제어 회로를 포함하고,
상기 제2의 송신부는,
상기 제2의 출력 단자의 전압을 설정하는 제2의 드라이버부와,
상기 제1의 신호 및 상기 제2의 신호가 동등한 경우에는, 상기 제2의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고, 상기 제1의 신호 및 상기 제2의 신호가 다른 경우에는, 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하도록 상기 제2의 드라이버부를 제어하는 제2의 제어 회로를 포함하고,
상기 제3의 송신부는,
상기 제3의 출력 단자의 전압을 설정하는 제3의 드라이버부와,
상기 제3의 신호 및 상기 제2의 신호가 동등한 경우에는, 상기 제3의 출력 단자의 전압을 상기 제3의 전압값으로 설정하고, 상기 제3의 신호 및 상기 제2의 신호가 다른 경우에는, 상기 제3의 신호에 의거하여 상기 제3의 출력 단자의 전압을 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정하도록 상기 제3의 드라이버부를 제어하는 제3의 제어 회로를 포함하는 것을 특징으로 하는 송신 장치. - 제11항에 있어서,
상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
제1의 전원과 출력 노드 사이의 제1의 신호 패스에의 제1의 스위치와,
상기 제1의 전원과 상기 출력 노드 사이의 제2의 신호 패스에의 제2의 스위치와,
제2의 전원과 상기 출력 노드 사이의 제3의 신호 패스에의 제3의 스위치와,
상기 제2의 전원과 상기 출력 노드 사이의 제4의 신호 패스에의 제4의 스위치를 포함하고,
상기 제1의 드라이버부, 상기 제2의 드라이버부 및 상기 제3의 드라이버부 각각은,
상기 제1의 스위치 및 상기 제2의 스위치를 닫고 상기 제3의 스위치 및 상기 제4의 스위치를 개방함으로써, 그 출력 노드를 상기 제1의 전압값으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치를 개방하고 상기 제3의 스위치 및 상기 제4의 스위치를 닫음으로써, 그 출력 노드를 상기 제2의 전압값으로 설정하고,
상기 제1의 스위치 및 상기 제2의 스위치 중 어느 하나를 닫고 상기 제3의 스위치 및 상기 제4의 스위치 중 어느 하나를 닫음으로써, 그 출력 노드를 상기 제3의 전압값으로 설정하는 것을 특징으로 하는 송신 장치. - 제1의 신호, 제2의 신호 및 제3의 신호에 의거하여, 제1의 출력 단자, 제2의 출력 단자 및 제3의 출력 단자의 전압을 설정하고, 적어도 차동 송신 모드 및 3상 송신 모드에서 동작 가능한 송신 장치로서,
상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제1의 신호에 의거하여 상기 제1의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 신호 및 상기 제3의 신호에 의거하여 상기 제1의 출력 단자의 전압을 설정하는 제1의 송신부와,
상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 신호 및 상기 제2의 신호에 의거하여 상기 제2의 출력 단자의 전압을 설정하는 제2의 송신부와,
상기 송신 장치가 상기 차동 송신 모드에서 동작하는 경우에는, 상기 제3의 신호에 의거하여 상기 제3의 출력 단자의 전압을 설정하고, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제3의 신호 및 상기 제2의 신호에 의거하여 상기 제3의 출력 단자의 전압을 설정하는 제3의 송신부를 구비하며,
상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에는, 상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자의 전압은, 각각 제1의 전압값, 제2의 전압값 및 상기 제1의 전압값과 상기 제2의 전압값 사이의 제3의 전압값 중 어느 하나로 설정되며,
상기 제1의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에, 상기 제1의 신호와 상기 제3의 신호 사이의 비교의 결과가 상기 제1의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제2의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에, 상기 제2의 신호와 상기 제1의 신호 사이의 비교의 결과가 상기 제2의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되고,
상기 제3의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하는 경우에, 상기 제3의 신호와 상기 제2의 신호 사이의 비교의 결과가 상기 제3의 출력 단자의 전압이 상기 제3의 전압값으로 설정되는지 여부를 제어하도록 구성되는 것을 특징으로 하는 송신 장치. - 제13항에 있어서,
상기 제1의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하고 상기 제1의 출력 단자의 전압이 상기 제3의 전압으로 설정되지 않은 경우에, 상기 제1의 신호가 상기 제1의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제2의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하고 상기 제2의 출력 단자의 전압이 상기 제3의 전압으로 설정되지 않은 경우에, 상기 제2의 신호가 상기 제2의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되고,
상기 제3의 송신부는, 상기 송신 장치가 상기 3상 송신 모드에서 동작하고 상기 제3의 출력 단자의 전압이 상기 제3의 전압으로 설정되지 않은 경우에, 상기 제3의 신호가 상기 제3의 출력 단자의 전압이 상기 제1의 전압값 및 상기 제2의 전압값 중 어느 하나로 설정되는 것을 제어하도록 구성되는 것을 특징으로 하는 송신 장치. - 통신 시스템에 있어서,
제1항에 기재된 송신 장치와,
상기 제1의 출력 단자, 상기 제2의 출력 단자 및 상기 제3의 출력 단자 중 적어도 어느 하나에 접속된 수신 장치를 더 구비하는 것을 특징으로 하는 통신 시스템. - 전자 기기에 있어서,
제15항에 기재된 통신 시스템과,
화상 데이터를 취득하고, 상기 화상 데이터를 상기 송신 장치를 통하여 송신하는 이미지 센서와,
상기 수신 장치를 통하여 상기 화상 데이터를 수신하고, 상시 화상 데이터에 의거하여 처리를 행하는 프로세서를 구비하는 것을 특징으로 하는 전자 기기. - 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014127246A JP6369160B2 (ja) | 2014-06-20 | 2014-06-20 | 送信装置および通信システム |
| JPJP-P-2014-127246 | 2014-06-20 | ||
| PCT/JP2015/002329 WO2015194089A1 (en) | 2014-06-20 | 2015-05-07 | Transmitter and communication system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170022989A KR20170022989A (ko) | 2017-03-02 |
| KR102287455B1 true KR102287455B1 (ko) | 2021-08-10 |
Family
ID=53268852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167034859A KR102287455B1 (ko) | 2014-06-20 | 2015-05-07 | 송신 장치 및 통신 시스템 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US10075208B2 (ko) |
| EP (1) | EP3158696B1 (ko) |
| JP (1) | JP6369160B2 (ko) |
| KR (1) | KR102287455B1 (ko) |
| CN (1) | CN106464613B (ko) |
| TW (1) | TWI664824B (ko) |
| WO (1) | WO2015194089A1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6369160B2 (ja) * | 2014-06-20 | 2018-08-08 | ソニー株式会社 | 送信装置および通信システム |
| US10419252B2 (en) * | 2015-06-22 | 2019-09-17 | Qualcomm Incorporated | Low power physical layer driver topologies |
| US10784906B2 (en) | 2016-07-14 | 2020-09-22 | Sony Corporation | Transmitting device, transmitting method, and communication system |
| CN108989143B (zh) * | 2018-05-25 | 2021-11-12 | 上海华岭集成电路技术股份有限公司 | 通用半导体高速串行信号自动测试方法 |
| TWI826675B (zh) | 2019-05-29 | 2023-12-21 | 日商索尼半導體解決方案公司 | 發送裝置及通訊系統 |
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| US20130241759A1 (en) * | 2012-03-16 | 2013-09-19 | Qualcomm Incorporated | N-phase polarity data transfer |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8064535B2 (en) | 2007-03-02 | 2011-11-22 | Qualcomm Incorporated | Three phase and polarity encoded serial interface |
| JP2009021978A (ja) | 2007-06-11 | 2009-01-29 | Panasonic Corp | 伝送ケーブル |
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| US8848810B2 (en) * | 2008-03-05 | 2014-09-30 | Qualcomm Incorporated | Multiple transmitter system and method |
| JP5727902B2 (ja) * | 2011-09-13 | 2015-06-03 | ホシデン株式会社 | コネクタ |
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| US9537644B2 (en) * | 2012-02-23 | 2017-01-03 | Lattice Semiconductor Corporation | Transmitting multiple differential signals over a reduced number of physical channels |
| US8996740B2 (en) * | 2012-06-29 | 2015-03-31 | Qualcomm Incorporated | N-phase polarity output pin mode multiplexer |
| WO2014176739A1 (zh) * | 2013-04-28 | 2014-11-06 | 华为技术有限公司 | 调压电源及输出电压控制方法 |
| JP6369160B2 (ja) * | 2014-06-20 | 2018-08-08 | ソニー株式会社 | 送信装置および通信システム |
-
2014
- 2014-06-20 JP JP2014127246A patent/JP6369160B2/ja active Active
-
2015
- 2015-04-29 TW TW104113767A patent/TWI664824B/zh active
- 2015-05-07 EP EP15725126.5A patent/EP3158696B1/en active Active
- 2015-05-07 KR KR1020167034859A patent/KR102287455B1/ko active IP Right Grant
- 2015-05-07 WO PCT/JP2015/002329 patent/WO2015194089A1/en active Application Filing
- 2015-05-07 US US15/313,024 patent/US10075208B2/en active Active
- 2015-05-07 CN CN201580032497.8A patent/CN106464613B/zh active Active
-
2018
- 2018-08-10 US US16/100,535 patent/US10523259B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106464613B (zh) | 2021-04-30 |
| EP3158696B1 (en) | 2024-03-27 |
| TWI664824B (zh) | 2019-07-01 |
| US20190013835A1 (en) | 2019-01-10 |
| EP3158696A1 (en) | 2017-04-26 |
| TW201601467A (zh) | 2016-01-01 |
| US10075208B2 (en) | 2018-09-11 |
| US10523259B2 (en) | 2019-12-31 |
| KR20170022989A (ko) | 2017-03-02 |
| JP2016006937A (ja) | 2016-01-14 |
| US20170187413A1 (en) | 2017-06-29 |
| CN106464613A (zh) | 2017-02-22 |
| WO2015194089A1 (en) | 2015-12-23 |
| JP6369160B2 (ja) | 2018-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |