KR100898305B1 - 3라인 차동 신호법을 위한 클락 임베디드 차동 데이터수신장치 - Google Patents

3라인 차동 신호법을 위한 클락 임베디드 차동 데이터수신장치 Download PDF

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Abstract

3라인 차동 신호법을 위한 클락 임베디드 차동 데이터 수신장치가 게시된다. 본 발명의 클락 임베디드 차동 데이터 수신장치는 상기 3라인 전송선 세트의 제1 내지 제3 전송선을 통하여 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 감지하여 클락신호와, 제1 및 제2 프리 데이터를 발생하는 모니터링부로서, 상기 클락신호는 상기 제1 및 제2 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터는 상기 제2 및 제3 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제2 프리 데이터는 상기 제3 및 제1 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지는 상기 모니터링부; 소정의 샘플링 신호에 응답하여 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 감지하며, 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 디코딩하여 출력 데이터 그룹을 발생하는 데이터 생성부; 및 상기 클락신호의 천이시점을 소정의 지연위상으로 지연하여 상기 샘플링 신호로 발생하는 타이밍 제어부를 구비한다. 본 발명의 클락 임베디드 차동 데이터 수신장치에 의하면, 3라인 차동 신호법을 통하여, 클락신호와 함께 전송되는 3비트의 데이터를 수신할 수 있다. 본 발명의 클락 임베디드 차동 데이터 수신장치는 연속되는 2개의 데이터 구간에서의 전압레벨의 상태를 이용하여, 클락신호와 함께 전송되는 3비트의 데이터의 논리상태를 용이하게 수신할 수 있다.

Description

3라인 차동 신호법을 위한 클락 임베디드 차동 데이터 수신장치{CLOCK EMBEDDED DIFFERENTIAL DATA RECEIVING SYSTEM FOR TERNARY LINES DIFFERENTIAL SIGNALING}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 클락 임베디드 차동 데이터 수신장치를 나타내는 도면이다.
도 2a 및 도 2b는 각각 3라인 전송선 세트를 통하여 클락신호와 함께 전송되는 데이터의 할당예를 나타내는 테이블도 및 타이밍도이다.
도 3은 도 1의 클락 임베디드 차동 데이터 수신장치에서의 주요신호들의 동작을 설명하기 위한 도면이다.
도 4 내지 도 7은 도 1의 타이밍 제어부를 구현하는 예들을 나타내는 도면들이다.
본 발명은 차동(differential) 데이터 수신장치에 관한 것으로서, 특히 3라인 차동 신호법에 의하여 전송되는 클락신호 및 차동 데이터를 수신하기 위한 클락 임베디드(embedded) 차동 데이터 수신장치에 관한 것이다.
최근에는, 플러스 신호와 마이너스 신호의 한쌍으로 신호들로 데이터를 전송하는 차동 신호법(differential signaling)이 데이터의 전송방법으로 널리 사용된다. 본 명세서에서는, 설명의 편의를 위하여 차동 신호법에 의하여 전송되는 데이터를 '차동 데이터'라 칭한다. 차동 신호법은, 하나의 신호로 데이터를 전송하는 싱글-엔디드(single-ended) 신호법에 비하여, 낮은 전자방해 발산(EMI emission), 높은 노이즈 면역성 및 높은 전송속도 등과 같은 장점을 지닌다. 그러나, 차동 신호법은, 싱글-엔디드 신호법에 비하여, 추가적으로 요구되는 전송선의 수가 증가한다는 단점을 지닌다.
이에 따라, 차동 신호법으로 데이터 등을 전송하되, 추가적인 전송선의 증가를 저감(低減)시킬 수 있는 방법들이 연구 중에 있으며, 그 중의 하나가 3라인 차동 신호법(TLDS: Ternary Lines Differential Signaling)이다.
3라인 차동 신호법은 3개의 전송선이 하나의 세트를 구성하는 3라인 전송선 세트를 통하여 차동 데이터를 전송하는 방법이다. 이러한, 3라인 차동 신호법에 의하면, 전송선 1개당 전송되는 데이터의 효율이 현저히 증가된다.
그러나, 현재까지 3라인 차동 신호법에 의하여 전송되는 차동 데이터를 효과적으로 수신할 수 있는 차동 데이터 수신장치가 제시되지 못하고 있는 실정이다.
따라서, 본 발명의 목적은 3라인 차동 신호법에 의하여 전송되는 차동 데이터를 효과적으로 수신할 수 있는 차동 데이터 수신장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 제1 내지 제3 전송선으로 하나의 세트를 형성하는 3라인 전송선 세트를 통하여 전송되는 전송신호들을 수신하는 클락 임베디드 차동 데이터 수신장치에 관한 것이다. 본 발명의 클락 임베디드 차동 데이터 수신장치는 상기 3라인 전송선 세트의 제1 내지 제3 전송선을 통하여 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 감지하여 클락신호와, 제1 및 제2 프리 데이터를 발생하는 모니터링부로서, 상기 클락신호는 상기 제1 및 제2 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터는 상기 제2 및 제3 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제2 프리 데이터는 상기 제3 및 제1 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지는 상기 모니터링부; 샘플링 신호에 응답하여 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 감지하며, 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 디코딩하여 출력 데이터 그룹을 발생하는 데이터 생성부; 및 상기 클락신호의 천이시점을 소정의 지연위상으로 지연하여 상기 샘플링 신호로 발생하는 타이밍 제어부를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 클락 임베디드 차동 데이터 수신장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 클락 임베디드 차동 데이터 수신장치는 제1 내지 제3 전송선(LTR1~LTR3)으로 하나의 세트를 형성하는 3라인 전송선 세트(TSET)를 통하여 전송되는 제1 내지 제3 전송신호(VST1~VST3)를 수신하는 장치이다.
본 발명을 구체적으로 기술하기에 앞서, 3라인 전송선 세트(TSET)를 이용하여 차동 신호법으로 클락신호를 포함하여 데이터를 전송하는 방법이 기술된다. 먼저, 3개의 전송선으로 구성되는 3라인 전송선 세트(TSET)를 통하여, 하나의 데이터 구간에서 전송되는 3개의 전송신호들 사이의 전압레벨의 대소관계에 따른 데이터 상태의 수는 6가지이다.
이때, 2개의 전송신호들 사이의 전압레벨의 대소관계가 확정되면, 하나의 데이터 구간에서 데이터 상태의 수는 3가지로 된다. 예를 들어, 2개의 임의의 전송신호들 사이의 전압레벨의 대소관계를 클락신호의 논리상태로 규정하면, 하나의 데이터 구간에서 데이터 상태의 수는 3가지로 된다.
그리고, 2개의 연속되는 데이터 구간에서의 경우에는, 데이터 상태의 수는 9(=3x3)가지로 된다. 이때, 9가지의 데이터 상태는 3비트의 데이터와 스페셜 상태를 나타낼 수 있게 된다.
도 2a 및 도 2b는 각각 3라인 전송선 세트를 통하여 클락신호와 함께 전송되는 데이터의 할당예를 나타내는 테이블도 및 타이밍도이다. 도 2a 및 도 2b에서는, 제1 및 제2 전송선(LTR1, LTR2)으로 전송되는 제1 및 제2 전송신호(VST1, VST2) 사이의 전압레벨의 대소관계는 클락신호(VCLK)의 발생을 위하여 사용된다. 그러므로, 제1 데이터 구간(PE1) 및 제2 데이터 구간(PE2)에서의 상기 제1 및 제2 전송신호(VST1, VST2) 사이의 전압레벨의 대소관계는 확정된다.
본 명세서에서, '데이터 구간'은 상기 전송신호들의 전압레벨의 대소관계가 규정되는 단위 구간을 말한다.
도 2a 및 도 2b의 예에서는, 제1 데이터 구간(PE1)에서는 상기 제1 전송신호(VST1)가 제2 전송신호(VST2)보다 높은 전압레벨을 가지며, 제2 데이터 구간(PE2)에서는 상기 제2 전송신호(VST2)가 제1 전송신호(VST1)보다 높은 전압레벨 을 가지는 것으로 규정한다.
도 2a 및 도 2b에서, 상기 제1 내지 제3 전송신호(VST1~VST3)의 전압레벨의 순서는 참조부호로부터 이해될 수 있다. 예를 들어, 상태 'S123'은 제1 전송신호(VST1), 제2 전송신호(VST2), 제3 전송신호(VST3)의 순서로 되는 전압레벨의 대소관계를 나타낸다. 그리고, 상태 'S231'은 제2 전송신호(VST2), 제3 전송신호(VST3), 제1 전송신호(VST1)의 순서로 되는 전압레벨의 대소관계를 나타낸다.
그리고, 도 2a 및 도 2b로부터, 제1 데이터 구간(PE1)과 제2 데이터 구간(PE2)에서의 전압레벨의 대소관계의 조합으로부터 대응되는 제1 내지 제3 비트의 데이터의 데이터값을 알 수 있다.
예를 들어, 제1 데이터 구간(PE1)에서의 상태가 'S123'이고, 제2 데이터 구간(PE2)에서의 상태는 'S231'인 경우에, 제1 내지 제3 비트의 데이터의 데이터값은 '011'이다. 그리고, 제1 데이터 구간(PE1)에서의 상태가 'S132'이고, 제2 데이터 구간(PE2)에서의 상태는 'S321'인 경우에는, 제1 내지 제3 비트의 데이터의 데이터값은 '110'이다.
한편, 상기 '스페셜 상태'는 2회의 데이터 구간 각각에서의 제1 내지 제3 전송신호들 간의 대소관계가 미리 설정된 일정한 관계를 만족하는 상태이다.
본 실시예에서는, 제1 데이터 구간(PE1)에서의 상태가 'S132'이고, 제2 데이터 구간(PE2)에서의 상태는 'S231'인 경우에는, '스페셜 상태(SPST)'로 할당된다. 즉, 본 실시예에서, 제1 데이터 구간(PE1) 및 제2 데이터 구간 모두에서, 상기 제3 전송신호(VST3)의 전압레벨이 상기 제1 및 제2 전송신호(VST1, VST2)의 전압레벨 사이에 위치하는 경우는, '스페셜 상태(SPST)'로 할당된다.
따라서, 본 발명의 3라인 전송선 세트에 의하면, 연속되는 2개의 데이터 구 간에서의 전압레벨의 상태를 이용하여, 클락신호와 함께 3비트의 데이터를 전송할 수 있다. 또한, 1개의 '스페셜 상태(SPST)'도 확보될 수 있다.
한편, 본 발명의 바람직한 실시예에서, 상기 '스페셜 상태(SPST)'는 특별한 목적으로 사용될 수 있다.
다시 도 1을 참조하면, 본 발명의 차동 데이터 수신장치는 모니터링부(100), 데이터 생성부(200) 및 타이밍 제어부(300)를 구비한다. 상기 모니터링부(100)는 제1 내지 제3 전송신호(VST1~VST3)들 사이의 전압레벨의 대소관계를 감지하여 클락신호(VCLK)와, 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)를 발생한다. 이때, 상기 클락신호(VCLK)는 상기 제1 및 제2 전송신호(VST1, VST2) 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터(PRDAT1)는 상기 제2 및 제3 전송신호(VST2, VST3) 사이의 전압레벨의 대소관계에 따른 논리상태를 가진다. 그리고, 상기 제2 프리 데이터(PRDAT2)는 상기 제1 및 제3 전송신호(VST3, VST1) 사이의 전압레벨의 대소관계에 따른 논리상태를 가진다.
바람직하기로는, 상기 모니터링부(100)는 제1 내지 제3 비교기(110, 120, 130)를 로 구현된다. 상기 제1 비교기(110)는 상기 제1 전송신호(VST1)와 상기 제2 전송신호(VST2)의 전압레벨을 비교하여, 상기 클락신호(VCLK)를 발생한다. 이때, 상기 제1 전송신호(VST1)가 상기 제2 전송신호(VST2)보다 높은 전압레벨을 가지는 구간에서는, 상기 클락신호(VCLK)는 논리 "H"이다. 그리고, 상기 제1 전송신호(VST1)가 상기 제2 전송신호(VST2)보다 낮은 전압레벨을 가지는 구간에서는, 상기 클락신호(VCLK)는 논리 "L"이다.
상기 제2 비교기(120)는 상기 제2 전송신호(VST2)와 상기 제3 전송신호(VST3)의 전압레벨을 비교하여, 상기 제1 프리 데이터(PRDAT1)를 발생한다. 이때, 상기 제2 전송신호(VST2)가 상기 제3 전송신호(VST3)보다 높은 전압레벨을 가지는 구간에서는, 상기 제1 프리 데이터(PRDAT1)는 논리 "H"이다. 그리고, 상기 제2 전송신호(VST2)가 상기 제3 전송신호(VST3)보다 낮은 전압레벨을 가지는 구간에서는, 상기 제1 프리 데이터(PRDAT1)는 논리 "L"이다.
상기 제3 비교기(130)는 상기 제3 전송신호(VST3)와 상기 제1 전송신호(VST1)의 전압레벨을 비교하여, 상기 제2 프리 데이터(PRDAT2)를 발생한다. 이때, 상기 제3 전송신호(VST3)가 상기 제1 전송신호(VST1)보다 높은 전압레벨을 가지는 구간에서는, 상기 제2 프리 데이터(PRDAT2)는 논리 "H"이다. 그리고, 상기 제3 전송신호(VST3)가 상기 제1 전송신호(VST1)보다 낮은 전압레벨을 가지는 구간에서는, 상기 제2 프리 데이터(PRDAT2)는 논리 "L"이다.
상기 데이터 생성부(200)는 샘플링 신호(VSAM)에 응답하여, 상기 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)의 논리상태를 감지한다. 즉, 상기 데이터 생성부(200)는 샘플링 신호(VSAM)의 논리 상태의 천이 시점에서의 상기 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)의 논리상태를 감지한다. 여기서, 상기 샘플링 신호(VSAM)는 상기 타이밍 제어부(300)로부터 제공되는 신호로서, 상기 샘플링 신호(VSAM)는 상기 클락신호(VCLK)를 소정의 지연위상(Pd)으로 지연시켜 생성된다.
바람직하기로는, 상기 지연위상(Pd)은 (π/2)이다. 그리고, 다른 실시예에서는, 상기 지연위상(Pd)은 (3π/2)일 수 있다.
도 1을 계속 참조하면, 상기 데이터 생성부(200)는 감지되는 상기 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)의 논리상태를 디코딩하여 출력 데이터 그룹(GDOUT)을 발생한다. 본 실시예에서, 상기 출력 데이터 그룹(GDOUT)는 제1 내지 제3 출력 데이터(DATA1~DATA3)의 3비트로 구성된다.
바람직한 실시예에서, 상기 데이터 생성부(200)는 스페셜 확인 신호(SC)도 발생한다. 본 실시예에서, 연속되는 2회의 데이터 구간에서, 전송되는 제1 내지 제3 전송신호(VST1 내지 VST3)들이 '스페셜 상태(SPST)'를 일 때, 상기 스페셜 확인 신호(SC)가 활성화된다.
상기 데이터 생성부(200)는 구체적으로 데이터 샘플링 유닛(210) 및 디코더(230)를 구비한다. 상기 데이터 샘플링 유닛(210)은 상기 샘플링 신호(VSAM)의 선행(leading) 천이 시점에서의 상기 제1 프리 데이터(PRDAT1) 및 제2 프리 데이터(PRDAT2)의 논리상태에 따라 결정되는 제1 선행 데이터(LEDAT1) 및 제2 선행 데이터(LEDAT2)와, 상기 샘플링 신호(VSAM)의 후행(legging) 천이 시점에서의 상기 제1 프리 데이터(PRDAT1) 및 제2 프리 데이터(PRDAT2)의 논리상태에 따라 결정되는 제1 후행 데이터(LGDAT1) 및 제2 후행 데이터(LGDAT2)를 출력한다.
본 실시예에서, 상기 샘플링 신호(VSAM)의 선행 천이는 논리 "L"에서 논리 "H"로의 천이이며, 상기 샘플링 신호(VSAM)의 후행 천이는 논리 "H"에서 논리 "L"로의 천이이다.
상기 데이터 샘플링 유닛(210)은 구체적으로 제1 내지 제6 플립플럽(211~216)을 포함한다. 상기 제1 플립플럽(211)은, 제1 데이터 구간(PE1)에서 발 생되는 상기 샘플링 신호(VSAM)의 "H"로의 천이에 응답하여, 상기 제1 프리 데이터(PRDAT1)의 논리상태를 가지는 제1 플립출력(FDAT1)을 발생한다. 상기 제2 플립플럽(212)은, 제1 데이터 구간(PE1)에서 발생되는 상기 샘플링 신호(VSAM)의 "H"로의 천이에서, 상기 제2 프리 데이터(PRDAT2)의 논리상태를 가지는 제2 플립출력(FDAT2)을 발생한다.
그리고, 상기 제3 플립플럽(213)은, 제2 데이터 구간(PE2)에서 발생되는 상기 샘플링 신호(VSAM)의 "L"로의 천이에 응답하여, 상기 제1 플립출력(FDAT1)의 논리상태를 가지는 상기 제1 선행 데이터(LEDAT1)를 발생한다. 상기 제4 플립플럽(214)은, 제2 데이터 구간(PE2)에서 발생되는 상기 샘플링 신호(VSAM)의 "L"로의 천이에서, 상기 제2 플립출력(FDAT2)의 논리상태를 가지는 상기 제2 선행 데이터(LEDAT2)를 발생한다.
한편, 상기 제5 플립플럽(215)은, 제2 데이터 구간(PE2)에서 발생되는 상기 샘플링 신호(VSAM)의 "L"로의 천이에 응답하여, 상기 제1 프리 데이터(PRDAT1)의 논리상태를 가지는 제1 후행 데이터(LGDAT1)를 발생한다. 상기 제6 플립플럽(216)은, 제2 데이터 구간(PE2)에서 발생되는 상기 샘플링 신호(VSAM)의 "L"로의 천이에 응답하여, 상기 제2 프리 데이터(PRDAT2)의 논리상태를 가지는 제2 후행 데이터(LGDAT2)를 발생한다.
결과적으로, 상기 제1 선행 데이터(LEDAT1) 및 제2 선행 데이터(LEDAT2), 제1 후행 데이터(LGDAT1) 및 제2 후행 데이터(LGDAT2) 모두는 제2 데이터 구간(PE2)에서 발생되는 상기 샘플링 신호(VSAM)의 "L"로의 천이에 응답하여 출력된다.
그리고, 상기 디코더(230)는 상기 제1 선행 데이터(LEDAT1), 제2 선행 데이터(LEDAT2), 제1 후행 데이터(LGDAT1) 및 제2 후행 데이터(LGDAT2)를 디코딩하여 상기 제1 내지 제3 출력 데이터(DATA1~DATA3) 및 상기 스페셜 확인 신호(SC)를 발생한다.
이때, 상기 디코딩된 출력 데이터(DATA1~DATA3)의 데이터값은 전술된 도 2a 및 도 2b를 참조하면, 용이하게 이해될 수 있으므로, 이에 대한 구체적인 기술은 생략된다.
도 3은 도 1의 클락 임베디드 차동 데이터 수신장치에서의 주요신호들의 동작을 설명하기 위한 도면으로서, '스페셜 상태'의 경우를 나타낸다.
도 3을 도 1과 함께 참조하면, 제1 데이터 구간(PE1)에서 상태 'S132'에 해당하는 전압레벨의 대소관계를 가지는 제1 내지 제3 전송신호(VST1 내지 VST3)들이 전송된다. 그러면, 상기 클락신호(VCLK) 및 상기 제1 프리 데이터(PRDAT1)는 논리 "H"로 되며, 상기 제2 프리 데이터(PRDAT2)는 논리 "L"로 된다.
그리고, 상기 샘플링 신호(VSAM)는, 상기 클락신호(VCLK)의 선행 천이 시점(t1)으로부터 상기 지연위상(Pd)으로 지연되는 시점(t2)에서, 논리 "H"로 천이된다. 이때, 상기 샘플링 신호(VSAM)의 논리 "H"로의 천이 즉, 선행 천이에 응답하여, 상기 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)의 논리 상태를 가지는 상기 제1 및 제2 플립 출력(FDAT1, FDAT2)이 발생된다.
다시 기술하면, 상기 클락신호(VCLK)는 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)와 동일한 시점에서 논리 상태가 천이되는 신호이다. 반면에, 상기 샘플링 신호(VSAM)는 상기 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)의 논리 천이 시점으로부터 되는 상기 지연위상(Pd)으로 지연되어 천이된다. 그리고, 본 실시예에서, 상기 데이터 생성부(200)의 제1 및 제2 플립플럽(211, 212)은, 상기 클락신호(VCLK)가 아닌 상기 샘플링 신호(VSAM)의 선행 천이에 응답하여, 플립 출력들(FDAT1, FDAT2)을 발생하도록 구성된다. 그 결과, 상기 데이터 생성부(200)의 제1 및 제2 플립플럽(211, 212)에 의한 상기 제1 프리 데이터(PRDAT1) 및 상기 제2 프리 데이터(PRDAT2)의 샘플링 마진이 증가된다.
계속, 도 3을 도 1과 함께 참조하면, 제2 데이터 구간(PE2)에서 상태 'S231'에 해당하는 전압레벨의 대소관계를 가지는 제1 내지 제3 전송신호(VST1 내지 VST3)들이 전송된다. 그러면, 상기 클락신호(VCLK) 및 상기 제1 프리 데이터(PRDAT1)는 논리 "L"로 되며, 상기 제2 프리 데이터(PRDAT2)는 논리 "H"로 된다.
그리고, 상기 샘플링 신호(VSAM)는, 상기 클락신호(VCLK)의 후행 천이 시점(t3)으로부터 상기 지연위상(Pd)으로 지연되는 시점(t4)에서, 논리 "L"로 천이된다. 이때, 상기 샘플링 신호(VSAM)의 논리 "L"로의 천이 즉, 후행 천이에 응답하여, 상기 제1 및 제2 플립 출력(FDAT1, FDAT2)의 논리 상태를 가지는 상기 제1 및 제2 선행 데이터(LEDAT1, LEDAT2)가 발생된다.
또한, 상기 샘플링 신호(VSAM)의 논리 "L"로의 천이 즉, 후행 천이에 응답하여, 상기 제1 및 제2 프리 데이터(PRDAT1, PRDAT2)의 논리 상태를 가지는 상기 제1 및 제2 후행 데이터(LGDAT1, LGDAT2)가 발생된다.
이와 같이, 상기 데이터 생성부(200)의 제5 및 제6 플립플럽(215, 216)은, 상기 클락신호(VCLK)가 아닌 상기 샘플링 신호(VSAM)의 후행 천이에 응답하여, 후행 데이터(LGDAT1, LGDAT2)을 발생하도록 구성된다. 그 결과, 상기 데이터 생성부(200)의 제5 및 제6 플립플럽(215, 216)에 의한 상기 제1 프리 데이터(PRDAT1) 및 상기 제2 프리 데이터(PRDAT2)의 샘플링 마진이 증가된다.
그리고, 상기 제1 및 제2 선행 데이터(LEDAT1, LEDAT2)와 상기 제1 및 제2 후행 데이터(LGDAT1, LGDAT2)를 디코딩하여, 상기 스페셜 확인 신호(SC)를 발생한다. 여기서, 도 3은 스페셜 상태를 나타내는 경우이므로, 상기 스페셜 확인 신호(SC)는 "H"로 활성화된다.
정리하면, 본 발명의 클락 임베디드 차동 데이터 수신장치에 의하면, 3라인 차동 신호법을 통하여, 클락신호와 함께 전송되는 3비트의 데이터를 수신할 수 있다. 즉, 본 발명의 클락 임베디드 차동 데이터 수신장치는 연속되는 2개의 데이터 구간에서의 전압레벨의 상태를 이용하여, 클락신호와 함께 전송되는 3비트의 데이터의 논리상태를 수신할 수 있게 된다.
다시 도 1을 참조하면, 상기 타이밍 제어부(300)가 상기 클락신호(VCLK)의 천이시점을 상기 지연위상(Pd)으로 지연하여 상기 샘플링 신호(VSAM)로 발생함은 전술한 바와 같다.
바람직하기로는, 상기 타이밍 제어부(300)는 상기 스페셜 확인 신호(SC)의 활성화에 응답하여 인에이블된다. 다시 기술하면, 상기 타이밍 제어부(300)가 상기 스페셜 확인 신호(SC)가 활성화되는 경우 즉, 전송되는 제1 내지 제3 전송신호(VST1~VST3)가 '스페셜 상태(SPST)'인 경우에는, 클락신호(VCLK)의 듀티가 가장 안정적이다.
따라서, 상기 타이밍 제어부(300)가 상기 스페셜 확인 신호(SC)의 활성화에 응답하여 인에이블되는 실시예에서는, 더욱 향상된 샘플링 마진이 확보될 수 있다.
도 4는 도 1의 타이밍 제어부를 구현하는 일 예를 나타내는 도면이다. 도 4의 타이밍 제어부는 지연유닛(410), 논리확인유닛(430) 및 샘플링 신호 발생유닛(450)을 구비한다. 상기 지연유닛(410)은 다수개의 지연신호들(FDEL_1~FDEL_n)을 발생한다. 이때, 상기 다수개의 지연신호들(FDEL_1~FDEL_n)은 상기 클락신호(VCLK)에 대하여 순서적으로 지연되는 신호들이다.
상기 논리확인유닛(430)은 다수개의 플립플럽들(431_1~431_n)을 포함한다. 바람직하기로, 상기 플립플럽들(431_1~431_n) 각각은 상기 데이터 샘플링 유닛(210)의 플립플럽들(211~216) 각각과 동일하게 구성된다.
상기 다수개의 플립플럽들(431_1~431_n)은 상기 클락신호(VCLK)를 클락으로 수신하고, 자신에 대응하는 상기 지연신호(FDEL_1~FDEL_n)를 입력으로 수신하며, 각자의 논리확인신호들(FLCF_1~FLCF_n)을 출력한다.
그러므로, 상기 논리확인신호들(FLCF_i, i=1~n) 각각은, 각자의 상기 플립플럽들(431_i, i=1~n)의 클락으로 수신되는 상기 지연신호(FDEL_i, i=1~n)의 지연정도에 따른 논리상태가 결정된다. 예를 들어, 대응하는 상기 지연신호(FDEL_i, i=1~n)의 상기 클락신호(VCLK)에 대하여 지연정도가 미흡하다고 가정하자. 그러면, 대응하는 상기 논리확인신호(FLCF_i, i=1~n)는, 천이되기 이전의 상기 클락신호(VCLK)의 논리상태를 가진다. 반면에, 대응하는 상기 지연신호(FDEL_i, i=1~n)의 상기 클락신호(VCLK)으로부터의 지연정도가 충분한 경우라면, 대응하는 상기 논리확인신호(FLCF_i, i=1~n)는 천이된 이후의 상기 클락신호(VCLK)의 논리상태를 가진다.
상기 샘플링 신호 발생유닛(450)은 상기 논리확인신호들(FLCF_1~FLCF_n)의 논리상태를 감지하여, 상기 샘플링 신호(VSAM)를 발생한다. 즉, 상기 논리확인신호들(FLCF_1~FLCF_n)의 논리상태를 감지하여, 에지확인신호(VEC)를 찾을 수 있다. 이때, 상기 에지확인신호(VEC)는 인접하는 순번의 상기 논리확인신호와 논리상태가 구별되는 논리확인신호이다.
그리고, 상기 샘플링 신호 발생유닛(450)은 감지된 상기 에지확인신호(VEC)에 어느하나의 상기 지연신호(FDELi)를 상기 샘플링 신호(VSAM)로 발생시키도록 구동된다. 바람직하기로는, 상기 샘플링 신호 발생유닛(450)은 상기 스페셜 확인 신호(SC)에 응답하여 인에이블된다.
상기 샘플링 신호 발생유닛(450)은 구체적으로 에지(edge) 감지기(451) 및 먹서(453)를 구비한다. 상기 에지 감지기(451)는 상기 논리확인신호들(FLCF_1~FLCF_n)의 논리상태를 감지하여, 상기 에지확인신호(VEC)를 발생시킨다. 바람직하기로는, 에지 감지기(451)는 상기 스페셜 확인 신호(SC)에 응답하여 인에이블된다.
상기 먹서(453)는 상기 에지확인신호(VEC)를 이용하여 상기 지연유닛(410)으로부터 제공되는 상기 지연신호들(FDEL_1~FDEL_n) 중의 하나를 상기 샘플링 신호(VSAM)로 발생시킨다.
바람직하기로는, 상기 샘플링 신호(VSAM)로 선택되는 지연신호는, 상기 에지확인신호(VEC)에 대하여 π/2 또는 3π/2 정도의 위상차를 가지는 신호이다.
도 5는 도 1의 타이밍 제어부를 구현하는 다른 예를 나타내는 도면이다. 도 5의 타이밍 제어부는 지연유닛(510) 및 바이어스 신호 발생유닛(530)을 구비한다. 상기 지연유닛(510)은 상기 클락신호(VCLK)를 지연하여 위상감지신호(VDEPH1) 및 상기 샘플링 신호(VSAM)를 발생한다. 이때, 상기 클락신호(VCLK)에 대한 상기 위상감지신호(VDEPH1)의 위상차는 상기 바이어스 신호 발생유닛(530)에서 제공되는 바이어스 신호(VBIAS1)의 전압레벨에 의하여 제어된다. 도 5에서, 상기 위상감지신호(VDEPH1)가 상기 클락신호(VCLK)에 대하여 제1 위상차(PHDA1)를 가질 때, 상기 샘플링 신호(VSAM)는 상기 클락신호(VCLK)에 대하여 제2 위상차(PHDA2)를 가진다. 바람직하기로는, 상기 제1 위상차(PHDA1)는 π이며, 상기 제2 위상차(PHDA2)는 상기 제1 위상차의 (1/2)이다.
상기 바이어스 신호 발생유닛(530)은 상기 클락신호(VCLK)와 상기 위상감지신호(VDEPH1)를 수신하며, 상기 바이어스 신호(VBIAS1)를 발생한다. 이때, 상기 바이어스 신호(VBIAS1)는 상기 클락신호(VCLK)와 상기 위상감지신호(VDEPH1)의 위상차에 따른 전압레벨을 가진다. 상기 바이어스 신호(VBIAS1)는 상기 위상감지신호(VDEPH1)가 상기 클락신호(VCLK)에 대하여 상기 제1 위상차(PHDA1)를 가지도록 하는 전압레벨로 조절된다.
바람직하기로는, 상기 바이어스 신호 발생유닛(530)은 상기 스페셜 확인 신호(SC)에 응답하여 인에이블된다.
상기 바이어스 신호 발생유닛(530)은 구체적으로 바이어스 발생기(531) 및 상기 위상감지 제어기(533)를 구비한다.
상기 바이어스 발생기(531)는 소정의 감지제어신호(VCOM)에 의하여 전압레벨이 제어되는 상기 바이어스 신호(VBIAS1)를 발생한다. 그리고, 상기 위상감지 제어기(533)는 상기 위상감지신호(VDEPH1)와 상기 클락신호(VCLK)의 위상차를 감지하여 상기 감지제어신호(VCOM)를 발생한다. 이때, 상기 감지제어신호(VCOM)는 상기 클락신호(VCLK)에 대한 상기 위상감지신호(VDEPH1)의 위상차가 상기 제1 위상차 보다 큰지 여부에 대한 정보를 포함하게 된다. 바람직하기로는, 상기 위상감지 제어기(533)는 상기 스페셜 확인 신호(SC)에 응답하여 인에이블된다.
도 6은 도 1의 타이밍 제어부를 구현하는 또 다른 예를 나타내는 도면이다. 도 6의 타이밍 제어부는 지연유닛(610), 먹서(630) 및 위상제어감지유닛(650)을 구비한다. 상기 지연유닛(610)은 상기 클락신호(VCLK)에 대하여 순서적으로 지연되는 다수개의 지연신호들(KDEL_1~KDEL_n)을 발생한다.
상기 먹서(630)는 상기 위상제어 감지유닛(650)으로부터 제공되는 감지제어신호(VDTC)에 따라 상기 지연신호들(KDEL_1~KDEL_n) 중의 하나를 상기 샘플링 신호(VSAM)로 선택하여 출력하며, 또한, 상기 지연신호들(KDEL_1~KDEL_n) 중의 다른 하나를 위상감지신호(VDEPH2)로 선택하여 출력하도록 구동된다. 이때, 상기 위상감지신호(VDEPH2)가 상기 클락신호(VCLK)에 대하여 소정의 제1 위상차(PHDB1)를 가질 때, 상기 샘플링 신호(VSAM)는 상기 클락신호(VCLK)에 대하여 소정의 제2 위상차(PHDB2)를 가지게 된다.
바람직하기로는, 상기 제1 위상차(PHDB1)는 π이며, 상기 제2 위상차(PHDB2)는 상기 제1 위상차(PHDB1)의 (1/2)이다.
상기 위상제어 감지유닛(650)은 상기 위상감지신호(VDEPH2)와 상기 클락신호(VCLK)의 위상차를 감지하며, 감지된 위상차에 따라 제어되는 상기 감지제어신호(VDTC)를 발생한다. 이때, 상기 감지제어신호(VDTC)에 의하여, 상기 먹서(630)는 상기 클락신호(VCLK)에 대하여 상기 제1 위상차(PHDB1)를 가지는 상기 지연신호(KDEL_i, i=1~n)를 상기 위상감지신호(VDEPH)로 선택하도록 제어된다. 그리고, 바람직하기로는, 상기 위상제어 감지유닛(650)은 상기 스페셜 확인 신호(SC)에 응답하여 인에이블된다.
도 7은 도 1의 타이밍 제어부를 구현하는 또 다른 예를 나타내는 도면이다. 도 7의 타이밍 제어부는 지연유닛(710)을 포함한다. 상기 지연유닛(710)은 상기 클락신호(VCLK)를 지연하여 샘플링 신호(VSAM)를 발생한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 본 명세서에서는, 도 1의 타이밍 제어부(300)와 상기 타이밍 제어부(300)에 포함되는 도 4 내지 도 7의 에지 감지기(450), 위상감지제어기(531), 위상감지유닛(650) 등은 스페셜 확인 신호(SC)에 응답하여 인에이블되는 실시예로 도시되고 기술되었다. 그러나, 도 1의 타이밍 제어부(300)와 상기 타이밍 제어부(300)에 포함되는 도 4 내지 도 7의 에지 감지기(450), 위상감지제어기(531), 위 상감지유닛(650) 등이 스페셜 확인 신호(SC)에 응답하지 않고, 매번의 데이터 구간에서 인에이블되는 실시예에 의해서도, 발명의 기술적 사상이 상당하게 구현될 수 있음은 당업자라면 용이하게 이해할 수 있을 것이다.
또한, 본 명세서에서는 연속되는 2개의 데이터 구간 동안에 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 이용하여 출력 데이터 그룹의 데이터값들이 결정되는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 2개의 3라인 전송선 세트에 의하여 전송되는 2그룹의 제1 내지 제3 전송신호들의 전압레벨의 대소관계를 이용하여 출력 데이터 그룹의 데이터값들이 결정되는 실시예에 의해서도 구현될 수 있다. 이 경우에는, 1개의 데이터 구간 동안에 전송되는 전송신호들에 의하여 출력 데이터 그룹의 데이터값들이 결정될 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 클락 임베디드 차동 데이터 수신장치에 의하면, 3라인 차동 신호법을 통하여, 클락신호와 함께 전송되는 3비트의 데이터를 수신할 수 있다. 즉, 본 발명의 클락 임베디드 차동 데이터 수신장치는 연속되는 2개의 데이터 구간에서의 전압레벨의 상태를 이용하여, 클락신호와 함께 전송되는 3비트의 데이터의 논리상태를 수신할 수 있게 된다.
또한, 본 발명의 데이터 생성부는 클락신호(VCLK)를 지연한 샘플링 신 호(VSAM)의 선행 및 후행 천이에 응답하여, 상기 제1 및 제2 프리 데이터를 샘플링한다. 따라서, 본 발명에 의하면, 상기 데이터 생성부에 의한 상기 제1 및 제2 프리 데이터의 샘플링 마진이 증가된다.

Claims (18)

  1. 삭제
  2. 제1 내지 제3 전송선으로 하나의 세트를 형성하는 3라인 전송선 세트를 통하여 전송되는 전송신호들을 수신하는 클락 임베디드 차동 데이터 수신장치에 있어서,
    상기 3라인 전송선 세트의 제1 내지 제3 전송선을 통하여 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 감지하여 클락신호와, 제1 및 제2 프리 데이터를 발생하는 모니터링부로서, 상기 클락신호는 상기 제1 및 제2 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터는 상기 제2 및 제3 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제2 프리 데이터는 상기 제3 및 제1 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지는 상기 모니터링부;
    샘플링 신호에 응답하여 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 감지하며, 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 디코딩하여 출력 데이터 그룹을 발생하는 데이터 생성부; 및
    상기 클락신호의 천이시점을 소정의 지연위상으로 지연하여 상기 샘플링 신호로 발생하는 타이밍 제어부를 구비하며,
    상기 데이터 생성부는
    제1 선행 데이터, 제2 선행 데이터, 제1 후행 데이터 및 제2 후행 데이터를 발생하는 데이터 샘플링 유닛으로서, 상기 제1 및 제2 선행 데이터는 각각 상기 샘플링 신호의 선행 천이 시점에서의 상기 제1 프리 데이터 및 제2 프리 데이터의 데이터값에 따라 결정되며, 상기 제1 및 제2 후행 데이터는 각각 상기 샘플링 신호의 후행 천이 시점에서의 상기 제1 프리 데이터 및 제2 프리 데이터의 데이터값에 따라 결정되는 상기 데이터 샘플링 유닛; 및
    상기 제1 선행 데이터, 제2 선행 데이터, 제1 후행 데이터 및 제2 후행 데이터를 디코딩하여, 상기 출력 데이터 그룹을 발생하는 디코더를 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  3. 제2 항에 있어서, 상기 데이터 샘플링 유닛은
    상기 샘플링 신호의 선행 천이 시점에서의 상기 제1 및 제2 프리 데이터의 데이터값에 따른 제1 및 제2 플립출력을 발생시키는 제1 및 제2 플립플럽;
    상기 샘플링 신호의 후행 천이 시점에서의 상기 제1 및 제2 플립출력의 논리상태에 대응하는 상기 제1 및 제2 선행 데이터를 출력하는 제3 및 제4 플립플럽; 및
    상기 샘플링 신호의 후행 천이 시점에서의 상기 제1 및 제2 프리 데이터의 데이터값에 대응하는 상기 제1 및 제2 후행 데이터를 출력하는 제5 및 제6 플립플 럽을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  4. 제1 내지 제3 전송선으로 하나의 세트를 형성하는 3라인 전송선 세트를 통하여 전송되는 전송신호들을 수신하는 클락 임베디드 차동 데이터 수신장치에 있어서,
    상기 3라인 전송선 세트의 제1 내지 제3 전송선을 통하여 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 감지하여 클락신호와, 제1 및 제2 프리 데이터를 발생하는 모니터링부로서, 상기 클락신호는 상기 제1 및 제2 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터는 상기 제2 및 제3 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제2 프리 데이터는 상기 제3 및 제1 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지는 상기 모니터링부;
    샘플링 신호에 응답하여 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 감지하며, 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 디코딩하여 출력 데이터 그룹을 발생하는 데이터 생성부; 및
    상기 클락신호의 천이시점을 소정의 지연위상으로 지연하여 상기 샘플링 신호로 발생하는 타이밍 제어부를 구비하며,
    상기 타이밍 제어부는
    상기 클락신호에 대하여 순서적으로 지연되는 다수개의 지연신호들을 발생하는 지연유닛;
    다수개의 논리확인신호들을 발생하는 논리확인유닛으로서, 상기 다수개의 논리확인신호들은 상기 클락신호의 논리 천이시점에서의 각자에 대응되는 상기 지연신호들의 논리상태에 따른 논리상태를 가지는 상기 논리확인유닛; 및
    인접하는 순번의 상기 논리확인신호의 논리상태와 구별되는 상기 논리확인신호인 에지확인신호를 감지하며, 상기 에지확인신호에 따라 어느하나의 상기 지연신호를 상기 샘플링 신호로 발생하는 샘플링 신호 발생유닛을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  5. 제4 항에 있어서, 상기 샘플링 신호 발생유닛은
    상기 논리확인신호들의 논리상태를 감지하여 상기 에지확인신호를 발생시키는 에지 감지기; 및
    상기 에지확인신호를 이용하여, 상기 샘플링 신호를 발생하는 먹서를 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  6. 제4 항에 있어서, 상기 논리확인유닛은
    각자에 대응하는 상기 지연신호들을 입력으로 하고, 상기 클락신호를 클락으로 하여, 각자의 상기 논리확인신호를 출력으로 하는 다수개의 플립플럽들을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  7. 제1 내지 제3 전송선으로 하나의 세트를 형성하는 3라인 전송선 세트를 통하여 전송되는 전송신호들을 수신하는 클락 임베디드 차동 데이터 수신장치에 있어서,
    상기 3라인 전송선 세트의 제1 내지 제3 전송선을 통하여 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 감지하여 클락신호와, 제1 및 제2 프리 데이터를 발생하는 모니터링부로서, 상기 클락신호는 상기 제1 및 제2 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터는 상기 제2 및 제3 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제2 프리 데이터는 상기 제3 및 제1 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지는 상기 모니터링부;
    샘플링 신호에 응답하여 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 감지하며, 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 디코딩하여 출력 데이터 그룹을 발생하는 데이터 생성부; 및
    상기 클락신호의 천이시점을 소정의 지연위상으로 지연하여 상기 샘플링 신호로 발생하는 타이밍 제어부를 구비하며,
    상기 타이밍 제어부는
    상기 클락신호를 지연하여 위상감지신호 및 상기 샘플링 신호를 발생하는 지연유닛으로서, 상기 위상감지신호가 상기 클락신호에 대하여 소정의 제1 위상차를 가질 때, 상기 샘플링 신호가 소정의 제2 위상차를 가지도록 제어되는 상기 지연유닛; 및
    상기 클락신호와 상기 위상감지신호의 위상을 비교하여 바이어스 신호를 발생하는 바이어스 신호 발생유닛을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  8. 제7 항에 있어서, 상기 바이어스 신호 발생유닛은
    상기 위상감지신호와 상기 클락신호의 위상차를 감지하여 감지제어신호를 발 생하는 위상 감지제어기; 및
    상기 감지제어신호에 의하여 전압레벨이 제어되는 상기 바이어스 신호를 발생하는 바이어스 발생기를 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  9. 제7 항에 있어서, 상기 제2 위상차는
    상기 제1 위상차의 (1/2)에 해당하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  10. 제1 내지 제3 전송선으로 하나의 세트를 형성하는 3라인 전송선 세트를 통하여 전송되는 전송신호들을 수신하는 클락 임베디드 차동 데이터 수신장치에 있어서,
    상기 3라인 전송선 세트의 제1 내지 제3 전송선을 통하여 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 감지하여 클락신호와, 제1 및 제2 프리 데이터를 발생하는 모니터링부로서, 상기 클락신호는 상기 제1 및 제2 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터는 상기 제2 및 제3 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제2 프리 데이터는 상기 제3 및 제1 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지는 상기 모니터링부;
    샘플링 신호에 응답하여 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 감지하며, 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 디코딩하여 출력 데이터 그룹을 발생하는 데이터 생성부; 및
    상기 클락신호의 천이시점을 소정의 지연위상으로 지연하여 상기 샘플링 신호로 발생하는 타이밍 제어부를 구비하며,
    상기 타이밍 제어부는
    상기 클락신호에 대하여 순서적으로 지연되는 다수개의 지연신호들을 발생하는 지연유닛;
    감지제어신호에 따라 상기 지연신호들 중의 하나를 상기 샘플링 신호로 선택하며, 상기 지연신호들 중의 다른 하나를 위상감지신호로 선택하도록 구동되는 먹서로서, 상기 위상감지신호는 상기 클락신호에 대하여 소정의 제1 위상차를 가지며, 상기 샘플링 신호는 상기 클락신호에 대하여 소정의 제2 위상차를 가지는 상기 먹서; 및
    상기 위상감지신호와 상기 클락신호의 위상차를 감지하여 상기 감지제어신호를 발생하는 위상 감지유닛을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  11. 제10 항에 있어서, 상기 제2 위상차는
    상기 제1 위상차의 (1/2)에 해당하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  12. 제10 항에 있어서, 상기 타이밍 제어부는
    상기 클락신호를 지연하여 상기 샘플링 신호로 발생하는 지연유닛을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  13. 제1 내지 제3 전송선으로 하나의 세트를 형성하는 3라인 전송선 세트를 통하여 전송되는 전송신호들을 수신하는 클락 임베디드 차동 데이터 수신장치에 있어서,
    상기 3라인 전송선 세트의 제1 내지 제3 전송선을 통하여 전송되는 제1 내지 제3 전송신호들 사이의 전압레벨의 대소관계를 감지하여 클락신호와, 제1 및 제2 프리 데이터를 발생하는 모니터링부로서, 상기 클락신호는 상기 제1 및 제2 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제1 프리 데이터는 상기 제2 및 제3 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지며, 상기 제2 프리 데이터는 상기 제3 및 제1 전송신호 사이의 전압레벨의 대소관계에 따른 논리상태를 가지는 상기 모니터링부;
    샘플링 신호에 응답하여 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 감지하며, 상기 제1 프리 데이터 및 상기 제2 프리 데이터의 데이터값를 디코딩하여 출력 데이터 그룹 및 스페셜 확인 신호를 발생하는 데이터 생성부로서, 상기 스페셜 확인 신호는 2회의 데이터 구간 각각에서의 제1 내지 제3 전송신호들 간의 대소관계가 미리 설정된 일정한 관계를 만족하는 스페셜 상태일 때 활성화되는 상기 데이터 생성부; 및
    상기 클락신호의 천이시점을 소정의 지연위상으로 지연하여 상기 샘플링 신호로 발생하는 타이밍 제어부를 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  14. 제13 항에 있어서, 상기 타이밍 제어부는
    상기 클락신호에 대하여 순서적으로 지연되는 다수개의 지연신호들을 발생하는 지연유닛;
    다수개의 논리확인신호들을 발생하는 논리확인유닛으로서, 상기 다수개의 논리확인신호들은 상기 클락신호의 논리 천이시점에서의 각자에 대응되는 상기 지연 신호들의 논리상태에 따른 논리상태를 가지는 상기 논리확인유닛; 및
    인접하는 순번의 상기 논리확인신호의 논리상태와 구별되는 상기 논리확인신호인 에지확인신호를 감지하며, 상기 에지확인신호에 따라 어느하나의 상기 지연신호를 상기 샘플링 신호로 발생하되, 상기 스페셜 확인 신호에 응답하여 인에이블되는 샘플링 신호 발생유닛을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  15. 제14 항에 있어서, 상기 샘플링 신호 발생유닛은
    상기 논리확인신호들의 논리상태를 감지하여 상기 에지확인신호를 발생시키되, 상기 스페셜 확인 신호에 응답하여 인에이블되는 에지 감지기; 및
    상기 에지확인신호를 이용하여, 상기 샘플링 신호를 발생하는 먹서를 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  16. 제13 항에 있어서, 상기 타이밍 제어부는
    상기 클락신호를 지연하여 위상감지신호 및 상기 샘플링 신호를 발생하는 지연유닛으로서, 상기 위상감지신호가 상기 클락신호에 대하여 소정의 제1 위상차를 가질 때, 상기 샘플링 신호가 소정의 제2 위상차를 가지도록 제어되는 상기 지연유 닛; 및
    상기 클락신호와 상기 위상감지신호의 위상을 비교하여 바이어스 신호를 발생하는 바이어스 신호 발생유닛으로서, 상기 스페셜 확인 신호에 응답하여 인에이블되는 상기 바이어스 신호 발생유닛을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  17. 제16 항에 있어서, 상기 바이어스 신호 발생유닛은
    상기 위상감지신호와 상기 클락신호의 위상차를 감지하여 감지제어신호를 발생하는 위상 감지제어기로서, 상기 스페셜 확인 신호에 응답하여 인에이블되는 상기 위상감지 제어기; 및
    상기 감지제어신호에 의하여 전압레벨이 제어되는 상기 바이어스 신호를 발생하는 바이어스 발생기를 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
  18. 제13 항에 있어서, 상기 타이밍 제어부는
    상기 클락신호에 대하여 순서적으로 지연되는 다수개의 지연신호들을 발생하는 지연유닛;
    감지제어신호에 따라 상기 지연신호들 중의 하나를 상기 샘플링 신호로 선택 하며, 상기 지연신호들 중의 다른 하나를 위상감지신호로 선택하도록 구동되는 먹서로서, 상기 위상감지신호는 상기 클락신호에 대하여 소정의 제1 위상차를 가지며, 상기 샘플링 신호는 상기 클락신호에 대하여 소정의 제2 위상차를 가지는 상기 먹서; 및
    상기 위상감지신호와 상기 클락신호의 위상차를 감지하여 상기 감지제어신호를 발생하는 위상 감지유닛로서, 상기 스페셜 확인 신호에 응답하여 인에이블되는 상기 위상 감지제어유닛을 구비하는 것을 특징으로 하는 클락 임베디드 차동 데이터 수신장치.
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