KR100297657B1 - 2선식다중스테이션버스시스템및이에사용된마스터및슬레이브스테이션 - Google Patents

Abstract

2 선식 다중-스테이션 버스 시스템은 클럭 와이어 및 데이터 와이어를 구비하고 유력한 마스터 스테이션에 의해 어드레스지정되어 상기 클럭킹 마스터 스테이션(clocking master station)과 어드레스화 및 클럭화된 슬레이브 스테이션간에 비트로 클럭화된 데이터 이송을 유도하는 선택적 슬레이브 스테이션을 지원한다. 게다가, 상기 시스템은 아나로그 신호 전달을 지원하고, 상기 유력한 마스터 스테이션은, 상기 실제 어드레스 지정된 슬레이브 스테이션으로 부터 아나로그 신호를 솎아냄과 동시에 상기 클럭 와이어가 소정의 2 진 값에 이를때까지 상기 클럭킹을 홀딩하는 홀딩 수단을 구비하고 있다. 아나로그 신호는 클럭 와이어가 다른 2 진 값으로 전환하기 전에 수신된다. 특정한 버젼에서 아나로그 신호는 반드시 마스터 스테이션일 필요는 없는 송신기 스테이션에 의해 송출된 클럭 와이어 상의 관련 한계지정 신호와 함께 펄스폭 변조화 된다.

Description

2선식 다중 스테이션 버스 시스템 및 이에 사용된 마스터 및 슬레이브 스테이션

제1도는 본 발명에 의한 버스 시스템을 도시하는 도면.

제2(a)도 및 제2(b)도는 메시지 포맷을 도시하는 도면.

제3도는 버스부착을 위한 스테이션 하드웨어를 도시하는 도면.

제4도는 스마트 센서 스테이션을 도시하는 도면.

제5도는 맨체스터 엔코딩 포맷을 도시하는 도면.

제6도는 동기 데이터 이송을 도시하는 도면.

제7도는 비동기 데이터 이송을 도시하는 도면.

제8도는 PWM 코드화된 이송을 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

20, 22 : 스테이션 24 : 데이터 라인

26 : 클럭라인 28 : 클럭 버퍼

30 : 라인 수신기 42 : 스위치

44 : 데이터 버퍼

본 발명은 클럭 와이어 및 데이터 와이어를 갖는 2 선식 다중 스테이션 버스 시스템에 관한 것이며, 상기 시스템은 우세한 마스터 스테이션에 의해 선택적 슬레이브 스테이션 어드레싱을 지원하여, 클럭킹(clocking)하는 상기 마스터 스테이션과, 어드레싱되고 클럭킹된 슬레이브 스테이션 사이에 비트식(bitwise)의 클럭킹된 데이터 이송을 유도한다. 이러한 시스템은 본원에서 참고로 인용되고, 본원과 양수인이 동일한 건인 유럽특허 제 51332 호와 그에 대응하는 미국특허 제 4,689,740호(PHN 9873)에 기술되어 있다. 상기 참조건에서는 소위 I2C 시스템을 기술하고 있으며, 이 시스템은 주로, 소비자의 취향을 지향하지만 이에 제약되지 않는 단일 장치내에 배치되어 있는 집적회로 칩들간에 제어신호를 통신하도록 설계되었다. I2C는 사실상 표준으로서의 지위를 얻었다.

본 발명은, 특히 디지털 신호와 아나로그 신호가 모두 발생하는 응용에 필적하는 구조로 되어 있지만 반드시 I2C 버스와 동일할 필요는 없는 버스 시스템의 사용분야를 확장하기 위한 것이다. 응용의 한 분야는, 슬레이브 스테이션이 원칙적으로 무한 길이를 가질 수 있는 비트 스트림을 방출할 수 있는 경우이다. 아나로그 신호의 특별한 예는, 슬레이브 스테이션이, 어드레스될 때 아나로그 진폭 또는 형태를 갖는 감지신호를 방출하는 스마트센서(smart sensor)인 신호이다. 여기서 아나로그란, 수신기가 식별할 수 있을 정도로 다값화(multivalued)된다는 것이며, 수신기에 의해 적용된 입도(granularity)가 더 조악하더라도, 수신기의 그런 식별은 송신기에 의해 신호에 할당된 구별과 통상 동일하다.

[본 발명의 개요]

따라서, 무엇보다도 본 발명의 목적은, 서두에 따른 버스 시스템으로서, 각 슬레이브 스테이션에 과대한 재정적 부담을 주는 아나로그-디지털 변한기를 제공할 필요없이 단순한 아나로그 신호 발생기가 직접적으로 액세스(access)될 수 있는 버스 시스템을 제공하는 것이다.

이제, 그 양상들 중 한 양상에 따라서, 본 발명은, 상기 우세한 마스터 스테이션(prevalent master station)이, 상기 실제 어드레싱된 슬레이브 스테이션으로 부터 상기 아나로그 신호를 유도(elicit)하는 동안 상기 클럭 와이어를 소정의 2진값으로 유지(carry)함으로써 상기 클럭킹을 홀딩하는 홀딩수단 및, 클럭 와이어가 다른 2 진값으로 전환되기전에 상기 아나로그 신호를 수신하는 수신수단을 구비함으로써, 상기 시스템은 아날로그 신호 이송을 지원한다. 이런식으로, 어드레싱된 슬레이브 스테이션은 버스를 통해 아나로그 값을 직접 송출할 수 있다. 물론, 실제 아나로그 값은, 전기 전압 억제(withholding) 용량, 대역폭 및 기타 전기적인 버스 명세의 관점에서 허용가능한 값의 범위내에서 맞춰져야 한다. 아나로그 신호 이송중 클럭을 홀딩하는 것의 특별한 이점은 전자기 간섭을 회피하는 것이다. 이런식으로, 전자기 정합성(compatibility: E.M.C) 규칙에 대한 충실도(adherence)가 개선된다.

또한 본 발명은 본 발명에 따른 시스템에서 사용하기 위한 마스터 스테이션과 슬레이브 스테이션에 관한 것이다. 본 발명의 다른 유리한 측면은 종속항에서 기술된다.

[양호한 실시예의 상세한 설명]

보다 구체적인 고찰을 위해, 먼저 버스 시스템의 전반적인 기능이 설명된다. 인터페이스는 대부분의 논리를 버스 마스터 스테이션에 위치시킴으로써 가능한 한 많이 단순화 되어왔다. 버스는, 클럭 주파수를 규정하고 슬레이브 스테이션(들)을 선택적으로 어드레싱할 수 있는 단일 마스터 스테이션을 구비할 수 있다. 대안적으로, 다수의 마스터 스테이션이 제공될 수도 있으며, 이때 각 마스터 스테이션은 자기 의지로(self-reliantly) 버스의 마스터(master)가 되려고 한다. 예기되는 마스터가 하나보다 많을 경우, 어드레스에 기초한 조정 동작(arbitrage operation)이 실행될 수 있다. 통상, 이 어드레스는 마스터 어드레스이며, 다른 절차들이 실행될 수도 있지만, 이러한 직렬 조정(serial arbitrage)은, 더 높은 어드레스를 갖는 예기되는 마스터 스테이션이 실제 버스값에 따르지 않는(non-conforming) 제 1 버스 비트를 인식할 때 그 시도를 포기하도록 한다. 이 경우 다음번의 재시도가 수행된다. 원칙적으로 클럭 와이어를 통해 외부로부터 수신된 클럭이 동기에 사용될 수 있지만, 보통 각각의 마스터 스테이션은 자신의 클럭 발생을 갖는다.

원칙적으로 슬레이브 스테이션이 아나로그 데이터 및 디지털 데이터를 발생시킬 수 있다 하더라도, 버스 마스터는 어떤 특정 어드레스에 어떤 데이터가 기대되는지를 알아야 한다. 어드레싱된 슬레이브 스테이션에 의해서 표시되는 디지털 데이터의 포맷은 제한되지 않으므로, 무한길이 비트 스트림의 이송을 허용한다. 예외는 아나로그 데이터 이송에 의해서 형성된다. 그 경우, 마스터 스테이션은 클럭킹을 홀딩하고 클럭라인을 신호 레벨 하이에서 유지함으로써, 버스에 관해 다른 소자들을 효과적으로 설치한다. ALARM 기능을 갖는 소자가 데이터 라인을 로우(low)로 유지하여, 이런식으로 서비스를 요청하는 버스를 인터럽트할 수도 있다.

실제 아나로그 이송의 경우 이러한 ALARM 기능은 클럭 또한 로우가 되는 것을 필요로 한다. 이것은 인터럽트로서 작용하므로, 버스마스터는 클럭을 재시동시키도록 다시 활성화되고, 이로써 서비스 루틴의 실행을 가능하게 한다. 인터럽트 조작 절차(interrupt handling procedure)를 실행하기 위한 다양한 가능성 중 한가지는, 인터럽터 소자(interrupter device)가 마스터 스테이션이 인지(awareness)할 수 있도록 어드레스, 예컨대 자체 어드레스를 버스를 통해 제공하는 것이다. 다른 가능성은, 인터럽터 소자가 특정 코드를 데이터 와이어를 통해 제공하여 마스터로 하여금 인터럽터에 대한 검색을 시작하게 하는 것이다. 일반적으로, 완전한 데이터 이송은, 슬레이브 스테이션의 어드레싱, 데이터량을 무한대까지 규정하는 것 및, 궁극적으로 비트 스트림을 정지시키는 것을 통해, 마스터 소자에 의해 제어된다. 예컨대, 어드레싱된 슬레이브 스테이션이 단일 바이트를 발생하면, 이어서 버스는 휴지상태(idle state)가 된다. 이것은 이송의 종료를 마스터에게 신호해 준다. 데이터 이송 종료의 다른 원인은, 제 3의 소자에 의한 인터럽트 또는, 모든 스테이션을 리셋시키는 우연한 정지 또는 휴지 상황과 같은 에러 상황을 통해서이다.

전기적(electrical)인 관점에서, 데이터 와이어는 저항을 통해 정 전압 단자에 풀-다운(pull-down) 접속된다. 원칙적으로, 클럭 와이어는 풀-다운 접속되지만, 실제로, 클럭 와이어는 열린(open) 콜렉터 출력단을 통해서가 아니라 정상적인 푸시-풀(push-pull) 출력을 통해서 하드 구동(hard driven)될 수도 있다. 아나로그 데이터 이송 동안 알람 신호가 지원될 경우에만, 클럭 와이어는 하드 구동되지 않을 수 있다. 특히, 클럭 에지는 데이터 에지보다 더 경사(steep)질 것이다. 클럭 와이어와 데이터 와이어가 둘다 열린 콜렉터 라인이라면, 클럭 라인의 풀-업(pull-up) 저항은 데이터 라인의 풀-업 저항보다 상당히 더 적을 것이다. 버스 인터페이스의 데이터 와이어 입력에 접속된 작은 지연을 통해, 클럭 에지는 데이터 에지보다 한 비트 앞서 효과적으로 구동될 수 있다. 전기능(full functional) 버스 인터페이스는 600개의 트랜지스터만을 필요로 하는 것으로 추정되는데, 이것은 I2C 인터페이싱에서 필요한 것보다 40% 정도 더 낮다.

프로토콜의 세부사항은 다음과 같다. 휴지 또는 정지 신호시에, 인터페이스는 자동적으로 리세트된다. 그 리세트는 입력 어드레스 레지스터가 배타적으로 -1-을 포함하고, 선택된 신호가 -거짓(false)-이 되며, 신호 Ar이 -거짓-이 되는 것을 의미한다. 그 다음 데이터가 어드레스로서 처리되어야 하는 것을 의미하는 연속적인 2개의 -휴지(idle)- 신호가 어드레스 인지기(Ar)를 작동시킬 것이다. 적절할 경우, 2개보다 많은 -휴지- 신호가 어드레스에 앞서 제공될 수 있다. 어드레스는 -제로- 시작 비트(start bit)로 시작한다. -휴지- 신호를 따르는 -비휴지(Nidle)- 신호는 신호(Ar)의 리세팅을 유발할 것이다. 리세트된후 모든 어드레스 레지스터가 논리 -1- 로 채워지기 때문에, 신호 -Sb- 의 다음 -제로- 는 시작 비트처럼 동작하고, 레지스터 중 나머지는 그 어드레스를 포함할 것이다. 시작 비트 후, 어드레스 인지기는 다음 이중 -휴지- 신호가 수신될 때까지 비활성 상태이다. 수신된 어드레스가 정확하다면(즉, 동일(equality) 신호를 초래함), 출력 구동 루틴이 활성화된다. 수신된 어드레스가 틀리다면, 해당 스테이션은 다음 어드레싱 루틴까지 대기할 것이다. 모든 경우에, 출력 스테이지는 -정지- 신호가 수신될 때까지 활성 상태이다. 이것은 -휴지- 신호와 결합되어 발생할 수 없는데, 왜냐하면 해당 스테이션의 출력단이 모든 클럭 주기에 대해 데이터 라인이 -1-이 되는 것을 방지할 것이기 때문이다. 그럼에도 불구하고 -휴지- 신호와 결합되어 발생된다면, 인터페이스는 자동적으로 리세트될 것이다. 데이터 이송이 끝난후 인터페이스는 자신을 리세트시킬 수 있기 때문에, 버스를 다시 -휴지- 가 되게 한다.

제1도는 본 발명에 따른 버스 시스템을 도시하고, 여기서 명료성을 위해 스테이션 수는 스테이션(20, 22)만으로 제한되었다. 실제로, 스테이션 수는 훨씬 더 많을 수도 있다. 보통, 4 개의 다른 스테이션 카테고리 즉, 마스터(master) 송신기, 마스터 수신기, 슬레이브(slave) 송신기 및 슬레이브 수신기 스테이션이 존재한다. 상기 마스터는, 예컨대, 동기화, 어드레싱, 이송 방향 표시에 의해 이송 동작을 제어한다. 슬레이브는 상기 마스터에 의해 제어되어 그 부분의 송신을 실행한다. 송신기는 실제 정보를 발생시킨다. 수신기는 상기 정보를 받는다. 이제, 2선식 버스는 클록 라인(26) 및 데이터 라인(24)을 갖는데, 이것은, 광학과 같은 다른 상호접속 기술의 개입이 가능하지만, 일반적으로 갈바니(galvanic) 와이어일 것이다. 특히, 스테이션(20)이 블록선도 레벨에서 상세화 되었다. 우선, 클럭 버퍼(28)는 라인(26)으로부터 클럭 펄스를 수신한다. 도시된 나머지 서브시스템(subsystem)은 데이터 와이어에 직접적으로 또는 간접적으로 접속된다. 블록(30)은 라인(24)으로부터 입력되는 비트 스트림 성분을 수신하는 라인 수신기이다. 블록(32)은 입력되는 데이터 비트 스트링(string)을 디코딩하고, 그들로부터 제1도의 나머지 서브시스템을 제어하는데 필요한 제어 신호를 추출할 것이다. 블록(38)은 입력되는 비트 스트림이 어드레스 정보를 나타내는지 다른 정보를 나타내는지를 검출하는 어드레스 검출기이다. 블록(36)은, 해당 스테이션의 실제 "자체" 어드레스 및, 필요할 경우, 모든 스테이션에 공통인 방송(broadcast) 어드레스와 같은 부가 어드레스를 인지하는 어드레스 인지기이다. 인지될 어드레스는 블록(30/32)으로부터, 7 비트 플러스 시작 비트를 수용하는 레지스터(34)로 시프트된다. 동일성을 검출할 경우, 어드레스 비교기는, 적당한 기능을 통해 라인 구동기를 형성할 수 있는 스위치(42)에 활성 신호를 송출한다. 데이터 소스는 데이터 버퍼(44)에 앞서는 입력(46)에 의해 표현된다. 엔코딩은 공지된 맨체스터(Manchester) 코딩으로 이루어질 수도 있다. 버스 인터페이스만이 도시되었지만, 도시된 스테이션은 슬레이브(slave) 스테이션 기능 또는 마스터(master) 스테이션 기능을 가질 수도 있다. 슬레이브라면, 데이터 발생에 적절한 소스 메카니즘이 입력(46)에 대해 제공되어야 한다. 대안적으로, 발생된 신호가 아나로그라면, 그것은 맨체스터 코딩(40)이 건너뛰어 지거나 존재하지 않는 것을 의미한다. 라인 구동기(42)는 소자(28)에 의해 검출될 수 있는 클럭 억제(clock withholding)의 검출에 의해 활성화될 수 있는 멀티플렉싱 기능을 가질 수도 있다. 마스터라면, 데이터 라인(24)에 대한 클럭 발생 및 데이터/어드레스/제어 발생이, 예컨대 I2C 기준으로부터 공지되는 일반적인 방법으로 제공된다. 수신기라면, 정보 목적지 기능은 마찬가지로 I2C 기술을 따른다. 송신기/수신기 기능이 하나의 대화동안 저절로 교체될 수 있다는 것은 공지되어 있다. 간결성을 위해, 스테이션(22)에 대한 설명은 생략한다.

제2(a)도, 제2(b)도는 본 발명에 따른 메시지 포맷을 도시한다. 우선, 비트 포맷은 여기서 지정되지 않고 나중에 논의될 것이다. 제2(a)도는 전(all)-디지털 이송용 메시지 포맷을 도시한다. 메시지는 2비트 -휴지-신호로 시작된다. 다음에, 단일 시작 비트(start bit; s.b.)가 제공된다. 다음에, 7 비트 어드레스가 제공된다. 다음에, 슬레이브-발생된-긍정응답(acknowledge)-신호의 수신을 위한 시간 간격이 발생된다. 다음에 데이터 간격이 도시된다. 마지막으로 -휴지-및, 적당하다면 -정지- 신호를 위한 시간 간격이 표시되었다. 제2(b)도는 아나로그 데이터 이송에 사용하는 제2(a)도의 확장을 도시한다. 여기서, 디지털 비트 셀은 I2C 프로토콜에 따라 크기가 결정될 수 있는데, 이것은 간결성을 위해 더 이상 논의하지 않겠다. 지금, 데이터 트레이스의 좌측부는 디지털 어드레스 데이터의 전송에 관련된다. 다음에, 슬레이브 스테이션은 전체 클럭 펄스 주기중 제 1 절반부내에서 긍정응답 신호를 송신하는데, -1-은 리딩 에지를 나타낸다. 전체 클럭 주기후, 클럭은 다시 상승하고, 그렇게 획득된 고 레벨에서 유지된다. 이것은 구불구불한 트레이스로 도시된 아나로그 데이터의 이송을 위해 데이터 와이어를 해제(release)한다. 데이터의 의미는 임의적으로서, 그것은 DC 전압, 주기적인 현상, 또는 전화음성 또는 감지기로부터 발생된 과도전류와 같은 임의파(arbitrary wave)가 될 수도 있다. 마지막으로, 클럭 와이어가 다시 내려갈 때, 다음에 상승하는 클럭 펄스 에지는, 제2(a)도의 트레이스에 따라, 정지 신호를 나타내는 두 개의 인접하는 상승 클럭 펄스 에지 사이의 간격인 아나로그 인터메쪼(intermezzo)의 종결을 신호한다.

제3도는 버스 부착(attachment)용 스테이션 하드웨어를 도시한다. 일반적으로, 모든 하드웨어는 표준 회로 요소이다. 도면부호(66)는 데이터 입력을 표시하고, 그것은 해당 스테이션에 관련된 사용자 소자에 접속되나, 그것은 간결성을 위해 도시하지 않았다. 데이터는 버퍼에 의해 짧게 지연되고 버스로의 전송은 OR-게이트(67)에 의해 차단될 수 있는 것으로 도시되어 있다. 다음에, D-플립플롭 및 EXOR-게이트(64)는 데이터 전송 기술에 숙련된 자에게 공지된 맨체스터 엔코딩을 제공한다. 부가적인 OR-게이트는 데이터 와이어출력(68)에서의 신호의 중첩을 허용한다. 주 스테이션 클럭은 64의 플립플롭의 클럭 입력에 있다. 도면부호(68)는, 접지에 접속된 하나의 주 전극 및 데이터 와이어를 구동시키는 다른 주 전극을 갖는 도시되지 않은 트랜지스터의 제어 전극에 접속되는데, 그것은 전술된 것처럼 풀-업(pull-up)된 저항기이다. 데이터 와이어 입력은 도면 번호(70)이고, 세 개의 버퍼(50)는 전술된 것처럼 적절한 지연을 제공한다. 데이터는 8 비트 시프트 레지스터(54)에 공급되고, 그 중 제 2 및 제 3 비트 스테이지는 EXOR-게이트로 구성되는 어드레스 비교기(52)를 공급한다. 이 게이트들의 다른 입력은, 조절할 수 있지만 고정시켜 놓은 어드레스 비트들에 의해 공급된다. 이와 같은 특정한 경우에, 제 5 내지 제 8 비트와 마찬가지로, 시프트 레지스터의 제 1 및 제 4 비트도 AND 게이트에 공급된다. 다음에, 이 두 개의 AND-게이트는 56에서 어드레스 비교기의 나머지로 AND 연산된다. 인식 결과(recognition)는 OR-게이트를 통해, 리세트될때까지 역-결합된(retrocoupled) 데이터 플립플롭(flipflop)에 신호 -sel- 로서 저장된다.

한번 선택된(sel) 스테이션은, 이 OR-게이트의 제 3 입력이 로우(low)라면, 64에서 출력 OR-게이트를 차단하지 않는다. 60에서, OR-게이트 및 AND-게이트는 디코더를 형성한다. AND-게이트는-수신된 두 개의 연속적인 1-비트를 검출하고, 플립플롭(61)을 세트시켜 -휴지-를 신호한다. AND-게이트 및 OR-게이트 양자는 OR-게이트(63)를 거쳐, 전체 입력 시프트 레지스터를 리세트하는 플립플롭(62)을 세트한다. 플립플롭(61)은 제 2 플립플롭(62)을 세트하고, 플립플롭(61 및 62)은 65에서 AND 연산된다. 58에서 최종 어드레스 인식이 이루어진다. -휴지- 신호 및 시작 비트는 69에서 AND 연산되어 69에서 ar-플립플롭을 세트하는데, 이 ar-플립플롭은 피드백을 통해 연속적으로 계속 세트된다. 한편 리세팅은 상위 플립플롭(62)으로부터의 리세트 신호에 의한다. 따라서 제3도의 장치는 어드레스 인식 및 데이터 출력을 허용한다. 따라서 이것은 디지털 출력을 갖는 슬레이브(slave)를 나타낸다. 아나로그 출력은, 제1도를 참조하여 간단히 논의된 것처럼 제어되는 멀티플렉서에 의해 라인(68)에 공급된다. 마스터(master)로서의 동작을 위해 데이터 출력은 I2C 기술로부터 공지된 마스터 기능을 다시 가질 수도 있다. 또한, 슬레이브 수신기를 위해, 언급된 I2C의 기능이 이 장치에 수용될 수도 있다.

제4도는 스마트 센서 스테이션의 기본 블록도이다. 예에 의한 센서는 시그마-델타 AD 변환기(Sigma-Delta AD Convertor)를 통합하면서, 온도를 감지하는 서모파일(thermopile)이다. 버스는 모든 소자 또는 스테이션에 중앙 클럭을 공급한다. 이런식으로 하면, 어떠한 동기화 문제도 존재하지 않으며 독립적인 클럭들은 불필요하다. 맨체스터 코딩(Manchester Coding)에 의해, 한 클럭 주기내의 네 개의 상이한 신호는 핸드세이킹(handshaking) 및 간단한 에러 체크를 허용한다. 맨체스터 코딩 블록은 긍정응답 비트를 삽입하기 위해 1-비트-버퍼를 포함한다. 데이터 라인이 정지 상태에서 풀다운(pull down)되거나 휴지(idle)화 될 때 인터페이스는 자신을 리세트시킨다.

서모파일을 양호한 것으로 간주하면, 먼저, 감지 신호(70)는 72에서, 이런 형태의 소신호에 대해 공지된 방법으로 시간-절단된다. 그 다음에, V-I 차동 증폭기가 제공된다. 공지된 시그마-델타 변조기(76)는 상기 신호를 디지털 비트 스트림으로 변환하는데, 비트 시퀀스 및 거리는 실제 신호값을 나타낸다. IS²버스 인터페이스(78)는 두 개의 IS²버스 와이어(80) 중 데이터 와이어를 통해 비트 스트림을 제공하는 것을 허용한다. 이 실시예에서 스테이션의 출력은 선험적으로(a priori) 무한한 길이의 비트 스트링이다. 다른 실시예에서, 슬레이브로부터 방출된 버스 데이터는 전적으로 아나로그이다. 간결성을 위해 게이트 레벨로 상세화되지 않았던 몇몇 다중화 출력 기능이 필요하다면 또다른 실시예가 혼합될 것이다.

두 개의 서모파일은 상대 온도 측정을 완수하기에 유용하다. 더 높은 성능을 얻기 위해 구성은 밸런스된다. 정확히 14비트에 도달되었다. 입력 오프셋은 입력 쵸퍼에 의해 5μV로 감소된다. 프로세서는 측정치에서 상기 오프셋을 감산할 수 있다. 이것은 어드레스의 LSB를 사용하여 쵸퍼를 제어하도록 함으로써 실현된다. 데이터 라인의 풀-업 저항은 3.3Ω이고, 총 용량은 항상 330pF보다 작다.

제5도는 반전된(빗금으로 도시됨) 클럭 신호에 대비(confront)된 맨체스터 엔코딩 포맷을 도시한다. 두가지 데이터 값과 두가지 제어 신호(휴지 및 에러)가 도시되어 있다. 또한 아나로그 신호도 도시되어 있다. 이들 두가지 제어신호의 여러 가지 유용성은 전술로부터 명백하다.

제6도는 동기 데이터 이송 프로토콜을 역시 반전된 클럭에 대비하여 개괄적으로 도시한다. 이 실시예에서 I2C 프로토콜의 정확한 규정이 적용할 수 있는 한 많이 사용되었다. 특히 마스터 스테이션에 의해 부과된 시작 상태와 마스터에 의한 어드레싱 및, 슬레이브에 의한 데이터 출력이 도시되어 있다. 우측 끝에서, 데이터 라인상의 인터럽트는 송신 슬레이브를 정지시킨다.

마찬가지로, 제7도는 비동기 데이터 이송 프로토콜을 역시 반전된 클럭에 대비하여 개괄적으로 도시한다. 특히 비동기 또는 아나로그 데이터일 동안, 클럭 핸드셰이킹 신호는 하이(high)이고, 따라서 반전된 클럭 신호는 로우(low)이다. 제6도와의 일차적인 차이는 슬레이브 송신중에 클럭 신호를 홀딩한다는 것 및 클럭 펄스 트레인의 재시작시에 이 송신이 종료된다는 것이다.

제8도는 아나로그 값을 코딩하는 PWM(Pulse Width Modulated; 펄스폭 변조) 이송을 도시한다. 이것의 일차적인 이점은 현재 표준화된 I2C 프로토콜에 더 잘 적응한다는 것이다. 도면에서, 상위 트레이스는 데이터 라인(SDA) 상의 신호를 도시한다. 하위 트레이스는 클럭 라인(SCL)상의 신호를 도시한다. 좌측에는, 먼저, 시작 상태 및, 슬레이브의 판독/기록 제어가 딸린 슬레이브 어드레싱이 도시되어 있고, 또한 긍정응답 간격이 도시되어 있다. 다음에, 슬레이브 규정된(slave-defined) 아나로그 신호의 시퀀스가 송신에 의해 규정되는 연장된 클록 간격 동안 도시되는데, 이것은 선행 간격의 마스터뿐만 아니라 슬레이브일 수도 있다. 단독적으로, 연장된 클록 간격의 길이는 정보의 적절한 데이터율 및 시간 입도(granularity)에 의해 결정된다. 아나로그 값은 예컨대 약 0.01 내지 약 0.99까지의 비율을 제공하는 t1/(t1+t2)로서 규정될 수도 있다. 아나로그 값의 다른 규정들은 직면한 응용에 의해 결정될 수 있다. SCL상에서 각각의 연장된 클럭 펄스에 대해 새로운 또는 반복적인 값이 전송될 수도 있다. 1 바이트동안 8번과 같은 반복은 CAT(Computer Averaged Transient) 응용에 유용할 것이다. 이산(아나로그가 아닌) 송신의 경우 나중 포맷이 간섭에 대해 덜 민감하다.

Claims (12)

1. 클럭 와이어와 데이터 와이어를 가지며, 우세한(prevalent) 마스터 스테이션에 의해 선택적 슬레이브 스테이션 어드레싱을 지원하여, 클럭킹하는 상기 마스터 스테이션과 어드레싱되고 클록킹된 슬레이브 스테이션 사이에 비트식(datawise)의 클럭킹된 데이터 이송을 유도하는 2선식 다중 스테이션 버스 시스템에 있어서, 상기 시스템은, 상기 우세한 마스터 스테이션이, 실제 어드레싱된 상기 슬레이브 스테이션으로부터 상기 아나로그 신호를 유도하는 동안 상기 클럭 와이어를 소정의 2진 값으로 유지(carry)함으로써 상기 클럭킹을 홀딩하는 홀딩수단 및, 클럭 와이어가 다른 2진 값으로 전환될 때까지 상기 아나로그 신호를 수신하는 수신 수단을 구비함으로써, 아날로그 신호 이송을 지원하는 것을 특징으로 하는 2선식 다중 스테이션 버스 시스템.
2. 클럭 와이어와 데이터 와이어를 가지며, 우세한(prevalent) 마스터 스테이션에 의해 선택적 슬레이브 스테이션 어드레싱을 지원하여, 클럭킹하는 상기 마스터 스테이션과 어드레싱되고 클록킹된 슬레이브 스테이션 사이에 비트식(bitwise)의 클럭킹된 데이터 이송을 유도하는 2선식 다중 스테이션 버스 시스템에 있어서, 상기 시스템은, 상기 우세한 마스터 스테이션이, 실제 어드레싱된 상기 슬레이브 스테이션으로부터 상기 아나로그 신호를 유도하는 동안 상기 클럭 와이어를 소정의 2진 값으로 풀업(pullup)함으로써 상기 클럭킹을 홀딩하는 홀딩수단 및, 상기 풀업의 종료에 의해 상기 유도를 종료할 때까지 상기 클럭 와이어 상의 관련된 신호에 의해 한정된 상기 데이터 와이어 상의 펄스폭 변조된 신호의 형태로 상기 아나로그 신호를 수신하는 수신수단을 구비함으로써, 아날로그 신호 이송을 지원하는 것을 특징으로 하는 2선식 다중 스테이션 버스 시스템.
3. 제2항에 있어서, 상기 시스템은, 상기 마스터 스테이션이, 상기 데이터 와이어를 통해 펄스폭 변조된 신호를 전송하는 동안 상기 클럭 와이어를 통해 관련된 한정 신호를 송신하는 한정 수단(delimiting means)을 가짐으로써, 상기 마스터 스테이션으로부터 상기 슬레이브 스테이션으로의 아나로그 신호 이송을 또한 지원하는 것을 특징으로 하는 2선식 다중 스테이션 버스 시스템.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 마스터 스테이션은, 상기 슬레이브 스테이션으로부터 제한되지 않은 길이의 비트 스트림의 수신을 허용하는 수신 수단을 갖는 것을 특징으로 하는 2선식 다중 스테이션 버스 시스템.
5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 시스템은 다중 마스터 시스템이며, 다수의 예기되는 버스 마스터 스테이션의 충돌에 대해 마스터 스테이션간에 어드레스 기준 조정을 실행하여 배타적인 실제 마스터 스테이션을 산출하는 조정 수단을 갖는 것을 특징으로 하는 2선식 다중 스테이션 버스 시스템.
6. 2선식 다중 스테이션 -버스 시스템에 사용되고, 클럭 와이어 부착부, 데이터 와이어 부착부 및, 클럭킹을 통해 마스터 스테이션과 슬레이브 스테이션 사이에 비트식의 클럭킹된 데이터 이송을 유도하는 선택적 슬레이브 스테이션 어드레싱 수단을 갖는 마스터 스테이션에 있어서, 실제 어드레싱된 슬레이브 스테이션으로부터 아나로그 신호를 유도하는 동안 상기 클럭 와이어를 소정의 2진 값으로 유지(carry)함으로써 상기 클럭킹을 홀딩하는 홀딩수단 및, 클럭 와이어가 다른 2진 값으로 전환될 때까지 상기 아나로그 신호를 수신하는 수신수단을 구비함으로써, 아날로그 신호 이송을 지원하는 것을 특징으로 하는 마스터 스테이션.
7. 2선식 다중 스테이션 버스 시스템에 사용되고, 클럭 와이어 부착부, 데이터 와이어 부착부 및, 클럭킹을 통해 마스터 스테이션과 슬레이브 스테이션 사이에 비트식의 클럭킹된 데이터 이송을 유도하는 선택적 슬레이브 스테이션 어드레싱 수단을 갖는 마스터 스테이션에 있어서, 실제 어드레싱된 슬레이브 스테이션으로부터 상기 아나로그 신호를 유도하는 동안 상기 클럭 와이어를 소정의 2진 값으로 풀업(pullup)함으로써 상기 클럭킹을 홀딩하는 홀딩수단 및, 상기 클럭 와이어 상의 관련된 신호에 의해 한정된 상기 데이터 와이어 상의 펄스폭 변조된 신호의 형태로 상기 아나로그 신호를 수신하는 수신수단을 구비함으로써, 아날로그 신호 이송을 지원하는 것을 특징으로 하는 마스터 스테이션.
8. 제7항에 있어서, 상기 데이터 와이어를 통해 펄스폭 변조된 신호를 전송하는 동안 상기 클럭 와이어를 통해 관련된 한정 신호를 송신하는 한정 수단(delimiting means)을 갖는 것을 특징으로 하는 마스터 스테이션.
9. 2선식 다중 버스 스테이션 버스 시스템에 사용되고, 클럭 와이어 부착부, 데이터 와이어 부착부 및, 어드레싱될 경우 데이터 와이어 부착부상에 비트식의 클럭킹된 데이터 스트림을 발생시키는 선택적 슬레이브 스테이션 어드레스 검출기 수단을 갖는 슬레이브 스테이션에 있어서, 상기 클럭 와이어를 소정의 2진 값으로 풀업함으로써 상기 클럭 와이어에 대한 클럭 홀드 상태를 검출하는 클럭 홀딩 검출기 수단 및, 상기 클럭 와이어가 다른 2진 값으로 전환될 때까지 상기 데이터 와이어 부착부 슬레이브 스테이션을 통해 아나로그 신호를 송신하는 송신 수단을 가짐으로써 아나로그 신호 이송을 지원하는 것을 특징으로 하는 슬레이브 스테이션.
10. 제6항에 있어서, 데이터 와이어 부착부를 통해 휴지 또는 정지 신호를 수신할 경우 인터페이스를 리세팅하는 인터페이스 리세트 수단을 갖는 것을 특징으로 하는 마스터 스테이션.
11. 제6항에 있어서, 데이터 와이어 부착부를 통해 2개의 연속적인 휴지 신호를 수신할 경우 어드레스 인지기 수단을 활성화시키는 활성화 수단을 갖는 것을 특징으로 하는 마스터 스테이션.
12. 제6항에 있어서, 데이터 와이어 부착부를 통해 비-휴지 신호를 수반하는 휴지 신호를 수신할 경우, 어드레스 인지 신호를 포함하는 인터페이스를 리세팅하는 인터페이스 리세트 수단을 갖는 것을 특징으로 하는 마스터 스테이션.