JP3516482B2 - ２ライン多局バスシステム - Google Patents

２ライン多局バスシステム

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JP3516482B2 JP12386194A JP12386194A JP3516482B2 JP 3516482 B2 JP3516482 B2 JP 3516482B2 JP 12386194 A JP12386194 A JP 12386194A JP 12386194 A JP12386194 A JP 12386194A JP 3516482 B2 JP3516482 B2 JP 3516482B2
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    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はクロックワイア及びデー
タワイアを有する２ライン多局バスシステムであって、
マスタ局によってスレーブ局を選択的にアドレスするの
をサポートし、クロックを送出するマスタ局とアドレス
され且つクロックを受信するスレーブ局との間でクロッ
クに同期したビット状のデータの伝送を行うバスシステ
ムに関するものである。
【０００２】
【従来の技術】上述したようなシステムは本願人の出願
にかかる特公昭６３−６５１７８号公報（欧州特許明細
書第５１３２２号及び、米国特許明細書第４６８９７４
０号）に記載されている。この文献に記載されているシ
ステムは所謂Ｉ2 Ｃ（Ｉｎｔｅｒ ＩＣ）システムと呼
ばれるものであり、単一の装置に設けられた複数の集積
回路チップ間で制御信号を伝送するように設計されてお
り、このような装置の代表的な例としては家庭用の娯楽
器が考えられる。Ｉ2 Ｃは事実上の標準の地位を得てい
る。
【０００３】
【発明が解決しようとする課題】本発明は、Ｉ2 Ｃバス
と同一である必要はないがそれに匹敵するバスシステム
の使用分野をディジタル及びアナログ信号の双方が生ず
るような用途まで拡張しようとするものである。適用す
るある分野では、スレーブ局は原則的に無限長を有して
もよいビットストリームを発生できる。アナログ信号の
ある特別な例では、スレーブ局は、アドレスされたとき
アナログ振幅又は波形を有する検知信号を発する知能の
高いセンサ（ｓｍａｒｔ ｓｅｎｓｏｒ）である。ここ
でアナログとは、受信機が識別できる程度に多値を持つ
ことを意味し、この識別程度は送信機によって信号に与
えられる識別程度に一般的に等しいものであるが、受信
機による識別程度はもっと粗いものである。
【０００４】したがって本発明の目的は、設備費が非常
に嵩むアナログディジタルコンバータを各スレーブ局に
設けることなく、簡単なアナログ信号発生器を直接的に
アクセスできるようにしたバスシステムを提供しようと
するものである。
【０００５】
【課題を解決するための手段】ここで、本発明のバスシ
ステムは、システムがアナログ信号の伝送をサポート
し、前記マスタ局が前記アドレスされているスレーブ局
から前記アナログ信号が発生されている間は前記クロッ
クワイアに所定のバイナリ値を与えることにより前記ク
ロッキングを保持するための保持手段を有し、クロック
ワイアが他のバイナリ値に切り替わるまで前記アナログ
信号を受信するための受信手段を有することを特徴とす
る。このようにしてアドレスされたスレーブ局はそのア
ナログ値をバスに直接伝送してもよい。もちろん、実際
のアナログ値は、耐圧やバンド幅や他の電気的なバスの
仕様を考慮して許容される値の範囲内に適合しなければ
ならない。アナログ信号の伝送中にクロックを保持する
ことによる特別な利点は電磁妨害を避けていることであ
る。このようにして電磁的両立（Ｅ．Ｍ．Ｃ．）に対す
る規定により近づく改善が図られる。
【０００６】本発明は、上述した本発明によるバスシス
テムで使用するマスタ局及びスレーブ局にも関するもの
である。
【０００７】
【実施例】説明の便宜上、始めにこのバスシステムの全
部の機能を説明する。論理回路の大部分をバスマスタ局
中に置くことによって、インターフェースをできるだけ
簡単にした。バスはクロック周波数を定義する１個のマ
スタ局を有してもよく、１個又は複数のスレーブ局を選
択的にアドレスすることができる。あるいはまた、複数
のマスタ局がを設け、その各々が独立してバスのマスタ
になるように構成してもよい。このように２個以上のマ
スタ局が存在する場合には、アドレスに基づいて調停動
作が実行される。通常この調停動作はマスタアドレスと
するが、他の手法を用いることもできる。順次調停の場
合には第１アドレスビットが実際のバスの値と対応しな
いことを認識すると、より高いアドレスを有するマスタ
局は割り込みの要求を行わない。このような場合には、
次のリトライを行わなければならない。一般に、各マス
タ局は自分自身のクロックの発生を行っているが、原則
で的にはクロックワイア上に外部から受けたクロックを
同期化のために使用することができる。
【０００８】原則的にはスレーブ局はアナログデータに
加えてディジタルデータを生成するものであるが、バス
マスタは各々のアドレスにおいてアナログ又はディジタ
ルのいずれのデータが伝送されるのかを予め知っておく
べきである。アドレスされたスレーブ局によって与えら
れるディジタルデータのフォーマットには制限がなく、
そのために無限長のビットストリームの伝送が可能とな
る。アナログデータの伝送によって例外が生じ、そのよ
うな場合、マスタ局はそのクロックを発生し続け、クロ
ックラインを高い信号レベルに保って、他の装置をバス
に関して確実に無効とする。アラーム（ＡＬＡＲＭ）機
能を有する装置は、データラインをロウに保つことによ
ってバスに割り込みサービスを要求することができる。
実際のアナログ信号を伝送する場合、その様なアラーム
機能を実行するにはクロックも低レベルにせることも必
要とする。これは割り込みとして働き、バスマスタはそ
れに応答してクロックを再び開始させる。これによって
サービスルーチンの実行が可能になる。バスへの割り込
みを可能とする種々の方法の一つは、割り込み装置によ
ってアドレスをバス上に送出することであり、このよう
にしてマスタ局に認識させることができる。他の割り込
み方法は割り込み装置がマスタに割り込みのためのサー
チを始めさせるために特定のコードをデータワイア上に
送出させることである。一般的に完全なデータ伝送をマ
スタ装置によって制御し、スレーブ局をアドレスするこ
とによって、無限大に及ぶデータ量を決定し、最後には
データストリームを停止する。例えば、アドレスされた
スレーブ局が１個のバイトを供給すると、バスはその直
後にアイドル状態になる。これはマスタへ伝送の終了を
合図する。データ伝送が終了する他の原因は、第３の装
置の割り込みによるもの、又は臨時の停止や全ての局を
リセットしたことによるアイドル状態のようなエラー状
態によるものである。
【０００９】電気的な見地から、データワイアは抵抗に
よって正電圧端子にプルダウン接続されている。原理的
には、クロックワイアもプルダウン接続できるが、実際
にはクロックワイアはオープンコレクタ出力ステージを
通す代わりにノーマルプッシュプル出力を通して駆動し
てもよい。アナログデータ伝送中のアラーム機能をサポ
ートする必要があるときだけ、クロックワイアをオープ
ンコレクタ出力ステージを通して駆動する必要がある。
特に、クロックエッジはデータエッジより急でなければ
ならない。クロックワイアとデータワイアの双方をオー
プンコレクタラインとする場合には、クロック線のプル
アップ抵抗をデータ線のプルアップ抵抗よりも相当低く
する必要がある。小さな遅延をバスインタフェースのデ
ータ線に接続することから、クロックエッジはデータエ
ッジより１ビットだけ有効に先行させることができる。
十分に実用的なバスインターフェイスは６００個のトラ
ンジスタのみ必要であると見積もられ、それはＩ2 Ｃの
インターフェイスに必要な数より４０％少ない。
【００１０】プロトコルの詳細をさらに以下に述べる。
アイドル又は停止信号が検出されると、インターフェー
スは自動的にリセットされる。リセットされると、入力
アドレスレジスタは「１（ｏｎｅｓ）」のみを含み、選
択信号（ｓｅｌ）は「ｆａｌｓｅ：不一致」となり、信
号Ａｒ（アドレス認識）は「ｆａｌｓｅ：不一致」にな
る。２つの「ｉｄｌｅ：アイドル」信号が順次に生じる
とアドレス認識Ａｒが起動され、それ以後のデータがア
ドレスとして処理されねばならないということが認識さ
れる。できるならば、アドレスの前には３個以上の「ｉ
ｄｌｅ：アイドル」合図を先行させるのが望ましい。ア
ドレスの直前には「０」開始ビットを付ける。「ｉｄｌ
ｅ：アイドル」信号に続いて「Ｎｉｄｌｅ：アイドルで
ない」（アイドルしていない）信号が来るとリセットが
行われ、信号Ａｒもまたリセットされる。リセット後の
全アドレスレジスタは論理「１」で満たされるので、次
の「０」の信号「ｓｂ」は開始ビットとして機能し、レ
ジスタの他の残りの部分はアドレスを含むようになる。
開始ビット後、アドレス認識器は、次の２重の「ｉｄｌ
ｅ」信号を受け取るまで起動されない。受信したアドレ
スが正確（すなわち一致が確認された）なら、出力送出
ルーチンが起動される。受信したアドレスが正確でない
なら、当該局は次のアドレスルーチンまで待機状態とな
る。全ての場合でも、データ出力局は「停止」合図を受
理するまで起動状態を維持している。しかし「アイド
ル」合図と組み合わされる場合にはこのようなことは起
こらない。なぜなら当該局の出力ステージは全クロック
期間中データラインを「１」のままに維持しないからで
ある。それにもかかわらずこのようなことが生じると、
インタフェースは自動的にリセットされる。データ伝送
の終了後、インタフェースは自分自身でリセットし、そ
れによってバスを再び「アイドル」にする。
【００１１】図１は本発明によるバスシステムを示し、
分かりやすくするために局の数を局２０及び２２に限定
している。実際には、局の数をもっと多くしてもよい。
通常、４つの異なった局カテゴリ、すなわちマスタ送信
機、マスタ受信機、スレーブ送信機及びスレーブ受信機
が存在する。マスタは伝送操作を、同期し、アドレス
し、そして伝送方向を示すことにより制御する。スレー
ブはマスタによって制御され、その伝送機能を実行す
る。送信機は実際の情報を発生する。受信機はこの情報
を受け取る。ここで、２ラインバスは、クロックライン
２６及びデータライン２４を有しており、これらのライ
ンは一般に電圧線とすることができるが、中間に光学的
な中継を介してもよい。特に、局２０をブロック図レベ
ルで詳述する。始めに、クロックバッファ２８はライン
２６からクロックパルスを受ける。他の部分は直接、又
は間接にデータワイア２４と接続している。ブロック３
０はライン２４から入ってくるビットストリームの要素
を受けるライン受信機である。ブロック３２は入ってく
るデータビットストリングをデコードし、そこから図１
中の他の部分を制御するために必要な制御信号を抽出す
る。ブロック３８は入ってくるビットストリームがアド
レス情報か他の情報のどちらを表しているかを検出する
アドレス検出器である。ブロック３６は、当該局の「所
有する（ｏｗｎ）」アドレスを認識し、もし必要なら例
えば全ての局に共通の放送（ｂｒｏａｄｃａｓｔ）アド
レスのような他のアドレスも認識するアドレス認識器で
ある。ブロック３０／３２からの認識すべきアドレス
を、７ビットと開始ビットを格納するレジスタ３４へ供
給する。一致を検出した場合には、アドレス比較器３６
は起動信号を、ライン駆動回路を構成する４２に送る。
データ源をデータバッファ４４へ通じる入力４６によっ
て示す。符号化は良く知られているマンチェスタコード
化にしてもよい。この局は、バスインターフェイスのみ
が示されているために、スレーブ局機能かマスタ局機能
のどちらかを有してもよい。もしスレーブなら、入力４
６に関し、データ発生のための適当なデータ発生源機構
を設ける必要がある。あるいはまた、信号がアナログの
場合には、マンチェスタコード化４０を迂回するか、又
は省略する。ライン駆動回路４２は、クロックバッファ
２８によってクロックが検出されることによって起動さ
れる多重伝送機能を有してもよい。もしマスタならクロ
ックの発生機能を持たせると共にデータライン２４への
データ／アドレス／制御信号発生機能を持たせることが
でき、このような構成は一般的にはＩ2 Ｃから既知であ
る。受信機とする場合には情報指定機能を設けることが
でき、これもＩ2 Ｃにより既知である。送信機／受信機
機能を１つの対話中交代してもよいことは知られてい
る。簡単のために、局２２は詳述しない。
【００１２】図２Ａ及び２Ｂは本発明によるメッセージ
のフォーマットを示す。始めに、ビットフォーマットは
ここでは詳述しないが、後に説明する。図２Ａは、全デ
ィジタルの伝送のためのメッセージのフォーマットを示
す。メッセージは２ビットの「アイドル」信号情報から
始まる。次に、信号開始ビットＳ．ｂ．が存在する。次
に、７ビットのアドレスが存在する。次に、スレーブに
より発生される受諾信号を受信するための時間間隔を設
ける。次に、データ期間が設けられている。最後に、ア
イドルの、そしてもし適合するなら停止の合図のための
時間間隔が設けられている。図２Ｂは図２Ａをアナログ
伝送で使用するための拡張を示す。ここで、ディジタル
ビットセルをＩ2 Ｃプロトコルによって大きさを決めて
もよく、それについてはこれ以上説明しない。ここで、
データの左の部分はディジタルアドレスデータの伝送に
関係する。次に、スレーブ局は受諾信号を、完全なクロ
ックパルス周期の最初の半分中に伝送してもよく、ｌは
先導エッジを示す。完全なクロック周期の後、クロック
は再び立ち上がり、ハイレベルに達するとそこで止ま
る。これによって曲がりくねった線として示されるアナ
ログデータの伝送のためにデータワイアを開放する。デ
ータの意味は任意でよく、例えば電話の音声信号、ＤＣ
電圧、周期的な現象、又はなにか他のセンサが発生する
トランジェント信号のような任意の信号とすることがで
きる。最後に、クロックワイアが再び立ち下がると、次
のクロックパルスの立ち上がりエッジによりアナログ信
号の伝送の終了を合図する。図２Ａに示す２個の連続す
るクロックパルスの立ち上がりエッジの間が伝送停止を
示すことになる。
【００１３】図３は局のバスアタッチメントのためのハ
ードウェアを示すものである。一般的に、全てのハード
ウェアは標準的な回路素子である。符号６６はデータ入
力を示し、それは当該局に関係したユーザ装置に接続し
ているが、簡略のために示していない。図示するように
バッファによりデータを簡単に遅延し、バスへの伝送を
オアゲート６７により制限することができる。次に、Ｄ
フリップフロップ及び排他的論理和ゲートを有するブロ
ック６４により、データ伝送の当業者には良く知られて
いるマンチェスタコード化を行う。このブロック６４中
のオアゲートによって符号６８で示すデータワイア出力
へ信号を重畳することができる。原局クロックは６４の
フリップフロップのクロック入力に供給される。データ
ワイア出力６８を、一方の主電極を接地し、他の主電極
でデータワイアを駆動するトランジスタ（図示せず）の
制御電極に接続する。このトランジスタの出力は上述し
たように抵抗プルアップである。データワイア入力を符
号７０で示し、３個のバッファ５０で上記したように適
当な遅延を与える。データを８ビットシフトレジスタ５
４に与え、第２および第３ビットステージの出力を排他
的論理和ゲートで構成するアドレス比較器５２に供給す
る。これらのゲートの他方の入力には、調節できるが一
定なアドレスビットを供給する。本例ではこれらのゲー
トの出力信号を、シフトレジスタの第１及び第４ビット
の出力と共にアンドゲートに供給し、さらに第５から第
８ビットの出力も他のアンドゲートに供給する。これら
の２個のアンドゲートの出力をアドレス比較器を構成す
るアンドゲート５６に供給する。このアンドゲートの出
力をオアゲートを介してフリッププロップに供給し、こ
のフリップフロップはリセットされるまでは認識したこ
とを表す信号「ｓｅｌ」を出力し続ける。
【００１４】一度選択されると局はブロック６４の出力
オアゲートはその第３入力が０の場合にはデータ信号を
通しうる状態となる。デコーダ６０をオアゲート及びア
ンドゲートで構成する。このアンドゲートは受けた２つ
の連続する１ビットを検出し、フリップフロップ６１を
セットし、アイドルを合図する。アンドゲートとオアゲ
ートの双方はオアゲート６３を経て、全ての入力シフト
レジスタをリセットするフリップフロップ６２をセット
する。フリッププロップ６１はプリップフロップ６２を
セットし、６１と６２の出力をアンドゲート６５に供給
する。ブロック５８において、最終的なアドレスの確認
を行う。「アイドル」信号及び開始ビットを、ブロック
６９のアンドゲートに供給し、その出力によってａｒフ
リップフロップをセットする。このａｒフリップフロッ
プはフィードバックのためにその後セットされた状態を
維持する。リセットは上流のフリップフロップ６２から
のリセット信号によるものである。このようにして図３
の装置によってアドレスの識別とデータの出力を行うこ
とができる。すなわちディジタル信号を出力するスレー
ブ局である。アナログ信号を出力するために、データラ
イン６８には図１につき上述したように制御されるマル
チプレクサにより信号を供給する。マスタとして動作す
る場合に、データ出力はＩ2 Ｃ技術によって知られるマ
スタ機能を再び有してもよい。スレーブ受信機として動
作する場合に、上述したＩ2 Ｃの機能を再びこの装置中
に組み込んでもよい。
【００１５】図４はスマートセンサ局の素子ブロック図
である。本例のセンサは温度を感知するためのサーモパ
イルであり、シグマ−デルタＡＤコンバータを組み込ん
である。バスは全ての装置又は局に中央クロックを配給
する。このようにすると、同期の問題は残らず、別個に
発生させるクロックは無駄になる。マンチェスタコード
化によると、１ブロック周期中の４つの異なる信号によ
ってハンドシェイキング及び簡単なエラーチェックを行
うことができる。マンチェスタコード化ブロックは認識
ビットを挿入する１ビットバッファを含む。データライ
ンが停止状態中にプルダウンするかアイドル状態になる
と、インタフェースは自分でリセットする。
【００１６】サーモパイルに関しては、まず感知した信
号７０を既知の方法でチョッパ７２で小さな信号の形態
に細分する。次にこの信号をＶ−Ｉ差動増幅器に供給す
る。既知のシグマ−デルタ変調器でこの信号をディジタ
ルビットストリームに変換し、このビット列及び間隔は
実際の信号値を表している。ＩＳ2 バスインタフェース
７８はこのビットストリームを２線ＩＳ2 バス８０のデ
ータワイア上に供給する。本実施例において、局の出力
は基本的に無制限長のビットストリングである。他の実
施例においては、スレーブから流出されるバスデータは
完全にアナログである。さらに他の実施例では、ディジ
タルとアナログのミックスしたものにでき、その場合に
は出力マルチプレックス機能が必要となるが、説明の便
宜上ゲートレベルまで詳しくは述べない。
【００１７】相対的な温度を計測を行うのに２個のサー
モパイルを用いるのが有効である。より高い性能を得る
ためにこれらの構造を等しくする。１４ビットの精度が
達成される。入力オフセットは入力チョッパによって５
μＶに減少する。プロセッサは測定値からオフセットを
減じることができる。これはアドレスのＬＳＢをチョッ
パの制御に使用することによって実現される。バスイン
タフェースは１００ｋＨｚクロックをサポートする。デ
ータライン上のプルアップレジスタは３．３ｋＨｚであ
り、総キャパシタンスは常に３３０ｐＦより低い。
【００１８】図５は反転した（上付き線で示す）クロッ
ク信号に対応したマンチェスタ符号化フォーマットを示
す。２つのデータ値と２つの制御信号「アイドル」及び
「エラー」を示す。アナログ信号もまた示す。これらの
２つの制御信号の種々の有用な用途は上述したことから
明白である。
【００１９】図６は同期データ伝送プロトコルを概略的
に示し、再び反転したクロックに対応している。この実
施例において、Ｉ2 Ｃプロトコルの厳密な規定を適用す
ることができる。特に、マスタ局での開始状態と、マス
タによるアドレッシング及びスレーブによるデータ出力
を示す。図６の右端に示すように、データライン上の割
り込みが伝送しているスレーブを停止させる。
【００２０】さらに図７は非同期データ伝送プロトコル
を概略的に示し、再び反転したクロックに対応してい
る。明白に、非同期又はアナログデータの間は、クロッ
クハンドシェイキング信号がハイで、したがって、反転
クロック信号がロウである。図６との主たる相違はスレ
ーブの伝送中のクロック信号の保持と、クロックパルス
列が再開されることにより伝送が停止することである。
【００２１】図８はアナログ値のコード化のためのＰＷ
Ｍ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｅｄ：パ
ルス幅変調）を示す。その主な利点は現在の標準的なＩ
2 Ｃプロトコルによく適合するということである。この
図において、上の線はデータラインＳＤＡ上の信号を示
す。下の線はクロックラインＳＣＬ上の信号を示す。左
側から、開始状態、スレーブのアドレスをスレーブのス
レーブアドレスカム（ｓｌａｖｅ ａｄｒｅｓｓｉｎｇ
ｃｕｍ）の読み出し／書き込み制御及び受諾（ａｃｋ
ｎｏｗｌｅｄｇｅ）間隔を示す。一連のスレーブによっ
て規定されるアナログ信号を示し、先行する間隔でのス
レーブあるいはマスタとすることができる局からの伝送
によって伸張されたクロック間隔中に存在する。それだ
けで後者の間隔の長さを適当なデータレート及び情報の
時間分解能によって決定する。アナログ値を、例えばｔ
１／（ｔ１＋ｔ２）の比で規定することができ、この値
は約０．０１から約０．９９まで変化する。この値は用
途に応じて他の定義で決定することもできる。ＳＣＬ上
の伸張されたクロックパルスの各々により、新たな値を
伝送したり同じ値を伝送したりすることもできる。１バ
イトの間８回このような繰り返しを行うことは、ＣＡＴ
（Ｃｏｍｐｕｔｅｒ Ａｖｅｒａｇｅｄ Ｔｒａｎｓｉ
ｅｎｔ：コンピュータ平均化トランジェント）への適用
に対し有用となる。分離した（しかしアナログの）値を
伝送する場合において、後者のフォーマットは妨害に対
して強い。
【図面の簡単な説明】
【図１】本発明によるバスシステムを示す線図である。
【図２】Ａ及びＢはメッセージのフォーマットを示す線
図である。
【図３】バスに接続するハードウェアを示す線図であ
る。
【図４】スマートセンサ局を示す線図である。
【図５】マンチェスタ符号化フォーマットを示す線図で
ある。
【図６】同期データ伝送を示す線図である。
【図７】非同期データ伝送を示す線図である。
【図８】ＰＷＭコード化伝送を示す線図である。
【符号の説明】
２０、２２ 局 ２４ データワイア ２６ クロックワイア ２８ クロックバッファ ３０ ライン受信機 ３２ デコーダ制御 ３４ アドレスレジスタ ３６ アドレス比較器 ３８ アドレス認識器 ４０ マンチェスタコード化 ４２ ライン駆動回路 ４４ データバッファ ４６ 入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハン ヘンドリク フェイシング オランダ国 2636 ハーデー スヒプル イデン ウッド 10 (72)発明者 ルランド フランス ツク オランダ国 2215 ベーイェー フォー フト スホーノールド 108 (72)発明者 フランク ロバルト リエデイク オランダ国 2641 ペイナッケル ダク ター ウェー ヴェー デー ホルスト ラーン 72 (72)発明者 マルチヌス ブレディウス オランダ国 2611 アーデー デルフト ファン レーウェンホウクシヘネル 54 (72)発明者 ヘリット ファン デル ホルン オランダ国 2612 ハーエム デルフト ファブリティウスストラート 19 (72)発明者 ヘルマン スフッテ オランダ国 5621 ベー アー アイン ドーフェン フルーネヴァウツウェッハ １ (56)参考文献 特開 平５−173958（ＪＰ，Ａ) 特開 昭63−234758（ＪＰ，Ａ) 特開 昭62−25508（ＪＰ，Ａ) 特開 平４−268898（ＪＰ，Ａ) 特開 昭61−214857（ＪＰ，Ａ) 特開 昭50−141240（ＪＰ，Ａ) 特開 昭57−106262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/40 H04L 7/00

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 マスタ局によってスレーブ局を選択的に
    アドレスするのをサポートし、クロックを送出するマス
    タ局とアドレスされ且つクロックを受信するスレーブ局
    との間でクロックに同期したビット状のデータの伝送を
    行う、クロックワイア及びデータワイアを有する２ライ
    ン多局バスシステムにおいて、前記システムがアナログ
    信号の伝送をサポートし、前記マスタ局が前記アドレス
    されているスレーブ局から前記アナログ信号が発生され
    ている間は前記クロックワイアに所定のバイナリ値を与
    えることにより前記クロッキングを保持するための保持
    手段を有し、クロックワイアが他のバイナリ値に切り替
    わるまで前記アナログ信号を受信するための受信手段を
    有することを特徴とする２ライン多局バスシステム。
  2. 【請求項２】 マスタ局によってスレーブ局を選択的に
    アドレスするのをサポートし、クロックを送出するマス
    タ局とアドレスされ且つクロックを受信するスレーブ局
    との間でクロックに同期したビット状のデータの伝送を
    行う、クロックワイア及びデータワイアを有する２ライ
    ン多局バスシステムにおいて、前記システムがアナログ
    信号の伝送をサポートし、前記マスタ局が前記アドレス
    されているスレーブ局から前記アナログ信号が発生され
    ている間は前記クロックワイアを所定のバイナリ値にプ
    ルアップすることにより前記クロッキングを保持するた
    めの保持手段を有し、前記プルアップの終了による前記
    アナログ信号の送出が終了するまで前記クロックワイア
    上の関連する信号によって境界が定められる前記データ
    線上のパルス幅変調信号の形態のアナログ信号を受信す
    る受信手段を有することを特徴とする２ライン多局バス
    システム。
  3. 【請求項３】 請求項２に記載の２ライン多局バスシス
    テムにおいて、前記システムが前記マスタ局から前記ス
    レーブ局へのアナログ信号の伝送をサポートし、前記マ
    スタ局が、前記データワイア上でパルス幅変調信号を伝
    送している間、前記クロックワイア上で関連する境界を
    定める信号を伝送するための境界を定める手段を有する
    ことを特徴とする２ライン多局バスシステム。
  4. 【請求項４】 請求項１、２又は３に記載の２ライン多
    局バスシステムにおいて、前記マスタ局が前記スレーブ
    局からの無制限の長さのビットストリームの受信を許可
    する受信手段を有することを特徴とする２ライン多局バ
    スシステム。
  5. 【請求項５】 請求項１、２又は３に記載の２ライン多
    局バスシステムがマルチマスタシステムであって、複数
    のバスマスタ局が競合する場合に、アドレスに基づく調
    停を実行し、唯一の実際のマスタ局を決定する調停手段
    を設けたことを特徴とする２ライン多局バスシステム。
  6. 【請求項６】 ２ライン多局バスシステム用のマスタ局
    であって、クロックワイアアタッチメント及びデータワ
    イアアタッチメントと、クロックによってマスタ局とス
    レーブ局の間でクロックに同調したビット状データ伝送
    を行うスレーブ局選択アドレス手段とを有するものにお
    いて、前記マスタ局が前記アドレスされているスレーブ
    局から前記アナログ信号が発生されている間は前記クロ
    ックワイアに所定のバイナリ値を与えることにより前記
    クロッキングを保持するための保持手段を有し、クロッ
    クワイアが他のバイナリ値に切り替わるまで前記アナロ
    グ信号を受信するための受信手段を有することを特徴と
    するマスタ局。
  7. 【請求項７】 ２ライン多局バスシステム用のマスタ局
    であって、クロックワイアアタッチメント及びデータワ
    イアアタッチメントと、クロックによってマスタ局とス
    レーブ局の間でクロックに同調したビット状データ伝送
    を行うスレーブ局選択アドレス手段とを有するものにお
    いて、前記マスタ局が前記アドレスされているスレーブ
    局から前記アナログ信号が発生されている間は前記クロ
    ックワイアを所定のバイナリ値にプルアップすることに
    より前記クロッキングを保持するための保持手段を有
    し、前記プルアップの終了による前記アナログ信号の送
    出が終了するまで前記クロックワイア上の関連する信号
    によって境界が定められる前記データ線上のパルス幅変
    調信号の形態のアナログ信号を受信する受信手段を有す
    ることを特徴とするマスタ局。
  8. 【請求項８】 請求項７に記載のマスタ局において、前
    記データワイア上にパルス幅変調信号を伝送している間
    に前記クロックワイア上に関連する境界を定める信号を
    伝送する境界を定める手段を有することを特徴とするマ
    スタ局。
  9. 【請求項９】 ２ライン多局バスシステム用のスレーブ
    局であって、クロックワイアアタッチメント及びデータ
    ワイアアタッチメントと、アドレスされた場合に前記デ
    ータワイアアタッチメント上にクロックに同期したビッ
    ト状データストリームを供給するためのスレーブ局選択
    アドレス検出手段とを有するものにおいて、前記スレー
    ブ局がアナログ信号伝送をサポートし、前記クロックワ
    イアが特定のバイナリ値にプルアップすることによって
    クロックワイア上のクロックホールド状態を検出するク
    ロックホールド検出手段と、クロックワイアが他のバイ
    ナリ値に切り替わるまで前記データワイアアタッチメン
    ト上のアナログ信号を伝送する伝送手段とを有すること
    を特徴とするスレーブ局。
  10. 【請求項１０】 請求項６から９のいずれか１項に記載
    の局において、データワイアアタッチメント上でアイド
    ル又は停止信号を受信したときに、インタフェースをリ
    セットするためのインタフェースリセット手段を有する
    ことを特徴とする局。
  11. 【請求項１１】 請求項６から１０のいずれか１項に記
    載の局において、データワイアアタッチメント上で２個
    の連続するアイドル合図を受信するときにアドレス認識
    手段を起動する起動手段を設けたことを特徴とする局。
  12. 【請求項１２】 請求項６から１１のいずれか１項に記
    載の局において、インタフェースリセット手段がデータ
    ワイアアタッチメント上でアイドル合図に続いて非アイ
    ドル合図を受信したときにインタフェースをアドレス承
    認信号と共にリセットすることを特徴とする局。
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