JPH0145259B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は単一チヤネルの双方向情報バスに結合
された非同期的に動作する複数の装置の内の２つ
以上の装置の間で上記情報バスを介してデイジタ
ル情報を伝送するための通信システムであつて、
前記各装置が、クロツク信号を発生するクロツク
信号発生器を有するデイジタルデータ処理部と、
このデイジタルデータ処理部を前記情報バスに結
合させるデイジタル制御ユニツトとを少なくとも
具備し、前記デイジタル制御ユニツトはデイジタ
ル信号を前記情報バスに送出するために当該制御
ユニツトによつてOFF状態とON状態との間で切
り替え制御される伝送スイツチを有し、対応する
デイジタル制御ユニツトの各出力端を形成する前
記伝送スイツチの各出力端が、前記２つ以上の装
置の各伝送スイツチと前記情報バスとによつてこ
れら装置から前記情報バスに送出された信号の
ANDをとるAND回路を構成するように、前記情
報バスに接続され、前記情報バスは、該バスに接
続された全ての伝送スイツチの出力端がON状態
の時のみON状態になる一方これら伝送スイツチ
の内の少なくとも１個の出力端がOFF状態にな
るとOFF状態となり、これにより、ある伝送ス
イツチの出力端を、送出すべきデイジタル信号の
１情報ビツト期間の少なくとも一部であつて前記
クロツク信号の周期の整数倍の長さの間OFF状
態にすることによつてこのデイジタル信号が前記
情報バスに送出されたパルスとして表されるよう
にした通信システムに関するものである。さらに
本発明は斯種の通信システムに用いる通信装置に
も関するものである。 上述したタイプの通信システムは、通常複数個
の装置が相互通信用に１つの伝送媒体を共用する
場合に用いられる。これは実験室において１個以
上のインテリジエント端末器とコンピユータとの
間にて通信するようなことであるが、例えば所謂
「ホーム・コンピユータ」によつてオーデイオお
よび／またはビデオ装置を情報バスに結合させ
て、これらの装置を制御したり、テレテキスト復
調器またはビデオ情報システム端末器等によつて
得られたテキストデータをテレビジヨン受像機に
与えたりして家庭器具を制御する通信とすること
もできる。 情報バスとしては多重チヤネルバスを使用する
ことができ、このバスを介してデイジタル情報を
並列に伝送する。 平均情報密度が十分低い場合には、通常単一チ
ヤネルバスで十分であり、これにて情報を直列的
に伝送する。 上述したタイプの通信システムは“Second
Synposium on Micro Architecture
“Euromicro”1976”（第299頁〜304頁、R.
Sommer著）のレポート“Cobus、ａ
firmware controlled data transmission
system”から既知である。 上記文献に記載されている通信システムでは単
一チヤネルバスを同軸ケーブル形態のものとし、
このケーブルとこれに接続した伝送スイツチとで
AND−ゲート回路を成すようにして、情報を約
200キロボーの速度で伝達するのに好適なものと
し、この通信システムにおいては、待機期間を最
小とし、優先順位の仲裁を行ない、かつアドレス
ビツトを含むようにして、正味の伝送能力を各々
が毎秒当り８〜10ビツトから成る約10000個の情
報ワードとしている。 以下の説明においては、上記AND回路の入出
力状態を“ON”と“OFF”なる表現を用いて示
す。この場合、“ON”とは論理的に真、“OFF”
とは論理的に偽を意味する。 バス回路はAND−ゲート回路を形成するので、
バスはすべての伝送スイツチが“ON”位置にて
出力を保つ際に“ON”状態となり得るだけであ
り、このことは伝送スイツチとしてトランジスタ
が用いられた場合、これらのトランジスタが電流
を流さない状態を一般的に意味する。 パルスが要求されると、伝送スイツチはそのベ
ースに電流が供給されて導通するようになり、こ
のスイツチの出力は“OFF”状態になる。 少なくとも１個の伝送スイツチが“OFF”パ
ルスを供給すると、バスラインは他の伝送スイツ
チの状態に無関係に直ちに“OFF”状態となる。 上述した場合には、同軸ケーブルと共にワイヤ
−AND機能を果す所謂“開放コレクタ”伝送ス
イツチが用いられる。 “ON”または“OFF”の選択は随意であり、
上記文献記載の通信システムではバスに結合され
る入力がすべて“ON”となる際にバスが“ON”
状態となるAND−回路を用いている。このよう
に機能するAND−回路は以下の記述においても
用いている。また、このことは“OFF”信号用
のORゲート回路、即ちワイヤド−OR機能と等
価であることも周知である。 前記文献の第２図には一般に制御ユニツトと称
されているマイクロプロセツサ制御の“コバス・
インターフエース（Cobus interfsce）の簡単な
ブロツク線図が図示されている。 斯る文献に図示されているコバス・インターフ
エースは特に受信回路および“妨害検出器”を具
えている。これらの回路によつて、他の制御ユニ
ツトがバスラインを同時に要求しているか否かを
伝送された固有のアドレスをチエツクすることに
よつて検査する。優先順位の規則によつて、低ア
ドレスの装置に優先順位が与えられるようにす
る。 制御ユニツトはさらに、“キヤリヤ検出器”、即
ちビツトクロツク再生用の回路および同期回路を
具えている。開始段階にはバスケーブルを経る信
号の伝搬時間による同期問題の影響を軽減させる
ためにビツト速度を1/2にする。 キヤリヤ検出器は所謂フライホイール発振器ま
たは位相ロツクループ発振器（PLLO）によつて
形成するのが普通である。 この場合、極めて安定なクロツク発振器を用い
る必要があり、このような発振器はクリスタル制
御発振器を使用しなくては実現することができな
い。 同期をとると云うことからして、各ワードは開
始ビツトを有している。マイクロ−同期並びにマ
クロ同期は開始ビツトおよび他の任意の設定ビツ
トにてとられる。（前記文献の第300頁、右欄5.2
節参照）。 送信端にはクリスタル制御クロツク発振器が必
要とされ、受信端にはフライホイール発振器また
はPLLOが必要とされるので、回路は相当高価と
なる。これらの回路は実験室における上述したよ
うな用途には好適であるが、簡単な装置への使用
には高価過ぎて好ましくない。さらに上述した通
信システムでは公称速度が大いに異なる速度にて
動作する装置を１つのバスに結合させることも不
可能である。さらに従来システムでは回路の公差
を厳格に規定する必要があり、これがため、パル
ス縁部は急峻として、同軸ケーブルをバスライン
として使用し、周囲の漂遊放射線を容認可能な低
レベルに保てるようにする必要がある。 廉価な撚り二線式のものは郵政局および同様な
官庁によつて課せられている混信に関する必要条
件の点で使用することができない。 本発明の目的は、周波数を決定するためのRC
−回路網のような簡単なクロツク発振器と、廉価
な二線バスと、公称速度が例えば１桁のオーダ相
違する装置を接続する手段とを使用し得る廉価な
通信システムを提供することにある。 本発明は冒頭にて述べた種類の通信システムに
おいて、前記複数の装置の内の１つがデイジタル
情報を前記情報バスに送出する場合、当該装置の
伝送スイツチが、“０”の情報ビツトを表すパル
スを送出する場合は対応する情報ビツト期間の内
の一部であつてこの情報ビツト期間の1/2より長
くかつ前記クロツク信号の周期の整数倍である間
該伝送スイツチの出力端がOFF状態となる一方、
“１”の情報ビツトを表すパルスを送出する場合
は対応する情報ビツト期間の一部であつて上記
“０”情報ビツトを表すパルスの幅の1/2.1より短
い間該伝送スイツチの出力端がOFF状態となる
ように制御されることを特徴とする。 上述した本発明によれば、“０”および“１”
のいずれも“OFF”レベルパルスを発生させる
ので、パルスの前縁をタイミング回路用の出発点
として機能させることができ、送信および受信装
置のクロツク発振器間同士の同期をとる必要がな
くなる。パルス縁部を検出した後、例えば約3/4
ビツト周期の後に受信装置はパルスが終了した
か、否か、即ちパルスが“１”であるか、“０”
であるかを決定する。 “１”と“０”パルスとの間の長さの差を大き
くすることによつて、つぎの各事項ａ〜ｃによつ
て生ずるタイミング公差が大きくてもパルス縁部
を確実に検出することができる。 (a) 実際上±25％までの周波数公差を呈するRC
−クロツク発振器の使用； (b) 縁部転換時間が約0.5〜1.5マイクロ秒のパル
ス縁部の使用；この場合にはスレツシヨールド
値の検出時における僅かな変動によつて数10分
の１マイクロ秒のタイミングの不正確状態、即
ち4MHzMOS−回路の場合にクロツクの完全な
１周期分の数倍の誤差を起生することになる。 (c) 前記(b)項にて述べた期間と同じ大きさに相当
するバスラインにおける伝搬時間の遅延による
影響。 本発明における通信システムのビツト周期はい
ずれもマイクロ秒にて表わし、これらのビツト周
期を制御ユニツトによつてクロツク周期のほぼ整
数倍に近似させる。これらの数は該当する装置の
クロツク周波数の公称値に依存するため、一般に
受信装置における実際のパルス長および検出瞬時
は規定の時間周期にほぼ相当するだけである。 図面につき本発明を説明する。 第１図は情報バス（母線）１を有しているバス
構造を示したものであり、バス１にはタツプ２を
介して多数の装置を結合させる。これらの各装置
は制御ユニツト４を具えているデータ処理部分３
を少なくとも保有している。 第１図では１からＮまでの装置のうちの僅か２
個の装置をユニツト(1)およびユニツト（Ｎ）にて
示してあるだけである。 これら装置の実際の数は通常非常に多く、数ダ
ースまたは数百の装置を用いることができる。後
述する例は2¹²＝4096個のアドレス可能な装置に
基くものであるが、これは理論的に斯る個数に限
定されるものではない。 一般に必ずしもすべての装置を他のすべての装
置と通信し得るようにする必要はないが、各装置
をバスに結合されている１個以上の他の装置に接
続することが時々ある。装置によつては例えば洗
濯機のような臨時呼出または確認信号を考慮しな
い「リスナー」（受信局）専用として動作するも
のがある。他の装置は通常例えば火災および／ま
たは盗難防止装置のように「スピーカ」（送信局）
としてのみ動作する。また、例えばミニコンピユ
ータ、ビユーデータ（ビデオ情報システム）端末
器等のように「スピーカ」として動作したり、
「リスナーとして動作したりすることもある装置
もある。 最も簡単な形態のバスは例えば光導体、同軸ケ
ーブルまたは一対の撚線（撚り二線式ライン）の
形態の１本の通信チヤネルを有するだけである。 斯種のバスシステムは常に割当制度を必要とす
る。バスラインを占めている「スピーカ」は他の
装置によつて妨げられてはならず、そのようにし
ないと伝送メツセージが使いものにならなくな
る。しかし、バスラインが使用中であるか否かは
他の装置によつて既知の手段で簡単に検出するこ
とができる。 ２つの「スピーカ」がバスの使用を同時に要求
する場合には情況が一層複雑となる。なおここに
云う同時とは例えば数マイクロ秒以内における同
時を意味する。一見した所ではこのようなことは
統計的に殆ど有り得ないように思えるが、実際に
はよく起き得ることである。即ち、バスラインが
第３の装置によつて占められている期間内におけ
る非常に異なつた瞬時に２個以上の装置がバスの
使用を要求することが有り得る。上記第３の装置
がバスを釈放すると、待機していた装置は直ちに
このことを「同時」に検出し、すべての装置が同
時にバスを随意に得ようとする。 或る装置がバスを要求する場合、この装置はメ
ツセージを伝送し始める。このメツセージは第２
図に示す一般形式のものである。 テスト期間８２の間は制御ユニツトによつてバ
ルスが所定の時間周期の間不在であるかどうかを
検査して、このユニツトにより開始ビツト８４を
供給する。この開始ビツトは他の装置に対しては
情報がやがて来るであろうと云う警告（「割込
み」）の意味を持つものである。 上記開始ビツト８４の後にモード記号８６を伝
送する。このモード記号８６は、通信が行われる
速度を表わし、モードが高い程通信速度は高いも
のとする。「マスター」は相手の「スレーブ」が
どのモードでメツセージを受信し得るかを確かめ
てから、このモードに対応するモード記号を伝送
するようにするのが普通である。この際待機して
リスニング状態にあるすべての低モードの装置
は、「タイムスロツト」として示される全時間周
期８０の間バスを釈放する必要がある。 その後、バスが別の装置によつて同時に要求さ
れない場合には識別（マスター）アドレス８８を
伝送し、その後に相手となるスレーブのアドレス
９０を伝送する。例えば「スレーブビツト」の終
了時には、スレーブがメツセージを受信する用意
にあることを示す確認信号のために、マスターを
１ビツト期間の間待期させる。 斯る確認信号が来ないと言うことは、該当する
スレーブが接続されていないことを意味する。 マスターがスレーブのモードを知らない場合、
このマスターは最高モードで始動する。この場
合、確認信号がないことからして、スレーブは低
モードでしか受信できないことになる。そこでマ
スターはメツセージを低モードで再び伝送し始め
る。結局、確認信号が低モードでさえも来ない場
合には、マスターがスレーブはアクセス不可能、
即ちスレーブはバスに接続されていないか、また
はスレーブはスイツチ・オフされていると言う決
定を下す必要がある。 通常は確認信号が来てから残りのメツセージを
送給する。この場合、所要に応じ幾つかの検査ま
たは制御ビツト９２を送給してから、最後に実際
のメツセージ９４を伝送する。使用可能なタイム
スロツトの終了時には再びバスを釈放９６させ
る。 ２個以上の装置がバスを要求する際にはモード
記号の伝送時に仲裁が行われる。 以下の記載事項はイントリンシツク（組込）速
度が広範囲にわたる多数の種々の値をとる複数個
の装置を結合させるバスの例に基くものである。
本発明はこの例に限定されるものでなく、それよ
りも一層複雑なもの、およびより一層簡単な装置
を同様な方法にて機能させることができる。例え
ば１つのモードしか発生しない場合にはモード信
号を省けることは勿論である。 下記の事項を一例として用いることができる。 即ち、 モード０：クロツク周波数0.55MHz±25％；モー
ド記号０ モード１：クロツク周波数2.2MHz±25％；モー
ド記号10 モード２：クロツク周波数4.43MHz±0.1％；モ
ード記号110 次表はデータ情報または他のビツトに対する
ビツト周期の概略長さ並びに対応するパルス持続
時間を示したものである。 この表のモード“０”に対する欄の値から以
下のことが判る。即ち、モード“０”における伝
送メツセージの休止期間は600マイクロ秒でパル
スは含まない。また、モード“０”における開始
ビツトは、750マイクロ秒のビツト期間を有し、
その中に“１”を表わす250マイクロ秒幅のパル
スを含む。さらに、モード“０”のメツセージの
モードビツトは、220マイクロ秒のビツト期間を
有し、その中に“０”を表わす96マイクロ秒幅の
パルスを含む。同様に、モード“０”のメツセー
ジの各マスターアドレスビツトは、220マイクロ
秒のビツト期間を有し、その中に“０”を表わす
96マイクロ秒幅のパルスまたは“１”を表わす24
マイクロ秒幅のパルスを含む。さらに、モード
“０”のメツセージの残りの各ビツトは、110マイ
クロ秒のビツト期間を有し、その中に“０”を表
わす64マイクロ秒幅のパルスまたは“１”を表わ
す16マイクロ秒幅のパルスを含む。ところで、モ
ード“１”メツセージおよびモード“２”メツセ
ージの各ビツト期間、“０”を表わすパルスの幅
および“１”を表わすパルスの幅も、この表に
示すように、モード“０”メツセージについて述
べたのと同様の方法で決定されている。なお、各
ビツト期間の中に含まれるパルスは、“１”また
は“０”を表わす“OFF”状態パルスである。

【表】 この例ではタイムスロツト８０平均長さを７ミ
リ秒とし、その最大値を約10ミリ秒とした。 モード記号は２個以上の装置がバスを要求する
場合に、低モード装置、即ち通信速度が遅い方の
装置が優先順位をとるように選定した。 AND−回路を成すバスはOFF−ドミナント
（優性）であり、しかも“０”パルスの持続時間
はあらゆる公差を含んでも“１”パルスのそれよ
りも遥かに長いので、バスチヤネルも“０”−ド
ミナントとなる。 例えばモード記号10の装置がモード１で始動
し、これと同時にモード記号０の他の装置がモー
ド０で始動すると、モード１の装置は最初のモー
ド記号１の検査時に、予想に反してモード０がバ
スに存在していることを先に検出し、低モード装
置のためにバスを直ちに釈放する。同様に、モー
ド２の装置はモード１の装置と一斉に始動した場
合にモード記号110の代わりにモード記号10を読
取るようになる。 同じモードの２つの装置がバスを占用しようと
する場合にはモード記号に基づいて区別すること
ができない。この場合双方の装置がテスト期間に
モード記号を「良」として認め、その後識別アド
レスを送給し、各ビツトを同時にテストし続け
る。この場合にもビツト差が検出されるとバスが
直ちに釈放される。このことは、モードが等しい
場合には最低アドレスを有している装置に優先順
位が与えられることを意味する。例えば装置Ａの
アドレスが10100110で、装置Ｂのアドレスが
10100011である場合、装置Ａは第６番目のビツト
のチエツク時に１の代りに０を読取り、この装置
Ａはバスを釈放する。装置Ｂは正しいバス状態を
検出して、その動作を継続する。この例におい
て、装置Ａがバスを直ちに釈放させるようにする
必要があるのは、装置Ａの８番目のビツト０が装
置Ｂの８番目のビツト１を妨げないようにするた
めである。 このようにして、バスにおける完全なモード記
号および識別アドレスを何等干渉されずに読取る
装置がタイムスロツトの残りの部分の間バスを占
用するようにすることができる。 １個以上の装置が仲裁（アービトレーシヨン）
期間に入るや否や、これらの装置のバス要求瞬時
よりもずつと遅れた瞬時にバスを得ようとする第
３の装置は、モード記号および識別アドレスのパ
ルスか、または後続するメツセージのパルスの何
れかを検出し、従つて或る時間の間パルスがバス
からなくなるまで待機しなければならないことは
明らかである。仲裁はバスが２つ以上の装置によ
つて同時またほぼ同時に要求される場合にのみ必
要である。 本例では、4.43MHzの装置が、例えば約8.86M
HzのテレビジヨンPAL−周波数用の漂準のクリ
スタルに基くクリスタル−制御クロツクを有し、
また速度が遅い方の装置がRC−制御クロツク発
振器で動作するものとした。 モード２の装置がモード１またはモード０のメ
ツセージを伝送する場合には、転送ビツトの順序
の制御は不変のままとするが、クロツク周波数は
それぞれ1/2か1/8に分周する。 モード２の装置に対する“０”パルスと“１”
パルスとの間の長さの差を本例では約2.4倍とし
たが、低速装置に対する上記パルス間の差は周波
数公差が大きくとれるように約４倍に選定した。 表のデータは本発明による通信システムの動
作を理解するのに足るものである。 本発明による通信システムの実施に当つては、
第５Ａ〜５Ｃ図に示すような種々の時間周期をコ
ンピユータプログラムによつて選定した。公称時
間は公称周波数において、それらが各装置にとつ
てクロツク周期の整数倍に常に相当するように選
定した。 以下第５Ａ〜５Ｃ図に示す各時間周期を、その
最初の部分について特に詳細に説明する。 モード１の装置がメツセージの送信を希望する
場合は、第５Ａ図ａに示すように、最初にビツト
期間758.5マイクロ秒の開始ビツトを送信する。
この開始ビツトは、公称10.8＋238.4＝249.2マイ
クロ秒の幅の“OFF”レベルパルス５を含んで
いる。ある伝搬時間と他の装置のクロツク周期の
一部分との後に、例えば図に点線で示すように約
10.8マイクロ秒後に、上記開始ビツトの“OFF”
レベルパルス５はリスニング中の装置によつて受
信される（第５Ａ図ａの右側の波形参照）。 上記開始ビツトに続いて、第５Ａ図ｃに示すビ
ツト期間97.0マイクロ秒のモード１ビツトが送信
される。モード１記号の最初のモード１ビツトは
“１”であるから、開始ビツトの直後に転送され
るモード１ビツトは4.1＋1.8＝5.9マイクロ秒の幅
の“OFF”レベルパルス（すなわち“１”パル
ス）であり、この“１”パルスの前縁は前記開始
パルスの後縁から177.0＋55.5マイクロ秒後の時
点６にある。モード１で動作し得るリスニング中
の装置は、上記“１”パルスを点線で示すように
4.1マイクロ秒以内に確実に受信し、第５図ｃの
右側に示すように、受信したパルスの前縁から約
9.9マイクロ秒後に当該パルスが“０”か“１”
かを判定する。当該送信装置は、このような判定
をほぼ同一の時点７で行なう。この判定の結果が
正しい転送を示す場合、すなわち“１”のモード
１ビツトが妨害されずに転送されたと判定された
場合は、再び第５図ｃに示す97マイクロ秒幅のモ
ード１ビツトが送信される。今度はモード１ビツ
トは“０”であるから、4.1＋1.8＋8.1＋8.1＝22.1
マイクロ秒の“OFF”レベルパルス（即ち“０”
パルス）を含む。 以後、当該送信装置の識別アドレス、すなわち
マスタアドレスの各ビツトが第５Ａ図ｆに“マス
タービツト”として示すような形で順次送信され
る。この場合も、各ビツトについてビツト送信が
正しく行われたか否かの判定が行われ、ビツト転
送が正しくないと判定されるや否や識別アドレス
の送信は中断され、より低アドレスの送信装置に
優先権が与えられる。マスターアドレスに続く同
マスターアドレスのパリテイビツト、スレーブア
ドレス、制御データ等の各ビツトも第５Ｂ図に示
すように転送される。なお、第５Ｃ図はスレーブ
からマスターへ転送されるビツトを示す。 第３図は対称バスチヤネルを励起するのに好適
な制御ユニツトの送−受信部分の一例を示す回路
図であり、この回路の点１０と１１との個所にて
ユニツトをバスに接続する。一方の接続点１０は
抵抗１２を介して接地し、他方の接続点１１は抵
抗１３を介して供給電圧点＋に接続する。バスは
出力端子１７を有している差動読取増幅器１６の
各入力端子１４および１５にも接続する。 バスにパルスが存在しない場合、入力端子１５
の電圧レベルは供給電圧のレベルにほぼ等しくな
り、他方の入力端子１４のレベルはほぼ大地レベ
ルとなる。この状態はバスのON−状態として定
められる状態である。 バスは伝送スイツチ２１および２２の出力端子
１８および１９にもそれぞれ接続する。これらの
スイツチは休止状態では電流を搬送しない。 メツセージ伝送部分の入力端子２３にはゲート
回路（図示せず）によつて発生される正のデイジ
タル信号を供給する。この伝送用入力端子２３は
伝送スイツチ２１の制御入力端子２４に直接結合
させると共に、インバータ２５を介して伝送スイ
ツチ２２の制入力御端子２６にも接続する。 入力端子２３に正のパルスが現われると、２個
の伝送スイツチ２１および２２は直ちに導通す
る。本例ではこれらの伝送スイツチをトランジス
タでそれぞれ作製し、これらトランジスタのコレ
クタ抵抗をそれぞれ抵抗１３および１２とする。 伝送スイツチ２１，２２が導通すると、接続点
１０の電圧レベルは大地レベルから供給電圧より
も僅かに低い電圧レベルまでに上昇し、また接続
点１１は大地電位に設定される。この状態はバス
がOFF−状態にある場合である。 従つて、読取増幅器１６の入力の極性は符号反
転され、OFF−信号が出力端子１７に現われる。 バスのON−状態はすべての伝送スイツチの出
力がON−状態にある場合、即ち伝送スイツチが
すべて非導通の場合に存在し得るだけであるた
め、伝送スイツチとバスとの組合わせは実際上
ON−信号に対してAND−回路として動作する
ようになる。 入力端子２３に正の信号が供給されていなくて
も、読取増幅器１６の出力１７がOFF−レベル
となるのは、他の制御ユニツトにおける伝送スイ
ツチが導通している場合にのみ有り得ることであ
り、このことによつて他のユニツトがメツセージ
を伝送するのか、またはバスを同時に要求するの
かをチエツクすることができる。 第４図は本発明による制御ユニツトの一例を示
す簡略ブロツク線図である。 或る装置のデータ処理部分からは制御ユニツト
の入力端子５０，５１に情報を供給するが、通常
は情報を伝送すべきデータを端子５０に供給し、
行先アドレスを端子５１に供給する。この場合の
結線は例えばマイクロプロセツサのデータバスお
よびアドレスバスによつてそれぞれ形成すること
ができる。 情報は既知の方法で伝送情報または受信情報を
監視し、かつ制御する論理ユニツト５３に供給す
る。このために多数の一定のプログラミングデー
タ並びに例えば識別アドレスを読取占用メモリ
ROM、PROMまたはそれらと同等の装置５５に
記憶させる。この装置５５は上記論理ユニツト５
３に結合させる。 伝送すべき情報は、パルス長を表または第５
Ａ〜５Ｃ図に基いて所要の長さとする論理ゲート
回路形式のパルス整形器５６に供給する。このパ
ルス整形器は論理ユニツト５３に対するクロツク
源でもあるクロツク発振器５７に結合させる。 パルス整形器５６はクロツク周期の整数倍とし
て計数した正しい長さのパルスを伝送スイツチ５
９に供給する。このスイツチの出力端子１８およ
び１９はバスの接続点１０および１１にそれぞれ
接続する。なおこの第４図において、第３図のも
のに対応する素子には同一符号を付けて示してあ
る。 バスに存在する信号は出力バツフア回路６３に
結合される受信機６１に供給する。バツフア回路
６３の出力端子６５から装置のデータ処理部分に
情報を伝送する。このような制御のために上記出
力バツフア６３は論理ユニツト５３にも結合させ
る。 パルス整形器５６の出力信号並びに受信機６１
の出力信号は比較回路６７にも供給する。この比
較回路の出力端子６９は論理ユニツト５３の停止
信号用の入力端子７１に結合する。比較回路６７
は、他の制御ユニツトがバスを占めるか、または
前述したように優先順位の高い他の制御ユニツト
がバスを同時に要求することにより、パルス整形
器５６の出力信号と受信機６１の出力信号とが相
異すると直ちに停止信号を発生する。 種々のゲート回路、論理回路、記憶装置および
バツフアレジスタの実際の形状および内容は本発
明の要部ではないのでその説明は省略する。しか
しこれらのコーポネントによつて、例えば本明細
書の冒頭にて述べたような従来技術の機能の如き
他の回路にも要求される機能に匹敵する機能を果
たすようにすることができる。 本発明の要部は、“０”パルスと“１”パルス
とのパルス長の比を2.1以上、例えば2.4；４以上
に選定して、クロツク発振器５７のクロツク周波
数の公差が相当大きく、峻度値が低い縁部の検出
を受信機により行う場合の時間差も大きく、ま
た、バスラインにおける伝搬時間の差が大きくて
も情報を確実に伝送し得るようにすることにあ
る。 このようにすることにより、特に非職業的家庭
用途のために極めて廉価な手段を用いるにも拘ら
ず、従来のものと同じ速度で、しかも同じ信頼度
で情報を伝送することができ、この場合、廉価な
非遮蔽撚り二線式バスラインおよび簡単なRC結
合クロツク発振器を使用し、しかも受信端におけ
る高価な同期手段を省くことによつて大いに廉価
に構成することができる。 本発明により実際に得られた結果はつぎの通り
である。 選定長さのタイムスロツトにて速度の一番遅い
装置は開始ビツト、モード記号およびアドレスか
ら成るオーバーヘツド以外に例えば９または12ビ
ツトから成る１つ以上の情報バイトを伝送するこ
とができる。一見した所ではこの量は少ないよう
に思えるが、これによる速度は例えばキーボード
から直接か、または赤外線或いは超音波制御によ
り到来する情報を処理するのに十分な速度よりも
もつと速い速度である。一般には１個以下のキヤ
ラクタが100ミリ秒毎に供給される。これは名目
上は７ミリ秒で、また最大10mm秒で処理すること
ができる。 モード−１の群に属する装置は１タイムスロツ
ト内にてオーバヘツド以外に約16バイトを伝送す
ることができ、モード−２に属する装置は約71バ
イトを伝送することができる。この後者の場合に
は、１メツセージ当り2⁶バイト64バイトとする構
成上の理由からして伝送制限を受けた。 本例に用いたような4.43MHzのクロツク周波数
では、例えば８個の情報ビツトと１個のパリテイ
ビツトから成るバイトをビツト当り8.5マイクロ
秒に相当する速度、即ち約120キロボーで伝送す
ることができる。 タイムスロツトの選定長さを64バイトに選定し
た場合、平均速度はオーバーヘツドを含んで毎秒
当り10000バイトとなる。256バイトに相当する長
いタイムスロツトの場合には、オーバーヘツドは
割合的には実際上無視することができるため、毎
秒当り約13000個の記号の伝送速度が得られ、こ
れは120キロボーに相当する。 しかし本発明は斯様な速度に限定されるもので
なく、上述した例における伝送速度はMOS−ロ
ジツクの使用と云う観点にて選定したものであ
る。 約１マイクロ秒のパルス縁部の遅延に対しては
例えば約500キロボーのビツト速度を得ることが
でき、パルス縁部の峻度が高いパルスが用いられ
る場合にはビツト速度はそれ相当に高くなる。こ
の後者の場合にはノイズを制限するために一般に
バスを遮蔽する必要がある。 本発明に必要とされる電子回路並びにそれに含
まれる伝送スイツチは１個の集積回路に組込むこ
とができる。

【図面の簡単な説明】

第１図は通信システムの簡単なブロツク線図、
第２図は伝送すべき情報パツケージの構成を示す
説明図、第３図は伝送スイツチおよび受信部分を
有している制御ユニツトの一部分を示す回路図、
第４図は本発明による制御ユニツトの簡単なブロ
ツク線図、第５Ａ〜第５Ｃ図は本発明の一実施例
において伝送されるメツセージの各ビツトの時間
周期および“１”パルス、“０”パルスの時間幅
を示す波形図である。 １……バス、２……タツプ、３……データ処理
部、４……制御ユニツト、１０，１１……バスへ
のユニツト接続点、１２，１３……抵抗、１６…
…差動読取増幅器、２１，２２……伝送スイツ
チ、２３……メツセージ伝送部分の入力端子、２
５……インバータ、５３……論理ユニツト、５５
……ROM又はPROMと同等の装置、５６……パ
ルス整形器、５９……伝送スイツチ、６１……受
信機、６３……出力バツフア回路、６７……比較
回路。

Claims (1)

1. 【特許請求の範囲】 １ 単一チヤネルの双方向情報バスに結合された
   非同期的に動作する複数の装置の内の２つ以上の
   装置の間で上記情報バスを介してデイジタル情報
   を伝送するための通信システムであつて、前記各
   装置が、クロツク信号を発生するクロツク信号発
   生器を有するデイジタルデータ処理部と、このデ
   イジタルデータ処理部を前記情報バスに結合させ
   るデイジタル制御ユニツトとを少なくとも具備
   し、前記デイジタル制御ユニツトはデイジタル信
   号を前記情報バスに送出するために当該制御ユニ
   ツトによつてOFF状態とON状態との間で切り替
   え制御される伝送スイツチを有し、対応するデイ
   ジタル制御ユニツトの各出力端を形成する前記伝
   送スイツチの各出力端が、前記２つ以上の装置の
   各伝送スイツチと前記情報バスとによつてこれら
   装置から前記情報バスに送出された信号のAND
   をとるAND回路を構成するように、前記情報バ
   スに接続され、前記情報バスは、該バスに接続さ
   れた全ての伝送スイツチの出力端がON状態の時
   のみON状態になる一方これら伝送スイツチの内
   の少なくとも１個の出力端がOFF状態になると
   OFF状態となり、これにより、ある伝送スイツ
   チの出力端を、送出すべきデイジタル信号の１情
   報ビツト期間の少なくとも一部であつて前記クロ
   ツク信号の周期の整数倍の長さの間OFF状態に
   することによつてこのデイジタル信号が前記情報
   バスに送出されたパルスとして表されるようにし
   た通信システムにおいて、 前記複数の装置の内の１つがデイジタル情報を
   前記情報バスに送出する場合、当該装置の伝送ス
   イツチが、“０”の情報ビツトを表すパルスを送
   出する場合は対応する情報ビツト期間の内の一部
   であつてこの情報ビツト期間の1/2より長くかつ
   前記クロツク信号の周期の整数倍である間該伝送
   スイツチの出力端がOFF状態となる一方、“１”
   の情報ビツトを表すパルスを送出する場合は対応
   する情報ビツト期間の一部であつて上記“０”情
   報ビツトを表すパルスの幅の1/2.1より短い間該
   伝送スイツチの出力端がOFF状態となるように
   制御されることを特徴とする通信システム。 ２ 前記複数の装置の内の１つの装置の前記制御
   ユニツトが、同装置の前記データ処理部がデイジ
   タル情報の伝送を開始する必要のある時にバス要
   求を最初に送出するための手段を有し、このバス
   要求が前記情報ビツトの少なくとも５倍の長さの
   開始ビツトと前記情報ビツトの少なくとも1.5倍
   の長さの少なくとも１個のアドレスビツトとを含
   んでいることを特徴とする特許請求の範囲第１項
   に記載の通信システム。 ３ 前記複数の装置の内の互いに異なる公称情報
   ビツト期間を持つデータ処理部を有する装置の間
   で情報の伝送を行う場合、これらの装置の内の短
   い方の情報ビツト期間を持つ送信側の装置が、自
   分自身の公称情報ビツト期間に対応する長さまた
   は低速の受信側の装置のより長い公称情報ビツト
   期間に対応する長さのパルスを送出することを特
   徴とする特許請求の範囲第１項または第２項に記
   載の通信システム。 ４ 前記複数の装置の内の１つの送信側の装置
   が、伝送期間の最初の部分で、同装置がそれ以降
   の伝送に用いる情報ビツト期間を示すモード記号
   を送出し、このモード記号が少なくとも１個のモ
   ードビツトを有して構成され、このモードビツト
   のビツト期間が前記情報ビツト期間の少なくとも
   1.5倍であることを特徴とする特許請求の範囲第
   ３項に記載の通信システム。 ５ 前記モード記号が前記開始ビツトの後であつ
   て、かつ前記アドレスビツトの内の最初のビツト
   よりも先に送出されることを特徴とする特許請求
   の範囲第４項に記載の通信システム。 ６ 前記情報バスが撚線された一対の導体線を有
   してなり、前記複数の装置の各々の伝送スイツチ
   がこれら一対の導体線に対称信号を供給する第１
   および第２の伝送スイツチを有していることを特
   徴とする特許請求の範囲第１項または第２項に記
   載の通信システム。 ７ 前記情報バスが、当該バスに送出されるパル
   スの立ち上がりおよび立ち下がり縁の遷移時間が
   少なくとも0.5マイクロ秒となるように、終端さ
   れていることを特徴とする特許請求の範囲第６項
   に記載の通信システム。 ８ (イ) デイジタル信号を用いかつ単一双方向情
   報バスチヤネルを介して少なくとも１個の他の
   通信装置と通信を行う手段と、 (ロ) デイジタルのアドレス番号を有するデイジタ
   ルデータ処理部と、 (ハ) クロツク信号を発生するクロツク発生器と、 (ニ) 前記データ処理部を前記情報バスチヤネル用
   のコネクタに接続する制御ユニツトであつて、
   デイジタル信号を前記情報バスチヤネルに送出
   するために当該制御ユニツトによつてOFF状
   態とON状態との間で切り替え制御される少な
   くとも１個の伝送スイツチを有し、この伝送ス
   イツチの出力端は、前記情報バスチヤネルに接
   続された当該通信装置を含む少なくとも２個以
   上の通信装置の伝送スイツチがこれら装置によ
   つて前記バスチヤネルに送出された信号の
   ANDをとるAND回路を構成するように、前記
   コネクタに接続され、前記情報バスチヤネル
   は、該バスチヤネルに接続された全ての伝送ス
   イツチの出力端がON状態の時のみON状態に
   なる一方これら伝送スイツチの内の少なくとも
   １個の出力端がOFF状態になるとOFF状態と
   なり、これにより、ある伝送スイツチの出力端
   を、送出すべきデイジタル信号の各情報ビツト
   期間の少なくとも一部であつて前記クロツク信
   号の周期の整数倍の長さの間OFF状態にする
   ことによつてこのデイジタル信号が前記情報バ
   スチヤネルに送出されたパルスとして表される
   ようにした制御ユニツトと、 を具備する通信装置において、前記制御ユニツト
   が、前記クロツク信号を計数することによつて、
   開始ビツト、モード記号、前記アドレス番号、制
   御ビツトおよび情報ビツトの少なくとも何れかを
   表す複数のパルスを、“０”の情報ビツトを表す
   パルスを送出する場合は前記情報ビツト期間内の
   一部であつてこの情報ビツト期間の1/2より長く
   かつ前記クロツク信号の周期の整数倍である間前
   記伝送スイツチの出力がOFF状態とされる一方、
   “１”の情報ビツトを表すパルスを送出する場合
   は前記情報ビツト期間の一部であつて上記“０”
   情報ビツトを表すパルスの幅の1/2.1より短い間
   該伝送スイツチの出力がOFF状態とされるよう
   な形で、発生させる計数手段を有していることを
   特徴とする通信装置。 ９ 前記制御ユニツトが、前記バスチヤネルのコ
   ネクタにおける信号を受信する受信器と、該コネ
   クタにおけるパルスの信号と当該通信装置が前記
   バスチヤネルに送出している信号とを比較する手
   段と、この比較手段が前記バスチヤネルにおける
   両者の差を検出すると前記送出を停止させる手段
   と、をさらに有していることを特徴とする特許請
   求の範囲第８項に記載の通信装置。