JPH0319740B2 - - Google Patents

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JPH0319740B2
JPH0319740B2 JP63089157A JP8915788A JPH0319740B2 JP H0319740 B2 JPH0319740 B2 JP H0319740B2 JP 63089157 A JP63089157 A JP 63089157A JP 8915788 A JP8915788 A JP 8915788A JP H0319740 B2 JPH0319740 B2 JP H0319740B2
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JP
Japan
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signal
clock
data
logic value
station
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JP63089157A
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Peteru Maruchin Marii Moeranzu Adorianusu
Shutsute Heruman
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
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Publication of JPH0319740B2 publication Critical patent/JPH0319740B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)

Description

【発明の詳細な説明】 （本発明の背景） 本発明は、すくなくとも１個の送信局とすくな
くとも１個の受信局との間でデータビツトの系列
を転送するためのデータ回線（データバス）と、
各データビツトと並列に同期クロツク信号を転送
するためのクロツク回線（クロツクバス）とを有
する２線回線によつて相互に接続された数多くの
局を具える通信方式に関するものである。これら
の局は異なつたタイプのものであつてよく、デー
タ処理機能を備えたマイクロコンピユータであつ
てもよく、また入／出力プロセツサ、関数発生
器、メモリ、キーボードあるいは表示装置のよう
な入出力装置、あるいは物理的および／または化
学的な量検出センサー等であつてもよい。上述し
た種類の通信方式は米国特許第3889236号から既
知である。この既知の方式は２線回線を介して一
方向にのみデータ転送が可能である。
（発明の要約） メツセージを発生する局は送信局。メツセージ
を吸収する局は受信局。メツセージの転送を制御
する局はマスタ局。メツセージの転送間に１個ま
たはそれ以上の局によつて排他的に制御される局
はスレーブ局。マスタとして動作するに適した局
（これはすべての局に必要ではなく、例えば、セ
ンサはスレーブ局としてのみ動作すればよい）は
どれもデータ転送の初手をとることができ、休止
の状態から転送を開始する。マスタならびにスレ
ーブ局の機能のある割付け状態においても、送
信／受信局の機能は入れ替ることがあり、例え
ば、マスタ局からの第１のメツセージはスレーブ
局からの第２のメツセージによつて応答されるこ
とがある。
本発明の目的は単一の２線回線を制限のない数
多くの局相互の接続のために使用できるようにす
ることである。本発明によれば、信頼性のある同
期がとれ、通信動作の開始と終了とを簡単な合図
で可能にする。各局はクロツクバスとデータバス
で相互に接続されている。当該バスの各々は局間
のワイヤード・アンド等のワイヤード論理機能を
呈するように動作する。かくて前記バスの各々は
局のどれからも強制入力がなくなると、そのバス
を第２の電圧状態に推しやる手段（たとえばプ
ル・アツプレジスタ）を有する。マスタ局の各々
は、周期的なクロツクパルスの各パルス期間（す
なわち、各パルスの持続時間）においてはクロツ
クバスが第２の電圧レベル（高レベル）を呈し、
クロツク信号生成中のそれ以外の全ての時間では
同バスを第１の電圧レベル（低レベル）に強制す
ることによつて、該クロツクバスに周期的なクロ
ツク信号を発生する手段を有する。さらに各局
は、データバス上の電圧を第１のデータ値を送信
する場合は対応するクロツクパルスの全パルス期
間前記第１の電圧レベルに強制し、第２のデータ
値を送信する場合は対応するクロツクパルスの全
パルス期間前記第２の電圧レベルを呈するように
して、該データバス上に２値データを送信する手
段を具えている。マスタ局はさらに、クロツクパ
ルス期間中に（すなわち、クロツクパルスのパル
ス持続時間中に）データバス上の電圧レベルを第
２の電圧レベルから第１の電圧レベルに強制的に
遷移させることによつて、該局がデータ送信の制
御をしようとしていることを示す開始信号を発生
する手段と、クロツクパルス期間の最初に部分で
データバス上の電圧レベルを第１の電圧レベルに
強制し、次いで同クロツクパルス期間中にデータ
バス上の電圧を第２の電圧レベルに遷移させるこ
とによつて、該局がデータ送信の制御を終えたこ
とを示す停止信号を発生する手段とを具えてい
る。かくてデータ送信はクロツクパルス期間中は
一定であるデータバス上の信号によつて示され、
一方制御信号はクロツクパルス期間中に生じるデ
ータバス上の電圧レベルの遷移によつて示され
る。
２個の局が同時に送信をし得るシステムでは、
各マスタ局は、クロツク回線上で発生するパルス
の端縁（タイムスロツト開始信号）を受信する入
力を有するタイムスロツト発生器と、それにより
開始したタイムスロツトの終結後終了信号を供給
する手段とを有し、当該終了信号の制御のもとに
クロツク回線に修正されたクロツク信号を適切に
形成する。この場合、クロツク回線上の信号遷移
を当該タイムスロツト開始信号の排他的表現とし
て検出する検出器がまた準備されている。すべて
の送信局は最初にクロツツク回線上で第１の論理
値への信号遷移を形成する送信局と、最後にクロ
ツク回線上で第２の論理値への信号遷移を形成す
る送信局とによつて同期がとられる。データ回線
上に同時に現われるデータもそれらの間で干渉な
く検出することができる。データビツトの各々は
限定されたタイムスロツトを現われる。かくて半
“ハンドシエーク（handshake）”がなされる。そ
の結果種々のタイムスロツト発生器によつて発生
するタイムスロツト間の比較的大きな差異が補償
される。このような差異はさもなければ同一であ
るタイムスロツト発生器の内部クロツク周波数が
異なるために生ずることもあるが、クロツク回線
用の信号発生器が第１と第２の論理信号値の持続
時間比に差異を生ずるという事実にもまた依存す
ることもある。注意すべきことは送信局は送信中
クロツク回線ならびに／またはデータ回線上の信
号を検出でき、従つて自分自身の信号がマスクさ
れているか否かを知り得ることである。数局が同
時に送信機として働く状況は（後述の）仲裁処理
中に生じる。
好適には、マスタ局は以下順次の形式でデータ
転送動作を開始させる： 開始信号； 第１の論理値を有するすくなくとも２個のデー
タビツトから成る第１の系列； 第２の論理値を有するすくなくとも１個のデー
タビツトから成る第２の系列； その形が前記開始信号に対応する２番目の開始
信号。
すべての局はその“デツド（dead）”時間（不
感時間）が前記第１の系列の長さに対応する値よ
りも短かい問合せ装置を具えている。
一般に２種のタイプの局がある：(1)連続的にス
タンバイしている局、例えば、任意の瞬時に活性
されるメモリ；そして(2)所定の処理手順が行われ
たりまたは他の理由で連続的に活動する必要のな
い局がある。先行技術では、後者の局は各クロツ
クパルス期間中に２度バスに問合せをせねばなら
ぬ。しかしながら、上述の構成の場合、各かかる
局は各２クロツクパルス期間に１度バスに問合せ
をするのみでよい。その結果、各局の内部処理の
効率が上昇する。
接続された局の“デツド時間”は２個の順次の
問合せ瞬時時間の最も長い期間を意味するものと
理解される。斯くて割り込み機構を具える局えは
デツト時間の長さは零になる。前記第１系列の要
素が検出されると、比較的長いデツド時間を有す
る局は問合せ周波数を高い方へ切換える。
（実施例の記述） 第１図に２個の局のクロツク回線２０とデータ
回線２２への接続を線図的に示す。２個の局３
２，３４は各々例えば高い入力インピーダンスを
有する増幅器である２個の信号受信器４０，４
２，４４，４６を具えている。当該局はさらに例
えばMOSトランジスタのようなトランジスタ４
８，５０，５２，５４を有している。これらトラ
ンジスタの１個が導通すると関連回線２０，２２
を低電位となる。また抵抗２８，３０を設ける。
端子２４，２６は高電圧VDDに接続される。トラ
ンジスタ４８と５２が両者カツトオフになると、
回線２２の電位はほぼVDDに等しくなる。抵抗２
８，３０の値は導通状態のトランジスタの抵抗値
に比較して大きく、信号受信器の抵抗値に比較し
ては小さい。電位VDDを“論理１”とすると回線
２０，２２の各々はその論理値信号に対しアンド
機能（すなわちワイヤド・アンドなる結線論理機
能）を生じる。局３２，３４はまた２線回線に対
しデータ源ならびにデータ宛先を形成するユニツ
ト３６，３８を具えている。その出力信号はトラ
ンジスタ４８，５０，５２，５４の導通と遮断を
制御する（これら局は第７図を参照してさらに詳
細に説明される）。注意すべきことは全ての局が
必らずしも全部の機能を果さねばならないもので
はないことである。もつぱらスレーブ機能を果す
局はクロツクパルス列を発生する手段を具える必
要はない。またもつぱらデータを受信することを
目的とする局はデータ回線にデータを供給する手
段を具える必要はない。
第２図は２個の局間のデータ転送のタイミング
図を示す。クロツク信号SCLは上側の線に示され
ている。データビツト系列は下側の線に示されて
いる。データ送信の間データ信号SDAは破線５
６と５８によつて示される瞬時の間でのみ変化
し、破線５８と５９によつて示される瞬時の間
（すなわち、クロツク信号を両縁により占められ
る時間を含むクロツクパルス期間中）ではデータ
信号は同じであり続けねばならぬ。このように、
情報は連続するビツトセルによつて伝達され、そ
の場合、各ビツトセルには、通常、１個のクロツ
クパルスと１個のデータビツトが含まれる。以下
に記述する如く、クロツクパルス期間中に（すな
わち、クロツクパルスのパルス持続時間中に）生
ずるデータ回線のどのようなレベル変化も制御信
号として判断され得る。
クロツク回線２０上の信号はデータ転送の“マ
スク”として動作する局によつて形成される。非
マスタ局は常に論理“１”信号を回線２０上に発
生する。クロツク回線２０上の信号は周期的であ
る。
データ回線２２上の信号は送信局によつて形成
される。図の２本の平行線はデータ内容が“０”
または“１”であることを示す。非送信局は連続
して論理“１”信号をデータ回線２２上に発生す
る。
以下の可能性が存在する (a) １個のマスタ局がデータを１個または複数の
受信スレーブ局に送信する。
(b) １個のマスタ局がデータを１個のスレーブ局
から受信する（一般に、この機能に先立つて何
時も(a)の動作がある、例えば、メモリが読出さ
れる前にそのメモリがアドレスされる）。
いくつかの装置は１個のみかまたは数個の機能
を果すことができる、例えば、キーボード装置は
常にマスタ送信機として働き、LED素子を持つ
た表示装置は常にスレーブ受信機として働く。バ
ツフアのない磁気または光学デイスクメモリは送
信または受信の時マスタとして動作せねばならな
いのが普通である。マイクロコンピユータのよう
な他の装置はすべての機能を果すことができる。
第３図は２個の局間でのデータの転送の開始と
停止とを示すタイミング図を示す。最初はすべて
の局がクロツク回線２０とデータ回線２２とに
“１”信号を発生する。転送は、これらの局の一
つのよつて発生されるデータ回線上の“１”から
“０”への遷移によつて開始し、他方クロツク回
線上の信号は変化しない。このようしてこの局が
自分が新しいマスタであることを宣言する。この
信号パターン（開始信号）はデータ転送用として
許されない。このようにしてすべての他の局は上
記パターンを制御信号として認め、回線の新しい
マスタのマスタ宣言を検出する（ブロツク60）。
次にこの新しいマスタはクロツク回線上の信号を
遷移させ、それで第１のデータビツトをデータ回
線上に発生させることができる。このビツト６４
は値“０”であることもあるし値“１”であるこ
ともある。データ転送は常にマスタ局による送信
でスタートする。この情況は全通信手順に優先す
る。一方、マスタ局が他の局をスレーブ局として
指定し、このスレーブ局に送信を開始するよう指
図することもある。もとのマスタ局はスレーブ局
によつて送信される間クロツク回線の制御にあた
り、このことはスレーブ局が既知の長さのメツセ
ージを送信するということを意味する。
データ転送の終了に際してはまずスレーブによ
る送信があればこれを終了させる。次にスレーブ
局はデータ回線に高いレベルの信号を出力する。
次にクロツク回線が“０”レベルにある間に、停
止信号を送得すべきマスタ局によつて送信行為が
終結させられる。この場合、はじめデータ回線の
レベルも“０”にされ、次にクロツク回線のレベ
ルが“１”にされる。最后に（ブロツク62）デー
タ回線のレベルが“１”になる。この信号パター
ン（停止信号）も普通のデータ送信では許容され
ず制御信号とみなされる。かくてマスタ局はバス
ラインを解放し、次の局が自己がマスタであるこ
とを宣言することができる。
さらに下記の手段によれば、メツセージ長があ
らかじめ規定されていなければならないという要
求をなくすことができる。スレーブからの各８ビ
ツトデータバイトの受信後、マスタは９番目のク
ロツクパルスを発生する。この９番目のクロツク
パルス期間中受信局は普通の受信確認信号をデー
タラインを“０”に駆動することによつて発生す
ることができる。“スレーブ送信局”と“マスタ
受信局”間の送信（例えばメモリ読み出し中のメ
モリとマイクロコンピユータ間のそれ）はマスタ
が上記受信確認信号を発生しなければ終了する。
その時スレーブはデータライン上に高いレベルの
信号を発生し、マスタをして“停止”手順の発生
を可能ならしめる。
マスタ局のみが開始条件６０と停止条件６２の
間でクロツク信号の周期的特性を保持する。開始
と停止条件は、局が信号遷移を検出しこれに直接
反応するための割りこみ機構を具えるか、ブロツ
ク60そしてあるいは62に示される遷移を検出する
ためクロツプパルス期間当り少なくとも２回デー
タ回線の電位を調べるかすれば、簡単な方法で検
出できる。
さらに第４図は第２の開始手順を示すが、ここ
ではデータ回線の問合せ周波数はより低くて十分
である。ブロツク66における第１の開始条件は第
３図のブロツク60に対応する。次にバスラインの
実際のマスタは値“00000001”（16進数“01”）を
持つ直列の８ビツトデータバイトを発生する。こ
れはデータライン上の信号が７個のクロツクパル
ス（１、２…７）の間は低レベルにあり、第７と
第８のクロツクパルスの間で高レベルになること
を意味する。この開始バイト00000001は他の通信
目的には使用されてはならない。受信局はこの符
号の受信に反応して通常行うような受信確認信号
を発生することはない。データ信号はそこで高い
レベルのまま残留し９番目のクロツクパルスはダ
ミーの受信確認信号ダツク（DACK）として動
作する。クロツク回線は再び高レベルになりブロ
ツク68で次の開始条件が発生する。前記開始用の
バイトとダミーの受信確認の組み合わせはデータ
転送のフオーマツトと整合するように選ばれる。
斯くして、関連局はデータ回線上の低いレベルの
信号を検出するのに約７クロツクパルスの期間を
有し、データ回線の問合せ周波数は、クロツクパ
ルス期間当り２度の割合でなく７クロツクパルス
周期当り、ほぼ１度の割合より大きければよい。
上記の例によれば、割りこみ機構のないマイクロ
コンピユータでも、問合せ動作により拘束される
ことが少ないから内部動作はより良好に行なわれ
ることになる。関連局の問合せ機構は、データ回
線上の低いレベルの信号が検出された後、第２の
開始条件（ブロツク68）を正しく検出するためよ
り速い問合せ速度（クロツクパルス期間当り２
度）に切換えられる。
第１の開始条件が何らかの活性化作用を持つ場
合にはすべて、次の開始条件の受信はリセツト信
号として働らく。例えば内部クロツクを有しない
連続して待機状態にあるスレーブ局の場合のごと
く。
７個のデータビツト“０”と２個のデータビツ
ト“１”のここに述べた構成は、例えば15ד０”
と２ד１”または３ד０”と２ד１”のよう
に異ならしめてもよい。ブロツク66に開始条件が
形成された後はバスは“ビジー”状態にあるから
他の新たなマスタ局が自己がそうであることを告
げ得なくなる。第３図のブロツク62の停止条件が
形成された後はバスは“フリー”状態にもどる。
第５図は２個のマスタ局の同期を示す線図であ
る。マスタ局は、バスが“フリー”状態にあるこ
とを検出した場合のみ、バスの制御を掌握しよう
と試みる。この状態は通常第３図のボツクス６２
に示された手順に引き続いて生ずる。バスの制御
を掌握する局はバスが使用状態にあることを他の
競合する局に知らせるため開始信号手順をおこ
す。競合局は開始手順を検知するともはやバス制
御の掌握はとり止める。２個のマスタ局が同時に
バスの制御を掌握せんとしたときは仲裁が必要と
なる。すなわち第１のマスタ局で発生する開始信
号を検出し、かつそれに応答して動作する前に第
２のマスタ局がバスの掌握を試みてしまつた時で
ある。２個の競合局におけるクロツクの同期とり
が第４図のブロツク66のパルスの前縁ではじま
る。実際の仲裁手順は第４図はブロツク68の手順
のあとではじまる。
この例では、２個の局が同期手順に関与すると
仮定する。第１の局は信号７０（第５図）でクロ
ツク回線を駆動する。第２の局は対応する信号７
２でクロツク回線を駆動する。クロツク回線に発
生した信号は第１および第２の局によつて発生す
る信号のアンドを取つて形成される。これは信号
７４で示される。第１の局は第２の局より高いク
ロツク周波数を有すると仮定する。各局はタイム
スロツト発生器例えばあらかじめ設定された状態
数を有するカウンタを具える。カウンタからの桁
上げ出力信号は局の出力信号の遷移を制御する。
第１の局の出力が高レベルから低レベルに遷移す
ると信号シーケンスが始まる。これによりクロツ
ク回線上で高レベルから低レベルへの信号遷移７
８が発生する。第２の局による高レベルから低レ
ベルへのその後におこる遷移（破線８０で示され
ている）は外部的に検出可能な影響を及さない。
第２の局は７８における遷移（タイムスロツト開
始信号）を検出しそのタイムスロツト発生器を開
始させる検出器を有している。８３で第１の局は
低レベルから高レベルへの遷移を発生するが、こ
れはクロツク回線上には現われず、従つて第１の
局のタイムスロツト発生器はそれ以上の計数を阻
止された状態となる。８４で第２の局また低レベ
ルから高レベルへの信号遷移を発生し、この信号
はクロツク回線上で高レベルになる。両局におい
てタイムスロツト発生器は上記クロツク回線信号
遷移（タイムスロツト開始信号）に応答して次の
１／２クロツクパルス期間をカウントダウンし始め
る。回線上の複合クロツク信号７４の高いレベル
部分の長さはかくて速い局によつて決まる。一方
クロツク信号の低いレベル部分の長さはおそい局
によつて決まる。
同期の開始時に８２の遷移が７６におけるそれ
より前における時は役割りは逆転す。クロツク回
線上の信号状態による各タイムスロツト発生器の
開始と阻止は同じように行なわれる。
場合によつては８４での遷移が第２の局でさら
に遅れることがある。この場合同期動作に関与し
ているすべてのタイムスロツト発生器が阻止状態
となる。１個あるいは複数個の早い局とともに１
個の（非常に）ゆつくりした局があつてもクロツ
ク回線上の第１の論理値から第２の論理値への信
号遷移には影響しない。
第６図はマスタ送信機として動作する複数局間
の仲裁手順のタイミング図を示す。複数のマスタ
局が同時に名乗りを上げた場合は、マスタ・スレ
ーブ間通信を行う前に１個のマスタ局のみが選択
されねばならぬ。これは第３図または第４図に示
された開始手順が完結した直後に仲裁手順を開始
することによつて実現される。各局は７ビツトか
らなるアドレス番号を有している。この場合、す
べてのアドレス番号は異なる。図のライン２００
はクロツク回線の信号を示す。ライン２０２は第
１の局がデータ回線に発生する信号を示す。ライ
ン２０４は第２の局がデータ回線に発生する信号
を示す。ライン２０６はデータ回線に実際に形成
される“アンド”信号を示す。開始手順後データ
回線は低レベルになる２０８。２個のアドレス番
号の第１ビツトが“１”であると、両局は信号遷
移２１８，２２０を生じデータ回線は次のクロツ
クパルス期間２２２高いレベルの信号２１０とな
る。両アドレス番号の第２ビツトが“０”である
と両局は信号遷移を再び発生し２２４，２２６、
データ回線は次のクロツクパルス期間２２８低レ
ベル信号２１２となる。第３のアドレスビツトで
第１の局は“１”第２の局は“０”であるから２
３０で信号遷移がおこつても信号２０６ではマス
クされてしまう。次のクロツクパルス期間２１４
では、第１の局がデータバス上の信号と送信した
信号とが異なつていることを検出することがで
き、かくて第１の局は仲裁に負けたことを知り、
情報が記憶されデータ回線にそれ以上関連あるア
ドレス番号が供給されないようになる。もう一方
の局はこの場合獲得者であるが、データ回線に全
アドレス信号が次々に印加された後はじめて獲得
権を確認する。獲得局は次に１個または複数個の
スレーブ局と通信を開始する。
他の実施態様ではマスタは意図するスレーブの
アドレスを発生して自己がマスタであることを宣
言する。しかし、結果としてスレーブアドレスの
発生後でもマスタの身元は他の局には分らず、複
数のマスタが同じスレーブ局をアドレスしている
こともあり得る。それ故続くデータ転送中も仲裁
手順が続けられる。複数のマスタ局がすべて同じ
メツセージを１個のスレーブに送信する時は、ど
の局も仲裁に負けたことにならない。
第７図は２回線バスラインの動作に関するレジ
スタレベルでの局のブロツク線図を示している。
この装置はマイクロコンピユータに組み込むのに
適している。マイクロコンピユータの他の部分は
簡略化のため省略してある。マイクロコンピユー
タの内部クロツクは入力１００に接続している。
レジスタ１０２は状態ワードを記憶している。レ
ジスタ１０４は周波数制御ワードを記憶してい
る。これらのレジスタはマイクロコンピユータの
内部８ビツトデータバス１０６に接続している。
レジスタ１０２は（最左端部に）バス１０６に書
き込んだり、同バスから読み取つたりする４ビツ
トを記憶している。右側上部の４ビツトはバスか
らの書き込みのみができ、右側下部の４ビツドは
バス１０６への読み出しのみができる。さらに太
い線で囲んだ部分のビツトは後述される付加信号
に応答して書き込みのみ可能である。レジスタ１
０２はコンピユータの他の場所で形成される書き
込み制御信号WRS1と読み取り制御信号RDS1を
受信できる。レジスタ１０４は、コンピユータの
他の場所で形成される書き込み制御信号WRS2の
制御のもとに書き込まれる。要素１０８はプログ
ラム可能なカンウタで入力１００の周波数を５，
６，７または８で分割することができる。これら
４種の可能性の選択はレジスタ１０４の２ビツト
で行なう。要素１１０は８ビツトのカウンタでカ
ウンタ１０８の出力信号を受けとる。要素１１２
はマルチプレクサーでカウンタ１１０からのビツ
トを受信する。これら８ビツトからの選択はレジ
スタ１０４の３ビツトによつて制御される。それ
からのクロツク信号はライン１１４に現われクロ
ツク制御要素１１６に印加される。クロツク制御
要素は、もし論理機能が働き、すなわち当該局が
マスタ局として働き、さらに直列データ転送の許
可ビツトが値“１”ならば（後述する）、クロツ
ク信号をライン１１４からライン１１８に導出す
る。論理機能が働いてない時は、クロツク制御要
素１１６はクロツク回線１１８に論理値“１”を
連続して発生する。クロツク回線１１８はクロツ
クフイルタ１２０に接続している。このフイルタ
は書き込み制御信号として端子１００から信号を
受け取る。受信クロツク信号の干渉はかくて抑圧
される。この干渉抑圧クロツク信号は第５図に従
つて同期を行なうためにライン１２２を介してク
ロツク制御要素１１６に再び印加される。この目
的で、さらに以下の論理機能が形成される。すな
わち、到来クロツク信号が高いレベルで当該局が
マスタ局として動作すると、許可信号がライン１
２４に現われ、縦続に接続されたカンウタ１０８
と１１０が、この条件が満たされればクロツク回
線上に８８からの信号（第５図）を発生するよう
に計数を継続する。この条件が満たされないとこ
れらのカンウタは高いレベルの信号がクロツク出
力に発生した時点で停止する。高いレベルから低
いレベルの信号遷移がクロツク回線で発生する
と、ウカウンタ１０８と１１０用のリセツト信号
がライン１２５に現われ、低いレベルの信号が
（１１４を介して）クロツク回線上に直接発生し、
これらカウンタはライン１００上の信号を計数す
る。クロツク回線上の低いレベル信号期間はかく
て最ものろい局によつて決まり、高いレベル信号
期間は最もはやい局によつて決まる。ライン１２
３上の信号の処置は後述する。なお、レジスタ１
０４の他の３個の制御ビツトは他の機能に利用さ
れる。
フイルタ１２０は２個の縦続接続したデータフ
リツプフロツプからなり両者とも端子１１８で受
信されるクロツク信号を内部クロツク信号に応答
してロードする。フイルタ１２０の出力信号は遅
延されたクロツクでクロツク制御要素１１６の論
理ゲートに印加される。このゲートは関連する局
がマスタ局として動作したり、またはアドレスの
比較に参画せねばならなかつたり、あるいは選択
されるかした時だけ導通する。その場合、“シフ
トされたクロツク信号”が、“遅延されたクロツ
ク”から導出される。上記３種の条件の何れも満
足されない時は上記ゲートは連続して論理“１”
を出力する。クロツク制御要素１１６の出力リー
ド線は夫々符号１２３，１２４，１２５である。
“遅延クロツク”と“シフトクロツク”とはそれ
でクロツク回線上の受信クロツク信号によつて周
期がとられ、データ回線にデータ信号を出力し、
さらにデータ処理をするにあたつて同期をとるの
に利用される。レジスタ１０２内の種々の位置で
のビツトが値“１”を有するならば、それらは
夫々下記の表示および制御機能を有する。
MST：関連局がバスラインのマスタ局として
の機能を行なうか行なうことを欲している。“０”
はスレーブ機能を表わす。通信動作を実際に行な
うに先立ちこのビツトはマイクロコンピユータの
中央制御系でセツトできる。マスタ局としての究
極の動作はビツト位置AL、AASおよびAD0の内
容により決まる。このビツト位置の情報は特にク
ロツク制御要素１１６に印加され前述の論理機能
を形成する。
TRX：関連局が送信機として作用するか作用
することを欲している。“０”は受信機能を表わ
す。これは“本来の”通信動作を示し、すななち
各参加局が“マスタ送信機”として動作する仲裁
には関係しない。
BB：バスラインはビジーである（“０”は
“フリー”（空き）を意味する。） PIN：これはその局が、直列に受信されるデー
タバイトを読み取つたり、次のデータバイトを直
列に送信したり、あるいは停止条件信号を発生し
たりしてバスとやりとりせねばならぬことを示
す。
ES0：これは直列入／出力通信動作用の許可ビ
ツトである。このビツトは専ら局の初期化動作用
に使用され“１”状態にセツトされる。
EC2、EC1、BC0：この３ビツトはバス１０６
から書き込まれ、さらにクロツク制御要素１１６
に関して記述された“シフトされたクロツクパル
ス”の立上り縁でトリガされる計数状態を形成す
る。かくて受信されたデータビツトは計数され正
しい瞬時に比較要素１５６を活性化する。すなわ
ち比較する必要のあるアドレスビツトがすべて正
しい位置に着いた時このカウンタは信号“C7”
（図示略）を出力する。通信動作の場合は、この
信号は１バイト分のデータが転送されたことを示
す。その場合レジスタ１２６に関する並列動作が
起らねばならない。またこのカウンタのリセツト
は第３図および第４図に関して記述した開始条件
の制御の下に実現される。カウント“C7”を発
生するデコーダは図示されていない。
AL：関連局がマスタ局に関する仲裁のテスト
段階で負けてしまい（第６図の符号２１４参照）、
意図する通信動作が行なえないことを表わす。
AAS：関連局が他のマスタ局からスレーブ局
としてアドレスされる。
AD0：関連局がスレーブとして総括モード
（総括送信）でアドレスされる。
LRB：このビツトはデータバイトの最後の受
信ビツトまたは受信確認ビツトを表わす。受信確
認ビツトは第９ビツトであることに注意された
い。データバイトは８ビツト幅であるから、シフ
トレジスタは第９ビツトは収容しない。８ビツト
転送のみが実行されるとこのビツトは要素１２６
内の最下位ビツトと同じである。また、送信され
る第１バイトに関してのみこのビツトは転送方向
を示す。
第７図はまたデータ回線に適用される数多くの
要素を示す。まず第１にデータ制御要素１３４と
直列にぐるりと回るループを形成し、内部バスラ
イン１０６と並列かつ双方向に接続されたシフト
レジスタ１２６がある。クロツク制御要素１１６
で供給されるシフトされたクロツクパルスがこの
シフトレジスタのシフトパルスとして作用する。
レジスタ１２６は信号WRS0の制御のもとに並列
に書き込まれ、レジスタの並列読み取りが信号
RDS0で制御される。これら信号はコンピユータ
の中央制御系で供給される。データ制御要素１３
４はまたレジスタ１０２から信号ES0を受け取
る。この信号はデータ回線に接続されたデータ制
御要素１３４内の出力ライン増幅器を制御する。
ES0が零の時、関連局はデータ回線に“１”信号
を連続的に発生する。データフイルタ１３６の構
成と動作はクロツクフイルタ１２０に対応する。
データ制御要素１３４はまた２個の状態をとるス
イツチング装置を具えている。一の状態では、ラ
イン１３０上に信号は結合要素を介してライン１
３８に印加され関連局はデータ送信機として動作
する。この目的のため信号MSTは値“１”を有
することが必要でさらに停止条件STPは検出さ
れていてはならない。要素１３６から出力される
データは連続的にライン１３２を介してシフトレ
ジスタ１２６に供給される。ビツトTRXは実際
のデータ転送方向を制御する。マスタ送信局が仲
裁動作で負ければビツトTAXは零にリセツトさ
れる。
要素１４２はバス回線上の“ビジー”状態用検
出器として動作する。この目的のため該要素１４
２は要素１３４と１１６から出力信号を受け取
り、かくてブロツク60および62（第３図）に関し
て前述した信号手順を各々検出する。検出器１４
２はデータパルスの負の立下り縁および正の立上
り縁の制御の下にクロツク信号を記憶する２個の
データフリツプフロツプを具えている（それらに
よつてもしクロツク信号が高いレベルにあれば開
始条件および停止条件をそれぞれ検出する）。こ
れら２個のデータフリツプフロツプの出力パルス
はビツトBB用のセツト／リセツト信号として動
作する。これらフリツプフロツプの１方の出力
“１”は他方のリセツトする。ビツトBBが値１
ならマイクロコンピユータはマスタ局になろうと
いう試みを行なう前にある待ちの期間を経過させ
る。しかし、関連局がすでにマスタ局であること
を宣言しておれば（仲裁行為で負けてしまわない
限り）動作は妨害されることなく継続する。
要素１４４は仲裁用論理回路である。論理系は
ライン１３０上の信号が“１”、ライン１３２上
の信号が“０”、開始条件が要素１４２で検出さ
れそしてビツトMSTが値“１”である時値“１”
を供給する論理ゲートを具えている。上記条件は
ライン１２２上のクロツク信号で同期がとられ
る。論理ゲート１４４が“１”を供給すると、こ
れがビツトMSTと（もし必要なら）TRXをリセ
ツトし、さらにビツトALを“１”にセツトする。
第６図ライン２１４までの遅れがクロツクと同期
をとるために生ずる。
この回路はまたアドレスレジスタ１２８を具え
ている。このレジスタにはアンドーゲート１４０
からの“１”信号の制御でバスライン１０６から
のアドレスがロードされる。このローデイングは
信号WRS0（この信号はレジスタ１２６用のロー
ド制御信号としても働らく）と信号ES0N（これ
はレジスタ１０２のビツトES0とは逆の値であ
る）との制御のもとに初期化期間のみで起る。初
期化後ES0は値“１”となる。レジスタ１２８は
関連局のアドレスを記憶する。最下位のビツト
ALSは比較器１５６でのアドレス比較を停止す
るよう作用する。かくて割り込み信号は各データ
バイトが受信されまたは送信されたあとで発生す
る。ALSは“常に選択される”を示す。
要素１５６はレジスタ１２８のアドレス番号と
データライン１３８からレジスタ１２６で受け取
つたアドレスとの７ビツトアドレス比較器であ
る。この比較は通信動作当り１回だけ、受信され
た第１のバイトに関してなされ、３ビツトカウン
タBC2、BC1、BC0からの計数信号C7により同期
がとられる。両アドレスが対応していれば要素１
５０（ビツトAAS）は“１”にセツトされる。
また“総括モード”が適用可能であれば要素１５
２（ビツトAD0）もまた“１”にセツトされる。
これはすべての局に共通な例えばアドレス
“1111111”のような特別のアドレス制御のもとに
実現される。
要素１４６は割り込み制御論理回路を具えてい
る。ビツトES0が値“１”でビツトALSが値
“０”の時は、この要素は比較器からの一致信号
の制御のもとに割込要求信号を供給する。
通信動作は下記のように行なわれる。通信動作
を始めようとする局はまずビツトMST、TRXそ
してBBを“１”にセツトする。それらの制御の
もとに、データ制御要素１３４は直接データ回線
の開始条件を発生する。この開始符号（開始信
号）を検出したしすべての局はビツトBBを１に
セツトし、それでそれらの局はもはやマスタには
なり得ない。このマスタ局は次に第４図の手順に
従つて８ビツトのデータバイトを発生する。この
バイトはデータ回線１３８にバス１０６とレジス
タ１２６を介して印加される。第９ビツトは、デ
ータバス１０６を介して書き込まれるレジスタ１
０４内のまだ特定されていない３個のビツトのう
ちの１個で制御される。２番目の開始符号のあと
で、第６図に従つて仲裁手順がはじまる。仲裁動
作完了後、仲裁に勝つた局はマスタ送信機となり
すべて他の局はスレーブの状態になる。すでに記
述したように、開始符号は関連局のフリツプフロ
ツプをセツトする。このフリツプフロツプがセツ
トされたMST＝０となると、アドレス比較が可
能状態にされ、“シフトクロツク”が再び形成さ
れそれでビツト計数器（BC0−BC2）が正確に計
数を続ける。信号C7がアドレス比較を行わせる。
アドレスされた局はビツトAASをセツトし同時
に選択される。次にマスタ局とスレーブ局間の通
信がはじまり、ビツトTRXは次のデータバイト
の転送方向を示す。最後にマスタ局はそのデータ
制御要素１３４で第３図のような信号を発生さ
せ、停止符号（停止信号）を形成する。その結果
ビツトPINとBBとはスレーブ局のビツトAASと
AD0同時リセツトされる。新しいマスタが次に
自己がマスタであることを宣告すことができるよ
うになる。
以上実施例により本発明を詳細に説明してきた
が、この発明による通信装置によれば、バス回線
を関して当該装置のクロツク端子及びデータ端子
に接続される他の通信装置に対して通信の開始及
び終了を、極めて簡単な方法で、即ち前述した開
始信号及び停止信号の各発生により、知らせるこ
とが可能である。
【図面の簡単な説明】
第１図は２個の局の相互接続を示す図、第２図
は２局間のデータ転送のタイミングを示す図、第
３図と第４図はデータ転送の開始と停止とのタイ
ミングを示す図、第５図は複数のマスタ局間のク
ロツク信号の同期のタイミングを示す図、第６図
は複数局間の仲裁のタイミングを示す図、第７図
は局のブロツク線図、第８図は双方向データ転送
動作の説明図である。 ２０……クロツク回線、２２……データ回線、
２４，２６……VDD用端子、２８，３０……抵
抗、３２，３４……局、３６，３８……ユニツ
ト、４０，４２，４４，４６……信号受信器（増
幅器）、４８，５０，５２，５４……トランジス
タ、６４……データビツト、７０，７２，７４…
…クロツク信号、７６，７８，８０，８２……高
レベルから低レベルへの信号遷移、８３，８４，
８６……低レベルから高レベルへの信号遷移、２
００……クロツク信号、２０２，２０４，２０６
……データ信号、〔第７図で〕、１００……内部ク
ロツク入力端子、１０２……状態語レジスタ、１
０４……周波数制御レジスタ、１０６……内部デ
ータバス、１０８……プログラマブルカウンタ、
１１０……８ビツトカウンタ、１１２……マルチ
プレクサ、１１６……クロツク制御要素、１１８
……クロツク信号線、１２０……クロツクフイル
タ、１２６……シフトレジスタ、１２８……アド
レスレジスタ、１３４……データ制御要素、１３
６……データフイルタ、１３８……データ信号
線、１４２……バスビジー検出器、１４４……仲
裁用論理要素、１４６……割り込み制御論理要
素、１５０……ビツトAAS要素、１５２……ビ
ツトAD0要素、１５６……アドレス比較器。

Claims (1)

  1. 【特許請求の範囲】 １ 一連のデータビツトを伝送するためのデータ
    端子と、これらデータビツトの各々に同期した形
    で同期クロツク信号を伝送するためのクロツク端
    子とを有する通信装置において、 当該通信装置は前記データ端子およびクロツク
    端子の各々において、自身によつて供給される第
    １論理値に対しては低出力インピーダンスを呈す
    ると共に、自身によつて供給される第２論理値に
    対しては前記低インピーダンスに比べて充分に高
    い高出力インピーダンスを呈するよう構成され、 更に、前記通信装置は、 前記クロツク端子に供給すべき前記第２論理値
    を持つ有限幅のクロツクパルスを各ビツトセル内
    で発生する第１の手段と、 予め定められた各ビツトセル列のビツトセル毎
    に、各々のデータビツトを、前記クロツク端子上
    の対応するクロツクパルスのその両パルス縁を含
    むパルス持続時間を包含する期間にわたつて前記
    データ端子に供給する第２の手段と、 前記クロツク端子に前記第２論理値の信号を供
    給している間に、前記データ端子上で前記第２論
    理値から前記第１論理値への信号遷移を形成する
    ことによつて開始信号を作成する第３の手段と、 前記クロツク端子に前記第２論理値の信号を供
    給している間に、前記データ端子上で前記第１論
    理値から前記第２論理値への信号遷移を形成する
    ことによつて停止信号を作成する第４の手段と、 を具備していることを特徴とする通信装置。 ２ 前記予め定められたビツトセル列の各々には
    確認ビツト用のビツトセル期間が直後に引き続く
    ことを特徴とする特許請求の範囲第１項に記載の
    通信装置。 ３ 前記予め定められたビツトセル列の内のある
    ビツトセル列において、その所定のビツト位置の
    ビツト値が、当該通信装置が通信を行なおうとす
    る他の通信装置により呈されるべき通信機能を示
    すことを特徴とする特許請求の範囲第１項または
    第２項に記載の通信装置。 ４ 一連のデータビツトを伝送するためのデータ
    端子と、これらデータビツトの各々に同期した形
    で同期クロツク信号を伝送するためのクロツク端
    子とを有する通信装置において、 当該通信装置は前記データ端子およびクロツク
    端子の各々において、自身によつて供給される第
    １論理値に対しては低出力インピーダンスを呈す
    ると共に、自身によつて供給される第２論理値に
    対しては前記低インピーダンスに比べて充分に高
    い高出力インピーダンスを呈するよう構成され、 更に、前記通信装置は、 前記クロツク端子に供給すべき前記第２論理値
    を持つ有限幅のクロツクパルスを各ビツトセル内
    で発生する第１の手段と、 予め定められた各ビツトセル列のビツトセル毎
    に、前記第１論理値の信号によりオーバーライド
    され得る第２論理値を前記データ端子に連続的に
    供給する第２の手段と、 前記クロツク端子に前記第２論理値の信号を供
    給している間に、前記データ端子上で前記第２論
    理値から前記第１論理値への信号遷移を形成する
    ことによつて開始信号を作成する第３の手段と、 前記クロツク端子に前記第２論理値の信号を供
    給している間に、前記データ端子上で前記第１論
    理値から前記第２論理値への信号遷移を形成する
    ことによつて停止信号を作成する第４の手段と、 前記データ端子上に現れる論理値を、前記第１
    の手段により発生されるクロツクパルスに同期さ
    せて、当該通信装置に順次取り込む第５の手段
    と、 を具備していることを特徴とする通信装置。 ５ 前記予め定められたビツトセル列の各々に
    は、前記データ端子に発生されるべき確認ビツト
    用のビツトセル期間が直後に引き続くことを特徴
    とする特許請求の範囲第４項に記載の通信装置。
JP63089157A 1980-10-31 1988-04-13 通信装置 Granted JPS63288537A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8005976 1980-10-31
NL8005976A NL8005976A (nl) 1980-10-31 1980-10-31 Tweedraads-bussysteem met een kloklijndraad en een datalijndraad voor het onderling verbinden van een aantal stations.

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JPS63288537A JPS63288537A (ja) 1988-11-25
JPH0319740B2 true JPH0319740B2 (ja) 1991-03-15

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Application Number Title Priority Date Filing Date
JP56173169A Granted JPS57106262A (en) 1980-10-31 1981-10-30 Communication system
JP63089157A Granted JPS63288537A (ja) 1980-10-31 1988-04-13 通信装置
JP63089158A Granted JPS63288538A (ja) 1980-10-31 1988-04-13 通信装置

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NL (1) NL8005976A (ja)
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